JP5919641B2 - Semiconductor device, method for manufacturing the same, and electronic device - Google Patents

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Description

本発明は、半導体装置およびその製造方法並びに電子装置に関し、例えば素子と基板とをバンプを用い接合する半導体装置およびその製造方法並びに電子装置に関する。   The present invention relates to a semiconductor device, a manufacturing method thereof, and an electronic device, for example, a semiconductor device that joins an element and a substrate using bumps, a manufacturing method thereof, and an electronic device.

半導体素子等の素子と回路基板等の基板との接合には、半田バンプが用いられている。高集積化のため、Ｃｕ（銅）等の高融点金属バンプを用い、バンプ同士を接合させることにより、素子と基板とを接合する技術が知られている。Ｃｕ等は半田に比べ高融点であり、Ｃｕバンプ同士の接合は、固相拡散接続となる。   Solder bumps are used for joining elements such as semiconductor elements and substrates such as circuit boards. For high integration, a technique is known in which a high melting point metal bump such as Cu (copper) is used and the bumps are bonded to each other to bond the element and the substrate. Cu or the like has a higher melting point than solder, and the bonding between the Cu bumps is a solid phase diffusion connection.

特開２００８−１３１０３５号公報JP 2008-131035 A

バンプ同士を接合する場合、高温においてバンプ同士を接合し、その後室温に冷却する。素子と基板との線熱膨張係数が異なるため、バンプの接合面にせん断応力が加わり、バンプ接合の界面が剥離することがある。   When bonding the bumps, the bumps are bonded at a high temperature and then cooled to room temperature. Since the linear thermal expansion coefficients of the element and the substrate are different, shear stress is applied to the bonding surface of the bump, and the interface of the bump bonding may be peeled off.

本半導体装置およびその製造方法並びに電子装置は、バンプ接合の界面における剥離を抑制することを目的とする。   An object of the present semiconductor device, its manufacturing method, and electronic device is to suppress separation at the interface of bump bonding.

例えば、第１バンプが形成された素子と、第２バンプが形成され、前記素子とは熱膨張係数の異なる基板と、を具備し、前記第１バンプの終端面は、前記素子の内側に向かって、前記素子の前記第１バンプが形成された面に対し傾斜して形成され、かつ前記素子の外側の第１バンプの終端面の前記面に対する傾斜は、前記素子の内側の第１バンプの終端面の前記面に対する傾斜より急峻に傾斜しており、前記第２バンプの終端面は、前記第１バンプの終端面に対応するように形成され、前記第１バンプの終端面と前記第２バンプの終端面とが接合されていることを特徴とする半導体装置を用いる。 For example, an element on which a first bump is formed and a substrate on which a second bump is formed and has a coefficient of thermal expansion different from that of the element are provided, and the end surface of the first bump is directed toward the inside of the element. Te, formed inclined with respect to the surface on which the first bumps are formed of the elements, and inclined with respect to the plane of the end face of the first bumps of the outside of the element, the first bump on the inside of the device The end surface is inclined more steeply than the surface is inclined, and the end surface of the second bump is formed to correspond to the end surface of the first bump, and the end surface of the first bump and the second surface A semiconductor device is used in which the end face of the bump is bonded.

例えば、素子に第１バンプを形成する工程と、前記素子とは熱膨張係数の異なる基板に第２バンプを形成する工程と、前記第１バンプの終端面の傾斜を前記素子の内側に向かって、前記素子の前記第１バンプが形成された面に対し傾斜し、かつ前記素子の外側の第１バンプの終端面の前記面に対する傾斜は、前記素子の内側の第１バンプの終端面の前記面に対する傾斜より急峻に傾斜するように加工する工程と、前記第２バンプの終端面の傾斜を、前記第１バンプの終端面の傾斜に対応するように加工する工程と、前記第１バンプの終端面と前記第２バンプの終端面とを接合する工程と、を含むことを特徴とする半導体装置の製造方法を用いる。 For example, a step of forming a first bump on the element, a step of forming a second bump on a substrate having a coefficient of thermal expansion different from that of the element, and an inclination of the end surface of the first bump toward the inside of the element , inclined with respect to said first bumps are formed face of the element, and inclined with respect to the plane of the end face of the first bumps of the outside of the element, the end face of the first bumps inside the element A step of processing so as to be steeper than an inclination with respect to the surface, a step of processing the inclination of the end surface of the second bump so as to correspond to the inclination of the end surface of the first bump, A method of manufacturing a semiconductor device, comprising the step of bonding a termination surface and a termination surface of the second bump.

例えば、上記半導体装置を搭載したことを特徴とする電子装置を用いる。   For example, an electronic device including the semiconductor device is used.

本半導体装置およびその製造方法並びに電子装置によれば、バンプ接合の界面における剥離を抑制することができる。   According to the semiconductor device, the manufacturing method thereof, and the electronic device, peeling at the interface of bump bonding can be suppressed.

図１（ａ）および図１（ｂ）は、比較例１に係る半導体装置の断面図である。1A and 1B are cross-sectional views of a semiconductor device according to Comparative Example 1. FIG. 図２（ａ）から図２（ｅ）は、比較例２に係る半導体装置の断面図である。2A to 2E are cross-sectional views of a semiconductor device according to Comparative Example 2. FIG. 図３（ａ）から図３（ｃ）は、実施例１に係る半導体装置を示す図である。FIG. 3A to FIG. 3C are diagrams illustrating the semiconductor device according to the first embodiment. 図４（ａ）および図４（ｂ）は、実施例１のバンプ３０ｃの断面図である。4A and 4B are cross-sectional views of the bump 30c of the first embodiment. 図５（ａ）および図５（ｂ）は、実施例１に係る半導体装置の製造方法を示す図（その１）である。FIG. 5A and FIG. 5B are diagrams (part 1) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図６（ａ）および図６（ｂ）は、実施例１に係る半導体装置の製造方法を示す図（その２）である。FIGS. 6A and 6B are views (No. 2) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図７（ａ）から図７（ｄ）は、実施例１に係る半導体装置の製造方法を示す図（その３）である。FIG. 7A to FIG. 7D are views (No. 3) illustrating the method for manufacturing the semiconductor device according to the first embodiment. 図８（ａ）および図８（ｂ）は、実施例１に係る半導体装置の別の製造方法を示す図（その１）である。FIG. 8A and FIG. 8B are views (No. 1) illustrating another method for manufacturing the semiconductor device according to the first embodiment. 図９（ａ）および図９（ｂ）は、実施例１に係る半導体装置の別の製造方法を示す図（その２）である。FIG. 9A and FIG. 9B are diagrams (part 2) illustrating another method for manufacturing the semiconductor device according to the first embodiment. 図１０は、実施例１の変形例に係る半導体装置の断面図である。FIG. 10 is a cross-sectional view of a semiconductor device according to a variation of the first embodiment. 図１１は、実施例２に係る半導体装置の断面図である。FIG. 11 is a cross-sectional view of the semiconductor device according to the second embodiment. 図１２は、図１１の領域Ｂの拡大図である。FIG. 12 is an enlarged view of region B in FIG. 図１３は、実施例３に係る電子装置の断面図である。FIG. 13 is a cross-sectional view of the electronic device according to the third embodiment.

実施例を説明する前に、比較例について説明する。まず、半田バンプを用いた素子と基板との接合について説明する。図１（ａ）および図１（ｂ）は、比較例１に係る半導体装置１０４の断面図である。図１（ａ）のように、シリコン素子等の素子１０と回路配線基板等の基板２０とがバンプ３０を用い接合されている。素子１０は、素子基板１１と素子基板１１の下面に形成された電極パッド１６とを含む。素子基板１１は、例えば基板２０側に電子回路が形成されたシリコン基板である。基板２０は、絶縁基板２１と絶縁基板２１の上面に形成された配線電極２６とを含む。絶縁基板２１は、例えばガラスエポキシ樹脂を用いた回路基板である。バンプ３０は、電極パッド１６と配線電極２６とを接合する。バンプ３０は、例えば、Ｓｎ−３．０Ａｇ−０．５Ｃｕ等の鉛フリー半田である。   Before describing the examples, comparative examples will be described. First, the bonding between the element using the solder bump and the substrate will be described. FIGS. 1A and 1B are cross-sectional views of the semiconductor device 104 according to the first comparative example. As shown in FIG. 1A, an element 10 such as a silicon element and a substrate 20 such as a circuit wiring board are bonded using bumps 30. The element 10 includes an element substrate 11 and an electrode pad 16 formed on the lower surface of the element substrate 11. The element substrate 11 is, for example, a silicon substrate having an electronic circuit formed on the substrate 20 side. The substrate 20 includes an insulating substrate 21 and a wiring electrode 26 formed on the upper surface of the insulating substrate 21. The insulating substrate 21 is a circuit board using, for example, a glass epoxy resin. The bump 30 joins the electrode pad 16 and the wiring electrode 26. The bump 30 is, for example, lead-free solder such as Sn-3.0Ag-0.5Cu.

図１（ａ）は、バンプ３０を溶融させて、素子１０を基板２０に搭載する図である。半田であるバンプ３０を溶融させるため、素子１０および基板２０は例えば２５０℃の温度に曝される。   FIG. 1A is a diagram in which the bump 30 is melted and the element 10 is mounted on the substrate 20. In order to melt the bumps 30 that are solder, the element 10 and the substrate 20 are exposed to a temperature of, for example, 250 ° C.

図１（ｂ）は、素子１０および基板２０を室温（例えば約２５℃）に冷却した後の図である。シリコンの線熱膨張係数は、２〜３×１０−６Ｋ−１に対しガラスエポキシ樹脂等の樹脂の線熱膨張係数は、例えば１０−５Ｋ−１台である。このように、基板２０の主要部である絶縁基板２１の線熱膨張係数は素子１０の主要部である素子基板１１より大きい。これにより、矢印５０で示した素子基板１１の収縮に比べ、矢印５２で示した絶縁基板２１の収縮が大きくなる。しかし、半田は、比較的容易に変形しやすい。このため、図１（ｂ）のバンプ３０ａのように、バンプ３０の形状が変形し、素子１０と基板２０との線熱膨張係数の差に起因した応力を緩和することができる。 FIG. 1B is a diagram after the element 10 and the substrate 20 are cooled to room temperature (for example, about 25 ° C.). The linear thermal expansion coefficient of silicon is 2-3 × 10 −6 K −1 , and the linear thermal expansion coefficient of a resin such as glass epoxy resin is, for example, 10 −5 K −1 . Thus, the linear thermal expansion coefficient of the insulating substrate 21 which is the main part of the substrate 20 is larger than the element substrate 11 which is the main part of the element 10. Thereby, the contraction of the insulating substrate 21 indicated by the arrow 52 is larger than the contraction of the element substrate 11 indicated by the arrow 50. However, solder is relatively easily deformed. For this reason, like the bump 30a of FIG. 1B, the shape of the bump 30 is deformed, and the stress caused by the difference in the linear thermal expansion coefficient between the element 10 and the substrate 20 can be relaxed.

一方、高集積化が進むと、バンプの間隔が狭くなるため、半田バンプ技術では、隣接するバンプ間のショートが発生する。また、バンプが小さくなるため電流密度増加によるエレクトロマイグレーション現象といった問題が発生する。そこで、Ｃｕ等の高融点金属を用いたバンプ同士を接合する技術がある。   On the other hand, as the integration becomes higher, the interval between the bumps becomes narrower. Therefore, in the solder bump technology, a short between adjacent bumps occurs. In addition, since the bumps are small, problems such as electromigration due to an increase in current density occur. Therefore, there is a technique for bonding bumps using a refractory metal such as Cu.

図２（ａ）から図２（ｅ）は、比較例２に係る半導体装置１０６の断面図である。図２（ａ）のように、素子１０は、素子基板１１と素子基板１１上（図２（ａ）では下面）に形成された電極パッド１６と電極パッド１６上（図２（ａ）では下面）に形成された第１バンプ３２を備えている。基板２０は、絶縁基板２１と絶縁基板２１上に形成された配線電極２６と配線電極２６上に形成された第２バンプ３４とを備えている。配線電極２６は、第２バンプ３４用のパッドとしての機能以外にも、パッド間を電気的に接続する配線等の信号線の機能も備えている。第１バンプ３２と第２バンプ３４とが接合しバンプ３０を形成することにより、素子１０が基板２０にフリップチップ搭載される。素子１０は例えは主にシリコン基板等の素子基板１１である。基板２０は例えば主に回路基板であり、例えば樹脂から形成されている絶縁基板２１である。第１バンプ３２および第２バンプ３４は、例えばＣｕ等の高融点金属を含む。   2A to 2E are cross-sectional views of the semiconductor device 106 according to the comparative example 2. FIG. 2A, the element 10 includes an element substrate 11 and an electrode pad 16 formed on the element substrate 11 (lower surface in FIG. 2A) and the electrode pad 16 (lower surface in FIG. 2A). The first bumps 32 are formed. The substrate 20 includes an insulating substrate 21, a wiring electrode 26 formed on the insulating substrate 21, and a second bump 34 formed on the wiring electrode 26. In addition to the function as a pad for the second bump 34, the wiring electrode 26 also has a function of a signal line such as a wiring for electrically connecting the pads. The first bump 32 and the second bump 34 are joined to form the bump 30, whereby the element 10 is flip-chip mounted on the substrate 20. The element 10 is mainly an element substrate 11 such as a silicon substrate. The substrate 20 is mainly a circuit board, for example, and is an insulating substrate 21 made of resin, for example. The first bump 32 and the second bump 34 include a refractory metal such as Cu, for example.

図２（ａ）は、例えば１５０℃〜２５０℃の温度で素子１０と基板２０とを加圧し、素子１０を基板２０に搭載する図である。図２（ｂ）は、バンプ３０の拡大図である。高温における加圧により、第１バンプ３２と第２バンプ３４とが接合する。第１バンプ３２と第２バンプ３４との接合界面は、素子１０および基板２０に対し略平行である。 FIG. 2A is a diagram in which the element 10 and the substrate 20 are pressed at a temperature of 150 ° C. to 250 ° C., for example, and the element 10 is mounted on the substrate 20. FIG. 2B is an enlarged view of the bump 30. The first bump 32 and the second bump 34 are joined by pressurization at a high temperature. The bonding interface between the first bump 32 and the second bump 34 is substantially parallel to the element 10 and the substrate 20.

図２（ｃ）は、素子１０および基板２０を室温に冷却した後の図である。図１（ｂ）と同様に、素子１０は基板２０に比べ収縮が大きい。図２（ｄ）および図２（ｅ）は、周辺のバンプ３０ｂの断面図である。図２（ｄ）のように、接合界面３６において、第１バンプ３２と第２バンプ３４とが拘束されるため、第１バンプ３２の接合界面３６近くには、素子１０の収縮方向と逆方向の応力（矢印５４）が加わる。第２バンプ３４の接合界面３６近くには、基板２０の収縮方向の応力（矢印５６）が加わる。これにより、接合界面３６には、せん断応力が加わる。このせん断応力により、図３（ｅ）のように、接合界面３６にクラックまたは剥離５８が発生する。以下に、比較例２に係る課題を解決する実施例について説明する。   FIG. 2C is a diagram after the element 10 and the substrate 20 are cooled to room temperature. Similar to FIG. 1B, the element 10 contracts more than the substrate 20. 2D and 2E are cross-sectional views of the peripheral bump 30b. As shown in FIG. 2D, the first bump 32 and the second bump 34 are restrained at the bonding interface 36, and therefore, in the vicinity of the bonding interface 36 of the first bump 32, the direction opposite to the contraction direction of the element 10. Stress (arrow 54) is applied. Stress (arrow 56) in the shrinking direction of the substrate 20 is applied near the bonding interface 36 of the second bump 34. As a result, shear stress is applied to the bonding interface 36. Due to this shear stress, as shown in FIG. An example that solves the problem according to Comparative Example 2 will be described below.

図３（ａ）から図３（ｃ）は、実施例１に係る半導体装置１００を示す図である。図３（ａ）は、実施例１に係る半導体装置の断面図、図３（ｂ）は、実施例１に係る半導体装置の平面図である。なお、図３（ａ）と図３（ｂ）とは模式図であり、バンプ３０の数および素子基板１１および絶縁基板２１の大きさ等は、両図において対応していない。図３（ｂ）において、素子１０を破線で図示し、バンプ３０を実線で図示している。図３（ａ）のように、比較例１の図２（ａ）に比べ、素子１０の周辺に行くほど、バンプ３０の第１バンプ３２と第２バンプ３４との接合界面３６が斜めになっている。接合界面３６は第２バンプ３４の膜厚が素子１０の内側が外側に対し低くなるように傾斜している。外側のバンプ３０は、接合界面３６の傾斜が大きい。その他の構成は、実施例２の図２（ａ）と同じであり説明を省略する。   FIG. 3A to FIG. 3C are diagrams illustrating the semiconductor device 100 according to the first embodiment. FIG. 3A is a cross-sectional view of the semiconductor device according to the first embodiment, and FIG. 3B is a plan view of the semiconductor device according to the first embodiment. 3A and 3B are schematic views, and the number of bumps 30 and the sizes of the element substrate 11 and the insulating substrate 21 do not correspond in both drawings. In FIG. 3B, the element 10 is illustrated by a broken line, and the bump 30 is illustrated by a solid line. As shown in FIG. 3A, compared to FIG. 2A of Comparative Example 1, the bonding interface 36 between the first bump 32 and the second bump 34 of the bump 30 becomes oblique as it goes to the periphery of the element 10. ing. The bonding interface 36 is inclined so that the film thickness of the second bump 34 is lower with respect to the outside of the element 10. The outer bump 30 has a large inclination of the bonding interface 36. Other configurations are the same as those in FIG. 2A of the second embodiment, and a description thereof will be omitted.

図３（ｂ）のように、素子１０は基板２０に複数のバンプ３０を用い搭載されている。図３（ｃ）は、図３（ｂ）の右上のバンプ３０ｃの斜視図である。図３（ｂ）において、バンプ３０ｃを通過し素子１０の中心３９に向かう方向を方向３８とする。図３（ｃ）のように、第１バンプ３２の終端面３３は、素子１０の内側に向かって傾斜して形成されている。例えば、第１バンプ３２の終端面３３は、方向３８に向かうに従い高くなる。第２バンプ３４の終端面３５は、基板２０の内側に向かって傾斜して形成されている。例えば、第２バンプ３４の終端面３５は、方向３８に向かうに従い低くなる。第１バンプ３２の終端面３３と第２バンプ３４の終端面３５とは対応するように形成されている。   As shown in FIG. 3B, the element 10 is mounted on the substrate 20 using a plurality of bumps 30. FIG. 3C is a perspective view of the upper right bump 30c in FIG. In FIG. 3B, the direction passing through the bump 30 c toward the center 39 of the element 10 is defined as a direction 38. As shown in FIG. 3C, the end surface 33 of the first bump 32 is formed to be inclined toward the inside of the element 10. For example, the end surface 33 of the first bump 32 becomes higher toward the direction 38. The end surface 35 of the second bump 34 is formed to be inclined toward the inside of the substrate 20. For example, the end surface 35 of the second bump 34 becomes lower toward the direction 38. The end surface 33 of the first bump 32 and the end surface 35 of the second bump 34 are formed to correspond to each other.

図４（ａ）および図４（ｂ）は、実施例１のバンプ３０ｃの断面図である。図４（ａ）を参照し、第１バンプ３２の終端面３３と第２バンプ３４の終端面３５とが接合することにより、第１バンプ３２と第２バンプ３４とが接合する。終端面３３と終端面３５とが接合した面が接合界面３６である。比較例２の図２（ｄ）と同様に、素子１０と基板２０との線熱膨張係数の差に起因し、第１バンプ３２の接合界面３６付近には応力（矢印６０）が、第２バンプ３４の接合界面付近には応力（矢印６２）が発生する。図４（ｂ）は、図４（ａ）の領域Ａを拡大した図である。図４（ｂ）のように、せん断応力が加わる方向に対し接合界面３６が斜めであるため、接合界面３６付近では、応力（矢印６０）と応力（矢印６２）とが圧縮応力となる。これにより、比較例２の図２（ｅ）のような、接合界面３６におけるクラックまたは剥離が抑制される。接合界面３６におけるクラックまたは剥離の抑制のためには、素子１０および基板２０平面に対する接合界面３６の傾斜角度は５°〜４５°が好ましい。   4A and 4B are cross-sectional views of the bump 30c of the first embodiment. With reference to FIG. 4A, the end surface 33 of the first bump 32 and the end surface 35 of the second bump 34 are joined, whereby the first bump 32 and the second bump 34 are joined. A surface where the end surface 33 and the end surface 35 are bonded together is a bonding interface 36. Similar to FIG. 2D of Comparative Example 2, due to the difference in linear thermal expansion coefficient between the element 10 and the substrate 20, stress (arrow 60) is generated near the bonding interface 36 of the first bump 32. Stress (arrow 62) is generated near the bonding interface of the bumps 34. FIG. 4B is an enlarged view of the area A in FIG. As shown in FIG. 4B, since the joining interface 36 is oblique with respect to the direction in which the shear stress is applied, the stress (arrow 60) and the stress (arrow 62) become compressive stress in the vicinity of the joining interface 36. Thereby, the crack or peeling in the joining interface 36 like FIG.2 (e) of the comparative example 2 is suppressed. In order to suppress cracking or peeling at the bonding interface 36, the inclination angle of the bonding interface 36 with respect to the plane of the element 10 and the substrate 20 is preferably 5 ° to 45 °.

実施例１によれば、第１バンプ３２の終端面３３は、素子１０の内側に向かって傾斜して形成されている。第２バンプ３４の終端面３５は、第１バンプ３２の終端面３３と対応するように形成されている。第１バンプ３１と第２バンプ３４とは電気的に接続されている。これにより、素子１０と基板２０との熱膨張係数（例えば線熱膨張係数）が異なる場合であっても、接合界面３６におけるクラックまたは剥離が抑制できる。   According to the first embodiment, the end surface 33 of the first bump 32 is formed to be inclined toward the inside of the element 10. The end surface 35 of the second bump 34 is formed to correspond to the end surface 33 of the first bump 32. The first bump 31 and the second bump 34 are electrically connected. Thereby, even if it is a case where the thermal expansion coefficient (for example, linear thermal expansion coefficient) of the element 10 and the board | substrate 20 differs, the crack or peeling in the joining interface 36 can be suppressed.

また、基板２０上の外縁のバンプ３０に熱応力に起因したせん断応力が最も加わる。よって、少なくとも素子上の外縁に配置された第１バンプ３２の終端面３３が、素子１０の内側に向かって傾斜していることが好ましい。   Further, the shear stress caused by the thermal stress is most applied to the bumps 30 on the outer edge on the substrate 20. Therefore, it is preferable that the end surface 33 of the first bump 32 disposed at least on the outer edge on the element is inclined toward the inside of the element 10.

一方、素子１０の中心付近のバンプ３０に加わる熱応力に起因したせん断応力は小さい。よって、素子１０の中心３９付近の第１バンプ３２の終端面３３は、素子１０および基板２０に対し略平行であることが好ましい。このように、素子１０の中央では、接合界面３６はおおよそ水平であり、素子１０の外側に行くにつれ、第１バンプ３２の終端面３３は急峻となることが好ましい。   On the other hand, the shear stress resulting from the thermal stress applied to the bump 30 near the center of the element 10 is small. Therefore, the end surface 33 of the first bump 32 near the center 39 of the element 10 is preferably substantially parallel to the element 10 and the substrate 20. Thus, at the center of the element 10, the bonding interface 36 is approximately horizontal, and it is preferable that the end surface 33 of the first bump 32 becomes steeper as it goes to the outside of the element 10.

さらに、実施例１のように、基板２０（主に絶縁基板２１）の熱膨張係数が素子１０（主に素子基板１１）より大きい場合、図３（ａ）のように、第１バンプ３２の終端面３３を素子１０の内側の高さが外側より高くなるように傾斜させる。これにより、接合界面３６におけるクラックまたは剥離が抑制できる。   Further, when the thermal expansion coefficient of the substrate 20 (mainly the insulating substrate 21) is larger than that of the element 10 (mainly the element substrate 11) as in the first embodiment, the first bump 32 is formed as shown in FIG. The end surface 33 is inclined so that the inner height of the element 10 is higher than the outer height. Thereby, the crack or peeling in the joining interface 36 can be suppressed.

素子１０と基板２０との線熱膨張係数の差に起因した応力は、素子基板１１の中心に向かう応力となる。よって、接合界面３６は、素子基板１１の中心３９に向かう方向３８に傾斜していることが好ましい。   The stress caused by the difference in linear thermal expansion coefficient between the element 10 and the substrate 20 becomes a stress toward the center of the element substrate 11. Therefore, the bonding interface 36 is preferably inclined in the direction 38 toward the center 39 of the element substrate 11.

実施例１のように、第１バンプ３２と第２バンプ３４との接合が固相拡散接続の場合、せん断応力により、接合界面３６から剥離し易く、実施例１のように、接合界面３６を斜めとすることが好ましい。   When the bonding between the first bump 32 and the second bump 34 is solid phase diffusion connection as in the first embodiment, it is easy to peel off from the bonding interface 36 due to shear stress, and the bonding interface 36 is changed as in the first embodiment. It is preferable to make it diagonal.

なお、実施例１においては、第２バンプ３４の高さは、素子１０の内側ほど低く、接合界面３６の傾きが緩くなっている。例えば、素子１０の外縁から複数の第２バンプ３４の高さおよび接合界面３６の傾きの少なくとも一方を同じとすることもできる。   In Example 1, the height of the second bump 34 is lower toward the inside of the element 10, and the inclination of the bonding interface 36 is gentler. For example, at least one of the height of the plurality of second bumps 34 and the inclination of the bonding interface 36 from the outer edge of the element 10 can be made the same.

第１バンプ３２の終端面３３と第２バンプ３４の終端面３５とは対応するように形成されている。例えば、第１バンプ３２の終端面３３と第２バンプ３４の終端面３５とは嵌合するように形成されていることが好ましい。例えば、第１バンプ３２の終端面３３と対応する第２バンプ３４の終端面３５とが面接触するように形成されていることが好ましい。   The end surface 33 of the first bump 32 and the end surface 35 of the second bump 34 are formed to correspond to each other. For example, the end surface 33 of the first bump 32 and the end surface 35 of the second bump 34 are preferably formed so as to be fitted. For example, it is preferable that the end surface 33 of the first bump 32 and the corresponding end surface 35 of the second bump 34 are formed in surface contact.

また、素子１０（主に素子基板１１）の熱膨張係数が基板２０（主に絶縁基板２１）より大きい場合においても、以下のようにすることが好ましい。図示しないが、例えば、第２バンプ３４の終端面３５は、基板２０の内側に向かって傾斜して形成されることが好ましい。第１バンプ３２の終端面３３は、第２バンプ３４の終端面３５と対応するように形成されることが好ましい。第１バンプ３１と第２バンプ３４とは電気的に接続されている。これにより、接合界面３６におけるクラックまたは剥離が抑制できる。   Even when the thermal expansion coefficient of the element 10 (mainly the element substrate 11) is larger than that of the substrate 20 (mainly the insulating substrate 21), the following is preferable. Although not shown, for example, the end surface 35 of the second bump 34 is preferably formed to be inclined toward the inside of the substrate 20. The end surface 33 of the first bump 32 is preferably formed so as to correspond to the end surface 35 of the second bump 34. The first bump 31 and the second bump 34 are electrically connected. Thereby, the crack or peeling in the joining interface 36 can be suppressed.

図５（ａ）から７（ｄ）は、実施例１に係る半導体装置の製造方法を示す図である。図５（ａ）および図５（ｂ）は、素子１０の断面図である。図５（ａ）のように、素子基板１１上（例えば電子回路が形成された面上）に、例えばＣｕ等の金属膜を用い電極パッド１６を形成する。素子基板１１上にバンプ形成用のフォトレジスト７０を形成する。露光技術を用い、電極パッド１６上のフォトレジスト７０にバンプ形成用の開口を形成する。Ｃｕの電解めっき法を用い、第１バンプ３２として第１バンプ３２を１０μｍ〜３０μｍの高さで形成する。これにより、電極パッド１６上に第１バンプ３２が形成される。図５（ｂ）のように、工具７４に単結晶ダイヤモンド７６を固定したダイヤモンド工具を用い、第１バンプ３２表面を矢印７８のようにフォトレジスト７０とともに切削加工する。このとき、第１バンプ３２の切削面の切削粗さＲａ＜１０ｎｍ程度とする。このように第１バンプ３２の表面の平坦化することにより、後に強固な固相結合を得ることができる。   5A to 7D are diagrams illustrating a method for manufacturing the semiconductor device according to the first embodiment. FIG. 5A and FIG. 5B are cross-sectional views of the element 10. As shown in FIG. 5A, the electrode pad 16 is formed on the element substrate 11 (for example, on the surface on which the electronic circuit is formed) using a metal film such as Cu. A bump forming photoresist 70 is formed on the element substrate 11. Using an exposure technique, openings for forming bumps are formed in the photoresist 70 on the electrode pads 16. The first bump 32 is formed as a first bump 32 with a height of 10 μm to 30 μm using an electrolytic plating method of Cu. As a result, the first bump 32 is formed on the electrode pad 16. As shown in FIG. 5B, a diamond tool having a single crystal diamond 76 fixed to the tool 74 is used to cut the surface of the first bump 32 together with the photoresist 70 as indicated by an arrow 78. At this time, the cutting roughness Ra <10 nm of the cutting surface of the first bump 32 is set. By flattening the surface of the first bump 32 in this manner, a solid solid phase bond can be obtained later.

実施例１では、少なくとも３軸以上の位置制御の可能な機械装置を用い、第１バンプ３２の切削加工を行なう。図５（ａ）のように、素子基板１１の中心付近の第１バンプ３２が最も高く、上面は平坦である。素子基板１１の周辺付近の第１バンプ３２が最も低く、上面は最も斜めである。素子基板１１、電極パッド１６および第１バンプ３２から素子１０が形成される。   In the first embodiment, the first bump 32 is cut using a mechanical device capable of position control of at least three axes. As shown in FIG. 5A, the first bump 32 near the center of the element substrate 11 is the highest and the upper surface is flat. The first bumps 32 in the vicinity of the periphery of the element substrate 11 are the lowest, and the upper surface is the most inclined. The element 10 is formed from the element substrate 11, the electrode pad 16 and the first bump 32.

図６（ａ）および図６（ｂ）は、絶縁基板２１の断面図である。図６（ａ）のように、絶縁基板２１上に、例えばＣｕ等の金属膜を用い配線電極２６を形成する。絶縁基板２１の上面に、バンプ形成用の開口を備えるフォトレジスト７２を形成する。Ｃｕの電解めっき法を用い、第２バンプ３４を１０μｍ〜３０μｍの高さで形成する。これにより、配線電極２６上に第２バンプ３４が形成される。図６（ｂ）のように、図５（ｂ）と同様に、ダイヤモンド工具を用い、第２バンプ３４表面を矢印７９のようにフォトレジスト７２とともに切削加工する。このとき、第２バンプ３４の切削面は第１バンプ３２と同様の平坦度とする。図６（ｂ）のように、絶縁基板２１の中心付近の第２バンプ３４が最も低く、上面は平坦である。絶縁基板２１の周辺付近の第２バンプ３４が最も低く、上面は最も斜めである。絶縁基板２１、配線電極２６および第２バンプ３４から基板２０が形成される。   FIG. 6A and FIG. 6B are cross-sectional views of the insulating substrate 21. As shown in FIG. 6A, the wiring electrode 26 is formed on the insulating substrate 21 using a metal film such as Cu. A photoresist 72 having an opening for forming a bump is formed on the upper surface of the insulating substrate 21. Using the electrolytic plating method of Cu, the second bumps 34 are formed with a height of 10 μm to 30 μm. As a result, the second bump 34 is formed on the wiring electrode 26. As shown in FIG. 6B, similarly to FIG. 5B, the surface of the second bump 34 is cut together with the photoresist 72 as indicated by an arrow 79 using a diamond tool. At this time, the cut surface of the second bump 34 has the same flatness as the first bump 32. As shown in FIG. 6B, the second bump 34 near the center of the insulating substrate 21 is the lowest and the upper surface is flat. The second bumps 34 in the vicinity of the periphery of the insulating substrate 21 are the lowest, and the upper surface is the most inclined. The substrate 20 is formed from the insulating substrate 21, the wiring electrode 26 and the second bump 34.

図７（ａ）のように、素子１０および基板２０をチャンバー８０内に導入する。なお、図７（ａ）においては、電極パッド１６および配線電極２６の図示を省略している。チャンバー８０内に、還元性ガスとして蟻酸ガス８４を導入する。チャンバー８０内の雰囲気８２に蟻酸ガスが含まれる。これにより、第１バンプ３２および第２バンプ３４の表面酸化膜を除去することができる。第１バンプ３２および第２バンプ３４の表面酸化膜の除去は、他の還元性ガスを用いてもよく、さらに、プラズマ処理法または酸洗浄法を用いてもよい。   The element 10 and the substrate 20 are introduced into the chamber 80 as shown in FIG. In FIG. 7A, illustration of the electrode pad 16 and the wiring electrode 26 is omitted. Formic acid gas 84 is introduced into the chamber 80 as a reducing gas. Formic acid gas is contained in the atmosphere 82 in the chamber 80. Thereby, the surface oxide film of the 1st bump 32 and the 2nd bump 34 can be removed. The removal of the surface oxide film on the first bump 32 and the second bump 34 may use another reducing gas, and may further use a plasma treatment method or an acid cleaning method.

図７（ｂ）のように、フリップチップボンダを用い、第１バンプ３２と第２バンプ３４との位置が一致するように、基板２０上に素子１０を位置合わせする。素子１０と基板２０とを矢印８６のように仮圧着する。図７（ｃ）のように、第１バンプ３２と第２バンプ３４とを仮圧着することにより、素子１０と基板２０とを仮接合する。   As shown in FIG. 7B, the element 10 is aligned on the substrate 20 using a flip chip bonder so that the positions of the first bump 32 and the second bump 34 coincide. The element 10 and the substrate 20 are temporarily bonded as indicated by an arrow 86. As shown in FIG. 7C, the first bump 32 and the second bump 34 are temporarily press-bonded to temporarily bond the element 10 and the substrate 20.

図７（ｄ）のように、仮接合した素子１０と基板２０とをチャンバー９０内に導入する。チャンバー９０内を１５０℃〜２５０℃に加熱する。素子１０と基板２０とを、加圧機９６を用い１個のバンプあたり１００ＭＰａ〜３００ＭＰａの圧力で加圧（矢印９６）する。この状態を０．５時間〜１時間維持する。これにより、第１バンプ３２と第２バンプ３４とが固相拡散接合する。このとき、十分に固相拡散が進展すると、第１バンプ３２の終端面および第２バンプ３４の終端面とが接する界面が消失し、強固な接合が達成される。以上により、素子１０が基板２０に搭載される。図７（ａ）および図７（ｄ）においては、電極パッド１６および配線電極２６の図示を省略している。   As shown in FIG. 7D, the temporarily bonded element 10 and the substrate 20 are introduced into the chamber 90. The inside of the chamber 90 is heated to 150 ° C to 250 ° C. The element 10 and the substrate 20 are pressurized (arrow 96) at a pressure of 100 MPa to 300 MPa per bump using a pressurizer 96. This state is maintained for 0.5 hour to 1 hour. As a result, the first bump 32 and the second bump 34 are solid phase diffusion bonded. At this time, when the solid phase diffusion has sufficiently progressed, the interface where the end surface of the first bump 32 and the end surface of the second bump 34 are in contact with each other disappears, and strong bonding is achieved. Thus, the element 10 is mounted on the substrate 20. In FIG. 7A and FIG. 7D, the electrode pad 16 and the wiring electrode 26 are not shown.

第１バンプ３２および第２バンプ３４としては半田より高融点のＣｕまたはＡｕ等の金属を用いることができる。図７（ｄ）のように、融点より低い１５０℃〜２００℃程度において、固相拡散する金属が好ましい。また、半田を用いた場合であっても、融点より低い温度において接合させる場合等は、実施例１のように接合界面３６を斜めにすることが好ましい。   As the first bump 32 and the second bump 34, a metal such as Cu or Au having a higher melting point than solder can be used. As shown in FIG. 7D, a metal that undergoes solid phase diffusion at about 150 ° C. to 200 ° C. lower than the melting point is preferable. Even when solder is used, when joining at a temperature lower than the melting point, etc., it is preferable that the joining interface 36 be inclined as in the first embodiment.

次に、図５（ａ）から図６（ｂ）を用い説明した第１バンプ３２および第２バンプ３４の形成方法とは別の形成方法を説明する。図８（ａ）から図９（ｂ）は、実施例１に係る半導体装置の別の製造方法を示す図である。図８（ａ）および図８（ｂ）は、素子１０の断面図である。図８（ａ）のように、予め傾斜のついた構造体９８を作製しておく。構造体９８の下面には、中心部が平坦で、周辺部が傾斜する凹部１１１が形成されている。素子基板１１上には、電極パッド１６および第１バンプ３２を形成しておく。構造体９８と素子１０とを位置合わせする。１５０℃〜２００℃の温度とし、１個のバンプあたり１０ＭＰａ〜１００ＭＰａの圧力で、構造体９８を第１バンプ３２に押し当てる（矢印１１０）。図８（ｂ）のように、第１バンプ３２が構造体９８により変形する。   Next, a formation method different from the formation method of the first bump 32 and the second bump 34 described with reference to FIGS. 5A to 6B will be described. FIG. 8A to FIG. 9B are diagrams illustrating another method for manufacturing the semiconductor device according to the first embodiment. FIG. 8A and FIG. 8B are cross-sectional views of the element 10. As shown in FIG. 8A, an inclined structure 98 is prepared in advance. On the lower surface of the structure 98, a concave portion 111 having a flat central portion and an inclined peripheral portion is formed. Electrode pads 16 and first bumps 32 are formed on the element substrate 11. The structure 98 and the element 10 are aligned. The structure 98 is pressed against the first bump 32 at a temperature of 150 ° C. to 200 ° C. and a pressure of 10 MPa to 100 MPa per bump (arrow 110). As shown in FIG. 8B, the first bump 32 is deformed by the structure 98.

図９（ａ）および図９（ｂ）は、基板２０の断面図である。図９（ａ）のように、予め傾斜のついた構造体９９を作製しておく。構造体９９の下面には、中心部が平坦で、周辺部が傾斜する凸部１１３が形成されている。凸部１１３は、構造体９８の凹部１１１に対応した形状となっている。絶縁基板２１には配線電極２６および第２バンプ３４を例えばめっき法を用い形成しておく。構造体９９と基板２０とを位置合わせする。１５０℃〜２００℃の温度とし、１個のバンプあたり１０ＭＰａ〜１００ＭＰａの圧力で、構造体９９を第２バンプ３４に押し当てる（矢印１１２）。図９（ｂ）のように、第２バンプ３４が構造体９９により変形する。このように、第１バンプ３２および第２バンプ３４に傾斜を形成することができる。   FIG. 9A and FIG. 9B are cross-sectional views of the substrate 20. As shown in FIG. 9A, an inclined structure 99 is prepared in advance. On the lower surface of the structure 99, a convex portion 113 having a flat central portion and an inclined peripheral portion is formed. The convex 113 has a shape corresponding to the concave 111 of the structure 98. The wiring electrode 26 and the second bump 34 are formed on the insulating substrate 21 by using, for example, a plating method. The structure 99 and the substrate 20 are aligned. The structure 99 is pressed against the second bump 34 at a temperature of 150 to 200 ° C. and a pressure of 10 to 100 MPa per bump (arrow 112). As shown in FIG. 9B, the second bump 34 is deformed by the structure 99. Thus, the first bump 32 and the second bump 34 can be inclined.

図１０は、実施例１の変形例に係る半導体装置１０１の断面図である。図１０のように、実施例１の図３（ａ）に比べ、第１バンプ３２と第２バンプ３４との間に、Ｓｎ（錫）等を含む金属層が形成されている。その他の構成は、実施例１と同じであり説明を省略する。実施例１の変形例１においては、第１バンプ３２または第２バンプ３４を形成する際に、第１バンプ３２および第２バンプ３４の少なくとも一方上に、例えばＳｎ等の低融点金属層を、無電界めっき法または電界めっき法を用い形成する。低融点金属層の膜厚は例えば２μｍ〜５μｍである。低融点金属層の融点は、第１バンプ３２および第２バンプ３４を形成する金属より低い。図７（ｄ）における第１バンプ３２と第２バンプ３４との接合時に、例えば２００℃〜２５０℃程度の温度で１分〜１０分加熱する。これにより、Ｓｎが溶融し、ＳｎとＣｕとの反応が進み、金属層３７が形成される。このように、第１バンプ３２と第２バンプ３４とを固相−液相接合した場合においても、図２（ｄ）のようなせん断応力が大きければ、図２（ｅ）のようなクラックまたは剥離が発生する。よって、素子１０の周辺のバンプ３０の接合界面３６を斜めとすることが好ましい。   FIG. 10 is a cross-sectional view of a semiconductor device 101 according to a modification of the first embodiment. As shown in FIG. 10, a metal layer containing Sn (tin) or the like is formed between the first bump 32 and the second bump 34 compared to FIG. Other configurations are the same as those in the first embodiment, and a description thereof will be omitted. In the first modification of the first embodiment, when forming the first bump 32 or the second bump 34, a low melting point metal layer such as Sn is formed on at least one of the first bump 32 and the second bump 34. It is formed using an electroless plating method or an electroplating method. The film thickness of the low melting point metal layer is, for example, 2 μm to 5 μm. The melting point of the low melting point metal layer is lower than the metal forming the first bump 32 and the second bump 34. At the time of joining the first bump 32 and the second bump 34 in FIG. 7D, for example, heating is performed at a temperature of about 200 ° C. to 250 ° C. for 1 minute to 10 minutes. Thereby, Sn melts, the reaction between Sn and Cu proceeds, and the metal layer 37 is formed. Thus, even when the first bump 32 and the second bump 34 are bonded to each other by solid-liquid phase bonding, if the shear stress as shown in FIG. Peeling occurs. Therefore, it is preferable that the bonding interface 36 of the bump 30 around the element 10 is inclined.

実施例２は、素子が半導体素子であり、基板が積層基板の例である。図１１は、実施例２に係る半導体装置１０２の断面図である。図１２は、図１１の領域Ｂの拡大図である。図１１および図１２のように、素子基板１１上（図１１においては下）には、多層配線層１２が形成されている。多層配線層１２は、絶縁膜１３と、絶縁膜１３内に形成された配線１５と、絶縁膜１３を上下に貫通する貫通電極１８により形成されている。絶縁膜１３は例えば酸化シリコンにより形成されている。配線１５および貫通電極１８は例えばＣｕ等の金属により形成されている。多層配線層１２下には電極パッド１６が形成されている。電極パッド１６下には第１バンプ３２が形成されている、電極パッド１６を覆うように保護膜１９が形成されている。保護膜１９は、例えばポリイミド膜等の絶縁膜である。   Example 2 is an example in which the element is a semiconductor element and the substrate is a laminated substrate. FIG. 11 is a cross-sectional view of the semiconductor device 102 according to the second embodiment. FIG. 12 is an enlarged view of region B in FIG. As shown in FIGS. 11 and 12, a multilayer wiring layer 12 is formed on the element substrate 11 (lower in FIG. 11). The multilayer wiring layer 12 is formed by an insulating film 13, a wiring 15 formed in the insulating film 13, and a through electrode 18 that penetrates the insulating film 13 vertically. The insulating film 13 is made of, for example, silicon oxide. The wiring 15 and the through electrode 18 are made of a metal such as Cu, for example. An electrode pad 16 is formed under the multilayer wiring layer 12. A first bump 32 is formed under the electrode pad 16, and a protective film 19 is formed so as to cover the electrode pad 16. The protective film 19 is an insulating film such as a polyimide film.

絶縁基板２１として、ガラスエポキシ樹脂等の絶縁性基板２２が積層されている。絶縁性基板２２間には、配線２５が形成されている。また、絶縁性基板２２を上下に貫通する貫通電極２８が形成されている。絶縁基板２１の上面には、配線電極２６が形成されている。配線電極２６上には第２バンプ３４が形成されている。配線電極２６間には、ソルダーレジスト２９が形成されている。ソルダーレジスト２９は、例えばエポキシ樹脂等の絶縁膜である。ソルダーレジスト２９は配線電極２６間のショートを抑制する。絶縁基板２１の下面には、パッド２４が形成されている。パッド２４下には半田ボール４１が形成されている。配線２５、貫通電極２８、配線電極２６および２４は、例えばＣｕ等の金属膜により形成されている。   An insulating substrate 22 such as a glass epoxy resin is laminated as the insulating substrate 21. A wiring 25 is formed between the insulating substrates 22. A through electrode 28 is formed so as to penetrate the insulating substrate 22 vertically. A wiring electrode 26 is formed on the upper surface of the insulating substrate 21. A second bump 34 is formed on the wiring electrode 26. A solder resist 29 is formed between the wiring electrodes 26. The solder resist 29 is an insulating film such as an epoxy resin. The solder resist 29 suppresses a short circuit between the wiring electrodes 26. A pad 24 is formed on the lower surface of the insulating substrate 21. A solder ball 41 is formed under the pad 24. The wiring 25, the through electrode 28, and the wiring electrodes 26 and 24 are formed of a metal film such as Cu, for example.

第１バンプ３２と第２バンプ３４とが接合しバンプ３０が形成されている。第１バンプ３２と第２バンプ３４との接合界面３６は、実施例１と同様に、素子１０の周辺部で斜めになっている。素子１０と基板２０との間に、アンダーフィル材４０が設けられている。アンダーフィル材４０は、素子１０と基板２０との間に異物等が混入することを抑制する。素子１０は封止樹脂４２により封止される。封止樹脂４２は、例えばエポキシ樹脂等の樹脂である。以上のように、半導体素子を回路基板にフリップチップ搭載した半導体装置１０２において、実施例１と同様の第１バンプ３２および第２バンプ３４の接合を用いることができる。   The first bump 32 and the second bump 34 are joined to form a bump 30. The joint interface 36 between the first bump 32 and the second bump 34 is slanted at the periphery of the element 10 as in the first embodiment. An underfill material 40 is provided between the element 10 and the substrate 20. The underfill material 40 suppresses foreign matters and the like from being mixed between the element 10 and the substrate 20. The element 10 is sealed with a sealing resin 42. The sealing resin 42 is a resin such as an epoxy resin, for example. As described above, in the semiconductor device 102 in which the semiconductor element is flip-chip mounted on the circuit board, the same bonding of the first bump 32 and the second bump 34 as in the first embodiment can be used.

実施例３は、実施例２に係る半導体装置が搭載された電子装置の例である。図１３は、実施例３に係る電子装置の断面図である。電子装置１０３のマザーボード８８に、実施例２に係る半導体装置１０２が搭載されている。半導体装置１０２は、実施例２の図１１の半導体装置であり説明を省略する。実施例３のように、実施例１または実施例２に係る半導体装置を電子装置に搭載することができる。   Example 3 is an example of an electronic device in which the semiconductor device according to Example 2 is mounted. FIG. 13 is a cross-sectional view of the electronic device according to the third embodiment. A semiconductor device 102 according to the second embodiment is mounted on a motherboard 88 of the electronic device 103. The semiconductor device 102 is the semiconductor device of FIG. As in the third embodiment, the semiconductor device according to the first or second embodiment can be mounted on an electronic device.

実施例１〜３を含む実施形態に関し、さらに以下の付記を開示する。
付記１：
第１バンプが形成された素子と、第２バンプが形成され、前記素子とは熱膨張係数の異なる基板と、を具備し、前記第１バンプの終端面は、前記素子の内側に向かって傾斜して形成され、前記第２バンプの終端面は、前記第１バンプの終端面に対応するように形成され、前記第１バンプの終端面と前記第２バンプの終端面とが接合されていることを特徴とする半導体装置。
付記２：
少なくとも前記基板上の外縁に形成された第１バンプの終端面が、前記素子の内側に向かって傾斜していることを特徴とする付記１記載の半導体装置。
付記３：
前記基板の熱膨張係数は前記素子より大きく、前記第１バンプの終端面は、前記素子の内側の高さが外側より高くなるように傾斜していることを特徴とする付記１または２記載の半導体装置。
付記４：
前記素子の外側に行くにつれ、前記第１バンプの終端面の傾斜が急峻となることを特徴とする付記１から３のいずれか一項記載の半導体装置。
付記５：
前記第１バンプと前記第２バンプとは同じ材料から形成されていることを特徴とする付記１から４のいずれか一項に記載の半導体装置。
付記６：
前記第１バンプおよび前記第２バンプは、ＣｕまたはＡｕを含むことを特徴とする付記１から５のいずれか一項記載の半導体装置。
付記７：
電極パッドと前記電極パッド上に形成された第１バンプとを備えた素子と、配線電極と前記配線電極上に形成された第２バンプとを備え、前記素子とは熱膨張係数の異なる基板と、を具備し、前記第２バンプの終端面は、前記基板の内側に向かって傾斜して形成され、前記第１バンプの終端面は、前記第２バンプの終端面に嵌合するように形成され、前記第１バンプと前記第２バンプとは接合されていることを特徴とする半導体装置。
付記８：
素子に第１バンプを形成する工程と、前記素子とは熱膨張係数の異なる基板に第２バンプを形成する工程と、前記第１バンプの終端面の傾斜を前記素子の内側に向かって傾斜するように加工する工程と、前記第２バンプの終端面の傾斜を、前記第１バンプの終端面の傾斜に対応するように加工する工程と、前記第１バンプの終端面と前記第２バンプの終端面とを接合する工程と、を含むことを特徴とする半導体装置の製造方法。
付記９：
素子に電極パッドと、前記電極パッド上に第１バンプと、を形成する工程と、前記素子と熱膨張係数の異なる基板に配線電極と、前記配線電極上に第２バンプと、を形成する工程と、前記第２バンプの終端面の傾斜を前記基板の内側に向かって傾斜するように加工する工程と、前記第１バンプの終端面の傾斜を、前記第２バンプの終端面の傾斜に嵌合するように加工する工程と、前記第１バンプと前記第２バンプとを接合する工程と、を含むことを特徴とする半導体装置の製造方法。
付記１０：
付記１から７のいずれか一項記載の半導体装置を搭載したことを特徴とする電子装置。
The following additional remarks are disclosed regarding the embodiment including Examples 1 to 3.
Appendix 1:
An element on which a first bump is formed, and a substrate on which a second bump is formed and has a thermal expansion coefficient different from that of the element, and an end surface of the first bump is inclined toward the inside of the element. The termination surface of the second bump is formed to correspond to the termination surface of the first bump, and the termination surface of the first bump and the termination surface of the second bump are joined. A semiconductor device.
Appendix 2:
2. The semiconductor device according to claim 1, wherein at least a terminal surface of the first bump formed on the outer edge of the substrate is inclined toward the inside of the element.
Appendix 3:
The thermal expansion coefficient of the substrate is larger than that of the element, and the end surface of the first bump is inclined so that the inner height of the element is higher than the outer side. Semiconductor device.
Appendix 4:
The semiconductor device according to any one of appendices 1 to 3, wherein the slope of the end face of the first bump becomes steeper as going to the outside of the element.
Appendix 5:
The semiconductor device according to any one of appendices 1 to 4, wherein the first bump and the second bump are formed of the same material.
Appendix 6:
6. The semiconductor device according to any one of appendices 1 to 5, wherein the first bump and the second bump include Cu or Au.
Appendix 7:
An element including an electrode pad and a first bump formed on the electrode pad; a wiring electrode; and a second bump formed on the wiring electrode, wherein the element has a substrate having a different thermal expansion coefficient. The end surface of the second bump is formed to be inclined toward the inside of the substrate, and the end surface of the first bump is formed so as to be fitted to the end surface of the second bump. The semiconductor device is characterized in that the first bump and the second bump are bonded.
Appendix 8:
Forming a first bump on the element; forming a second bump on a substrate having a coefficient of thermal expansion different from that of the element; and inclining an end surface of the first bump toward the inside of the element. The step of processing the first bump, the step of processing the slope of the end surface of the second bump so as to correspond to the slope of the end surface of the first bump, the end surface of the first bump, and the second bump. And a step of bonding the end face.
Appendix 9:
Forming an electrode pad on the element; a first bump on the electrode pad; forming a wiring electrode on a substrate having a coefficient of thermal expansion different from that of the element; and a second bump on the wiring electrode. And a step of processing the slope of the end face of the second bump so as to incline toward the inside of the substrate, and the slope of the end face of the first bump is fitted to the slope of the end face of the second bump. A method of manufacturing a semiconductor device, comprising: a step of processing so as to match, and a step of bonding the first bump and the second bump.
Appendix 10:
An electronic device comprising the semiconductor device according to any one of appendices 1 to 7.

１０ 素子
１１ 素子基板
１６ 電極パッド
２０ 基板
２１ 絶縁基板
２６ 配線パッド
３０ バンプ
３２ 第１バンプ
３３、３５ 終端面
３４ 第２バンプ
３６ 接合界面 10 elements 11 element substrates 16 electrode pads 20 substrates 21 insulating substrates 26 wiring pads 30 bumps 32 first bumps 33 and 35 termination surfaces 34 second bumps 36 bonding interfaces

Claims (5)

第１バンプが形成された素子と、
第２バンプが形成され、前記素子とは熱膨張係数の異なる基板と、
を具備し、
前記第１バンプの終端面は、前記素子の内側に向かって、前記素子の前記第１バンプが形成された面に対し傾斜して形成され、かつ前記素子の外側の第１バンプの終端面の前記面に対する傾斜は、前記素子の内側の第１バンプの終端面の前記面に対する傾斜より急峻に傾斜しており、
前記第２バンプの終端面は、前記第１バンプの終端面に対応するように形成され、
前記第１バンプの終端面と前記第２バンプの終端面とが接合されていることを特徴とする半導体装置。 An element on which a first bump is formed;
A second bump is formed, and a substrate having a different thermal expansion coefficient from the element;
Comprising
The termination surface of the first bump is inclined toward the inside of the element with respect to the surface of the element on which the first bump is formed , and the termination surface of the first bump on the outside of the element . The inclination with respect to the surface is steeper than the inclination of the end surface of the first bump inside the element with respect to the surface ,
The end surface of the second bump is formed to correspond to the end surface of the first bump,
A semiconductor device, wherein a termination surface of the first bump and a termination surface of the second bump are joined. 少なくとも前記基板上の外縁に形成された第１バンプの終端面が、前記素子の内側に向かって前記面に対し傾斜していることを特徴とする請求項１記載の半導体装置。 The semiconductor device according to claim 1, wherein at least a terminal surface of the first bump formed on the outer edge of the substrate is inclined with respect to the surface toward the inside of the element. 前記基板の熱膨張係数は前記素子より大きく、前記第１バンプの終端面は、前記素子の内側の高さが外側より高くなるように前記面に対し傾斜していることを特徴とする請求項１または２記載の半導体装置。 The thermal expansion coefficient of the substrate is larger than that of the element, and the end surface of the first bump is inclined with respect to the surface so that the inner height of the element is higher than the outer side. 3. The semiconductor device according to 1 or 2. 素子に第１バンプを形成する工程と、
前記素子とは熱膨張係数の異なる基板に第２バンプを形成する工程と、
前記第１バンプの終端面の傾斜を前記素子の内側に向かって、前記素子の前記第１バンプが形成された面に対し傾斜し、かつ前記素子の外側の第１バンプの終端面の前記面に対する傾斜は、前記素子の内側の第１バンプの終端面の前記面に対する傾斜より急峻に傾斜するように加工する工程と、
前記第２バンプの終端面の傾斜を、前記第１バンプの終端面の傾斜に対応するように加工する工程と、
前記第１バンプの終端面と前記第２バンプの終端面とを接合する工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming a first bump on the element;
Forming a second bump on a substrate having a coefficient of thermal expansion different from that of the element;
The end surface of the first bump is inclined toward the inside of the element with respect to the surface of the element on which the first bump is formed , and the surface of the end surface of the first bump outside the element The step of processing so that the slope of the first bump inside the element is steeper than the slope of the end surface of the first bump with respect to the surface ;
Processing the slope of the end face of the second bump to correspond to the slope of the end face of the first bump;
Bonding the terminal surface of the first bump and the terminal surface of the second bump;
A method for manufacturing a semiconductor device, comprising: 請求項１から３のいずれか一項記載の半導体装置を搭載したことを特徴とする電子装置。   An electronic device comprising the semiconductor device according to claim 1.
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