KR20140020767A - Chip-type electronic component and connecting structure - Google Patents

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사토루 모리
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히타치가세이가부시끼가이샤
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Abstract

A chip-type electronic component according to the present invention includes a substrate; a bump electrode on a side of the substrate; and a passivation film on the side the substrate in the arrangement direction of the bump electrode. The thickness of the passivation film (Hp) and the thickness of the bump electrode (Hb) satisfy the following equitation: Hb>Hp>(1/3)Hb.

Description

칩형 전자 부품 및 접속 구조체 {CHIP-TYPE ELECTRONIC COMPONENT AND CONNECTING STRUCTURE}Chip-type electronic components and connecting structures {CHIP-TYPE ELECTRONIC COMPONENT AND CONNECTING STRUCTURE}

본 발명은 칩형 전자 부품 및 접속 구조체에 관한 것이다.The present invention relates to chip electronic components and connection structures.

전자 기기의 소형화 및 박형화에 따라, 칩형 전자 부품의 고밀도 실장 기술의 확립이 요구되고 있다. 종래의 칩의 실장 방법으로는, 예를 들면 리드 프레임을 이용한 방법이 있다. 이 종래의 방법은, 리드 프레임 위의 칩을 와이어로 회로 기판에 접속하여 수지 밀봉을 행하는 것인데, 와이어의 스페이스를 확보하는 관계상 실장 밀도를 향상시키는 것이 곤란하였다.With the miniaturization and thinning of electronic devices, there is a demand for establishing high-density packaging technology for chip electronic components. As a conventional chip mounting method, there is a method using a lead frame, for example. In this conventional method, the chip on the lead frame is connected to the circuit board with a wire to perform resin sealing. However, it is difficult to improve the mounting density in order to secure the space of the wire.

따라서, 최근에는 칩형 전자 부품을 고밀도 실장할 수 있는 기술로서 플립 칩 실장이 주목받고 있다. 이 방법은, 칩측의 범프 전극과 회로 기판측의 전극을 이방 도전성 접착제 등을 이용하여 접속하는 것이다. 예를 들면 특허문헌 1에 기재된 방법에서는, 범프 전극과 회로 기판 위의 전극을 이방 도전성 접착제로 접속할 때에 접속부에 미리 초음파를 인가하고, 금속을 용융시켜 접속성을 담보하고 있다.Therefore, in recent years, flip chip mounting has attracted attention as a technology capable of high density mounting of chip type electronic components. This method connects the bump electrode on the chip side and the electrode on the circuit board side using an anisotropic conductive adhesive or the like. For example, in the method of patent document 1, when connecting a bump electrode and an electrode on a circuit board with an anisotropic conductive adhesive, ultrasonic waves are applied to a connection part beforehand, and metal is melted and the connectivity is ensured.

일본 특허 공개 제2010-251789Japanese Patent Publication No. 2010-251789

그런데 상술한 바와 같은 플립 칩 실장 방법에는, 칩측의 범프 전극과 회로 기판측의 전극 사이에 이방 도전성 접착제를 배치한 후, 이방 도전성 접착제에 광 또는 열을 가하여 경화하는 공정이 포함되는 경우가 있다. 이 공정에서는, 이방 도전성 접착제의 경화 수축이 발생하지만, 칩에서 범프 전극이 형성되어 있는 영역과 형성되어 있지 않은 영역에서는 이방 도전성 접착제의 두께가 다르기 때문에, 경화 수축량에 차이가 발생하는 경우가 있다. 이 때문에, 경화 수축량이 큰 영역, 즉 범프 전극이 형성되어 있지 않은 영역을 향해 칩의 기판에 휘어짐이 발생할 우려가 있다. 이러한 문제는 기판이 얇은 경우에 특히 현저해지기 쉬워, 기판에 휘어짐이 발생하면 칩형 전자 부품과 회로 기판과의 접속 불량의 발생이 문제가 된다.By the way, the flip chip mounting method as described above may include a step of placing an anisotropic conductive adhesive between the bump electrode on the chip side and the electrode on the circuit board side, and then applying light or heat to the anisotropic conductive adhesive to cure it. In this step, the curing shrinkage of the anisotropic conductive adhesive occurs, but since the thickness of the anisotropic conductive adhesive is different in the region where the bump electrodes are formed on the chip and the region where the bump electrode is not formed, a difference may occur in the amount of curing shrinkage. For this reason, there exists a possibility that curvature may generate | occur | produce in the board | substrate of a chip toward the area | region where hardening shrinkage amount is large, ie, the area in which bump electrode is not formed. Such a problem tends to be particularly remarkable when the substrate is thin, and when the substrate is warped, a problem of poor connection between the chip-type electronic component and the circuit board becomes a problem.

본 발명은 상기 과제의 해결을 위해 이루어진 것으로, 플립 칩 실장시의 기판의 휘어짐을 억제함으로써 양호한 접속을 실현할 수 있는 칩형 전자 부품, 및 그의 접속 구조체를 제공하는 것을 목적으로 한다.This invention is made | formed in order to solve the said subject, Comprising: It aims at providing the chip type electronic component which can implement | achieve a favorable connection by suppressing the bending of the board | substrate at the time of flip chip mounting, and its connection structure.

본 발명에 따른 칩형 전자 부품은, 기판과, 기판의 일면측에 배열된 범프 전극과, 기판의 상기 일면측에 범프 전극의 배열 방향을 따라 형성된 패시베이션막을 구비한 칩형 전자 부품이며, 패시베이션막의 두께 Hp와 범프 전극의 두께 Hb가 Hb>Hp≥(1/3)Hb를 만족시키는 것을 특징으로 한다.A chip type electronic component according to the present invention is a chip type electronic component having a substrate, a bump electrode arranged on one side of the substrate, and a passivation film formed on the one side of the substrate along the arrangement direction of the bump electrode, wherein the passivation film has a thickness Hp. And the thickness Hb of the bump electrode satisfies Hb> Hp ≧ (1/3) Hb.

이 칩형 전자 부품에서는, 범프 전극이 배열되어 있지 않은 영역에서 상기 관계를 만족시키는 두께의 패시베이션막이 형성되어 있다. 이 패시베이션막에 의해 칩형 전자 부품을 플립 칩 실장할 때에, 범프 전극이 배열되어 있는 영역과 배열되어 있지 않은 영역 사이의 이방 도전성 접착제의 부피의 차를 작게 하는 것이 가능해져, 이방 도전성 접착제의 경화 수축량의 차에 의한 기판의 휘어짐을 억제할 수 있다. 또한, 실장시에 패시베이션막이 이물질에 의해서 손상되는 것도 억제할 수 있다. 이에 따라, 양호한 접속을 실현할 수 있다.In this chip type electronic component, a passivation film having a thickness satisfying the above relationship is formed in a region where bump electrodes are not arranged. When flip chip mounting a chip type electronic component by this passivation film, it becomes possible to make small the difference of the volume of the anisotropic conductive adhesive between the area | region where the bump electrode is arrange | positioned, and the area | region which is not arrange | positioned, and the amount of hardening shrinkage of an anisotropically conductive adhesive agent The warpage of the substrate due to the difference can be suppressed. In addition, damage to the passivation film by foreign matter at the time of mounting can also be suppressed. As a result, good connection can be realized.

또한, 패시베이션막은 범프 전극의 열 사이에 연장되어 있는 것이 바람직하다. 이 경우, 이방 도전성 접착제의 경화 수축량의 차에 의한 기판의 휘어짐을 한층 억제할 수 있다.In addition, the passivation film preferably extends between the rows of bump electrodes. In this case, the curvature of the board | substrate by the difference of the hardening shrinkage amount of an anisotropically conductive adhesive can be suppressed further.

또한, 패시베이션막의 두께는 3 ㎛ 이상인 것이 바람직하다. 이 경우, 이물질이 혼입될 공간이 감소하여 이물질의 침입을 방지할 수 있다. 따라서, 이물질에 의한 패시베이션막의 손상이 억제되어, 패시베이션막의 보호막으로서의 기능을 유지할 수 있다.Moreover, it is preferable that the thickness of a passivation film is 3 micrometers or more. In this case, the space in which the foreign matter is mixed can be reduced to prevent intrusion of the foreign matter. Therefore, damage to the passivation film by foreign matter can be suppressed, and the function as a protective film of the passivation film can be maintained.

또한, 칩형 전자 부품은 범프 전극을 포함하지 않는 두께가 0.3 mm 이하인 것이 바람직하다. 0.3 mm 이하의 박형의 칩형 전자 부품에서는, 이방 도전성 접착제의 경화 수축에 의한 기판의 휘어짐이 현저히 발생하기 쉽다. 따라서, 패시베이션막의 두께와 범프 전극의 두께를 상기 관계로 함으로써, 박형의 칩형 전자 부품에 있어서도 기판의 휘어짐을 효과적으로 억제할 수 있다.Moreover, it is preferable that the chip type electronic component is 0.3 mm or less in thickness which does not contain a bump electrode. In thin chip-shaped electronic components of 0.3 mm or less, warpage of the substrate due to curing shrinkage of the anisotropic conductive adhesive is likely to occur remarkably. Therefore, by making the thickness of a passivation film and the thickness of a bump electrode into the said relationship, the curvature of a board | substrate can also be suppressed effectively also in a thin chip type electronic component.

또한, 본 발명에 따른 접속 구조체는, 상기한 칩형 전자 부품의 범프 전극을, 이방 도전성 접착제의 경화물을 통해 회로 기판의 전극에 접속한 것을 특징으로 한다.Moreover, the bonded structure which concerns on this invention connected the bump electrode of said chip type electronic component to the electrode of a circuit board through the hardened | cured material of an anisotropic conductive adhesive. It is characterized by the above-mentioned.

이 접속 구조체로는, 칩형 전자 부품에 있어서, 패시베이션막의 두께와 범프 전극의 두께가 상기 관계를 만족시키고 있다. 따라서, 칩형 전자 부품을 플립 칩 실장할 때에, 범프 전극이 배열되어 있는 영역과 배열되어 있지 않은 영역 사이의 이방 도전성 접착제의 부피의 차를 작게 하는 것이 가능해져, 이방 도전성 접착제의 경화 수축량의 차에 의한 기판의 휘어짐을 억제할 수 있다. 또한, 실장시에 패시베이션막이 이물질에 의해서 손상되는 것도 억제할 수 있다. 이에 따라 양호한 접속을 실현할 수 있다.As the connection structure, in the chip type electronic component, the thickness of the passivation film and the thickness of the bump electrode satisfy the above relationship. Therefore, when flip-chip mounting a chip type electronic component, it becomes possible to reduce the difference of the volume of the anisotropic conductive adhesive between the area | region where the bump electrodes are arrange | positioned, and the area | region which is not arrange | positioned, and to the difference of the hardening shrinkage amount of an anisotropic conductive adhesive. Curvature of the board | substrate by this can be suppressed. In addition, damage to the passivation film by foreign matter at the time of mounting can also be suppressed. As a result, good connection can be realized.

본 발명에 따르면, 플립 칩 실장시 기판의 휘어짐을 억제함으로써, 양호한 접속을 실현할 수 있다.According to the present invention, good connection can be realized by suppressing warpage of the substrate during flip chip mounting.

[도 1] 도 1은, 본 발명의 한 실시 형태에 따른 칩형 전자 부품을 도시하는 모식적 평면도이다.
[도 2] 도 2는, 도 1에 있어서의 II-II선 모식적 단면도이다.
[도 3] 도 3은, 본 발명의 한 실시 형태에 따른 접속 구조체를 도시하는 모식적 단면도이다.
[도 4] 도 4는, 비교예에 관한 접속 구조체를 도시하는 모식적 단면도이다.1 is a schematic plan view illustrating a chip electronic component according to an embodiment of the present invention.
FIG. 2 is a schematic sectional view taken along the line II-II in FIG. 1. FIG.
FIG. 3: is a schematic cross section which shows the bonded structure which concerns on one Embodiment of this invention. FIG.
FIG. 4: is a schematic cross section which shows the bonded structure which concerns on a comparative example. FIG.

이하, 도면을 참조하면서 본 발명에 따른 칩형 전자 부품 및 접속 구조체의 바람직한 실시 형태에 대해서 상세히 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, preferred embodiment of the chip type electronic component and connection structure which concerns on this invention is described in detail, referring drawings.

도 1은, 본 발명의 한 실시 형태에 따른 칩형 전자 부품 (1)을 도시하는 모식적 평면도이다. 또한, 도 2는, 도 1에 있어서의 II-II선 모식적 단면도이다. 도 1 및 도 2에 도시한 바와 같이, 칩형 전자 부품 (1)은, 기판 (2)와, 범프 전극 (4, 5)와, 패시베이션막 (6)을 구비하고 있다. 이 칩형 전자 부품 (1)은, 예를 들면 터치 패널 등의 전자 기기에 적용되는 IC 칩 또는 회로 기판이고, 후술하는 회로 기판 (20)에 접속되어 접속 구조체 (30)을 형성한다.1 is a schematic plan view showing a chip electronic component 1 according to an embodiment of the present invention. 2 is typical sectional drawing of the II-II line in FIG. As shown in FIG. 1 and FIG. 2, the chip electronic component 1 includes a substrate 2, bump electrodes 4 and 5, and a passivation film 6. This chip type electronic component 1 is an IC chip or a circuit board applied to electronic equipment, such as a touch panel, for example, and is connected to the circuit board 20 mentioned later, and forms the connection structure 30. FIG.

기판 (2)는, 예를 들면 장방형을 이루는 반도체 기판이다. 기판 (2)의 두께는, 예를 들면 0.1 내지 1.1 mm 정도로 되어 있다. 반도체로는 특별히 제한은 없으며, 실리콘, 게르마늄 등의 원소 반도체, 갈륨비소, 인듐인 등의 화합물 반도체와 같은 각종 반도체를 사용할 수 있다. 기판 (2)의 일면측은, 회로 기판 (20)에 대한 실장면 (2a)로 되어 있고, 범프 전극 (4, 5) 및 패시베이션막 (6)이 배열되어 있다. 또한, 기판 (2)의 형상은 장방형상으로 한정되지 않으며, 정방형상, 사다리꼴 형상 등일 수도 있다.The substrate 2 is a rectangular semiconductor substrate, for example. The thickness of the board | substrate 2 becomes about 0.1-1.1 mm, for example. There is no restriction | limiting in particular as a semiconductor, Various semiconductors, such as elemental semiconductors, such as silicon and germanium, and compound semiconductors, such as gallium arsenide and indium phosphorus, can be used. One surface side of the board | substrate 2 is the mounting surface 2a with respect to the circuit board 20, and bump electrodes 4 and 5 and the passivation film 6 are arrange | positioned. In addition, the shape of the board | substrate 2 is not limited to rectangular shape, A square shape, a trapezoid shape, etc. may be sufficient.

범프 전극 (4, 5)는, 기판 (2)의 실장면 (2a)에 설치된 접속 단자(도시하지 않음) 위에 형성되어 있다. 범프 전극 (4)는, 기판 (2)의 한쪽 긴 변을 따라 지그재그상으로 배열되어 있다. 또한, 범프 전극 (5)는, 기판 (2)의 다른쪽의 긴 변을 따라 일렬로 배열되어 있다. 패시베이션막 (6)은, 범프 전극 (4)와 범프 전극 (5) 사이의 영역에서, 범프 전극 (4, 5)의 배열 방향을 따라 편평한 직방체 형상으로 형성되어 있다.The bump electrodes 4 and 5 are formed on the connection terminal (not shown) provided in the mounting surface 2a of the board | substrate 2. As shown in FIG. The bump electrodes 4 are arranged in a zigzag shape along one long side of the substrate 2. In addition, the bump electrodes 5 are arranged in a line along the other long side of the substrate 2. The passivation film 6 is formed in the shape of a flat rectangular parallelepiped along the arrangement direction of the bump electrodes 4 and 5 in the region between the bump electrodes 4 and the bump electrodes 5.

접속 단자는, 기판 (2)가 회로 기판인 경우에는, 배선 도체와 동시에 패턴 형성할 수도 있고, 동박 등의 금속박에 있어서 불필요한 부분을 에칭 제거하여 형성할 수도 있다. 또한, 절연 기판 위에 접속 단자의 형상에 맞춰 무전해 도금으로 형성할 수도 있다. 한편, 접속 단자는 기판 (2)가 반도체 기판인 경우에는, 예를 들면 알루미늄으로 구성된다. 이 경우, 접속 단자의 표면에 니켈, 금, 플래튬 등에 의한 귀금속 도금을 행할 수도 있다.When the board | substrate 2 is a circuit board, a connection terminal can also be pattern-formed simultaneously with a wiring conductor, and can also form and remove unnecessary parts in metal foil, such as copper foil. Moreover, it can also be formed by electroless plating according to the shape of a connection terminal on an insulated substrate. On the other hand, when the board | substrate 2 is a semiconductor substrate, a connection terminal consists of aluminum, for example. In this case, precious metal plating by nickel, gold, platinum, etc. can also be performed to the surface of a connection terminal.

범프 전극 (4, 5)는 회로 기판 (20)과의 접속에 이용되는 전극이고, 예를 들면 니켈이나 금의 범프, 또는 땜납볼에 의해서 형성되어 있다. 범프 전극 (4, 5)는 땜납 범프, 구리 범프, 구리 필라 선단에 땜납 또는 주석층이 형성된 구조인 범프, 금 범프 등에 의해서 형성할 수도 있다. 또한, 미세 접속화에 대한 대응으로, 구리 범프나 구리 필라 선단에 땜납 또는 주석층이 형성된 구조의 범프를 이용할 수도 있다. 또한, 범프 전극 (4, 5)의 수, 위치에 대해서는, 용도, 사용 목적에 따라 적절하게 선택할 수 있다. 범프 전극 (4, 5)의 단면 형상도 적절하게 선택 가능하다.The bump electrodes 4 and 5 are electrodes used for the connection with the circuit board 20, and are formed of, for example, bumps of nickel or gold, or solder balls. The bump electrodes 4 and 5 may also be formed by solder bumps, copper bumps, bumps, gold bumps, or the like, in which a solder or tin layer is formed at the tip of the copper pillar. In addition, a bump having a structure in which a solder or tin layer is formed at the tip of a copper bump or a copper pillar may be used in response to fine connection. In addition, about the number and position of bump electrodes 4 and 5, it can select suitably according to a use and a use purpose. The cross-sectional shape of the bump electrodes 4 and 5 can also be selected suitably.

범프 전극 (4, 5)의 형성 방법으로는, 에칭, 도금 등의 범용의 방법을 사용할 수 있다. 예를 들면 범프 전극 (4, 5)의 형성 개소 이외의 도체 부분을 두께 방향으로 하프 에칭하여 돌기 부분을 형성하고, 추가로 얇아진 도체 부분의 회로 부분을 남기면서 다른 부분을 에칭 제거함으로써 범프 전극 (4, 5)를 형성할 수 있다. 또한, 기판 (2)의 실장면 (2a) 위에 회로를 형성한 후에, 접속 단자의 개소만 도금에 의해서 두껍게 하는 방법에 의해 범프 전극 (4, 5)를 형성할 수도 있다.As a method of forming the bump electrodes 4 and 5, a general-purpose method such as etching or plating can be used. For example, a bump electrode is formed by half-etching conductor portions other than the formation portions of the bump electrodes 4 and 5 in the thickness direction to form protrusion portions, and etching other portions while leaving circuit portions of the thinner conductor portions. 4, 5) can be formed. In addition, after forming a circuit on the mounting surface 2a of the board | substrate 2, bump electrodes 4 and 5 can also be formed by the method of thickening only the location of a connection terminal by plating.

범프 전극 (4, 5)의 두께 Hb는 특별히 제한은 없지만, 예를 들면 9 내지 18 ㎛로 되어 있다. 또한, 범프 전극 (4, 5)의 두께 Hb는, 상기한 범프 형성 방법에 있어서 조절하는 것이 가능하고, 그 두께 Hb는 기존의 막 두께 측정 장치를 이용하여 측정할 수 있다. 또한, 범프 전극 (4, 5)가 배열된 영역외에 더미 범프(도시하지 않음)를 더 형성할 수도 있다. 상기 영역에 더미 범프를 형성하면, 칩형 전자 부품 (1)을 실장하는 회로 기판 (20)에 대하여 칩형 전자 부품 (1)의 자세를 평행하게 한 상태에서 플립 칩 실장하기 쉬워진다. 이에 따라, 실장의 작업성을 향상시킬 수 있다.Although the thickness Hb of bump electrodes 4 and 5 does not have a restriction | limiting in particular, For example, it is 9-18 micrometers. In addition, the thickness Hb of the bump electrodes 4 and 5 can be adjusted in the above-mentioned bump formation method, and the thickness Hb can be measured using the existing film thickness measuring apparatus. In addition, a dummy bump (not shown) may be further formed in addition to the region where the bump electrodes 4 and 5 are arranged. When the dummy bumps are formed in the above region, flip chip mounting is facilitated in a state where the posture of the chip electronic component 1 is parallel to the circuit board 20 on which the chip electronic component 1 is mounted. Thereby, workability of mounting can be improved.

한편, 패시베이션막 (6)은 외부로부터의 수분, 산소 등의 침입을 방지하는 보호막으로, 예를 들면 질화규소, 산화규소 등을 이용하여 CVD법, 증착법, 스퍼터링법과 같은 이미 알려진 제막법에 의해서 형성되어 있다. 본 실시 형태에서는, 패시베이션막 (6)은, 기판 (2)의 범프 전극 (4, 5) 사이에 장척상으로 형성되어 있지만, 패시베이션막 (6)은 장척 형상으로 한정되지 않으며, 직사각형의 패시베이션막을 범프 전극 (4, 5) 사이에 점재시킬 수도 있다. 또한, 패시베이션막 (6)은 범프 전극 (4, 5)의 배열 위치에 따라서는, 범프 전극 (4, 5) 사이가 아닌 범프 전극 (4, 5)보다도 외측의 영역에 배치할 수도 있다.On the other hand, the passivation film 6 is a protective film that prevents invasion of moisture, oxygen, etc. from the outside, and is formed by a known film forming method such as CVD, vapor deposition, sputtering using silicon nitride, silicon oxide, or the like. have. In the present embodiment, the passivation film 6 is formed in a long form between the bump electrodes 4 and 5 of the substrate 2, but the passivation film 6 is not limited to a long shape, and a rectangular passivation film is formed. It may also be interspersed between the bump electrodes 4 and 5. In addition, the passivation film 6 may be disposed in a region outside the bump electrodes 4 and 5, not between the bump electrodes 4 and 5, depending on the arrangement positions of the bump electrodes 4 and 5.

이 패시베이션막 (6)의 두께 Hp는, 범프 전극 (4, 5)의 두께 Hb에 대하여 Hb>Hp≥(1/3)Hb를 만족시키고 있다. 또한, 패시베이션막 (6)의 두께 Hp는, 예를 들면 Hb가 9 ㎛일 때는 3 ㎛ 이상, Hb가 12 ㎛ 이상일 때는 4 ㎛ 이상, Hb가 18 ㎛일 때는 6 ㎛ 이상이 되어 있다. 또한, 기판 (2)와의 관계에 있어서, 패시베이션막 (6)의 두께 Hp는, 범프 전극 (4, 5)의 두께를 제외한 칩형 전자 부품 (1)의 두께가 0.3 mm 이하가 되도록 결정된다. 즉, 패시베이션막 (6)의 두께와 기판 (2)의 두께의 합계가 0.3 mm 이하가 되도록 결정된다. 이 경우, 기판 (2)의 두께는 0.3 mm 미만이 되도록 설정된다. 또한, 패시베이션막 (6)의 두께 Hp는, 상기한 패시베이션막 형성 방법으로 조절하는 것이 가능하고, 그의 두께 Hp는 기존의 막 두께 측정 장치를 이용하여 측정할 수 있다.The thickness Hp of the passivation film 6 satisfies Hb> Hp ≧ (1/3) Hb with respect to the thickness Hb of the bump electrodes 4 and 5. In addition, the thickness Hp of the passivation film 6 is 3 micrometers or more when Hb is 9 micrometers, 4 micrometers or more when Hb is 12 micrometers or more, and 6 micrometers or more when Hb is 18 micrometers. Moreover, in the relationship with the board | substrate 2, the thickness Hp of the passivation film 6 is determined so that the thickness of the chip-shaped electronic component 1 except the thickness of bump electrodes 4 and 5 may be 0.3 mm or less. In other words, the sum of the thickness of the passivation film 6 and the thickness of the substrate 2 is determined to be 0.3 mm or less. In this case, the thickness of the substrate 2 is set to be less than 0.3 mm. In addition, the thickness Hp of the passivation film 6 can be adjusted by the above-mentioned passivation film formation method, and the thickness Hp can be measured using the existing film thickness measuring apparatus.

계속해서, 상술한 칩형 전자 부품 (1)을 이용한 접속 구조체에 대해서 설명한다.Next, the bonded structure using the above-mentioned chip type electronic component 1 is demonstrated.

도 3은, 본 발명의 한 실시 형태에 따른 접속 구조체를 도시하는 모식도 단면도이다. 동일한 도면에 도시한 바와 같이, 접속 구조체 (30)은 이방 도전성 접착제의 경화물 (10)을 통해 칩형 전자 부품 (1)과 회로 기판 (20)을 플립 칩 접속하여 이루어지는 구조체이다.3 is a schematic sectional view showing a bonded structure according to an embodiment of the present invention. As shown in the same figure, the bonded structure 30 is a structure formed by flip-chip-connecting the chip-shaped electronic component 1 and the circuit board 20 via the hardened | cured material 10 of an anisotropically conductive adhesive.

회로 기판 (20)은, 예를 들면 표면에 전극 (22)를 갖는 유리 기판 (24)이다. 유리 기판 (24)로는, 예를 들면 코닝 유리, 소다 유리 등을 사용할 수 있다. 유리 기판 (24)의 형상으로는 장방형을 상정하고 있지만, 칩형 전자 부품 (1)의 형상에 맞춰 정방형, 사다리꼴 등 적절하게 선택할 수 있다. 회로 기판 (20)은 유리 기판에 한정되지 않으며, 통상의 회로 기판, 플렉시블 인쇄 배선판, 반도체칩 등을 이용할 수도 있다. 회로 기판의 경우, 유리 에폭시, 폴리이미드, 폴리에스테르, 세라믹 등의 절연 기판 표면에 형성된 구리 등의 금속층의 불필요한 개소를 에칭 제거하여 배선 패턴을 형성한 것, 절연 기판 표면에 구리 도금 등에 의해서 배선 패턴을 형성한 것, 절연 기판 표면에 도전성 물질을 인쇄하여 배선 패턴을 형성한 것 등을 사용할 수 있다.The circuit board 20 is the glass substrate 24 which has the electrode 22 on the surface, for example. As the glass substrate 24, corning glass, soda glass, etc. can be used, for example. Although the rectangular shape is assumed as the shape of the glass substrate 24, it can select suitably square, trapezoid, etc. according to the shape of the chip-shaped electronic component 1. The circuit board 20 is not limited to a glass substrate, and an ordinary circuit board, a flexible printed wiring board, a semiconductor chip, or the like can also be used. In the case of a circuit board, an unnecessary part of metal layers, such as copper formed on the surface of insulating substrates, such as glass epoxy, polyimide, polyester, and ceramics, was removed by etching, and the wiring pattern was formed, and the wiring pattern was formed by copper plating etc. on the surface of the insulating substrate. And a printed wiring pattern formed by printing a conductive material on the surface of the insulating substrate.

전극 (22)는, 칩형 전자 부품 (1)이 구비하는 범프 전극 (4, 5)의 위치에 대응시켜 유리 기판 (24) 위에 형성되어 있다. 전극 (22)로는, 예를 들면 산화인듐주석(ITO)을 포함하는 투명 전극을 사용할 수 있다. 투명 전극으로는, 산화인듐아연(IZO) 등을 이용할 수도 있다. 투명 전극의 형성 방법으로는, 스퍼터링법, 일렉트론빔법 등의 공지된 방법을 사용할 수 있다. 또한, 전극 (22)로서 알루미늄, 크롬, 은 등을 포함하는 전극을 유리 기판 (24) 위에 형성할 수도 있다.The electrode 22 is formed on the glass substrate 24 in correspondence with the position of the bump electrodes 4 and 5 with which the chip type electronic component 1 is equipped. As the electrode 22, for example, a transparent electrode containing indium tin oxide (ITO) can be used. Indium zinc oxide (IZO) etc. can also be used as a transparent electrode. As a formation method of a transparent electrode, well-known methods, such as a sputtering method and an electron beam method, can be used. In addition, an electrode containing aluminum, chromium, silver, or the like as the electrode 22 may be formed on the glass substrate 24.

이방 도전성 접착제는, 열 또는 광에 의해 경화하는 수지 조성물 (12)와, 도전성 입자 (14)를 함유한다. 수지 조성물 (12)를 구성하는 수지로는, 예를 들면 열가소성 수지, 열경화성 수지, 열가소성 수지 및 열경화성 수지의 혼합계, 광 경화성 수지가 이용된다. 열가소성 수지로는 스티렌 수지계, 폴리에스테르 수지계가 있고, 열경화성 수지로는 에폭시 수지계, 실리콘 수지계가 알려져 있다. 열가소성 수지, 열경화성 수지를 이용하는 경우에는, 통상 가열 가압을 필요로 한다. 열가소성 수지에서는 수지를 유동시켜 피착체와의 밀착력을 얻기 때문이고, 열경화성 수지에서는 추가로 수지의 경화 반응을 행하기 때문이다. 또한, 광 경화성 수지를 이용하는 경우에는, 저온에서의 접속이 요구되는 경우에 유용하다. 광 경화성 수지는 경화에 가열을 요하지 않기 때문에, 칩형 전자 부품 (1)과 유리 기판 (24)와의 열팽창계수의 차에 기인하는 칩형 전자 부품 (1)의 휘어짐이 억제되기 때문에 바람직하다.The anisotropic conductive adhesive contains the resin composition 12 and the electroconductive particle 14 which harden | cure by heat or light. As resin which comprises the resin composition 12, the mixed system of a thermoplastic resin, a thermosetting resin, a thermoplastic resin, and a thermosetting resin, and photocurable resin are used, for example. Thermoplastic resins include styrene resins and polyester resins, and thermosetting resins include epoxy resins and silicone resins. When using a thermoplastic resin and a thermosetting resin, heating pressurization is normally required. This is because the thermoplastic resin flows the resin to obtain adhesion to the adherend, and the thermosetting resin further performs the curing reaction of the resin. Moreover, when using photocurable resin, it is useful when the connection at low temperature is calculated | required. Since photocurable resin does not require heating for hardening, since the curvature of the chip-shaped electronic component 1 resulting from the difference of the thermal expansion coefficient between the chip-shaped electronic component 1 and the glass substrate 24 is suppressed, it is preferable.

도전성 입자 (14)로는, 예를 들면 Au, Ag, Ni, Cu, Pd, 땜납 등의 금속 입자, 카본 입자가 이용된다. 또한, 도전성 입자 (14)는, Ni, Cu 등의 전이 금속류의 표면을 Au, Pd 등의 귀금속류로 피복한 것일 수도 있다. 또한, 유리, 세라믹, 플라스틱 등의 비도전성 입자의 표면을 도전성 물질로 피복하는 등의 방법에 의해 비도전성 입자 표면에 도통층을 형성하고, 추가로 최외층을 귀금속류로 구성한 것이나, 열용융 금속 입자를 이용하는 경우, 가열 가압에 의해 변형성을 갖기 때문에, 접속시에 전극과의 접촉 면적이 증가하여 신뢰성을 향상시킬 수 있다.As the electroconductive particle 14, metal particles, such as Au, Ag, Ni, Cu, Pd, solder, and carbon particle are used, for example. In addition, the electroconductive particle 14 may coat | cover the surface of transition metals, such as Ni and Cu, with noble metals, such as Au and Pd. In addition, a conductive layer is formed on the surface of the non-conductive particles by a method such as coating a surface of the non-conductive particles such as glass, ceramic, plastic, etc. with a conductive material, and the outermost layer is composed of precious metals, or hot melt metal particles. In the case of using, since it is deformable by heating and pressurization, the contact area with an electrode at the time of connection increases, and reliability can be improved.

접속 구조체 (30)은, 이하의 방법에 의해 얻을 수 있다. 즉, 접속 구조체 (30)은, 칩형 전자 부품 (1)측의 범프 전극 (4, 5)와 회로 기판 (20)측의 전극 (22)를 위치 정렬하여, 범프 전극 (4, 5)와 전극 (22) 사이에 이방 도전성 접착제를 개재시킨 상태에서, 칩형 전자 부품 (1)과 회로 기판 (20)을 가압하면서 열 또는 광에 의해 이방 도전성 접착제를 경화시켜 이방 도전성 접착제의 경화물 (10)으로 함으로써 형성된다.The bonded structure 30 can be obtained by the following method. That is, the connection structure 30 arranges the bump electrodes 4 and 5 of the chip type electronic component 1 side, and the electrode 22 of the circuit board 20 side, and arranges the bump electrodes 4 and 5 and an electrode. The anisotropic conductive adhesive is cured by heat or light while pressing the chip-shaped electronic component 1 and the circuit board 20 while the anisotropic conductive adhesive is interposed therebetween to the cured product 10 of the anisotropic conductive adhesive. It is formed by.

이 때, 칩형 전자 부품 (1)에서는, 상술한 바와 같이, 기판 (2)의 실장면 (2a)에서, 범프 전극 (4, 5)가 배열되어 있지 않은 영역에 Hb>Hp≥(1/3)Hb를 만족시키는 두께의 패시베이션막 (6)이 형성되어 있다. 또한, 패시베이션막 (6)의 두께는 3 ㎛ 이상으로 되어 있다. 따라서, 접속 구조체 (30)에서는, 범프 전극 (4, 5)가 배열되어 있는 영역과 배열되어 있지 않은 영역 사이의 이방 도전성 접착제의 부피차를 억제할 수 있고, 플립 칩 실장시의 이방 도전성 접착제의 경화 수축량의 차에 의한 기판 (2)의 휘어짐을 억제할 수 있다. 기판 (2)의 휘어짐을 억제할 수 있음으로써, 기판 (2)의 긴 변을 따라 배열되는 범프 전극 (4, 5)가 전극 (22)로부터 박리하는 것을 회피할 수 있어, 양호한 접속 상태를 유지할 수 있다. 또한, 접속 상태에 대해서는, 예를 들면 범프 전극 (4, 5)와 전극 (22) 사이의 접속 저항을 측정함으로써 평가할 수 있다.At this time, in the chip type electronic component 1, as described above, Hb> Hp ≧ (1/3) in the region where the bump electrodes 4 and 5 are not arranged on the mounting surface 2a of the substrate 2. A passivation film 6 having a thickness satisfying Hb is formed. In addition, the thickness of the passivation film 6 is 3 micrometers or more. Therefore, in the connection structure 30, the volume difference of the anisotropically conductive adhesive agent between the area | region where the bump electrodes 4 and 5 are arrange | positioned and the area | region which is not arranged can be suppressed, and the anisotropically conductive adhesive agent at the time of flip chip mounting can be suppressed. Curvature of the board | substrate 2 by the difference of hardening shrinkage amount can be suppressed. By suppressing the warping of the substrate 2, the bump electrodes 4 and 5 arranged along the long side of the substrate 2 can be avoided from peeling from the electrode 22, thereby maintaining a good connection state. Can be. In addition, the connection state can be evaluated by measuring the connection resistance between the bump electrodes 4 and 5 and the electrode 22, for example.

또한, 칩형 전자 부품 (1)에서는, 범프 전극 (4, 5) 사이에 이물질이 혼입되기 어렵기 때문에, 실장시에 패시베이션막 (6)이 이물질에 의해서 손상되는 것도 억제할 수 있다. 이에 따라, 보다 확실하게 양호한 접속을 실현할 수 있다. 이러한 박형의 칩형 전자 부품 (1)로도, 상기 관계를 만족시키는 두께의 패시베이션막 (6)을 범프 전극 (4, 5) 사이에 설치함으로써, 기판 (2)의 휘어짐을 충분히 억제할 수 있다.In addition, in the chip type electronic component 1, since foreign matters are less likely to be mixed between the bump electrodes 4 and 5, it is also possible to suppress the damage of the passivation film 6 by foreign matters at the time of mounting. As a result, a more satisfactory connection can be realized. Even in such a thin chip-shaped electronic component 1, the warpage of the substrate 2 can be sufficiently suppressed by providing a passivation film 6 having a thickness satisfying the above relationship between the bump electrodes 4 and 5.

도 4는, 비교예에 관한 접속 구조체를 도시하는 모식도 단면도이다. 동일한 도면에 도시한 바와 같이, 비교예에 관한 접속 구조체 (100)은, 범프 전극 (4, 5) 사이에 패시베이션막 (6)을 형성하지 않는다(또는 Hp<(1/3)Hb가 되는 패시베이션막이 형성된다)는 점에서 본 실시 형태에 따른 접속 구조체 (30)과 다르다. 이 접속 구조체 (100)에서는, 접속 구조체 (30)과 비교하여, 범프 전극 (4, 5)가 배열되어 있는 영역과 배열되어 있지 않은 영역에서 이방 도전성 접착제의 부피차가 커진다.4 is a schematic sectional view showing a bonded structure according to a comparative example. As shown in the same figure, the connection structure 100 which concerns on a comparative example does not form the passivation film 6 between bump electrodes 4 and 5 (or passivation which becomes Hp <(1/3) Hb). Film is formed), which is different from the bonded structure 30 according to the present embodiment. In this bonded structure 100, compared with the bonded structure 30, the volume difference of the anisotropic conductive adhesive becomes large in the area | region where the bump electrodes 4 and 5 are arrange | positioned, and the area | region which is not arranged.

따라서, 접속 구조체 (100)에서는, 플립 칩 실장시 범프 전극 (4, 5)가 배열되어 있지 않은 영역에서의 이방 도전성 접착제의 경화 수축량이, 범프 전극 (4, 5)가 배열되어 있는 영역에 비하여 커져, 예를 들면 회로 기판 (20)측을 향해 볼록해지도록 기판 (2)의 휘어짐이 발생한다. 이 때문에, 범프 전극 (4, 5)와 전극 (22)가 괴리하여 접속 불량이 발생할 우려가 있다. 따라서, 본 실시 형태와 같이, Hb>Hp≥(1/3)Hb를 만족시키는 두께의 패시베이션막 (6)을 형성하는 것이 기판의 휘어짐에 의한 접속 불량을 억제하는 관점에서 유용하다.Therefore, in the bonded structure 100, the amount of hardening shrinkage of the anisotropic conductive adhesive in the region in which the bump electrodes 4 and 5 are not arranged at the time of flip chip mounting is compared with the region in which the bump electrodes 4 and 5 are arranged. It becomes large and the curvature of the board | substrate 2 arises, for example so that it may become convex toward the circuit board 20 side. For this reason, bump electrodes 4 and 5 may differ from electrode 22, and connection defect may arise. Therefore, as in the present embodiment, it is useful to form a passivation film 6 having a thickness that satisfies Hb > Hp &gt;

1… 칩형 전자 부품, 2… 기판, 4,5… 범프 전극, 6… 패시베이션막, 10… 이방 도전성 접착제의 경화물, 20… 회로 기판, 22… 전극, 30… 접속 구조체. One… Chip-shaped electronic components, 2... Substrate, 4,5... Bump electrode, 6... Passivation film, 10... Hardened | cured material of anisotropically conductive adhesive agent, 20... Circuit board, 22... Electrode, 30.. Connection structure.

Claims (5)

기판과, 상기 기판의 일면측에 배열된 범프 전극과, 상기 기판의 상기 일면측에 상기 범프 전극의 배열 방향을 따라 형성된 패시베이션막을 구비한 칩형 전자 부품이며,
상기 패시베이션막의 두께 Hp와 상기 범프 전극의 두께 Hb가 Hb>Hp≥(1/3)Hb를 만족시키는 것을 특징으로 하는 칩형 전자 부품. A chip type electronic component having a substrate, a bump electrode arranged on one side of the substrate, and a passivation film formed on the one side of the substrate along an arrangement direction of the bump electrode,
The thickness Hp of the passivation film and the thickness Hb of the bump electrode satisfy Hb> Hp ≧ (1/3) Hb. 제1항에 있어서, 상기 패시베이션막은 상기 범프 전극의 열 사이에 연장되어 있는 것을 특징으로 하는 칩형 전자 부품. The chip type electronic component according to claim 1, wherein the passivation film extends between rows of the bump electrodes. 제1항 또는 제2항에 있어서, 상기 패시베이션막의 두께 Hp는 3 ㎛ 이상인 것을 특징으로 하는 칩형 전자 부품. The chip type electronic component according to claim 1 or 2, wherein the passivation film has a thickness Hp of 3 µm or more. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 칩형 전자 부품은 상기 범프 전극을 포함하지 않는 두께가 0.3 mm 이하인 것을 특징으로 하는 칩형 전자 부품. The chip type electronic component according to any one of claims 1 to 3, wherein the chip type electronic component has a thickness of 0.3 mm or less that does not include the bump electrode. 제1항 내지 제4항 중 어느 한 항에 기재된 칩형 전자 부품의 상기 범프 전극을 이방 도전성 접착제의 경화물을 통해 회로 기판의 전극에 접속한 것을 특징으로 하는 접속 구조체. The said bump electrode of the chip type electronic component of any one of Claims 1-4 was connected to the electrode of a circuit board through the hardened | cured material of an anisotropic conductive adhesive. The connection structure characterized by the above-mentioned.
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