KR20080088173A - 메모리 소자의 신호 처리장치 및 노이즈 제거 회로 - Google Patents

메모리 소자의 신호 처리장치 및 노이즈 제거 회로 Download PDF

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Abstract

본 발명은 입력 신호의 노이즈를 제거하는 회로에 관한 것으로, 제 1 출력 신호를 폴링 에지(Falling edge)를 지연시켜 설정된 시간만큼 지연시켜 제 1 지연출력 신호로서 출력하는 폴링에지 신호 지연부; 상기 제 1 출력 신호의 폴링 에지를 감지하여 펄스 신호를 발생하는 폴링 에지 감지부; 상기 제 1 지연출력 신호를 입력 클럭 신호에 따라 출력하는 플립플롭; 및 상기 플립플롭의 출력 신호와 설정된 시간만큼 지연된 제 1 출력 신호를 논리 조합하여 제 2 출력신호로 생성하는 제 1 논리조합부를 포함한다.
노치, 글리치, 노이즈

Description

메모리 소자의 신호 처리장치 및 노이즈 제거 회로{Apparatus of processing for signal of memory device and circuit of removing of noise}
도 1은 일반적인 플래시 메모리 소자의 데이터 입력 신호 입력부의 블록도이다.
도 2a는 도 1의 데이터 입력신호의 노치 발생에 따른 출력 신호도이다.
도 2b는 도 1의 데이터 입력 신호이 글리치 발생에 따른 출력 신호도이다.
도 3a는 본 발명의 실시 예에 따른 플래시 메모리 소자의 노이즈 제거 회로를 구비한 데이터 입력 신호 입력부의 블록도이다.
도 3b는 도 3a의 노이즈 감지 제거 회로의 상세 회로도이다.
도 4는 본 발명의 실시 예에 따른 노이즈 제거 회로의 동작 타이밍도이다.
도 5는 본 발명의 실시 예에 따른 노이즈 제거에 따른 출력 신호도이다.
*도면의 주요 부분의 간단한 설명*
310 : WE 패드부 320 : 입력 버퍼부
330 : 노이즈 감지 제거 회로 331~334 : 지연부
335 : 플립플롭 340 : 클럭 생성기
350 : 어드레스 카운터 360 : 명령 인터페이스부
본 발명은 메모리 소자의 데이터 입력 동작시의 노이즈 제거에 관한 것으로, 특히 데이터 입력 신호에 글리치 또는 노치가 발생한 것을 제거하여 정상적인 동작을 하는 메모리 소자의 신호 처리장치 및 노이즈 제거 회로에 관한 것이다.
NAND 플래시 메모리 장치는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신정된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트 라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.
상기 메모리 셀 어레이의 일 측에는, 스트링 선택 라인, 워드 라인들, 공통 소오스 라인과 연결되는 행 디코더가 위치하고, 다른 일 측에는 복수 개의 비트 라인에 연결되는 페이지 버퍼가 위치한다.
상기한 플래시 메모리 소자는 동작을 위한 주변 회로들과 함께 패키징 되어 칩으로 구성되며, 칩의 연결 핀과 연결되는 패드(Pad) 들을 통해 데이터 입력, 동작 명령, 전원 등을 입력한다.
도 1은 일반적인 플래시 메모리 소자의 데이터 입력 신호 입력부의 블록도이다.
도 1은 플래시 메모리 소자의 데이터 입력을 위한 WE(Write Enable) 신호를 처리하기 위한 장치인 데이터 입력 신호 입력부를 나타낸 부분 도면이다.
도 1을 참조하면, 데이터 입력 신호 입력부(100)는 외부의 데이터 입력을 위 한 WE 신호를 입력받기 이한 WE 패드(110)와, 상기 WE 패드(110)로부터 입력되는 WE 신호를 버퍼링하고, 디지털 레벨의 신호(WESYNC_N)로 출력하기 위한 입력 버퍼부(120)와, 상기 입력 버퍼부(120)의 출력 신호(WESYNC_N)를 입력받아 어드레스 카운터에 동기 신호(CK4CNT; Clock for Count)와, 명령 인터페이스의 동기신호(CK4CI; Clock for Command Interface)를 출력하는 클럭 생성기(130)와, 상기 클럭 생성기(130)의 어드레스 카운터 동기신호(CK4CNT)를 입력받아 동작을 위한 어드레스 카운팅을 수행하는 어드레스 카운터(140) 및 상기 클럭 생성기(130)의 인터페이스 동기신호(CK4CI)를 입력받아 명령을 실행하기 위한 인터페이스를 제공하는 명령 인터페이스부(150)를 포함한다.
WE 패드부(110)는 패키징 된 메모리 칩에서 WE 신호를 입력받기 위한 핀과 연결되며, 입력되는 신호를 입력 버퍼부(120)로 전달한다. 입력 버퍼부(120)는 WE 패드부(110)로부터 전달받은 WE 신호를 버퍼링하고 디지털 레벨로 증폭하여 출력신호(WESYNC_N)로서 출력한다.
그리고 클럭 생성기(130)는 상기 입력 버퍼부(120)의 출력신호(WESYNC_N)를 입력받아 동작을 위해 필요한 클럭신호(CK4CNT 및 CK4CI)를 출력한다. 상기 클럭신호(CK4CNT와 CK4CI)를 각각 입력받는 어드레스 카운터(140)와 명령 인터페이스부(150)는 클럭에 맞추어 데이터 입력 동작을 하도록 제어신호를 출력한다.
상기와 같은 데이터 입력 신호 입력부(100)는 WE 패드(110)를 통해 입력되는 WE 신호에 외부환경 등으로 인한 노이즈가 발생할 수 있다.
도 2a는 도 1의 데이터 입력신호의 노치 발생에 따른 출력 신호도이다.
도 2a와 도 1을 참조하면, WE 패드부(110)를 통해 입력되는 WE 신호가 노치(Notch)현상을 나타내는 경우가 발생할 수 있다.
노치현상은 링백(Ring Back) 현상이라고도 하며, 여러 가지 요인에 의해 발생되는 것으로 도 2a에 나타난 바와 같이 입력되는 WE 신호가 노치현상(210)이 발생될 수 있다.
상기 WE 신호가 입력 버퍼부(120)로 입력되면, 입력 버퍼부는 디지털 레벨로 WE 신호를 증폭하여 출력하게 되는데, 도 2a에 나타난 바와 같이 일반적으로 입력 버퍼부(120)는 상위 전압(VIH)이상으로 신호가 상승 되면 하이 레벨의 디지털 신호를 출력하고, 하위 전압(VIL)이하로 신호가 떨어지면 로우 레벨로 디지털 신호를 출력한다.
따라서 상기 도 2a의 노치가 발생한 WE 신호는 입력 버퍼부(120)를 통과하면서 상위 전압(VIH) 이상으로 상승되는 시점에서 하이 레벨로 변경되고, 하위전압(VIL)으로 전압이 떨어지는 시점에서 로우 레벨로 변경된다.
그러나 상기 도 2a의 WE 신호는 실제적으로는 데이터 입력동작을 인에이블하기 위하여 하이 레벨의 신호에서 로우 레벨로 떨어졌다가 다시 하이 레벨로 상상되는 신호이다. 그러나 각각의 신호가 하이에서 로우 레벨로, 로우에서 하이 레벨로 변경되는 시점에 노치가 발생됨으로 해서 입력 버퍼부(120)는 도 2a에 나타난 출력신호(WESYNC_N)를 출력하게 된다.
그러나 정상적으로 요구되는 신호는 하이 레벨에서 일정 시간 로우 레벨로 변경된 후 다시 하이레벨로 변경되어야 한다.
도 2b는 도 1의 데이터 입력 신호이 글리치 발생에 따른 출력 신호도이다.
도 2a와 도 1을 참조하면, WE 패드부(110)를 통해 입력되는 WE 신호에 글리치 현상(Glitch)이 발생할 수도 있다.
즉, 하이 레벨로 유지되어야 하는 WE 신호가 어느 순간 글리치(220)가 발생하여 순간적으로 하위전압(VIL) 이하로 떨어졌다가 상승할 수 있다. 이로 인해 입력 버퍼부(120)는 하이 레벨에서 로우 레벨로 떨어졌다가 다시 상승되는 신호를 출력하게 된다. 이때의 정상적인 신호는 일정하게 하이 레벨을 유지하는 신호여야 한다.
노치 현상이나 글리치 현상은 실장되는 PCB(Printed Circuit Broad)상에서 채널의 임피던스 미스매칭 또는 파워 드랍(Power drop) 등으로 인해 발생될 수 있는 노이즈 현상이다.
상술한 도 2a 및 도 2b와 같이 노치 현상이나 글리치 현상 등의 노이즈가 WE 신호에 발생되면 입력 버퍼부(120)는 디지털 신호로 정상 신호와는 다른 신호를 출력할 수 있다. 이는 메모리 칩의 오동작을 불러오기 때문에 노이즈를 제거하는 것은 중요한 문제이다.
따라서 본 발명이 이루고자 하는 기술적 과제는 메모리 칩의 입력 신호에 발생되는 노이즈 현상을 제거하여 정상적인 입력신호에 따른 동작을 할 수 있도록 하는 메모리 소자의 신호 처리장치 및 노이즈 제거 회로를 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 메모리 소자의 신호처리 장치는,
회로의 동작을 제어하기 위해 입력되는 제어신호를 디지털 레벨로 증폭하여 제 1 출력 신호로서 출력하는 입력 버퍼부; 상기 제 1 출력 신호에 발생되는 노치현상 또는 글리치 현상을 감지하고, 상기 발생된 노치현상 또는 글리치 현상을 제거하여 제 2 출력 신호로서 출력하는 노이즈 감지 제거 회로; 및 상기 제 2 출력 신호를 이용하여 상기 회로의 동작을 제어하기 위한 클럭 신호를 발생시키는 클럭 발생기를 포함한다.
상기 노이즈 감지 제거 회로는, 상기 제 1 출력 신호를 폴링 에지(Falling edge)를 지연시켜 설정된 시간만큼 지연시켜 제 1 지연출력 신호로서 출력하는 폴링에지 신호 지연부; 상기 제 1 출력 신호의 폴링 에지를 감지하여 펄스 신호를 발생하는 폴링 에지 감지부; 상기 제 1 지연출력 신호를 입력 클럭 신호에 따라 출력하고, 상기 폴링 에지 감지부의 출력신호를 리셋 신호로 하여 동작하는 플립플롭; 및 상기 플립플롭의 출력 신호와 설정된 시간만큼 지연된 제 1 출력 신호를 논리 조합하여 제 2 출력신호로 생성하는 제 1 논리조합부를 포함한다.
상기 폴링에지 신호 지연부는, 상기 제 1 출력 신호의 폴링 에지를 제 1 설정 시간만큼 지연시키는 폴링 에지 지연부; 상기 폴링 에지 지연부의 출력 신호와 상기 제 1 출력 신호를 논리조합하고, 반전시킨 신호를 제 2 설정시간만큼 지연시켜 상기 제 1 지연출력 신호로서 출력하는 제 1 신호 지연부를 포함하는 것을 특징으로 한다.
상기 폴링 에지 지연부의 출력신호와 상기 제 1 출력 신호를 논리 조합하는 것은 NOR 연산인 것을 특징으로 한다.
상기 폴링에지 감지부는, 상기 제 1 출력 신호를 제 3 설정 시간만큼 반전 지연 출력하는 반전신호 지연부; 상기 반전 신호 지연부의 출력 신호와, 상기 제 1 출력 신호를 논리 조합하여 리셋 제어신호에 따라 출력하는 제 2 논리 조합부를 포함하는 것을 특징으로 한다.
상기 반전 신호 지연부의 출력신호와 상기 제 1 출력 신호의 논리 조합은 NOR 연산인 것을 특징으로 한다.
상기 제 2 논리 조합부는, NOR 연산인 것을 특징으로 한다.
상기 플립플롭은, 상기 제 1 출력 신호를 클럭 신호로 하고, 상기 제 1 출력 신호의 라이징 에지에 입력 신호를 출력하는 것을 특징을 한다.
상기 제 1 논리조합부에 입력되는 제 1 출력 신호를 제 4 설정시간만큼 지연 출력하는 제 2 신호 지연부를 더 포함하는 것을 특징으로 한다.
상기 제 1 논리 조합부는, 상기 제 2 신호 지연부의 출력 신호와, 상기 플립플롭의 출력신호의 반전신호를 논리 조합하여 반전 출력하는 것을 특징으로 한다.
상기 논리 조합은 NAND 연산인 것을 특징으로 한다.
상기 노치 또는 글리치 현상으로 생성되는 펄스폭은 상기 제 1 출력 신호의 펄스 폭 보다 작은 것을 특징으로 한다.
상기 노치 또는 글리치 현상으로 생성되는 펄스폭은 상기 폴링에지 신호 지연부의 제 1 설정시간보다 작은 것을 특징으로 한다.
본 발명의 특징에 따른 노이즈 제거 회로는,
입력 신호의 노이즈를 제거하는 회로에 있어서, 제 1 출력 신호를 폴링 에지(Falling edge)를 설정된 시간만큼 지연시켜 제 1 지연출력 신호로서 출력하는 폴링에지 신호 지연부; 상기 제 1 출력 신호의 폴링 에지를 감지하여 펄스 신호를 발생하는 폴링 에지 감지부; 상기 제 1 지연출력 신호를 입력 클럭 신호에 따라 출력하는 플립플롭; 및
상기 플립플롭의 출력 신호와 설정된 시간만큼 지연된 제 1 출력 신호를 논리 조합하여 제 2 출력신호로 생성하는 제 1 논리조합부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3a는 본 발명의 실시 예에 따른 플래시 메모리 소자의 노이즈 제거 회로를 구비한 데이터 입력 신호 입력부의 블록도이다.
도 3a를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 소자의 신호 처리장치중 하나인 데이터 입력 신호 입력부(300)는 WE 신호를 입력받는 WE 패드부(310)와, WE 패드부(310)를 통해 입력되는 WE 신호를 디지털 레벨로 증폭하여 출력하는 입력 버퍼부(320)와, 상기 입력버퍼부(320)가 출력하는 신호(WESYNC_N)를 입력받아 노이즈가 발생된 부분을 감지하여 제거하는 노이즈 감지 제거회로(330) 와, 상기 노이즈 감지 제거회로(330)아 출력하는 노이즈가 제거된 신호(BUFWESYNC_N)를 입력받아 클럭을 생성하는 클럭 생성기(340)와, 상기 클럭 생성기(340)가 출력하는 클럭에 의해 각각 동작하는 프로그램 카운터(350) 및 명령 인터페이스부(360)를 포함한다.
WE 패드부(310)는 칩의 외부 핀으로부터 입력되는 WE 신호를 입력받고, 입력되는 WE 신호는 입력 버퍼부(320)를 통과하면서 디지털 레벨이 신호로 증폭되어 출력신호(WESYNC_N)로서 출력된다.
상기 입력 버퍼부(320)는 상위전압(VIH)이상으로 입력신호의 전압 레벨이 상승되면 하이 레벨의 신호를 출력하고, 하위전압(VIL)이하로 입력신호의 전압 레벨이 떨어지면 로우 레벨의 신호를 출력한다.
노이즈 감지 제거회로(330)는 입력 버퍼부(320)의 출력 신호(WESYNC_N)를 입력받아 노이즈로 인한 펄스 변경이 있는 경우, 이를 제거하여 출력신호(BUFWESYNC_N)로서 출력한다.
클럭생성기(340)는 상기 노이즈 감지 제거회로(330)가 출력하는 신호(BUFWESYNC_N)에 따라 동작을 위한 어드레스 카운터 클럭 신호(CK4CNT; Clock for Count)와, 명령 인터페이스 클럭 신호(CK4CI; Clock for Command Interface)를 출력한다.
어드레스 카운터(350)는 클럭 발생기(340)의 어드레스 카운터 클럭 신호(CK4CNT)에 따라 동작에 필요한 어드레스 카운팅을 하고, 명령 인터페이스부(360)는 클럭 발생기(340)의 명령 인터페이스 클럭 신호(CK4CI)에 따라 명령 동 작을 위한 인터페이스를 제공한다.
본 발명의 실시 예에 따른 노이즈 감지 제거회로(330)에 의해 노치(Notch) 또는 글리치(Glitch)같은 노이즈 현상이 입력 신호에 발생하는 것을 제거하여 클럭 발생기(340)는 정상적인 클럭을 발생한다. 따라서 메모리 소자의 동작이 정상적으로 이루어진다.
본 발명의 실시 예에 따른 상기 노이즈 감지 제거회로(330)는 다음과 같다.
도 3b는 도 3a의 노이즈 감지 제거 회로의 상세 회로도이다.
도 3b를 참조하면, 본 발명의 실시 예에 따른 노이즈 감지 제거 회로(330)는 입력 버퍼부(320)의 출력신호(WESYNC_N)를 입력받아 노이즈를 제거하는 회로서, 제 1 신호 지연부(331)와, 제 2 신호 지연부(332)와, 제 3 신호 지연부(333) 및 신호 반전 지연부(334)와, 플립플롭(335)을 포함하고, 제 1 내지 제 3 NOR 게이트(NOR1 내지 NOR3)와, NAND 게이트(NA)와, 제 4, 제 34 및 제 35 인버터(IN4, IN34, IN35)를 포함한다.
자세하게, 제 1 신호 지연부(331)는 제 1 내지 제 3 인버터(IN1 내지 IN3)와, 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4)와, 제 1 PMOS 트랜지스터(P1) 및 제 1 내지 제 3 저항(R1 내지 R3)을 포함하고, 제 2 신호 지연부(332)는 제 9 내지 제 18 인버터(IN9 내지 IN18)로 구성된다.
또한 제 3 신호 지연부(333)는 제 5 내지 제 8 인버터(IN5 내지 IN8)를 포함하고, 신호 반전 지연부(334)는 제 19 내지 제 33 인버터(IN19 내지 IN33)를 포함한다.
상기 제 1 신호 지연부(331)는 제 1 노드(1)에 입력되는 입력 버퍼부(320)의 출력신호(WESYNC_N)를 입력받아 제 1 설정시간 만큼 지연시켜 한다. 제 2 신호 지연부(332)는 제 1 노드(1)에 입력되는 입력 버퍼부(320)의 출력신호(WESYNC_N)를 입력받아 제 2 실정시간 만큼 지연시켜 출력한다.
상기 제 1 신호 지연부(331)의 출력 신호는 제 1 NOR 게이트(NOR1)에 입력되고, 제 1 NOR 게이트(NOR1)의 다른 입력으로는 입력 버퍼부(320)의 출력신호(WESYNC_N)가 입력된다.
상기 제 1 NOR 게이트(NOR1)는 제 1 신호 지연부(331)의 출력 신호와 입력 버퍼부(320)의 출력신호를 NOR 연산하여 출력하고, 제 1 NOR 게이트(NOR1)의 출력은 제 4 인버터(IN4)를 통해 반전된 후, 제 3 신호 지연부(333)에 입력되어 제 3 설정시간 만큼 지연 출력된다.
상기 제 3 신호 지연부(333)의 출력신호(WESYNC_DLY)는 제 2 노드(2)를 통해 플립플롭(335)의 D 단자로 입력된다. 플립플롭(335)은 D 플립플롭으로서 클럭신호(CLK)에 의해 D 단자로 입력되는 신호를 출력단자(Q)를 통해 출력한다. 또한 플립플롭(335)은 리셋(RESET) 신호가 입력되면 출력(Q)을 입력신호(D)와 무관하게 로우 레벨로 출력한다.
상기 플립플롭(335)의 클럭신호(CLK)로서 입력 버퍼부(320)의 출력신호(WESYNC_N)가 입력된다. 그리고 입력 버퍼부(320)의 출력 신호(WESYNC_N)는 신호 반전 지연부(334)로 입력되어 제 4 설정시간만큼 지연된 후 반전되어 제 2 NOR 게이트(NOR2)로 입력된다. 상기 제 2 NOR 게이트(NOR2)의 다른 입력으로는 입력 버퍼 부(320)의 출력신호(WESYNC_N)가 입력된다.
제 2 NOR 게이트(NOR2)의 출력 신호(WEFALL_PULSE)는 제 3 노드(3)를 통해 제 3 NOR 게이트(NOR3)에 입력된다. 제 3 NOR 게이트(NOR3)의 또 다른 입력신호는 리셋 제어신호(RESET)이다. 제 3 NOR 게이트(NOR3)의 출력 신호(RESETZ_PULSE)가 제 4 노드(4)를 통해 반전되어 플립플롭의 리셋(RESET) 단자에 입력된다.
플립플롭(335)의 출력(Q)은 제 34 인버터(IN34)를 통해 반전되어 제 6 노드(6)로 연결되며, 제 6 노드(6)는 NAND 게이트(NA)에 입력된다. NAND 게이트(NA)에 또 다른 입력인 제 5 노드(5)에는 입력 버퍼부(320)의 출력 신호(WESYNC_N)가 제 2 신호 지연부(332)를 거쳐 제 2 설정시간 만큼 지연된 신호(WESYNC_N2)가 입력된다.
NAND 게이트(NA)의 출력 신호는 제 35 인버터(IN35)를 통해 반전되어 출력되어(BUFWESYNC_N) 입력된다.
상기 제 1 신호 지연부(331)는 입력 버퍼부(320)의 출력신호(WESYNC_N)의 폴링(Falling) 에지(Edge)만을 지연시키기 위한 수단이고, 신호 반전 지연부(334)와 제 2 NOR 게이트(NOR2)는 입력 버퍼부(320)의 출력신호(WESYNC_N)의 폴링 에지를 감지하고, 이를 출력신호(WEFALL_PULSE)라는 짧은 펄스 형태의 신호로 발생시킨다.
상기 출력신호(WEFALL_PULSE)에 의해 플립플롭(335)이 리셋 되어 WE 신호의 폴링 에지를 리셋 하여 로우 레벨로 출력(Q)을 바꾸어 제 6 노드(6)가 하이 레벨이 되도록 하여 NAND 게이트(NA)로 입력한다.
제 3 신호 지연부(333)는 제 4 인버터(IN4)의 출력을 지연시켜 플립플 롭(335)에 입력하여 셋업 타이밍을 만족시킨다. 제 2 지연부(332)는 입력 버퍼부(320)의 출력신호(WESYNC_N)를 지연시켜 제 6 노드(6)의 신호(DET_NOISE)와의 타이밍을 맞추어 NAND 게이트(NA)에 입력함으로써 글리치가 나타나는 것을 방지하기 위한 수단이다.
상기한 본 발명의 실시 예에 따른 노이즈 감지 제거 회로의 동작을 다음의 동작 타이밍 도면과 함께 참조하여 설명하면 다음과 같다.
도 4는 본 발명의 실시 예에 따른 노이즈 제거 회로의 동작 타이밍도이다.
도 3b 및 도 4를 참조하면, 입력 버퍼부(320)의 출력신호(WESYNC_N)는 입력되면 WE 신호가 펄스 형태로 반복하여 입력된다. 이때 상기 도 3b의 플립플롭(335)은 제 1 노드(1)의 출력신호(WESYNC_N)를 클럭 신호로 입력받아 라이징 에지(rising edge)에 동작한다. 따라서 제 1 노드(1)의 출력신호(WESYNC_N)의 라이징 에지를 제 1 내지 제 6 회(401 내지 406) 발생되며 제 1회(401)의 라이징 에지는 노치가 발생한 부분이며(410), 제 6 회(406)의 라이징 에지는 글리치가 발생한 부분이다(420). 상기 WE 신호는 펄스폭(tWP)을 가지고 노치는 펄스폭(tWN)을 가진다고 가정한다.
상기 제 1 노드(1)의 신호가 제 1 시간 지연부(331)로 입력되면, 제 1 신호 지연부(331)는 입력된 신호의 폴링 에지에 대해서 제 1 설정 시간만큼 신호를 지연시켜 출력한다. 그리고 제 1 NOR 게이트(NOR1)와 제 4 인버터(IN4)를 거쳐 제 3 신호 지연부(333)를 거쳐 제 3 설정 시간만큼 신호가 지연되어 제 2 노드(2)에 신호(WESYNC_DLY)로 입력된다. 상기 제 2 노드(2)의 출력 신호는 tDLY 만큼 지연되어 폴링 에지에 대한 지연을 시켜 출력된다. 상기 tDLY는 WE 신호의 펄스 폭(tWP)보다 작고, 노치의 펄스폭(tWP)보다 크다. 일반적으로 노치나 글리치가 WE 신호의 펄스폭보다는 작은 경우이므로 이와 같이 설정된다. 따라서 tWN < tDLY < tWP 와 같이 된다.
한편, 상기 제 2 노드(2)의 출력신호(WESYNC_DLY)는 플립플롭(335)의 D 단자로 입력되고, 제 1 노드(1)의 신호(WESYNC_N)의 라이징 에지에서 입력되는 신호 레벨이 출력된다. 플립플롭(335)의 출력(Q)은 제 34 인버터(IN34)를 통해 제 6 노드(6)의 신호(DET_NOISE)로 출력된다.
상기 플립플롭(335)은 제 1 노드(1)의 신호(WESYNC_N)의 라이징 에지에서 입력되는 신호를 출력하면서 리셋(RESET) 단자로 입력되는 제 4 노드(4)의 신호(RESETZ_PULSE)가 로우 레벨로 입력될 때마다 입력 출력(Q)을 로우 레벨로 변경시킨다. 따라서 제 6 노드(6)와 같은 신호(DET_NOISE)가 출력된다.
제 5 노드(5)의 신호(WESYNC_N2)는 제 2 설정시간만큼 신호가 지연되어 출력되고, NAND 게이트(NA)와 제 35 인버터(IN35)를 통해 최종 출력신호(BUFWESYNC_N)가 생성된다.
도 4에 나타난 바와 같이 최종 출력신호(BUFWESYNC_N)는 글리치(410)와, 노치(420)가 제거되어 출력된다. 따라서 이를 입력받는 도 3b의 클럭 생성기(340)는 정상적으로 어드레스 카운트 클럭신호(CK4CNT)와, 명령 인터페이스 클럭신호(CK4CI)를 생성한다.
상술한 바와 같이 본 발명의 실시 예에 따른 노이즈 감지 제거 회로를 이용 한 데이터 입력 신호 입력부(300)의 동작에 따라 글리치와 노이즈가 제거된 이후에 클럭 생성기(340)의 신호를 도시하면 다음과 같다.
도 5는 본 발명의 실시 예에 따른 노이즈 제거에 따른 출력 신호도이다.
도 5를 참조하면, 첫 번째 블록(510)은 글리치가 발생한 경우, 이를 제거하지 않은 상태로 발생되는 클럭 신호들(CK4CI, CK4CNT)을 나타낸 것이고, 두 번째 블록(520)은 첫 번째 블록(510)과 같은 글리치가 발생한 신호에서 글리치를 제거하여 발생되는 클럭신호들(CK4CI, CK4CNT)을 나타낸 것이다.
또한 세 번째 블록(530)은 노치가 발생한 경우, 이를 제거하지 않은 상태로 발생되는 클럭신호들(CK4CI, CK4CNT)을 나타낸 것이고, 네 번째 블록(540)은 세 번째 블록과 가은 노치가 발생한 신호에서 노치를 제거하여 발생되는 클럭신호들(CK4CI, CK4CNT)을 나타낸 것이다.
도 5의 각각의 블록(510 내지 540)에 나타난 바와 같이 본 발명의 실시 예에 따른 노이즈 감지 제거 회로(330)에 의해 글리치와 노치가 제거됨으로 인해 정상적으로 클럭 신호가 출력됨을 확인할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 메모리 소자의 신호 처리장치 및 노이즈 제거 회로는 입력 신호에 발생되는 노치나 글리치와 같은 노이즈를 감지하고 제거함으로써 정상적으로 동작 클럭을 만들 수 있다.

Claims (21)

  1. 회로의 동작을 제어하기 위해 입력되는 제어신호를 디지털 레벨로 증폭하여 제 1 출력 신호로서 출력하는 입력 버퍼부;
    상기 제 1 출력 신호에 발생되는 노치현상 또는 글리치 현상을 감지하고, 상기 발생된 노치현상 또는 글리치 현상을 제거하여 제 2 출력 신호로서 출력하는 노이즈 감지 제거 회로; 및
    상기 제 2 출력 신호를 이용하여 상기 회로의 동작을 제어하기 위한 클럭 신호를 발생시키는 클럭 발생기
    를 포함하는 메모리 소자의 신호 처리장치.
  2. 제 1항에 있어서,
    상기 노이즈 감지 제거 회로는,
    상기 제 1 출력 신호를 폴링 에지(Falling edge)를 지연시켜 설정된 시간만큼 지연시켜 제 1 지연출력 신호로서 출력하는 폴링에지 신호 지연부;
    상기 제 1 출력 신호의 폴링 에지를 감지하여 펄스 신호를 발생하는 폴링 에지 감지부;
    상기 제 1 지연출력 신호를 입력 클럭 신호에 따라 출력하고, 상기 폴링 에지 감지부의 출력신호를 리셋 신호로 하여 동작하는 플립플롭; 및
    상기 플립플롭의 출력 신호와 설정된 시간만큼 지연된 제 1 출력 신호를 논 리 조합하여 제 2 출력신호로 생성하는 제 1 논리조합부
    를 포함하는 메모리 소자의 신호 처리장치.
  3. 제 2항에 있어서,
    상기 폴링에지 신호 지연부는,
    상기 제 1 출력 신호의 폴링 에지를 제 1 설정 시간만큼 지연시키는 폴링 에지 지연부;
    상기 폴링 에지 지연부의 출력 신호와 상기 제 1 출력 신호를 논리조합하고, 반전시킨 신호를 제 2 설정시간만큼 지연시켜 상기 제 1 지연출력 신호로서 출력하는 제 1 신호 지연부
    를 포함하는 것을 특징으로 하는 메모리 소자의 신호 처리장치.
  4. 제 3항에 있어서,
    상기 폴링 에지 지연부의 출력신호와 상기 제 1 출력 신호를 논리 조합하는 것은 NOR 연산인 것을 특징으로 하는 메모리 소자의 신호 처리장치.
  5. 제 2항에 있어서,
    상기 폴링에지 감지부는,
    상기 제 1 출력 신호를 제 3 설정 시간만큼 반전 지연 출력하는 반전신호 지연부;
    상기 반전 신호 지연부의 출력 신호와, 상기 제 1 출력 신호를 논리 조합하여 리셋 제어신호에 따라 출력하는 제 2 논리 조합부
    를 포함하는 것을 특징으로 하는 메모리 소자의 신호 처리장치.
  6. 제 5항에 있어서,
    상기 반전 신호 지연부의 출력신호와 상기 제 1 출력 신호의 논리 조합은 NOR 연산인 것을 특징으로 하는 메모리 소자의 신호 처리장치.
  7. 제 5항에 있어서,
    상기 제 2 논리 조합부는, NOR 연산인 것을 특징으로 하는 메모리 소자의 신호 처리장치.
  8. 제 2항에 있어서,
    상기 플립플롭은,
    상기 제 1 출력 신호를 클럭 신호로 하고, 상기 제 1 출력 신호의 라이징 에지에 입력 신호를 출력하는 것을 특징을 하는 메모리 소자의 신호 처리장치.
  9. 제 2항에 있어서,
    상기 제 1 논리조합부에 입력되는 제 1 출력 신호를 제 4 설정시간만큼 지연 출력하는 제 2 신호 지연부를 더 포함하는 것을 특징으로 하는 메모리 소자의 신호 처리장치.
  10. 제 9항에 있어서,
    상기 제 1 논리 조합부는,
    상기 제 2 신호 지연부의 출력 신호와, 상기 플립플롭의 출력신호의 반전신호를 논리 조합하여 반전 출력하는 것을 특징으로 하는 메모리 소자의 신호 처리장치.
  11. 제 14항에 있어서,
    상기 논리 조합은 NAND 연산인 것을 특징으로 하는 메모리 소자의 신호 처리장치.
  12. 제 1항에 있어서,
    상기 노치 또는 글리치 현상으로 생성되는 펄스폭은 상기 제 1 출력 신호의 펄스 폭 보다 작은 것을 특징으로 하는 메모리 소자의 신호 처리장치.
  13. 제 18항에 있어서,
    상기 노치 또는 글리치 현상으로 생성되는 펄스폭은 상기 폴링에지 신호 지연부의 제 1 설정시간보다 작은 것을 특징으로 하는 메모리 소자의 신호 처리장치.
  14. 입력 신호의 노이즈를 제거하는 회로에 있어서,
    제 1 출력 신호를 폴링 에지(Falling edge)를 설정된 시간만큼 지연시켜 제 1 지연출력 신호로서 출력하는 폴링에지 신호 지연부;
    상기 제 1 출력 신호의 폴링 에지를 감지하여 펄스 신호를 발생하는 폴링 에지 감지부;
    상기 제 1 지연출력 신호를 입력 클럭 신호에 따라 출력하는 플립플롭; 및
    상기 플립플롭의 출력 신호와 설정된 시간만큼 지연된 제 1 출력 신호를 논리 조합하여 제 2 출력신호로 생성하는 제 1 논리조합부
    를 포함하는 노이즈 제거 회로.
  15. 제 14항에 있어서,
    상기 폴링에지 신호 지연부는,
    상기 제 1 출력 신호의 폴링 에지를 제 1 설정 시간만큼 지연시키는 폴링 에지 지연부;
    상기 폴링 에지 지연부의 출력 신호와 상기 제 1 출력 신호를 논리조합하고, 반전시킨 신호를 제 2 설정시간만큼 지연시켜 상기 제 1 지연출력 신호로서 출력하는 제 1 신호 지연부
    를 포함하는 것을 특징으로 하는 노이즈 제거 회로.
  16. 제 15항에 있어서,
    상기 폴링 에지 지연부의 출력신호와 상기 제 1 출력 신호를 논리 조합하는 것은 NOR 연산인 것을 특징으로 하는 노이즈 제거 회로.
  17. 제 14항에 있어서,
    상기 폴링에지 감지부는,
    상기 제 1 출력 신호를 제 3 설정 시간만큼 반전 지연 출력하는 반전신호 지연부;
    상기 반전 신호 지연부의 출력 신호와, 상기 제 1 출력 신호를 논리 조합하여 리셋 제어신호에 따라 출력하는 제 2 논리 조합부
    를 포함하는 것을 특징으로 하는 노이즈 제거 회로.
  18. 제 14항에 있어서,
    상기 제 1 논리조합부에 입력되는 제 1 출력 신호를 제 5 설정시간만큼 지연 출력하는 제 2 신호 지연부를 더 포함하는 것을 특징으로 하는 노이즈 제거 회로.
  19. 제 18항에 있어서,
    상기 제 1 논리 조합부는,
    상기 제 3 신호 지연부의 출력 신호와, 상기 플립플롭의 출력신호의 반전신호를 논리 조합하여 반전 출력하는 것을 특징으로 하는 노이즈 제거 회로.
  20. 제 14항에 있어서,
    상기 노이즈로 생성되는 펄스폭은 상기 제 1 출력 신호의 펄스 폭 보다 작은 것을 특징으로 하는 노이즈 제거 회로.
  21. 제 14항에 있어서,
    상기 노이즈로 생성되는 펄스폭은 상기 폴링에지 신호 지연부의 제 1 설정시간보다 작은 것을 특징으로 하는 노이즈 제거 회로.
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