KR100237031B1 - 플래쉬 메모리 장치 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀에서 플로팅 된 비트 라인을 엑세스 할 때 발생되는 글리치(Glitch)성 센스 앰프의 출력을 선택적으로 차단함으로써, 소자의 안정된 출력 특성을 얻을 수 있는 플래쉬 메모리 장치에 관한 것이다.
Description
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 플래쉬 메모리셀에서 플로핑 된 비트 라인을 엑세스 할 때 발생되는 글리치(Glitch)성 센스 앰프의 출력을 선택적으로 차단함으로써, 소자의 안정된 출력 특성을 얻을 수 있는 플래쉬 메모리 장치에 관한 것이다.
일반적으로 플래쉬 메모리 셀의 읽기(Read) 동작에서 플로팅 된 비트 라인의 엑세스(Access)시 센싱 초기에 비트 라인 전압이 바운싱(Bouncing) 되어 센스 앰프 회로의 출력 초기에 글리치(Glitch)가 발생되는 문제점이 있다. 이러한 센스 앰프 회로의 출력을 칩(Chip) 외부로 출력 함으로써, 셀의 동작 특성이 불안정하여 소자의 신뢰성이 저하되는 단점이 있다.
따라서, 본 발명은 센스 앰프의 출력을 선택적으로 제어하기 위해 글리치를 이용하여 제어 신호를 생성시키는 센스 앰프 타이머, D-플립플롭 회로 및 멀티플렉스 회로를 사용한 플래쉬 메모리 장치를 제공하는 데 그 목적이 있다.
상술한 목적으로 단성하기 위한 본 발명에 따른 플래쉬 메모리 장치는 셀 어레이를 센싱하기 위한 다수의 센스 앰프로 구성된 센스 앰프 회로와, 입력되는 어드레스 중 변환되는 어드레스를 검출하기 위한 어드레스 천이 검출기와, 상기 어드레스 천이 검출기의 출력에 따라 구동되는 센스 앰프 타이머와, 상기 센스 앰프타이머의 출력에 따라 상기 센스 앰프 블럭의 출력을 래치 하는 래치수단과, 상기 센스 앰프 타이머의 출력을 일정 시간 지연한 후 출력 하도록 하는 지연 회로와, 상기 지연 회로에 의해 지연된 센스 앰프 타이머의 출력에 따라 상기 센스 앰프 블럭의 출력과 상기 래치 수단에 래치 된 데이터를 선택적으로 출력 하도록 하는 멀티플렉스 회로를 구성된 것을 특징으로 한다.
제1도는 본 발명에 따른 플래쉬 메모리 장치의 회로도.
제2(a)도는 제1도의 센스 앰프의 상세한 회로도.
제2(b)도는 제1도의 센스 앰프 타이머의 상세한 회로도.
제3도는 제1도의 입출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 센스 앰프 회로 2 : 센스 앰프 타이머
3 : 어드레스 천이 검출 회로 4 : D-플립플롭 회로
5 : 멀티플렉스 회로 6 : 지연 회로
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도는 본 발명에 따른 플래쉬 메모리 장치의 회로도이다.
메인 셀 어레이(도시 안된)를 센싱하기 위한 다수의 센스 앰프로 구성된 센스 앰프 회로(1)와, 입력되는 어드레스 중 변환되는 어드레스를 검출하기 위한 어드레스 천이 검출기(ATD ; Address Transistion Detector)(3)와, 상기 어드레스 천이 검출기(3)의 출력에 따라 인에블되는 센스 앰프 타이머(2)와, 상기 센스 앰프 타이머(2)의 출력에 따라 상기 센스 앰프 블럭(1)의 출력을 래치 하는 D-플립플롭(DFFR) 회로(4)와, 상기 센스 앰프 타미머(2)의 출력을 입력으로하여 지연시킨 후 출력하도록 하는 지연 회로(6)와, 상기 지연회로(6)에 의해 지연된 센스 앰프 타이머(2)의 출력에 따라 상기 센스 앰프 블럭(1)의 출력과 상기 D-플립플롭 회로(4)에 래치된 데이터를 선택적으로 출력 하도록 하는 멀티플렉스(MUX) 회로(5)로 구성되게 된다.
상기 센스 앰프 회로(1)의 다수의 센스 앰프가 셀 어레이의 데이터를 센싱하는 동시에 어드레스(ADDRESS)를 입력으로 하는 어드레스 천이 검출기(3)의 출력 신호(TENABLEB)가 센스 앰프 타이머(2)를 구동시키게 된다. 상기 센스 앰프 타이머(2)는 초기 비트 라인 전압이 차지(Charge) 되어 센스 앰프의 기준 전압 이상으로 차지 될 때까지 고-글리치(High-Glitch) 형태의 펄스 신호(TCON)를 발생시키게 된다. 상기 센스 앰프 타이머(2)의 출력 펄스 신호(TCON)는 D-플립플롭 회로(4) 및 멀티플렉스(MUX) 회로(5)로 각각 입력되어 센스 앰프 회로(1)의 출력을 제어하게 된다.
제2(a)도 및 제2(b)도에 센스 앰프 회로(1) 및 센스 앰프 타이머(2)의 상세한 회로를 나타내었다.
제3도는 제1도의 입출력 파형도 이다.
어드레스(ADDRESS), 어드레스 천이 검출 회로의 출력 신호(TENABLEB), 센스 앰프 타이머의 SENREF와 SENDT 신호, 센스 앰프 타이머의 출력 신호(TCON) 및 지연 회로의 출력 신호(DTCON), 상기 지연 회로의 출력 신호(DTCON)에 의해 상기 센스 앰프 회로의 출력이 멀티플렉스 회로를 통해 출력되는 출력 신호(DIO)를 나타낸 파형도 이다. 상기 지연 회로에 의해 지연 된 센스 앰프 타이머의 지연 신호(DTCON)에 의해 상기 센스 앰프 회로 내의 각 센스 앰프 출력 신호가 D-플립플롭 회로에 래치되고, 상기 래치된 값이 멀티플렉스 회로를 통해 출력 단자(DIO)로 출력되게 된다. 상기 지연 신호(DTCON)가 로우(Low)상태로 되면 이미 새로이 센싱된 센스 앰프의 출력이 멀티플렉스 회로를 통해 출력 단자(DIO)로 출력되게 된다.
상술한 바와 같이 본 발명에 의하면 센스 앰프의 출력을 선택적으로 제어하기 위해 글리치를 이용하여 제어 신호를 생성시키는 센스 앰프 타이머, D-플립플롭 회로 및 멀티플렉스 회로를 사용함으로써, 소자의 출력을 안정되게 할 수 있고, 센싱 동작이 종료할 때까지 출력이 변화되지 않음으로써, 소자의 전원 전압 변화에 의한 센싱 잡음을 감소시킬 수 있는 탁월한 효과가 있다.
Claims (3)
- 셀 어레이를 센싱하기 위한 다수의 센스 앰프로 구성된 센스 앰프 회로와, 입력되는 어드레스 중 변환되는 어드레스를 검출하기 위한 어드레스 천이 검출기와, 상기 어드레스 천이 검출기의 출력에 따라 구동되는 센스 앰프 타이머와, 상기 센스 앰프 타이머의 출력에 따라 상기 센스 앰프 블릭의 출력을 래치 하는 래치 수단과, 상기 센스 앰프 타이머의 출력을 일정 시간 지연한 후 출력 하도록 하는 지연 회로와, 상기 지연회로에 의해 지연된 센스 앰프 타이머의 출력에 따라 상기 센스 앰프 블럭의 출력과 상기 래치 수단에 래치된 데이터를 선택적으로 출력 하도록 하는 멀티플렉스 회로로 구성된 것을 특징으로 하는 플래쉬 메모리 장치.
- 제1항에 있어서, 상기 센스 앰프 타이머 회로는 셀 센싱시 발생되는 글리치를 이용해 센싱 시간을 나타내는 펄스신호를 출력하도록 하는 것을 특징으로 하는 플래쉬 메모리 장치.
- 제1항에 있어서, 상개 래치 수단은 D-플립플롭으로 구성된 것을 특징으로 하는 플래쉬 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960074964A KR100237031B1 (ko) | 1996-12-28 | 1996-12-28 | 플래쉬 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960074964A KR100237031B1 (ko) | 1996-12-28 | 1996-12-28 | 플래쉬 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980055728A KR19980055728A (ko) | 1998-09-25 |
| KR100237031B1 true KR100237031B1 (ko) | 2000-03-02 |
Family
ID=19491712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960074964A KR100237031B1 (ko) | 1996-12-28 | 1996-12-28 | 플래쉬 메모리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100237031B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7548475B2 (en) | 2007-03-29 | 2009-06-16 | Hynix Semiconductor Inc. | Apparatus of processing a signal in a memory device and a circuit of removing noise in the same |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100494097B1 (ko) * | 1997-12-31 | 2005-08-24 | 주식회사 하이닉스반도체 | 글리취(Glitch)방지용데이터감지회로 |
| JP3762558B2 (ja) * | 1998-12-28 | 2006-04-05 | 富士通株式会社 | 半導体記憶装置及び半導体記憶装置における出力信号の制御方法並びに出力信号制御回路 |
| KR100455398B1 (ko) * | 2002-12-13 | 2004-11-06 | 삼성전자주식회사 | 동작 속도가 향상된 데이터 래치 회로. |
| US8909198B1 (en) * | 2012-12-19 | 2014-12-09 | Noble Systems Corporation | Customized dialing procedures for outbound calls |
-
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- 1996-12-28 KR KR1019960074964A patent/KR100237031B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7548475B2 (en) | 2007-03-29 | 2009-06-16 | Hynix Semiconductor Inc. | Apparatus of processing a signal in a memory device and a circuit of removing noise in the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980055728A (ko) | 1998-09-25 |
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