KR20080081863A - 플라즈마 디스플레이 패널의 구동 방법 - Google Patents

플라즈마 디스플레이 패널의 구동 방법 Download PDF

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Abstract

오방전을 방지하면서 암 콘트라스트의 향상을 꾀할 수 있는 플라즈마 디스플레이 패널의 구동 방법을 제공하는 것을 목적으로 한다. 방전 셀 내의 형광체층에 2차 전자 방출 재료를 포함시킨 플라즈마 디스플레이 패널을, 단위 표시기간마다 복수의 서브필드로 계조 구동함에 있어, 단위 표시 기간 내의 하나의 서브필드에서는 이하의 리셋 행정과, 어드레스 행정을 실행한다. 리셋 행정에서는, 플라즈마 디스플레이 패널의 행전극쌍의 일방의 행전극을 양극측, 열전극을 음극측으로 한 전압을 두 전극 간에 인가함으로써, 각 방전 셀 내에 제1 리셋 방전을 야기시키고, 이어서, 일방의 행전극에 부극성의 전위를 인가하면서 타방의 행전극에 정극성의 전위를 갖는 제1 베이스 펄스를 인가함으로써 제2 리셋 방전을 야기시킨다. 어드레스 행정에서는, 입력 영상 신호에 따라 각 방전 셀을 선택적으로 어드레스 방전시킴으로써 이를 ON 모드의 상태로 설정시킨다. 또한, 이 어드레스 행정의 실행 기간 중에 걸쳐, 상기 일방의 행전극에 부극성의 전위를 인가하면서 타방의 행전극에 제1 베이스 펄스와는 다른 피크 전위를 갖는 정극성의 제2 베이스 펄스를 인가한다.
암 콘트라스트, 플라즈마 디스플레이 패널, 방전 셀, 형광체층, 2차 전자 방출 재료, 리셋 행정, 어드레스 행정

Description

플라즈마 디스플레이 패널의 구동 방법{METHOD OF DRIVING PLASMA DISPLAY PANEL}
본 발명은, 플라즈마 디스플레이 패널을 구동하는 구동 방법에 관한 것이다.
현재, 박형 표시장치로서, AC형(교류 방전형)의 플라즈마 디스플레이 패널(PDP)이 제품화되어 있다. PDP에는, 2매의 기판, 즉 전면 투명 기판 및 배면 투명 기판이 소정 간격을 통해 대향 배치되어 있다. 표시면으로서의 상기 전면 투명 기판의 내면(배면 투명 기판과 대향하는 면)에는, 서로 쌍을 이루어 평행하게 신장하는 행전극쌍의 복수가 서스테인 전극쌍으로서 형성되어 있다. 또한 이러한 전면 투명 기판의 내면에는, 행전극쌍의 각각을 피복하는 유전체층이 형성되어 있다. 배면 기판에는, 행전극쌍과 교차하도록 복수의 열전극이 어드레스 전극에서 신장 형성되고, 또한 형광체가 도포되어 있다. 상기 표시면측에서 본 경우, 행전극쌍과 열전극과의 교차부에, 화소에 대응한 표시 셀이 형성되어 있다. 이와 같은 PDP에 대해, 입력 영상 신호로 대응한 중간조의 표시 휘도를 얻도록, 서브필드법을 사용한 계조 구동을 실시한다.
서브필드법에 기초한 계조 구동에서는, 발광이 실시될 횟수(또는 기간)가 각 각에 할당되어 있는 복수의 서브필드 각각에서, 1필드분의 영상 신호에 대한 표시 구동을 실시한다. 각 서브필드에서는, 어드레스 행정과, 서스테인 행정을 순차 실행한다. 어드레스 행정에서는, 입력 영상 신호에 따라, 선택적으로 각 방전 셀 내의 행전극 및 열전극 간에 선택 방전을 야기시켜 소정량의 벽전하를 형성(또는 소거)시킨다. 이때, 소정량의 벽전하가 형성된 방전 셀은 ON 모드, 벽전하량이 소정량에 미치지 않는 방전셀은 OFF 모드로 설정된다. 서스테인 행정에서는, 소정량의 벽전하가 형성되어 있는 방전셀, 즉, ON 모드로 설정되어 있는 방전 셀만을 반복적으로 서스테인 방전시키고 그 방전에 수반하는 발광 상태를 유지한다. 또한, 적어도 선두의 서브필드에 있어서 상기 어드레스 행정에 앞서, 리셋 행정을 실행한다. 이러한 리셋 행정에서는, 모든 방전 셀 내에 있어서, 쌍을 이루는 행전극 간에 리셋 방전을 야기시킴으로써 전 방전셀 내에 잔류하는 벽전하의 양을 초기화하고, 전 방전 셀을 상기 ON 모드 및 OFF 모드의 중 하나의 상태로 한다.
여기에서, 상기 리셋 방전은 비교적 강한 방전이고, 또한 표시할 화상의 내용에는 전혀 관여하지 않는 것이기 때문에, 이 방전에 수반하는 발광이 화상의 콘트라스트를 저하시키는 문제가 있었다.
이에 따라, 각 표시 셀 내에, 전자선의 조사에 의해 여기되어 파장 200∼300nm 내에 피크를 갖는 음극 루미네슨스 발광을 행하는 산화 마그네슘 결정체를 포함하는 산화 마그네슘층을 제공하도록 한 플라즈마 디스플레이 패널을 구비한 플 라즈마 디스플레이 장치가 제안되었다(예를 들면 특허 문헌1, 일본 특개 2006-54160호 참조). 이러한 플라즈마 디스플레이 패널에 의하면, 표시 셀 내에 야기되는 방전 지연 시간이 단축되기 때문에, 비교적 피크 전위가 낮은 리셋 펄스를 인가한 때에도 확실히 리셋 방전을 야기시키는 것이 가능하다. 그래서, 이 플라즈마 디스플레이 장치에서는, 각 표시 셀에 대해 비교적 피크 전위가 낮은 리셋 펄스를 인가함으로써 방전 강도가 약한 리셋 방전을 야기시키도록 하고 있다. 이에 의해 리셋 방전에 수반하는 발광 휘도가 저하하기 때문에, 표시 화상의 휘도 콘트라스트를 높이는 것이 가능하게 된다.
그러나, 방전의 지연시간이 단축되어 방전이 쉽게 야기되는 분만큼, 리셋 방전 직후에 실시되는 어드레스 행정에 있어서 오 방전이 야기되는 문제가 생긴다.
또한, 흑표시를 행하는 경우, 즉 1필드 표시 기간에 걸쳐 방전 셀을 소등 상태로 유지시키는 경우에 한해, 리셋 방전을 야기시키지 않도록 한 구동 방법이 제안되었다(특허 문헌 2, 일본 특개 2001-312244호의 도9 참조). 이러한 구동에서는, 14개의 서브필드에서 최저 휘도(흑표시)∼최고 휘도로 되는 휘도 범위를 15단계(제1∼제15 계조)로 표현하도록 하고 있다. 이때, 최저 휘도(흑표시)의 표시를 담당하는 제1 계조 구동을 제외한 제2∼제15 계조 구동에서는, 선두의 서브필드 SF1에만 상기 리셋 방전에 상당하는 선택 기입 방전(2중 동그라미로 표시)을 야기시켜, 각 방전 셀을 ON 모드의 상태로 초기화시키도록 하고 있다. 그리고, 서브필드 SF2∼SF14 중 어느 하나의 SF에서만 방전 셀을 OFF 모드로 천이시켜야 할 선택 소거 방전(검은 동그라미로 표시)을 야기시킴으로써, 각 계조에 대응한 수만큼 연속된 SF 각각에서 서스테인 방전(백 동그라미로 표시)이 야기된다.
상기와 같은 구동을 채용하면, 방전 셀의 상태를 초기화할 기입 방전의 기회는, 선두 서브필드 SF1만이고, 또한 흑표시를 행하는 경우에는 이 기입 방전까지도 실시하지 않도록 했기 때문에 콘트라스트가 향상한다.
그러나, 이러한 구동에 의하면, 방전 셀을 OFF 모드로부터 ON 모드 상태로 천이시킬 수 있는 기회는 선두 서브필드 SF1의 기입 방전만이다. 따라서, 서브필드 SFl에서 기입 방전이 실패하면, 입력 영상 신호에 구애되지 않고 흑표시로 되어, 화질 열화가 현저히 나타나는 문제가 발생한다.
본 발명은, 이러한 문제를 해결하기 위한 것으로, 오방전을 방지하면서 암 콘트라스트의 향상을 꾀할 수 있는 플라즈마 디스플레이 패널의 구동 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은, 입력 영상 신호에 기초하여 각 방전 셀을 선택적으로 OFF 모드 상태로부터 ON 모드 상태로 천이시켜야 할 기입 방전을 안정적으로 야기시킬 수 있는 플라즈마 디스플레이 패널의 구동 방법을 제공하는 것을 목적으로 한다.
본 발명의 제1 특징에 의한 플라즈마 디스플레이 패널의 구동 방법은, 방전 가스가 봉입된 방전 공간을 사이에 두고 전면 기판 및 배면 기판이 대향 배치되어 있고, 상기 전면 기판에 형성되어 있는 복수의 행전극쌍과 상기 배면 기판에 형성되어 있는 복수의 열전극과의 각 교차부에 화소를 담당하는 방전 셀이 형성되어 있는 플라즈마 디스플레이 패널을, 입력 영상 신호에 있어서의 단위 표시 기간마다 복수의 서브필드에 의해 계조 구동하는 플라즈마 디스플레이 패널의 구동 방법에 있어서, 상기 방전 셀 내의 상기 배면 기판상에는 형광체 재료 및 2차 전자 방출재료가 포함되는 형광체층이 제공되어 있고, 상기 단위 표시기간 중 하나의 서브필드에서는, 상기 방전 셀을 OFF 모드의 상태로 초기화하는 리셋 행정과, 상기 입력 영상 신호에 따라 상기 방전 셀을 선택적으로 어드레스 방전시킴으로써 상기 방전 셀을 ON 모드의 상태로 천이시키는 어드레스 행정을 실행하고, 상기 리셋 행정에서는, 상기 행전극쌍의 일방의 행전극을 양극측, 상기 열전극을 음극측으로 한 전압을 상기 일방의 행전극 및 상기 열전극간에 인가함으로써 상기 일방의 행전극 및 상기 열전극 간에 있어서 제1 리셋 방전을 야기시킨 후, 계속하여 상기 일방의 행전극에 부극성의 전위를 인가하면서 상기 행전극쌍의 타방의 행전극에 정극성의 피크 전위를 갖는 제1 베이스 펄스를 인가함으로써 제2 리셋 방전을 야기시키고, 상기 어드레스 행정의 실행기간 중에 걸쳐, 상기 일방의 행전극에 부극성의 전위를 인가하면서 상기 타방의 행전극에 상기 제1 베이스 펄스와는 다른 정극성의 피크 전위를 갖는 제2 베이스 펄스를 인가한다.
플라즈마 디스플레이 패널(PDP)의 각 방전 셀 내의 형광체층에 2차전자 방출 재료를 포함시킴으로써 약한 리셋 방전을 확실히 야기시키는 것을 가능하게 하고, 이 리셋 방전의 미약화에 의해 암 콘트라스트의 향상을 꾀한다.
또한, 이러한 PDP를 단위 표시 기간마다 복수의 서브필드에서 계조 구동할 때, 단위 표시 기간 내의 하나의 서브필드에서는 이하의 리셋 행정과, 어드레스 행정을 실행한다. 우선, 리셋 행정에서는, PDP의 행전극쌍의 일방의 행전극을 양극 측, 열전극을 음극측으로 한 전압을 양전극 간에 인가함으로써 각 방전 셀 내에 제1 리셋 방전을 야기시키고, 이어서, 일방의 행전극에 부극성의 전위를 인가하면서 타방의 행전극에 정극성의 피크 전위를 갖는 제1 베이스 펄스를 인가함으로써 제2 리셋 방전을 야기시킨다. 다음에, 어드레스 행정에서는, 입력 영상 신호에 따라 각 방전 셀을 선택적으로 어드레스 방전시킴으로써 이를 ON 모드의 상태로 설정시킨다. 또한, 이 어드레스 행정의 실행 기간 중에 걸쳐, 상기 일방의 행전극에 부극성의 전위를 인가하면서 타방의 행전극에 제1 베이스 펄스와는 다른 정극성의 피크 전위를 갖는 제2 베이스 펄스를 인가한다.
이때, 제1 베이스 펄스의 피크 전위를 제2 베이스 펄스보다도 고전위로 설정하면, 제2 리셋 방전이 강한 방전으로 되기 때문에, 벽전하의 소거를 실시할 수 있지만, 각 방전셀 내의 일방의 행전극 근방에는 미량의 정극성의 벽전하, 타방의 행전극 근방에는 미량의 부극성의 벽전하가 잔류한다. 이에 의해 어드레스 행정에 있어서 일방의 행전극에 부극성의 전위, 타방의 행전극에 제2 베이스 펄스가 인가되어 있는 상태에서는, 행전극간에의 방전이 야기되기 어려워져, 오 방전이 방지되게 된다.
한편, 제2 베이스 펄스의 피크 전위를 제1 베이스 펄스보다도 고전위로 설정하면, 제조상에 있어서의 각 방전 셀마다의 방전 강도의 불균일에 의해 어드레스 방전이 약한 방전으로 되어 방전 셀이 존재하여도 이 방전 셀을 확실히 ON 모드 상태로 설정하는 것이 가능하게 된다.
본 발명의 다른 특징에 의한 플라즈마 디스플레이 패널의 구동 방법은, 방전 가스가 봉입된 방전공간을 사이에 두고 대향 배치되어 있는 제1 및 제2기판 내의 제1기판에 형성되어 있는 복수의 행전극쌍과 상기 제2기판에 형성되어 있는 복수의 열전극과의 각 교차부에, 그 표면이 상기 방전 가스에 접촉하고 있는 형광체층을 포함하는 방전 셀이 형성되어 있는 플라즈마 디스플레이 패널을, 상기 영상 신호에 있어서의 단위 표시 기간마다 복수의 서브필드에서 계조 구동하는 플라즈마 디스플레이 패널의 구동 방법으로, 상기 단위 표시 기간 내의 복수 상기 서브필드 각각 내의 제1 서브필드 및 상기 제1 서브필드에 후속하는 제2 서브필드 각각에서는, 상기 행전극쌍의 일방의 행전극에 순차적으로 부극성의 기입 주사 펄스를 인가하면서 상기 영상 신호에 기초하는 각 화소마다의 화소 데이터에 따른 화소 데이터 펄스를 상기 열전극에 인가함으로써, 상기 방전 셀을 선택적으로 기입 어드레스 방전시키고 상기 방전 셀을 OFF 모드의 상태로부터 ON 모드의 상태로 천이시키는 기입 어드레스 행정을 실행하고, 상기 제2 서브필드에 후속하는 제3의 서브필드에서는, 상기 행전극쌍의 일방의 행전극에 순차적으로 부극성의 소거 주사 펄스를 인가하면서 상기 영상 신호에 기초하는 각 화소마다의 화소 데이터에 따른 화소 데이터 펄스를 상기 열전극에 인가함으로써 상기 방전셀을 선택적으로 소거 어드레스 방전시켜 상기 방전 셀을 상기 ON 모드의 상태로부터 상기 OFF 모드의 상태로 천이시키는 소거 어드레스 행정을 실행하고, 상기 제1 서브필드의 상기 기입 어드레스 행정에서 인가되는 상기 기입 주사 펄스에서의 부극성의 피크 전위를, 상기 제2 서브필드의 상기 기입 어드레스 행정에서 인가되는 상기 기입 주사 펄스에 있어서의 부극성의 피크 전위보다도 높게 한다.
또한, 본 발명의 도 다른 특징에 의한 플라즈마 디스플레이 패널의 구동 방법은, 방전 가스가 봉입된 방전 공간을 사이에 두고 대향 배치되어 있는 제1 및 제2기판 내의 제1기판에 형성되어 있는 복수의 행전극쌍과 상기 제2기판에 형성되어 있는 복수의 열전극과의 각 교차부에, 그 표면이 상기 방전 가스에 접촉하고 있는 형광체층을 포함하는 방전 셀이 형성되어 있는 플라즈마 디스플레이 패널을, 상기 영상 신호에 있어서의 단위 표시 기간마다 복수의 서브필드에서 계조 구동하는 플라즈마 디스플레이 패널의 구동 방법으로, 상기 단위 표시 기간 내의 복수의 상기 서브필드 각각 내의 제1 서브필드 및 상기 제1 서브필드에 후속하는 제2 서브필드 각각에서는, 상기 행전극쌍의 일방의 행전극에 순차적으로 부극성의 기입 주사 펄스를 인가하면서 상기 영상 신호에 기초하는 각 화소마다의 화소 데이터에 따른 화소 데이터 펄스를 상기 열전극에 인가함으로써 상기 방전 셀을 선택적으로 기입 어드레스 방전시켜 상기 방전 셀을 OFF 모드의 상태로부터 ON 모드의 상태로 천이시키는 기입 어드레스행정을 실행하고, 상기 제2 서브필드에 후속하는 제3의 서브필드에서는, 상기 행전극쌍의 일방의 행전극에 순차적으로 부극성의 소거 주사 펄스를 인가하면서 상기 영상 신호에 기초한 각 화소마다의 화소 데이터에 따른 화소 데이터 펄스를 상기 열전극에 인가함으로써 상기 방전 셀을 선택적으로 소거 어드레스 방전시켜 상기 방전 셀을 상기 ON 모드의 상태로부터 상기 OFF 모드의 상태로 천이시키는 소거 어드레스 행정을 실행하고, 상기 제1 서브필드의 상기 기입 어드레스 행정에서 인가되는 상기 기입 주사 펄스의 펄스폭을, 상기 제2 서브필드의 상기 기입 어드레스 행정에서 인가되는 상기 기입 주사 펄스의 펄스폭보다도 작게 한 다.
또한, 본 발명의 또 다른 특징에 의한 플라즈마 디스플레이 패널의 구동 방법은, 방전 가스가 봉입된 방전 공간을 사이에 두고 대향 배치되어 있는 제1 및 제2기판 중의 제1기판에 형성되어 있는 복수의 행전극쌍과 상기 제2기판에 형성되어 있는 복수의 열전극과의 각 교차부에, 그의 표면이 상기 방전 가스에 접촉하고 있는 형광체층을 포함하는 방전 셀이 형성되어 있는 플라즈마 디스플레이 패널을, 상기 영상 신호에 있어서의 단위 표시 기간마다 복수의 서브필드로 계조 구동하는 플라즈마 디스플레이 패널의 구동 방법으로, 상기 단위 표시 기간 내의 복수의 상기 서브필드 각각 내의 제1 서브필드 및 상기 제1서브필드에 후속하는 제2 서브필드 각각에서는, 상기 행전극쌍의 일방의 행전극에 순차적으로 부극성의 기입 주사 펄스를 인가하면서 상기 영상 신호에 기초하는 각 화소마다의 화소 데이터에 따른 화소 데이터 펄스를 상기 열전극에 인가함으로써 상기 방전 셀을 선택적으로 기입 어드레스 방전시켜 상기 방전 셀을 OFF 모드의 상태로부터 ON 모드로 천이시키는 기입 어드레스 행정을 실행하고, 상기 제2 서브필드에 후속하는 제3 서브필드에서는, 상기 행전극쌍의 일방의 행전극에 순차적으로 부극성의 소거 주사 펄스를 인가하면서 상기 영상 신호에 기초한 각 화소마다의 화소 데이터에 따른 화소 데이터 펄스를 상기 열전극에 인가함으로써 상기 방전 셀을 선택적으로 소거 어드레스 방전시켜 상기 방전 셀을 상기 ON 모드의 상태로부터 상기 OFF 모드의 상태로 천이시키는 소거 어드레스 행정을 실행하고, 상기 제1 서브필드에서는 상기 기입 어드레스 행정의 실행 기간에 걸쳐 상기 행전극쌍의 타방의 행전극에 부극성의 베이스 펄스를 인가하고, 상기 제2 서브필드에서는 상기 기입 어드레스 행정의 실행 기간에 걸쳐 상기 타방의 행전극에 정극성의 베이스 펄스를 인가한다.
단위 표시 기간 중 제1 서브필드 및 이에 후속하는 제2 서브필드 각각에서는, 부극성의 기입 주사 펄스를 플라즈마 디스플레이 패널의 각 행전극쌍의 일방의 행전극에 인가하면서 화소 데이터 펄스를 열전극에 인가함으로써 방전 셀을 선택적으로 기입 어드레스 방전시켜 이 방전 셀을 OFF 모드로부터 ON 모드의 상태로 천이시키는 기입 어드레스 행정을 실행한다. 또, 제2 서브필드에 후속하는 제3 서브필드에서는, 부극성의 소거 주사 펄스를 각 행전극쌍의 일방의 행전극에 인가하면서 화소 데이터 펄스를 그 열전극에 인가함으로써 방전 셀을 선택적으로 소거 어드레스 방전시키고 이 방전 셀을 ON 모드로부터 OFF 모드의 상태로 천이시키는 소거 어드레스 행정을 실행한다. 이때, 상기 제1 서브필드의 기입 어드레스 행정에서 인가되는 기입 주사 펄스에 있어서의 부극성의 피크 전위를, 상기 제2 서브필드의 기입 어드레스 행정에서 인가되는 기입 주사 펄스에 있어서의 부극성의 피크 전위보다도 높게 한다.
또한, 상기 제1 서브필드의 기입 어드레스 행정에서 인가되는 기입 주사 펄스의 펄스폭을, 상기 제2서브필드의 기입 어드레스 행정에서 인가되는 기입 주사 펄스의 펄스폭보다도 작게한다.
또한, 상기 제1서브필드의 기입 어드레스 행정의 실행 기간 중은 행전극쌍의 타방의 행전극에 부극성의 베이스 펄스를 인가하고, 제2 서브필드의 기입 어드레스 행정의 실행 기간 중은 상기 타방의 행전극에 정극성의 베이스 펄스를 인가한다.
이러한 구동에 의하면, 제1 서브필드의 기입 어드레스 행정에서 야기되는 기입 어드레스 방전에 유발되어 행전극 간에서 야기되는 오방전이 방지되기 때문에, 다음의 제2 서브필드의 기입 어드레스 행정에 있어서 확실히 기입 방전을 야기시키는 것이 가능하게 된다.
도1은 본 발명의 제1 실시예에 의한 구동방법에 따라 플라즈마 디스플레이 패널을 구동하는 플라즈마 디스플레이 장치의 개략 구성을 나타내는 도면이다.
도1에 나타낸 바와 같이, 이러한 플라즈마 디스플레이 장치는, 플라즈마 디스플레이 패널로서의 PDP(50), X전극 드라이버(51), 어드레스 드라이버(55) 및 구동 제어회로(56)로 구성된다.
PDP(50)에는, 2차원 표시 화면의 종방향(수직 방향)으로 각각 신장하여 배열된 열전극 D1∼Dm, 횡방향으로 (수평 방향)으로 각각 배열된 행전극 X1∼Xn 및 행전극 Y1∼Yn이 형성되어 있다. 이때, 서로 인접하는 것끼리 쌍을 이루는 행전극쌍(Y1, Yn), (Y2, X2),‥‥, (Y3, X3), ‥‥ (Yn, Xn)이 각각, PDP(50)에 있어서의 제1 표시 라인~제n 표시 라인을 담당한다. 각 표시 라인과 열전극 D1∼Dm 각각과의 각 교차부(도1의 일점쇄선으로 포위되는 영역)에는, 화소를 담당하는 방전 셀(표시 셀) PC가 형성되어 있다. 즉, PDP(50)에는, 제1 표시 라인에 속하는 방전 셀 PC2 ,1∼PC2,m, ‥‥ 제n 표시 라인에 속하는 방전셀 PCn ,1∼PCn ,m의 각각이 매트릭스 형태로 배열되어 있다.
도2는, 표시면측에서 본 PDP(50)의 내부 구조를 모식적으로 나타내는 정면도이다. 또한, 도2에 있어서는 각각 인접하는 3개의 열전극 D와, 서로 인접하는 2개의 표시 라인과의 각 교차부를 발췌하여 나타내는 것이다. 또한, 도3은 도2의 V-V선에 있어서의 PDP(50)의 단면을 나타내는 도면이고, 도4는, 도2의 W-W선에 있어서의 PDP(50)의 단면을 나타내는 도면이다.
도2에 나타낸 바와 같이, 각 행전극 X는, 2차원 표시 화면의 수평 방향으로 신장하는 버스 전극 Xb와, 이러한 버스 전극 Xb상의 각 방전 셀 PC에 대응한 위치에 각각 접촉하여 제공된 T자형의 투명 전극 Xa로 구성된다. 각 행전극 Y는,2차원 표시 화면의 수평 방향으로 신장하는 버스 전극 Yb와, 이러한 버스 전극 Yb상의 각 방전 셀 PC에 대응한 위치에 각각 접촉하여 제공된 T자형의 투명 전극 Ya로 구성된다. 투명 전극 Xa 및 Ya는 예를 들면 인듐 주석 산화물(ITO) 등의 투명 도전막으로 이루어지고, 버스 전극 Xb 및 Yb는 예를 들면 금속막으로 이루어진다. 투명 전극 Xa 및 버스 전극 Xb로 이루어지는 행전극 X, 및 투명 전극 Ya 및 버스 전극 Yb로 이루어지는 행전극 Y는, 도3에 나타낸 바와 같이, 그 전면측이 PDP(50)의 표시면으로 되는 전면 투명기판(10)의 배면측에 형성되어 있다. 이때, 각 행전극쌍(X,Y)에서의 투명 전극 Xa 및 Ya는, 서로 쌍으로 되는 상대방의 행전극측으로 연장하고 있고, 그 광폭부의 정변끼리 소정 폭의 방전 갭 g1을 통해 서로 대향하고 있다. 또, 전면 투명 기판(10)의 배면측에는, 행전극쌍(X,Y)과 이 행전극쌍에 인접하는 행전극쌍(X,Y) 사이에, 2차원 표시 화면의 수평 방향으로 신장하는 흑색 또는 암색의 광흡수층(차광층)(11)이 형성되어 있다. 또한, 전면 투명 기판(10)의 배면측에는, 행전극쌍(X,Y)을 피복하도록 유전체층(12)이 형성되어 있다. 이 유전체층(12)의 배면측(행전극쌍이 접촉하는 면과는 반대측의 면)에는, 도3에 나타낸 바와 같이, 광흡수층(11)과 이 광흡수층(11)에 인접하는 버스 전극 Xb 및 Yb가 형성되어 있는 영역에 대응한 부분에, 봉긋한 유전체층(12A)이 형성되어 있다.
유전체층(12) 및 융기된 유전체층(12A)의 표면에는, 산화 마그네슘층(13)이 형성되어 있다. 또한, 산화 마그네슘층(13)은, 전자선의 조사에 의해 여기되어 파장 200∼300nm 내, 특히, 230∼250nm 내에 피크를 갖는 CL(캐소드 루미네슨스) 발광을 행하는 2차 전자 방출재로서의 산화 마그네슘 결정체(이하, “CL발광 MgO 결정체”라 한다)를 포함하는 것이다. 이 CL발광 MgO결정체는, 마그네슘을 가열하여 발생하는 마그네슘 증기를 기상 산화하여 얻어지는 것으로, 예를 들면 입방체의 결정체가 서로 끼워진 다중 결정 구조, 또는 입방체의 단결정 구조를 갖는다. CL발광 MgO 결정체의 평균 입경은, 2000Å 이상(BET법에 의한 측정결과)이다.
평균 입경이 2000Å 이상의 큰 입경의 기상법 산화 마그네슘 단결정체를 형성하고자 하는 경우에는, 마그네슘 증기를 발생시킬 때의 가열 온도를 높게 할 필요가 있다. 이 때문에, 마그네슘과 산소가 반응하는 화염의 길이가 길어지고, 이 화염과 주위의 온도차가 커짐에 따라, 입경이 큰 기상법 산화 마그네슘 단결정체일수록, 상술한 바와 같은 CL발광의 피크 파장(예를 들면, 235nm 부근, 230∼250nm 내)에 대응한 에너지 준위를 갖는 것이 많이 형성되게 된다.
또, 일반적인 기상 산화법에 비해, 단위 시간당 증발시키는 마그네슘의 양을 증가시켜 마그네슘과 산소와의 반응 영역을 보다 증대시켜, 보다 많은 산소와 반응함으로써 생성된 기상법 산화 마그네슘 단결정체는 상술한 CL발광의 피크 파장에 대응한 에너지 준위를 갖게 된다.
이와 같은 CL발광 MgO결정체를, 스프레이법이나 정전 도포법 등에 의해, 유전체층(12)의 표면에 부착시킴으로써 산화 마그네슘층(13)이 형성되어 있다. 또한, 유전체층(12)의 표면에 증착 또는 스퍼터링법에 의해 박막 산화 마그네슘층을 형성하고, 그 위에 CL발광 MgO 결정체를 부착시켜 산화 마그네슘층(13)을 형성해도 좋다.
한편, 전면 투명 기판(10)과 평행하게 배치된 배면 기판(14) 상에는, 각 행전극쌍(X,Y)에 있어서의 투명 전극 Xa 및 Ya에 대향하는 위치에 있어서, 열전극 D의 각각이 행전극쌍(X,Y)과 직교하는 방향으로 신장하여 형성되어 있다. 배면 기판(14) 상에는, 또한 열전극 D를 피복하는 백색의 열전극 보호층(15)이 형성되어 있다. 이 열전극 보호층(15) 위에는 격벽(16)이 형성되어 있다. 격벽(16)은, 각 행전극쌍(X,Y)의 버스 전극 Xb 및 Yb에 대응한 위치에 있어서 각각 2차원 표시 화면의 횡방향으로 신장하고 있는 횡벽(16A)과, 서로 인접하는 열전극 D 간의 각 중간 위치에 있어서 2차원 표시화면의 종방향으로 신장하는 종벽(16B)에 의해 사다리 형상으로 형성되어 있다. 또한, 도2에 나타낸 바와 같이 사다리 형상의 격벽(16)이, PDP(50)의 각 표시 라인마다 형성되어 있다. 서로 인접하는 격벽(16) 간에는, 도2 에 나타낸 바와 같은 간극 SL이 존재한다. 또한, 사다리 형상의 격벽(16)에 의해, 각각 독립된 방전 공간 S, 투명전극 Xa 및 Ya를 포함하는 방전 셀 PC가 구획되어 있다. 방전공간 S 내에는, 크세논 가스를 포함하는 방전 가스가 봉입되어 있다. 각 방전 셀 PC 내에 있어서의 횡벽(16A)의 측면, 종벽(16B)의 측면 및 열전극 보호층(15)의 표면에는, 이들 면을 모두 피복하도록 형광체층)(17)이 형성되어 있다. 이 형광체층(17)은, 실제로는, 적색 발광을 행하는 형광체, 녹색 발광을 행하는 형광체, 및 청색 발광을 행하는 형광체의 3종류로 이루어진다.
또한, 형광체층(17) 내에는 예를 들면 도5에 나타낸 바와 같은 형태로, 2차 전자 방출재로서의 MgO 결정체(CL발광 MgO결정체를 포함)가 포함되어 있다. 이때, 형광체층(17)의 표면상에 있어서의 방전공간 S를 덮는 면 위, 즉 방전공간 S와 접하는 면 위에는, 방전 가스와 접촉하도록 MgO결정체가 형광체층(17)으로부터 노출되어 있다.
여기에서, 각 방전 셀 PC의 방전 공간 S와 간극 SL 사이는, 도3에 나타낸 바와 같이 산화 마그네슘층(13)이 횡벽(16A)에 당접되는 것에 따라 서로 닫혀져 있다. 또한, 도4에 나타낸 바와 같이, 종벽(16B)은 산화 마그네슘층(13)에 당접되어 있지 않기 때문에, 그 사이에 간극 r이 존재한다. 즉, 2차원 표시 화면의 횡방향에 있어서 서로 인접하는 방전 셀 PC 각각의 방전 공간 S는, 이 간극 r을 통해 서로 연통하고 있다.
구동제어회로(56)는, 우선, 입력 영상 신호를 각 화소마다 그 모든 휘도 레벨을 256계조로 표현하는 8비트의 화소 데이터로 변환하고, 이 화소 데이터에 대해 오차 확산처리 및 디더 처리로 이루어지는 다계조화 처리를 행한다. 즉, 우선, 오차확산처리에서는, 상기 화소 데이터의 상위 6비트분을 표시 데이터, 나머지 하위 2비트분을 오차 데이터로 하고, 주변 화소 각각에 대응한 화소 데이터에 있어서의 오차 데이터를 웨이팅 가산한 것을, 상기 표시 데이터에 반영시킴으로써 6비트의 오차 확산 처리 화소 데이터를 얻는다. 이러한 오차 확산 처리에 의하면, 원 화소에 있어서의 하위 2비트분의 휘도가 주변 화소에 의해 의사적으로 표현되고, 그 때문에 8비트보다도 적은 6비트분의 표시 데이터로, 상기 8비트분의 화소 데이터와 동등한 휘도계조 표현이 가능하게 된다. 다음에, 구동 제어회로(56)는, 이 오차확산처리에 의해 얻어진 6비트의 오차 확산 처리 화소 데이터에 대해 디더 처리를 실시한다. 디더 처리에서는, 서로 인접하는 복수 화소를 1화소 단위로 하고, 이 1화소 단위 내의 각 화소에 대응한 상거 오차 확산 처리 화소 데이터에 각각, 서로 다른 계수치로 이루어지는 디더 계수를 각각 할당하여 가산함으로써 디더 가산 화소 데이터를 얻는다. 이러한 디더 계수의 가산에 의하면, 상기와 같은 화소 단위로 바라본 경우에는, 디더 가산 화소 데이터의 상위 4비트분 만으로 8비트에 상당하는 휘도를 표현하는 것이 가능하게 된다. 그래서, 구동제어회로(56)는, 상기 디더 가산 화소 데이터의 상위 4비트분을, 도6에 나타낸 바와 같이, 전 휘도 레벨을 15계조로 나타내는 4비트의 다계조화 화소 데이터 PDS로 변환한다. 따라서, 구동제어 회로(56)는, 다계조화 화소 데이터 PDS를 도6에 나타낸 바와 같은 데이터 변환 테이블에 따라 14비트의 구동 데이터 GD로 변환한다. 구동제어회로(56)는, 이러한 화소 구동 데이터 GD에 있어서의 제1∼제14비트를 각각 서브필드 SF1∼SF14(후술함)의 각각에 대응시켜, 그 서브필드 SF에 대응한 비트 자리수를 화소 구동 데이터 비트로서 1화소 라인분(m개)씩 어드레스 드라이버(55)에 공급한다.
또한, 구동제어회로(56)는, 도7에 나타낸 바와 같은 발광 구동 시퀀스에 따라 상기 구조를 갖는 PDP(50)를 구동시킬 각종 제어 신호를, X전극 드라이버(51), Y전극 드라이버(53) 및 어드레스 드라이버(55)로 이루어지는 패널 드라이버에 공급한다. 즉, 구동제어회로(56)는 도7에 나타낸 바와 같은 1필드(1프레임) 표시기간 내의 선두의 서브필드 SF1에서는, 리셋 행정 R, 선택 기입 어드레스 행정 Ww 및 서스테인 행정 I 각각에 따른 구동을 순차 실시킬 각종 제어 신호를 패널 드라이버에 공급한다. 또, 서브필드 SF2∼SF14 각각에서는, 선택 소거 어드레스 행정 WD 및 서스테인 행정 I각각에 따른 구동을 순차적으로 실시시킬 각종 제어 신호를 패널 드라이버에 공급한다. 또한, 1필드 표시 기간 내의 최후미의 서브필드 SF14에 한해, 서스테인 행정 I의 실행 후, 구동제어 회로(56)는, 소거 행정 E에 따른 구동을 순차적으로 실시하도록 하는 각종 제어신호를 패널 드라이버에 공급한다.
패널 드라이버, 즉, X전극 드라이버(51), Y전극 드라이버(53) 및 어드레스 드라이버(55)는, 구동제어 회로(56)로부터 공급된 각종 제어 신호에 따라, 도8에 나타낸 바와 같은 각종 구동 펄스를 생성하여 PDP(50)의 열전극 D, 행전극 X 및 Y에 공급한다.
도8에 있어서는, 도7에 나타낸 서브필드 SF1∼SF14 중, 선두의 서브필드 SF1 과, 그에 이은 서브필드 SF2 및 최후미의 서브필드 SF14에서의 동작만을 발췌하여 나타내는 것이다.
우선, 서브필드 SF1의 리셋 행정 R의 전반부에서는, Y전극 드라이버(53)가, 후술하는 서스테인 펄스에 비해 시간 경과에 따른 전연부(leading edge)에서의 전위 추이가 완만한 파형을 갖는 정극성의 리셋 펄스 RPY1을 모든 행전극 Y1∼Yn에 인가한다. 또한, 리셋 펄스 RPY1의 피크 전위는, 상기 서스테인 펄스의 피크 전위보다도 고전위이다. 또, 이때, 어드레스 드라이버(55)는, 열전극 D1∼Dm을 접지 전위(0 V)의 상태로 설정한다. 상기 리셋 펄스 RPY1의 인가에 따라, 모든 방전 셀 PC 각각 내의 행전극 Y 및 열전극 D 사이에 있어서 제1리셋 방전이 야기된다. 즉, 리셋 행정 R의 전반부에서는, 행전극 Y가 양극측, 열전극 D가 음극측으로 되도록 두 전극 간에 전압을 인가함으로써, 행전극 Y로부터 열전극 D를 향해 전류가 흐르는 방전(이하, “열측 음극 방전”이라 함)을 상기 제1리셋 방전으로서 야기시키는 것이다. 이러한 제1 리셋 방전에 따라, 모든 방전 셀 PC 내의 행전극 Y 근방에는 부극성을 갖는 벽전하(이하, "부극성의 벽전하"라 약칭), 열전극 D 근방에는 정극성을 갖는 벽전하(이하, "정극성의 벽전하"로 약칭)가 형성된다. 또한, 리셋 행정 R의 전반부에서는, X전극 드라이버(51)가, 이러한 리셋 펄스 RPY1과 동일 극성이고, 또한, 상기 리셋 펄스 RPY1의 인가에 따른 행전극 X 및 Y 간에서의 면방전을 방지할 수 있는 피크 전위를 갖는 리셋 펄스 RPX를 모든 행전극 X1∼Xn 각각에 인가한다.
다음에, 서브필드 SF1의 리셋 행정 R의 후반부에서는, Y전극 드라이버(53)가, 시간경과에 따른 전연부에서의 전위 추이가 완만한 부극성을 갖는 리셋 펄스(이하, "부극성의 리셋 펄스"로 약칭) RPY2를 발생하고, 이를 모든 행전극 Y1∼Yn에 인가한다. 또한, 리셋 행정 R의 후반부에서는 X전극 드라이버(51)가, 상기 리셋 펄스 RPY2가 행전극 Y에 인가되어 있는 동안에 걸쳐, 정극성의 피크 전위로서 제1 베이스 전위 VB1을 갖는 제1 베이스 펄스 BP1+를 행전극 X1∼Xn 각각에 인가한다. 즉, X전극 드라이버(51)는, 펄스의 최고 전위가 도8에 나타낸 바와 같은 제1 베이스 전위 VB1으로 되는 제1 베이스 펄스 BP1+을 전 행전극 X에 인가한다. 이들 부극성의 리셋 펄스 RPY2 및 정극성의 제1 베이스 펄스 BP1+의 인가에 따라, 모든 방전 셀 PC 내의 행전극 X 및 Y 사이에 있어서 제2리셋 방전이 야기되는 이러한 제2리셋 방전에 의해 전 방전 셀 PC 내의 행전극 X 및 Y 각각의 근방에 형성되어 있던 벽전하의 대부분이 소거된다. 이에 의해 전 방전 셀 PC는 행전극 X 근방에는 미량의 부극성의 벽전하, 행전극 Y근방에는 미량의 정극성의 벽전하가 각각 전류한 상태, 즉 OFF 모드로 초기화된다. 또한, 상기 리셋 펄스 RPY2의 인가에 따라, 전 방전 셀 PC 내의 행전극 Y 및 열전극 D 사이에 있어서도 미약한 방전이 야기되고, 열전극 D 근방에 형성되어 있던 정극성의 벽전하의 일부가 소거된다. 이에 의해, 전 방전 셀 PC의 열전극 D 근방에 잔류하는 벽전하량이, 후술하는 선택 기입 어드레스 행정 WW 에 있어서 올바르게 선택 기입 어드레스 방전을 야기시키는 것이 가능한 양으로 조정된다.
또한, 리셋 펄스 RP2 및 제1 베이스 펄스 BP1+에 의해 전극 X 및 Y 간에 인가되는 전압은, 상기 제1리셋 방전에 따라 행전극 X 및 Y 각각의 근방에 형성된 벽전하를 고려하여, 행전극 X 및 Y 간에 확실히 상기 제2리셋 방전을 야기시킬 수 있는 전압이다. 또한, 리셋 펄스 RPY2에 있어서의 부의 피크 전위는, 후술하는 부극성의 기입 주사 펄스 SPW의 피크 전위보다도 높은 전위, 즉 0 V에 가까운 전위로 설정되어 있다. 즉, 리셋 펄스 RPY2의 피크전위를 기입 주사 펄스 SPW의 피크 전위보다도 낮게 하면, 행전극 Y 및 열전극 D간에 있어서 강한 방전이 야기되고, 열전극 D 근방에 형성되어 있던 벽전하가 대폭적으로 소거되어, 선택 기입 어드레스 행정 Ww에서의 어드레스 방전이 불안정하게 되기 때문이다. 한편, 제1 베이스 펄스 BP1+의 피크 전위(VB1)은, 후술하는 제2 베이스 펄스 BP2+의 피크 전위(VB2)보다도 고전위이다.
다음에, 서브필드 SF1의 선택 기입 어드레스 행정 Ww에서는, Y전극 드라이버(53)가, 도8에 나타낸 바와 같은 부극성의 피크 전위를 갖는 베이스 펄스 BP-를 행전극 Y1∼Yn에 동시에 인가하면서, 부극성의 피크 전위를 갖는 기입 주사 펄스 SPW를 행전극 Y1∼Yn 각각에 순차 택일적으로 인가한다. X전극 드라이버(51)는, 이 때, 정극성의 피크전위로서 제2 베이스 전위 VB2를 갖는 제2 베이스 펄스BP2+를 행전극 X1∼Xn에 계속 인가한다. 즉, X전극 드라이버(51)는, 펄스의 최고 전위가 도8에 나타낸 바와 같은 제2 베이스 전위 VB2가 되는 제2 베이스 펄스 BP2+을 전 행전극 X에 인가하는 것이다. 이때, 제2 베이스 펄스 BP2+의 피크 전위(VB2)는, 상기 제1 베이스 펄스 BP1+의 피크 전위(VB1)보다도 저전위이다. 또한, 제2 베이스 펄스 BP2+ 및 베이스 펄스 BP-에 의해 행전극 X 및 Y 사이에 인가되는 전압은, 방전 셀 PC의 방전 개시 전압보다도 낮다.
또한, 상기 선택 기입 어드레스 행정 WW에서는, 어드레스 드라이버(55)가, 우선, 서브필드 SF1에 대응한 화소 구동 데이터 비트를 그 논리 레벨에 따른 펄스 전압을 갖는 화소 데이터 펄스 DP로 변환한다. 예를 들면, 어드레스 드라이버(55)는, 방전 셀 PC를 ON 모드로 설정시킬 논리 레벨 1의 화소 구동 데이터 비트가 공급된 경우에 이를 정극성의 피크 전위를 갖는 화소 데이터 펄스 DP로 변환한다. 한편, 방전 셀 PC를 OFF 모드로 설정시킬 논리 레벨 0의 화소 구동 데이터 비트에 대해서는 이를 저전압(O V)의 화소 데이터 펄스 DP로 변환한다. 그리고, 어드레스 드라이버(55)는, 이러한 화소 데이터 펄스 DP를 1 표시라인분(m개)씩, 각 기입 주사 펄스 SPW의 인가 타이밍에 동기하여 열전극 D1∼Dm에 인가한다. 이때, 상기 기입 주사 펄 스 SPW와 동시에, ON 모드로 설정시킬 고전압의 화소 데이터 펄스 DP가 인가된 방전 셀 PC 내의 열전극 D 및 행전극 Y 사이에는 선택 기입 어드레스 방전이 야기된다. 또한, 이러한 선택 기입 어드레스 방전 직 후, 이 방전 셀 PC 내의 행전극 X 및 Y 사이에도 미약한 방전이 일어난다. 즉, 기입 주사 펄스 SPW가 인가된 후, 행전극 X 및 Y 간에는 상기 베이스 펄스 BP- 및 제2 베이스 펄스 BP2+에 따른 전압이 인가되나, 이 전압은 각 방전 셀 PC의 방전 개시 전압보다도 낮은 전압으로 설정되어 있기 때문에, 이러한 전압의 인가만으로는 방전 셀 PC 내에 방전이 야기되지 않는다. 그러나, 이러한 상기 선택 기입 어드레스 방전이 야기되면, 이 선택 기입 어드레스 방전에 유발되어, 베이스 펄스 BP- 및 제2 베이스 펄스 BP2+에 의한 전압 인가만으로, 행전극 X 및 Y 사이에 방전이 야기되는 것이다. 이러한 방전 및 상기 선택 기입 어드레스 방전에 의해, 방전 셀 PC는, 그 행전극 Y 근방에 정극성의 벽전하, 행전극 X 근방에 부극성의 벽전하, 열전극 D 근방에 부극성의 벽전하가 각각 형성된 상태, 즉, ON 모드로 설정된다. 한편, 상기 기입 주사 펄스 SPW와 동시에, OFF 모드로 설정시킬 저전압(0 V)의 화소 데이터 펄스 DP가 인가된 방전 셀 PC 내의 열전극 D 및 행전극 Y 간에는 상술한 바와 같이 선택 기입 어드레스 방전은 야기되지 않고, 그 때문에 행전극 X 및 Y 사이에서의 방전도 일어나지 않는다. 따라서, 이 방전 셀 PC는, 그 직전까지의 상태, 즉, 리셋 행정 R에 있어서 초기화된 OFF 모드의 상태를 유지한다.
다음에, 서브필드 SF1의 서스테인 행정 I에서는, Y전극 드라이버(53)가, 정극성의 피크 전위를 갖는 서스테인 펄스 IP를 1펄스분만큼 발생하고, 이를 행전극 Y1~Yn 각각에 동시에 인가한다. 이때, X전극 드라이버(51)는, 행전극 X1∼Xn을 접지 전위(0 V)의 상태로 설정하고, 어드레스 드라이버(55)는, 열전극 D1∼Dm을 접지 전위(0 V)의 상태로 설정한다. 상기 서스테인 펄스 IP의 인가에 따라, 상기한 바와 같이 ON 모드로 설정되어 있는 방전 셀 PC 내의 행전극 X 및 Y 간에 있어서 서스테인 방전이 야기된다. 이러한 서스테인 방전에 따라 형광체층(17)으로부터 조사되는 빛이 전면 투명 기판(1)을 통해 외부에 조사되는 것에 의해, 이 서브필드 SF1의 휘도 웨이트에 대응한 1회분의 표시 발광이 행해진다. 또, 이러한 서스테인 펄스 IP의 인가에 따라, ON 모드로 설정되어 있는 방전 셀 PC 내의 행전극 Y 및 열전극 D간에 있어서도 방전이 야기된다. 이러한 방전 및 상기 서스테인 방전에 의해, 방전 셀 PC 내의 행전극 Y 근방에는 부극성의 벽전하, 행전극 X 및 열전극 D 각각의 근방에는 각각 정극성의 벽전하가 형성된다. 그리고, 이러한 서스테인 펄스 IP의 인가 후, Y전극 드라이버(53)는, 도8에 나타낸 바와 같이, 시간 경과에 따른 전연부에서의 전위 추이가 완만한 부극성의 피크 전위를 갖는 벽전하 조정 펄스 CP를 행전극 Y1~Yn에 인가한다. 이러한 벽전하 조정 펄스 CP의 인가에 따라, 상기와 같이 서스테인 방전이 야기된 방전 셀 PC 내에 미약한 소거 방전이 야기되고, 그 내부에 형성되어 있던 벽전하의 일부가 소거된다. 이에 의해, 방전 셀 PC 내의 벽전하의 양이, 다음의 선택 소거 어드레스 행정 WD에 있어서 올바르게 선택 소거 어드레스 방전을 야기시킬 수 있는 양으로 조정된다.
다음에, 서브필드 SF2∼SF14 각각의 선택 소거 어드레스 행정 Wo에서는, Y전극 드라이버(53)가, 정극성의 소정의 피크 전위를 갖는 베이스 펄스 BP+를 행전극 Y1∼Yn 각각에 인가하면서, 도8에 나타낸 바와 가팅 부극성의 피크 전위를 갖는 소거 주사 펄스 SPD를 행전극 Y1∼Yn 각각에 순차 택일적으로 인가한다. 또한, 베이스 펄스 BP+의 전위는, 이 선택 소거 어드레스 행정 Wo의 실행 기간 중에 걸쳐, 행전극 X 및 Y 사이에서의 오방전을 방지할 수 있는 전위로 설정되어 있다. 또한, 선택 소거 어드레스 행정 Yo의 실행 중에 걸쳐, X전극 드라이버(51)는, 행전극 X1∼Xn 각각을 접지 전위(0 V)로 설정한다. 또, 이 선택 소거 어드레스 행정 WD에 있어서, 어드레스 드라이버(55)는,우선, 그 서브필드 SF에 대응한 화소 구동 데이터 비트를 그 논리 레벨에 따른 펄스 전압을 갖는 화소 데이터 펄스 DP로 변환한다. 예를 들면, 어드레스 드라이버(55)는, 방전 셀 PC를 ON 모드로부터 OFF 모드로 천이시킬 논리 레벨 1의 화소 구동 데이터 비트가 공급된 경우에는, 이를 정극성의 피크 전위를 갖는 화소 데이터 펄스 DP로 변환한다. 한편, 방전 셀 PC의 현 상태를 유지하도록 하는 논리 레벨 0의 화소 구동 데이터 비트가 공급된 경우에는 이를 저전압(0 V)의 화소 데이터 펄스 DP로 변환한다. 그리고, 어드레스 드라이버(55)는, 이러한 화소 데이터 펄스 DP를 1 표시라인분(m개)씩, 기입 소거 주사 펄스 SPD의 인가 타이밍에 동기하여 열전극 D1∼Dm에 인가한다. 이때, 상기 소거 주사 펄스 SPD와 동시에, 고전압으로 정극성의 화소 데이터 펄스 DP가 인가된 방전 셀 PC 내의 열전극 D 및 행전극 Y 사이에 선택 소거 어드레스 방전이 야기된다. 이러한 소거 어드레스 방전에 의해 이 방전 셀 PC는, 그 행전극 Y 및 X 각각의 근방에 정극성의 벽전하, 열전극 D 근방에 부극성의 벽전하가 각각 형성된 상태, 즉 OFF 모드로 설정된다. 한편, 상기 소거 주사 펄스 SPD와 동시에, 저전압(0 V)의 화소 데이터 펄스 DP가 인가된 방전 셀 PC 내의 열전극 D 및 행전극 Y간에는 상술한 바와 같은 선택 소거 어드레스 방전은 야기되지 않는다. 따라서 이 방전 셀 PC는, 그 직전까지의 상태(ON 모드, OFF 모드)를 유지한다.
다음에, 서브필드 SF2∼SF14 각각의 서스테인 행정 I에서는, X전극 드라이버(51) 및 Y전극 드라이버(53)가, 도8에 나타낸 바와 같이, 행전극 X 및 Y 교대로, 그 서브필드의 휘도 웨이트에 대응한 횟수(짝수 횟수)분만큼 반복하고, 정극성의 피크 전위를 갖는 서스테인 펄스 IP를 행전극 X1∼Xn 및 Y1∼Yn 각각에 인가한다. 이러한 서스테인 펄스 IP가 인가될 때마다, ON 모드로 설정되어 있는 방전 셀 PC 내의 행전극 X 및 Y 사이에 있어서 서스테인 방전이 야기된다. 이러한 서스테인 방전에 수반하여 형광체층(17)으로부터 조사되는 빛이 전면 투명 기판(10)을 통해 외부로 조사됨으로써 그 서브필드 SF의 휘도 웨이트에 대응한 횟수분의 표시 발광이 실시된다. 이때, 서브필드 SF2∼SF14 각각의 서스테인 행정 I에 있어서 최종적으로 인가되는 서스테인 펄스 IP에 따라 서스테인 방전이 야기된 방전 셀 PC 내의 행전 극 Y 근방에는 부극성의 벽전하, 행전극 X 및 열전극 D 각각의 근방에는 정극성의 벽전하가 형성된다. 그리고, 이러한 최종 서스테인 펄스 IP의 인가 후, Y전극 드라이버(53)는, 도8에 나타낸 바와 같이 시간 경과에 따른 전연부에서의 전위 추이가 완만한 부극성의 피크 전위를 갖는 벽전하 조정펄스 CP를 행전극 Y1∼Yn에 인가한다. 이러한 벽전하 조정 펄스 CP의 인가에 따라, 상기와 같은 서스테인 방전이 야기된 방전 셀 PC 내에 미약한 소거 방전이 야기되고, 그 내부에 형성되어 있던 벽전하의 일부가 소거된다. 이에 의해 방전 셀 PC 내의 벽전하의 양이, 다음의 선택 소거 어드레스 행정 WD에 있어서 올바르게 선택 소거 어드레스 방전을 야기시킬 수 있는 양으로 조정된다.
그리고, 최종의 서브필드 SF14의 최후미에 있어서, Y전극 드라이버(53)는, 부극성의 피크 전위를 갖는 소거 펄스 EP를 모든 행전극 Y1∼Yn에 인가한다. 이러한 소거 펄스 EP의 인가에 따라, ON 모드 상태로 있던 방전 셀 PC에만 소거 방전이 야기된다. 이러한 소거 방전에 의해 ON 모드 상태로 있던 방전 셀 PC는 OFF 모드의 상태로 천이한다.
이상과 같은 구동을, 도6에 나타낸 바와 같은 15개의 화소 구동 데이터 GD에 기초 하여 실행한다. 이러한 구동에 의하면, 도6에 나타낸 바와 같이, 휘도 레벨 0을 표현하는 경우(제1 계조)를 제외하고, 우선, 선두의 서브필드 SF1에 있어서 각 방전 셀 PC 내에 기입 어드레스 방전이 야기되고(2중 동그라미로 표시), 이 방전 셀 PC는 ON 모드로 설정된다. 그 후, 서브필드 SF2∼SF14 각각 내의 하나의 서브필 드의 선택 소거 어드레스 행정 Wo에서만 선택 소거 어드레스 방전이 야기되고(검은 동그라미로 표시), 그 후, 방전 셀 PC는 OFF 모드로 설정된다. 즉, 각 방전 셀 PC는, 표현할 중간 휘도에 대응한 분만큼 연속한 서브필드 각각에서 ON 모드로 설정되고, 이들 서브필드의 각각에 할당되어 있는 횟수분만큼 서스테인 방전에 수반하는 발광을 반복적으로 야기한다(백 동그라미로 표시). 이때, 1필드(또는 1프레임) 표시기간 내에 있어서 야기된 서스테인 방전의 총수에 대응한 휘도가 관찰된다. 따라서, 도6에 나타낸 바와 같은 제1~제15 계조 구동에 의한 15종의 발광 패턴에 의하면, 백 동그라미로 나타낸 서브필드 각각에서 야기된 서스테인 방전의 합계 횟수에 대응한 15 계조분의 중간 휘도가 표현된다. 이러한 구동에 의하면, 제1필드 표시 기간 내에 있어서, 그 발광 패턴(점등 상태, 소등 상태)가 서로 반전하는 영역이 1화면 내에 혼재하는 것이 없기 때문에, 이와 같은 상태에서 생기는 의사 윤곽이 방지된다.
또한, 도8에 나타낸 바와 같은 구동에서는, 서브필드 SF2∼SF14 각각의 서스테인 행정 I에 있어서 인가될 서스테인 펄스 IP의 횟수를 짝수로 하고 있다. 따라서, 각 서스테인 행정 I의 종료 직후는, 행전극 Y 근방에 부극성의 벽전하, 열전극 D 근방에는 정극성의 벽전하가 형성된 상태로 되므로, 각 서스테인 행정 I에 이어 실시되는 선택 소거 어드레스 행정 WD에서는, 열측 양극 방전이 가능하게 된다. 따라서, 열전극 D에 대해서는 정극성의 펄스만 인가되게 되어, 어드레스 드라이버(55)의 높은 코스트화를 방지할 수 있다.
여기서, 도7 및 도8에 나타낸 구동에서는, 선두의 서브필드 SF1에 있어서 각 방전 셀 PC를 ON 모드로 설정한 후, 후속하는 서브필드 SF2∼SF14 각각 내의 하나의 서브필드에만 각 방전 셀 PC를 OFF 모드로 천이시키는, 소위, 선택 소거 어드레스법을 채용하고 있다.
그러나, PDP(50)를 구동할 때, 도7에 나타낸 바와 같은 선택 소거 어드레스법 대신, 도9에 나타낸 바와 같은 선택 기입 어드레스법에 기초하는 발광 구동 시퀀스를 채용해도 좋다.
이때, 구동제어회로(56)는, 도9에 나타낸 바와 같은 서브필드 SF1∼SF14 각각에 있어서, 순차 기입 어드레스 행정 WW, 서스테인 행정 I 및 소거 행정 E 각각에 따른 구동을 순차 실시하도록 하는 각종 제어 신호를 패널 드라이버에 공급한다. 또한, 구동제어회로(56)는, 선두의 서브필드 SF1에 한해, 선택 기입 어드레스 행정 WW에 앞서, 리셋 행정 R에 따른 구동을 순차적으로 실시시킬 각종 제어 신호를 패널 드라이버에 공급한다.
패널 드라이버(X전극 드라이버 51, Y전극 드라이버 53 및 어드레스 드라이버(55)는, 구동제어회로(56)로부터 공급된 각종 제어 신호에 따라, 도10에 나타낸 바와 같은 각종 구동 펄스를 생성하여 PDP(50)의 열전극 D, 행전극 X 및 Y에 공급한다.
또한, 도10에 있어서는, 도9에 나타낸 서브필드 SF1∼SF14 내의, 선두의 서브필드 SF1과, 그에 이은 서브필드 SF2, 및 최후미의 서브필드 SF14에서의 동작만 을 발췌하여 나타내는 것이다. 또한, 도10에 있어서, 서브필드 SF1의 리셋 행정 R 및 선택 기입 어드레스 행정 WW 각각에서의 동작은 도8에 나타낸 것과 동일하기 때문에 그 설명은 생략한다.
우선, 선두의 서브필드 SF1의 서스테인 행정에서는, Y전극 드라이버(53)가, 정극성의 피크 전위를 갖는 서스테인 펄스 IP를 1펄스분만큼 발생하고 이를 행전극 Y1∼Yn 각각에 동시에 인가한다. 이때, X전극 드라이버(51)는, 행전극 X1∼Xn을 접지 전위(0 V)의 상태로 설정하고, 어드레스 드라이버(55)는, 열전극 D1~Dm을 접지 전위(0 V)의 상태로 설정한다. 상기 서스테인 펄스 IP의 인가에 따라, ON 모드로 설정되어 있는 방전 셀 PC 내의 행전극 X 및 Y 사이에 있어서 서스테인 방전이 야기된다. 이러한 서스테인 방전에 수반하여 형광체층(17)으로부터 조사되는 빛이 전면 기판(10)을 통해 외부에 조사됨으로써, 이 서브필드 SF1의 휘도 웨이트에 대응한 1회분의 표시 발광이 실시된다. 또, 이러한 서스테인 펄스 IP의 인가에 따라, ON 모드로 설정되어 있는 방전 셀 PC 내의 행전극 Y 및 열전극 D 간에 있어서도 방전이 일어난다. 이러한 방전 및 상기 서스테인 방전에 의해 방전 셀 PC 내의 행전극 Y 근방에는 부극성의 벽전하, 행전극 X 및 열전극 D 각각의 근방에는 각각 정극성의 벽전하가 형성된다.
다음에, SF1∼SF14 각각의 소거 행정 E에서는, Y전극 드라이버(53)는, 리셋 행정 R의 후반부에 있어서 인가한 리셋 펄스 RPY2와 동일 파형을 가진 부극성의 소 거 펄스 EP를 행전극 Y1∼Yn에 인가한다. 이때, X전극 드라이버(51)는, 리셋 행정 R의 후반부와 동일하게, 정극성의 소정의 피크 전위를 갖는 베이스 펄스 BP+를 모든 행전극 X1∼Xn 각각에 인가한다. 이러한 소거 펄스 EP 및 베이스 펄스 BP+에 따라, 상기와 같은 서스테인 방전이 야기된 방전 셀 PC 내에 미약한 소거 방전이 야기된다. 이러한 소거 방전에 의해 방전 셀 PC 내에 형성되어 있던 벽전하의 일부가 소거되고, 이 방전 셀 PC는 OFF 모드 상태로 천이한다. 또한, 소거 펄스 EP의 인가에 따라, 방전 셀 PC 내의 열전극 D 및 행전극 Y 사이에서도 미약한 방전이 야기된다. 이러한 방전에 의해 열전극 D 근방에 형성되어 있는 정극성의 벽전하는, 다음의 선택 기입 어드레스 행정 WW에 있어서 올바르게 선택 기입 어드레스 방전을 야기시킬 수 있는 양으로 조정된다.
다음에, 서브필드 SF2∼SF14 각각의 서스테인 행정 I에서는, X전극 드라이버(51) 및 Y전극 드라이버(53)가, 도10에 나타낸 바와 같이, 행전극 Y 및 X 교대로, 그 서브필드의 휘도 웨이트에 대응한 횟수분만큼 반복하고, 정극성의 피크 전위 VSUS 및 펄스폭 Wb를 갖는 서스테인 펄스 IP를 행전극 Y1∼Yn 및 X1∼Xn에 인가한다. 이러한 서스테인 펄스 IP가 인가될 때마다, ON 모드로 설정되어 있는 방전 셀 PC 내의 행전극 X 및 Y 사이에 있어서 서스테인 방전이 야기된다. 이러한 서스테인 방전에 따라 형광체층(17)으로부터 조사되는 빛이 전면 투명 기판(10)을 통해 외부로 조사됨으로써, 그 서브필드 SF의 휘도 웨이트에 대응한 횟수분의 표시발광이 실 시된다. 또한, 각 서스테인 행정 I 내에 있어서 인가되는 서스테인 펄스 IP의 총수는 홀수이다. 즉, 각 서스테인 행정 I 내에 있어서, 선두의 서스테인 펄스 IP 및 최종의 서스테인 펄스 IP는 함께, 행전극 Y에 인가되게 된다. 따라서, 각 서스테인 행정 I의 종료 직후, 서스테인 방전이 야기된 방전 셀 PC 내의 행전극 Y근방에는 부극성의 벽전하, 행전극 X 및 열전극 D 각각의 근방에는 각각 정극성의 벽전하가 형성된다. 이에 의해, 각 방전 셀 PC 내의 벽전하의 형성 상태는, 리셋 행정 R에서의 제1리셋 방전 종료 직후와 동일하게 된다. 따라서, 그 직후에 실시되는 소거 행정 E에 있어서, 리셋 행정 R의 후반부에 있어서 인가되는 리셋 펄스 RPY2와 동일 파형을 갖는 소거 펄스 EP를 행전극 Y에 인가함으로써, 모든 방전 셀 PC의 상태를 OFF 모드의 상태로 천이시킬 수 있다.
그리고, 선두로부터 연속한 서브필드 각각의 선택 기입 어드레스 행정 Ww에 있어서 선택 기입 어드레스 방전을 야기시킴으로써, 도7에 나타낸 구동과 동일하게 (N+1) 계조분 (N: 1필드 표시기간 내의 서브필드의 수)의 중간 휘도 표시를 행한다. 즉, 14개의 서브필드 SF1∼SF14에 의해 도6에 나타낸 것과 동일하게 15계조분의 중간 휘도 표시가 실시된다.
또한, 도9 및 도10에 나타낸 바와 같은 선택 기입 어드레스법에 기초한 구동에 의하면, 1필드 표시 기간 내의 전 서브필드 내에서, 선택 기입 어드레스 방전을 야기시키는 서브필드의 조합 방법에 의해, 2N 계조분(N: 1필드 표시기간 내의 서브필드 수)의 중간 휘도를 표현할 수 있다. 즉, 14개의 서브필드 SF1∼S14에 있어서, 선택 기입 어드레스 방전을 일으키는 서브필드의 조합 패턴은, 214 개가 존재하기 때문에 16384 계조분의 중간 휘도 표시가 가능하게 된다.
또한, 도10에 나타낸 구동에 의하면, 리셋 행정 R에 있어서 행전극 Y에 인가되는 리셋 펄스 RPY2와, 소거 행정 E에 있어서 행전극 Y에 인가되는 소거 펄스 EP가 동일 파형이므로, 양자를 공통의 회로로 생성할 수 있다. 또한, 서브필드 SF1∼SF14 각각에서는 일관하여 선택 기입 어드레스 행정 WW가 실시되기 때문에, 주사 펄스를 생성하는 회로는 1계통만으로 충분하고, 또한, 각 선택 기입 어드레스 행정 WW에서는, 열전극측을 양극으로 한 일반적인 열측 양극 방전을 야기시키는 것이면 충분하다.
따라서, PDP(50)을 구동함에 있어서, 도9 및 도10에 나타낸 바와 같은 선택 기입 어드레스법에 기초한 구동을 채용한 경우에는, 도7 및 도8에 나타낸 선택 소거 어드레스법에 기초한 구동을 채용한 경우에 비해, 각종 구동 펄스를 생성하기 위한 패널 드라이버를 저렴하게 구축하는 것이 가능하게 된다.
또한, 도7 및 도8, 또는 도9 및 도10에 나타낸 구동에서는, 선두 서브필드 SF1에서, 우선, 전 방전 셀 PC를 리셋 방전시킴으로써 OFF 모드로 초기화하고, 흑표시(휘도 레벨 0)를 행하는 경우를 제외하고, 각 방전 셀 PC에 대해 기입 어드레스 방전을 야기하고 이를 ON 모드로 천이시키도록 하고 있다. 이때, 이러한 구동에 의해 흑표시를 행하는 경우, 1필드 표시기간을 통해 야기되는 방전은, 선두 서브필드 SF1에서의 리셋 방전만으로 된다. 따라서, 전 방전 셀을 리셋 방전시키고 ON 모 드의 상태로 초기화하고 나서, 이를 OFF 모드 상태로 천이시킬 선택 소거 어드레스 방전을 일으키는 구동을 채용하는 경우에 비해, 1필드 표시 기간 내에서 야기되는 방전 회수가 적어진다. 따라서, 이러한 구동에 의하면, 어두운 화상을 표시할 때의 콘트라스트, 소위, 암 콘트라스트를 향상시키는 것이 가능하게 된다.
또한, 도7 및 도8, 또는 도9 및 도10에 나타낸 구동에서는, 선두의 서브필드 SF1의 리셋 행정 R에서 열전극 D를 음극측, 행전극 Y를 양극측으로 한 전압을 두 전극 간에 인가함으로써, 행전극 Y로부터 열전극 D를 향해 전류가 흐르는 열측 음극 방전을 제1 리셋 방전으로서 야기되도록 하고 있다. 따라서, 이러한 제1 리셋 방전시에는, 방전 가스 내의 양이온이 열전극 D를 향할 때에, 도5에 나타낸 바와 같은 형광체층(17) 내에 포함되어 있는 2차전자 방출 재료로서의 MgO결정체에 충돌하고, 이 MgO결정체로부터 2차 전자를 방출시킨다. 특히, 도1에 나타낸 플라즈마 디스플레이 장치의 PDP(50)에서는, MgO결정체를 도5에 나타낸 바와 같이 방전공간에 노출시킴으로써, 양이온과의 충돌의 확률을 높이고, 2차 전자를 효율적으로 방전 공간에 방출시키도록 하고 있다. 따라서, 이러한 2차 전자에 의한 프라이밍 작용에 의해 방전 셀 PC의 방전 개시 전압이 낮아지기 때문에, 비교적 약한 리셋 방전을 일으키는 것이 가능하게 된다. 따라서, 리셋 방전의 미약화에 의해 그 방전에 따른 발광휘도가 저하하므로, 암 콘트라스트를 향상시킨 표시가 가능하게 된다.
또한, 도8 또는 도10에 나타낸 구동에서는, 상기 제1리셋 방전을, 도3에 나타낸 바와 같이 전면 투명기판(10)측에 형성되어 있는 행전극 Y 및 배면 기판(14) 측에 형성되어 있는 열전극 D 간에서 야기되도록 하고 있다. 따라서, 함께 전면 투 명 기판(10) 측에 형성되어 있는 행전극 X 및 Y 간에서 리셋 방전을 일으키는 경우에 비해, 전면 투명 기판(10) 측에부터 외부로 방출되는 방전광이 적어지기 때문에, 더욱 암 콘트라스트의 향상을 꾀할 수 있다.
또한, 도8 또는 도10에 나타낸 구동에서는, 상기 제1리셋 방전에 이어, 전 행전극 Y에 리셋 펄스 RPY2를 인가하면서 전 행전극 X에 제1 베이스 펄스 BP1+을 인가함으로써, 각 방전 셀 PC 내에 벽전하를 소거하기 위한 제2 리셋 방전을 야기시키고, 전 방전 셀 PC를 OFF 모드 상태로 초기화하고 있다. 이때, 이러한 제2 리셋 방전을 일으키도록 행전극 X에 인가되는 제1 베이스 펄스 BP1+의 피크 전위(VB1)는, 이 리셋 행정 R의 직후의 선택 기입 어드레스 행정 WW에서 행전극 X에 인가되는 제2 베이스 펄스 BP2+의 피크 전위(VB2)보다도 고전위이다. 즉, 제1 베이스 펄스BP1+ 및 리셋 펄스 RPY2에 의해 행전극 X 및 Y 사이에 인가되는 전압은 비교적 높은 전압으로 되고, 제2리셋 방전의 방전 강도는 커진다. 따라서, 이들 제1 베이스 펄스 BP1+ 및 리셋 펄스 RPY2의 인가에 따라, 벽전하를 소거하기 위한 방전으로서 제2리셋 방전이 야기되지만, 전 방전 셀 PC 내의 행전극 X 근방에는 미량의 부극성의 벽전하, 행전극 Y근방에는 미량의 정극성의 벽전하가 잔류하게 된다.
따라서, 리셋 행정 R의 직후의 선택 기입 어드레스 행정 Ww에 있어서, 도8 또는 도10에 나타낸 바와 같이, 정극성의 제2 베이스 펄스 BP2+가 행전극 X에 인가되고, 또한 부극성의 베이스 펄스 BP-가 행전극 Y에 인가된 상태에서는, 행전극 X 및 Y 간에 방전이 야기되기 어렵게 된다. 이에 의해, 선택 기입 어드레스 행정 Ww에서 방전 셀 PC를 OFF 모드로 설정시키도록, 부극성의 기입 주사 펄스 SPW를 행전극 Y에 인가하면서 0 V의 화소 데이터 펄스 DP를 열전극 D에 인가한 때에 있어서의, 행전극 X 및 Y 사이에서의 오 방전이 방지되게 된다.
또한, 도8 또는 도10에 나타낸 구동에서는, 휘도 웨이트가 가장 적은 서브필드 SF1의 서스테인 행정 I에서는, 서스테인 펄스 IP를 1회만큼 인가함으로써, 서스테인 방전의 횟수를 1회만으로 하여, 저휘도 화상에 대한 표시 재현성을 높이고 있다. 또한, 이 1회분의 서스테인 펄스 IP에 따라 야기된 서스테인 방전의 종식 후, 행전극 Y 근방에는 부극성의 벽전하, 열전극 D 근방에는 정극성의 벽전하가 각각 형성된 상태로 된다. 이에 의해, 도8에 나타낸 구동을 실시할 때에는, 서브필드 SF2의 선택 소거 어드레스 행정 WW에 있어서, 열전극 D 및 행전극 Y 사이에 있어서 열전극 D를 양극측으로 한 방전(이후, “열측 양극 방전”이라고 한다)을 선택 소거 어드레스 방전으로서 야기시키는 것이 가능하게 된다.
또한, 도1에 나타낸 PDP(50)에 있어서는, 각 방전 셀 PC 내의 전면 투명 기판(10) 측에 형성되어 있는 산화 마그네슘층(13) 내에만이 아니라, 배면 기판(14) 측에 형성되어 있는 산화 마그네슘층(17) 내에도 2차 전자 방출 재료로서의 CL발광 MgO결정체를 포함하도록 하고 있다.
이하에, 이러한 구성을 채용함에 의한 작용 효과에 대해 도11 및 도12를 참조하여 설명한다.
도11은, 상술한 바와 같은 산화 마그네슘층(13) 및 형광체층(17) 각각 내의 산화 마그네슘층(13)에만 CL발광 MgO결정체를 포함시킨, 소위 종래의 PDP에 도8에 나타낸 바와 같이 리셋 펄스 RPY1을 인가한 때에 야기되는 열측 음극 방전에 있어서의 방전 강도의 추이를 나타내는 도면이다.
한편, 도2는 산화 마그네슘층(13) 및 형광체층(17)의 쌍방에 CL발광 MgO 결정체를 포함시킨, 본 발명에 의한 PDP(50)에 대해, 리셋 펄스 RPY1을 인가한 때에 야기되는 열측 음극 방전에서의 방전 강도의 추이를 나타내는 도면이다.
도11에 나타낸 바와 같이 종래의 PDP에 의하면, 리셋 펄스 RPY1의 인가에 따라 비교적 강한 열측 음극 방전이 1[ms] 이상에 걸쳐 계속하고 있으나, 본 발명에 의한 PDP(50)에 의하면, 도12에 나타낸 바와 같이 열측 음극 방전이 0.04[ms] 이내로 종식한다. 즉, 종래의 PDP에 비해 열측 음극 방전에 있어서의 방전 지연 시간을 대폭적으로 단축할 수 있다.
따라서, 도8에 나타낸 바와 같은 상승 구간에서의 전위 추이가 완만한 파형을 갖는 리셋 펄스 RPY1을 PDP(50)의 행전극 Y에 인가함으로써 열측 음극 방전을 야기시키면, 리셋 펄스 RPY1의 전위가 피크 전위에 이르기 전에 그 방전이 종식한다. 따라서, 행전극 및 열전극 간에 인가되는 전압이 낮은 단계에서, 열측 음극 방전이 종식하게 되므로, 도12에 나타낸 바와 같이, 그 방전 강도도 도9의 경우보다도 대폭적으로 저하한다.
즉, 상승시의 전위 추이가 완만한 파형을 갖는, 예를 들면 도8도에 나타낸 바와 같은 리셋 펄스 RPY1을 산화 마그네슘층(13)뿐만 아니라 형광체층(17)에도 CL발광 MgO 결정체가 포함되어 있는 PDP(50)에 인가함으로써, 더욱 방전 강도를 약하게 한 열측 음극 방전을 야기시키도록 한 것이다. 따라서, 이와 같이 방전 강도가 매우 약한 열측 음극 방전을 리셋 방전으로서 야기시킬 수 있기 때문에, 화상의 콘트라스트, 특히 어두운 화상을 표시할 때의 암 콘트라스트를 높이는 것이 가능하게 된다.
또한, 리셋 펄스 RPY1에 있어서의 상승시의 파형으로서는, 도8에 나타낸 바와 같이 일정 경향의 것에 한정되는 것은 아니고, 예를 들면 도13에 나타낸 바와 같은, 시간 경과에 따라 서서히 변화하는 것이라도 좋다.
또한, 도8 또는 도10에 나타낸 리셋 행정 R에서는, 모든 화소 셀에 대해 일제히 리셋 방전을 야기시키도록 하고 있으나, 각각이 복수 화소 셀로 이루어지는 화소 셀프 블록마다 리셋 방전을 시간적으로 분산시켜 실시하도록 해도 좋다.
또한, 도5에 나타내는 실시예에 있어서는, PDP(50)의 배면 기판(14) 측에 제공된 형광체층(17) 내에 MgO결정체를 포함시키도록 하고 있으나, 도14에 나타낸 바와 같이, 형광체 입자로 이루어지는 형광체 입자층(17a)과, 2차 전자 방출재로 이루어지는 2차 전저 방출층(18)을 적층한 것으로 형광체층(17)을 형성하도록 해도 좋다. 이때, 2차 전자 방출층(18)으로서는, 형광체 입자층(17a)의 표면상에, 2차 전자 방출재로 이루어지는 결정(예를 들면, CL 발광 MgO결정체를 포함한 MgO결정)을 전면에 깔아 형성해도 좋고, 또는 2차 전자 방출재를 박막 성막하여 형성시켜도 좋다.
[실시예 2]
도15는, 본 발명의 제2 실시예에 의한 구동 방법에 따라 플라즈마 디스플레이 패널을 구동하는 플라즈마 디스플레이 장치의 개략 구성을 나타내는 도면이다.
도15에 나타낸 플라즈마 디스플레이 장치의 PDP(50)는, 도1에 나타낸 플라즈마 디스플레이 장치의 PDP(50)와 동일하며, 즉 도2∼도5, 도14에 나타낸 바와 같은 구조를 갖는 것이다. 또한, 도15에 나타낸 플라즈마 디스플레이 장치의 X전극 드라이버(51), Y전극 드라이버(53), 어드레스 드라이버(55) 각각도, 도1에 나타낸 것과 동일한 동작을 행하는 것이다. 단, 도15에 나타낸 플라즈마 디스플레이 장치에서는, 구동제어회로(560)에 의해 실시되는 PDP(50)의 구동 방법이 도1에 나타낸 것과는 다르다.
즉, 도15에 나타낸 구동 제어 회로(560)는, 각 화소마다의 8비트의 화소 데이터에 대해 전술한 바와 같은 오차 확산 처리 및 디더 처리를 실시하여 얻어진 4비트의 다계조화 화소 데이터 PDS를, 도16에 나타낸 바와 같은 데이터 변환 테이블에 따라 14비트의 화소 구동 데이터 GD로 변환한다. 구동 제어 회로(560)는, 이러한 화소 구동 데이터 GD에 있어서의 제1∼제14 비트를 각각 서브필드 SF1∼SF14 각 각에 대응시켜, 그 서브필드 SF에 대응한 비트 자리수를 화소 구동 데이터 비트로서 1표시 라인분(m개)씩 어드레스 드라이버(55)에 공급한다.
또한, 구동 제어 회로(560)는, 상기 구조를 갖는 PDP(50)을 도17에 나타낸 바와 같은 발광 구동 시퀀스에 따라서 구동시킬 각종 제어 신호를, X전극 드라이버(51), Y전극 드라이버(53) 및 어드레스 드라이버(55)의 각각에 공급한다. 즉, 구동 제어 회로(560)는, 1필드(1프레임) 표시기간 중 선두의 서브필드 SF1에서는, 제1리셋 행정 R1, 제1선택 기입 어드레스 행정 W1W 및 미소발광 행정 LL 각각에 따른 구동을 순차적으로 실시하도록 하는 각종 제어 신호를 패널 드라이버에 공급한다. 이러한 서브필드 SF1에 후속하는 SF2에서는, 제2리셋 행정 R2, 제2선택 기입 어드레스 행정 W2W 및 서스테인 행정 I 각각에 따른 구동을 순차적으로 실시시킬 각종 제어 신호를 패널 드라이버에 공급한다. 또, 서브필드 SF3∼SF14 각각에서는, 선택 소거 어드레스 행정 WD 및 서스테인 행정 I 각각에 따른 구동을 순차적으로 실시하도록 하는 각종 제어 신호를 패널 드라이버에 공급한다. 또한, 1필드 표시기간 중 최후미의 서브필드 SF14에 한해, 서스테인 행정 I의 실행 후, 구동 제어 회로(560)는, 소거 행정 E에 따른 구동을 실시시킬 각종 제어 신호를 패널 드라이버에 공급한다.
패널 드라이버, 즉, X전극 드라이버(51), Y전극 드라이버(53) 및 어드레스 드라이버(55)는 구동제어회로(56)로부터 공급된 각종 제어 신호에 따라, 도18에 나타낸 바와 같이 각종 구동 펄스를 생성하여 PDP(50)의 열전극 D, 행전극 X 및 Y에 공급한다.
도18에 있어서는, 도17에 나타낸 서브필드 SF1∼SF14 중 SF1~SF3 및 최후미의 서브필드 SF14에서의 동작만을 발췌하여 나타내는 것이다.
우선, 서브필드 SF1의 제1리셋 행정 R1의 전반부에서는, Y전극 드라이버(53)가, 서스테인 펄스에 비해 시간 경과에 따른 전연부에서의 전위 추이가 완만한 파형을 갖는 정극성의 리셋 펄스 RP1Y1을 모든 행전극 Y1∼Yn에 인가한다. 또한, 도18에 나타낸 바와 같이, 리셋 펄스 RP1Y1에서의 피크 전위는, 서스테인 펄스의 피크 전위보다도 높다. 이때, 어드레스 드라이버(55)는, 열전극 D1∼Dm을 접지 전위(0 V)의 상태로 설정한다. 상기 리셋 펄스 RP1Y1의 인가에 따라, 모든 방전 셀 PC 각각 내의 행전극 Y 및 열전극 D 사이에 있어서 제1리셋 방전이 야기된다. 즉, 제1리셋 행정 R1의 전반부에서는, 행전극 Y가 양극측, 열전극 D가 음극측으로 되도록 두 전극 간에 전압을 인가함으로써, 행전극 Y로부터 열전극 D를 향해 전류가 흐르는 방전(이하, “열측 음극 방전”이라고 한다)을 상기 제1리셋 방전으로서 야기시킨다. 이러한 제1리셋 방전에 따라, 모든 방전 셀 PC 내의 행전극 Y 근방에는 부극성의 벽전하, 열전극 D 근방에는 정극성의 벽전하가 형성된다.
또한, 제1리셋 행정 R1의 전반부에서는, X전극 드라이버(51)가, 이러한 리셋 펄스 RP1Y1과 동일 극성이고, 또한, 이 리셋 펄스 RP1Y1의 인가에 따른 행전극 X 및 Y 사이에서의 면방전을 방지할 수 있는 피크 전위를 갖는 리셋 펄스 RPX를 모든 행 전극 X1∼Xn 각각에 인가한다.
그리고, 서브필드 SF1의 제1리셋 행정 R1의 후반부에서는, Y전극 드라이버(53)가, 도18에 나타낸 바와 같이 시간 경과에 따라 완만하게 전위가 하강하여 부극성의 피크 전위에 달하는 펄스 파형을 갖는 리셋 펄스 RP1Y2를 발생하고, 이를 모든 행전극 Y1~Yn에 인가한다. 이때, 이러한 리셋 펄스 RP1Y2의 인가에 따라, 모든 방전 셀 PC 내의 행전극 X 및 Y 사이에 있어서 제2리셋 방전이 야기된다. 또한, 리셋 펄스 RP1Y2의 피크 전위는, 상기 제1리셋 방전에 따라 행전극 X 및 Y 각각의 근방에 형성된 벽전하를 고려하여, 행전극 X 및 Y 사이에 있어서 확실히 상기 제2리셋 방전을 야기시킬 수 있는 최저의 전위이다. 또한, 리셋 펄스 RP1Y2의 피크 전위는 후술하는 부극성의 기입 주사 펄스 SPW의 피크 전위보다도 높은 전위, 즉, 0 V에 가까운 전위로 설정되어 있다. 즉, 리셋 펄스 RP1Y2의 피크 전위를 기입 주사 펄스 SPW의 피크 전위보다도 낮게 하면, 행전극 Y 및 열전극 D 간에 강한 방전이 야기되고, 열전극 D 근방에 형성되어 있는 벽전하가 대폭 소거되어 버리고, 후술하는 제1선택 기입 어드레스 행정 W1W에서의 어드레스 방전이 불안정하게 되기 때문이다. 제1리셋 행정 R1의 후반부에 있어서 야기된 제2리셋 방전에 의해, 각 방전 셀 PC 내의 행전극 X 및 Y 각각의 근방에 형성되어 있는 벽전하가 소거되고, 모든 방전 셀 PC가 OFF 모드로 초기화된다. 또한, 상기 리셋 펄스 RP1Y2의 인가에 따라 모든 방전 셀 PC 내의 행전극 Y 및 열전극 D 사이에 있어서도 미약한 방전이 일어나고, 이러한 방전에 의해 열전극 D 근방에 형성되어 있는 정극성의 벽전하의 일부가 소거되고, 제1 선택 기입 어드레스 행정 W1W에 있어서 올바르게 선택 기입 어드레스 방전을 야기시킬 수 있는 양으로 조정된다.
다음에, 서브필드 SF1의 제1선택 기입 어드레스 행정 W1W에서는, Y전극 드라이버(53)가, 도18에 나타낸 바와 같은 부극성의 소정의 피크 전위를 갖는 베이스 펄스 BP-를 행전극 Y1~Yn에 동시에 인가하면서, 부극성의 피크 전위를 갖는 기입 주사 펄스 SPW 행전극 Y1∼Yn 각각에 순차적으로 택일적으로 인가한다. 이때, X전극 드라이버(51)는, 0 V의 전압을 행전극 X1∼Xn 각각에 인가한다. 또한, 제1선택 기입 어드레스 행정 W1W에서는, 어드레스 드라이버(55)가, 우선, 서브필드 SF1에 대응한 화소 구동 데이터 비트의 논리 레벨에 따른 화소 데이터 펄스 DP를 생성한다. 예를 들면, 어드레스 드라이버(55)는, 방전 셀 PC를 ON 모드로 설정시킬 논리 레벨 1의 화소 구동 데이터 비트가 공급된 경우에는 정극성의 피크 전위를 갖는 화소 데이터 펄스 DP를 생성한다. 한편, 방전 셀 PC를 OFF 모드로 설정시킬 논리 레벨 0의 화소 구동 데이터 비트에 따라, 저전압(0 V)의 화소 데이터 펄스 DP를 생성한다. 그리고, 어드레스 드라이버(55)는, 이러한 화소 데이터 펄스 DP를 1표시 라인분(m개)씩, 각 기입 주사 펄스 SPW의 인가 타이밍에 동기하여 열전극 D1∼Dm에 인가한다. 이때, 상기 기입 주사 펄스 SPW와 동시에, ON 모드로 설정시킬 고전압의 화소 데이터 펄스 DP가 인가된 방전 셀 PC 내의 열전극 D 및 행전극 Y 사이에는 선택 기입 어드레스 방전이 야기된다. 또한, 이러한 선택 기입 어드레스 방전 직 후, 이 방전 셀 PC 내의 행전극 X 및 Y 간에도 미약한 방전이 야기된다. 즉, 기입 주사 펄스 SPW가 인가된 후, 행전극 X 및 Y 사이에는 베이스 펄스 BP-에 따른 전압이 인가되나, 이 전압은 각 방전 셀 PC의 방전 개시 전압보다도 낮은 전압으로 설정되어 있기 때문에, 이러한 전압의 인가만으로는 방전 셀 PC 내에 방전이 야기되지 않는다. 그러나, 상기 선택 기입 어드레스 방전이 야기되면, 이 선택 기입 어드레스 방전에 유발되어, 베이스 펄스 BP-에 의한 전압의 인가만으로 행전극 X 및 Y 사이에 방전이 야기되는 것이다. 이러한 방전 및 상기 선택 기입 어드레스 방전에 의해, 이 방전 셀 PC는, 그 행전극 Y근방에 정극성의 벽전하, 행전극 X 근방에 부극성의 벽전하, 열전극 D근방에 부극성의 벽전하가 각각 형성된 상태, 즉 ON 모드로 설정된다. 한편, 상기 기입 주사 펄스 SPW와 동시에, OFF 모드로 설정시키도록 하는 저전압(0 V)의 화소 데이터 펄스 DP가 인가된 방전 셀 PC 내의 열전극 D 및 행전극 Y간에는 상술한 바와 같은 선택 기입 어드레스 방전은 야기되지 않으며, 이 때문에 행전극 X 및 Y 간에도 방전이 일어나지 않는다. 따라서, 이 방전 셀 PC는, 그 직전까지의 상태, 즉, 리셋 행정 R에 있어서 초기화된 OFF 모드의 상태를 유지한다.
다음에, 서브필드 SF1의 미소발광행정 LL에서는, Y전극 드라이버(53)가, 도 18에 나타낸 바와 같이 정극성의 소정의 피크 전위를 갖는 미소발광 펄스 LP를 행전극 Y1∼Yn 각각에 인가한다. 이러한 미소발광 펄스 LP의 인가에 따라, ON 모드로 설정되어 있는 방전 셀 PC 내의 열전극 D 및 행전극 Y 사이에 있어서 방전(이하, "미소 발광 방전"이라 한다)이 야기된다. 즉, 미소발광행정 LL에서는, 방전 셀 PC 내의 행전극 Y 및 열전극 사이에는 방전이 야기되지만, 행전극 X 및 Y 사이에는 방전을 야기시키지 않는 전위를 행전극 Y에 인가함으로써 ON 모드로 설정되어 있는 방전 셀 PC 내의 열전극 D 및 행전극 Y 간에서만 미소 발광 방전을 야기시키는 것이다. 이때, 미소 발광 펄스 LP의 피크 전위는, 후술하는 서브필드 SF2 이후의 서스테인 행정 I에서 인가하는 서스테인 펄스 IP의 피크 전위보다도 낮은 전위이고, 예컨대, 후술하는 선택 소거 어드레스 행정 WD에 있어서 행전극 Y에 인가되는 전위와 동일하다. 또한, 도18에 나타낸 바와 같이, 미소 발광 펄스 LP에 있어서의 전위의 상승 구간에서의 시간 경과에 따른 변화율은, 리셋 펄스(RP1Y1, RP2Y1)에 있어서의 상승 구간에서의 변화율보다 높다. 즉, 미소발광 펄스 LP의 전연부에 있어서의 전위 추이를 리셋 펄스의 전연부에 있어서의 전위 추이보다도 급준하게 함으로써 제1 리셋 행정 R1에서 야기되는 제1 리셋 방전보다도 강한 방전을 야기시키는 것이다. 여기에서, 이러한 방전은, 전술한 바와 같이, 열측 음극 방전이고 또한, 서스테인 펄스 IP보다도 그 피크 전위가 낮은 미소 발광 펄스 LP에 의해 야기된 방전이기 때문에, 행전극 X 및 Y 사이에 야기되는 서스테인 방전(후술함)보다도 그 방전에 따른 발광 휘도가 낮다. 즉, 미소 발광 행정 LL에서는, 제1 리셋 방전보다도 높 은 휘도 레벨의 발광을 수반하는 방전이지만, 서스테인 방전보다도 그 방전에 다른 휘도 레벨이 낮은 방전, 즉 표시용으로 이용할 수 있는 정도의 미소한 발광을 수반하는 방전을 미소발광방전으로서 야기시키는 것이다. 이때, 미소발광 행정 LL의 직전에 있어서 실시되는 제1선택 기입 어드레스 행정 W1W에서는, 방전 셀 PC 내의 열전극 D 및 행진극 Y 간에, 선택 기입 어드레스 방전이 야기된다. 따라서, 서브필드 SF1에서는, 이러한 선택 기입 어드레스 방전에 수반하는 발광과 상기 미소 발광 방전에 수반하는 발광에 의해, 휘도 레벨 0보다 1 단계만큼 고휘도인 계조에 대응한 휘도가 표현되는 것이다.
또한, 상기 미소 발광 방전 후, 행전극 Y 근방에는 부극성의 벽전하, 열전극 D근방에는 정극성의 벽전하가 각각 형성된다.
다음에, 서브필드 SF2의 제2리셋 행정 R2의 전반부에서는, Y전극 드라이버(53)가, 후술하는 서스테인 펄스에 비해 시간 경과에 따른 전연부에서의 전위 추이가 완만한 파형을 갖는 정극성의 리셋 펄스 RP2Y1을 모든 행전극 Y1∼Yn에 인가한다. 또한, 도18에 나타낸 바와 같이, 리셋 펄스 RP2Y1의 피크 전위는, 리셋 펄스 RP1Y1의 피크 전위보다 높다. 이때, 어드레스 드라이버(55)는, 열전극 D1∼Dm을 접지 전위(0 V)의 상태로 설정하고, X전극 드라이버(51)는, 상기 리셋 펄스 RP2Y1의 인가에 따라 행전극 X 및 Y 사이에서의 면방전을 방지할 수 있는 피크 전위를 갖는 정극성의 리셋 펄스 RP2X를 모든 행전극 X1∼Xn 각각에 인가한다. 또한, 상기 행전극 X 및 Y 사이에 면방전이 발생하지 않는 것이면, X전극 드라이버(51)는, 상기 리셋 펄스 RP2X를 인가하는 대신에, 모든 행전극 X1∼Xn을 접지 전위(0 V)로 설정해도 좋다. 상기 리셋 펄스 RP2Y1의 인가에 따라, 방전 셀 PC 각각 내에서의 상기 미소발광행정 LL에서 열측 음극 방전이 야기되지 않은 방전 셀 PC 내의 행전극 Y 및 열전극 D간에 있어서, 이러한 미소발광 행정 LL에서의 열 측 음극 방전보다 약한 제1 리셋 방전이 야기된다. 즉, 제2리셋 행정 R2의 전반부에서는, 행전극 Y가 양극측, 열전극 D가 음극측으로 되도록 두 전극 간에 전압을 인가함으로써 행전극 Y로부터 열전극 D를 향해 전류가 흐르는 열측음극 방전을 상기 제1 리셋 방전으로서 야기시킨다. 한편 상기 미소 발광 행정 LL에 있어서 이미 미소 발광 방전이 야기된 방전 셀 PC 내에서는, 상기 리셋 펄스 RP2Y1의 인가가 실시되어도 방전은 야기되지 않는다.·따라서, 제2 리셋 행정 R2의 전반부의 종료 직 후, 모든 방전 셀 PC 내의 행전극 Y 근방에는 부극성의 벽전하, 열전극 D 근방에는 정극성의 벽전하가 형성된 상태로 된다.
그리고, 서브필드 SF2의 제2리셋 행정 R2의 후반부에서는, Y전극 드라이버(53)가, 도18에 나타낸 바와 같이 시간 경과에 따라 완만하게 전위가 하강해 부극성의 피크 전위에 달하는 펄스 파형을 갖는 리셋 펄스 RP2Y2를 행전극 Y1∼Yn에 인가한다. 또한, 제2리셋 행정 R2의 후반부에서는, X전극 드라이버(51)가, 상기 리셋 펄스 RP2Y2가 행전극 Y에 인가되고 있는 동안에 걸쳐, 정극성의 피크 전위로서 제1 베이스 전위 VB1을 갖는 제1 베이스 펄스 BP1+를 행전극 X1∼Xn 각각에 인가한다. 즉, X전극 드라이버(51)는, 펄스의 최고 전위가 도18에 나타낸 바와 같이 제1 베이스 전위 VB1로 되는 제1 베이스 펄스 BP1+을 전 행전극 X에 인가하는 것이다. 이들 부극성의 리셋 펄스 RP2Y2 및 정극성의 제1 베이스 펄스 BP1+의 인가에 따라, 모든 방전 셀 PC 내의 행전극 X 및 Y 사이에 있어서 제2리셋 방전이 야기된다. 이러한 제2 리셋 방전에 의해, 전 방전 셀 PC 내의 행전극 X 및 Y 각각의 근방에 형성되어 있던 벽전하의 태반이 소거된다. 이에 의해 전 방전 셀 PC는, 행전극 X 근방에는 미량의 부극성의 벽전하, 행전극 Y근방에는 미량의 정극성의 벽전하가 각각 잔류한 상태, 즉, OFF 모드로 초기화된다. 또한, 상기 리셋 펄스 RP2Y2의 인가에 따라, 전 방전 셀 PC 내의 행전극 Y 및 열전극 D 간에 있어서도 미약한 방전이 야기되고, 열전극 D 근방에 형성되어 있던 정극성의 벽전하의 일부가 소거된다. 이에 의해, 전 방전 셀 PC의 열전극 D 근방에 잔류하는 벽전하량이, 제2선택 기입 어드레스 행정 W2W에 있어서 올바르게 선택 기입 어드레스 방전을 야기시킬 수 있는 양으로 조정된다.
또한, 리셋 펄스 RP2Y2 및 제1 베이스 펄스 BP1+에 의해 행전극 X 및 Y 간에 인가되는 전압은, 상기 제1리셋 방전에 따라 행전극 X 및 Y 각각의 근방에 형성된 벽전하를 고려하여, 행전극 X 및 Y 간에 확실히 상기 제2리셋 방전을 야기시킬 수 있는 전압이다. 또한, 리셋 펄스 RP2Y2에서의 부의 피크 전위는, 후술하는 부극성의 기입 주사 펄스 SPW의 피크 전위보다도 높은 전위, 즉 0 V에 가까운 전위로 설정되어 있다. 즉, 리셋 펄스 RP2Y2의 피크 전위를 기입 주사 펄스 SPW의 피크 전위보다도 낮게 하면, 행전극 Y 및 열전극 D 사이에 있어서 강한 방전이 야기되고, 열전극 D 근방에 형성되어 있던 벽전하가 대폭적으로 소거되어, 제2 선택 기입 어드레스 행정 W2W에서의 어드레스 방전이 불안정하게 되기 때문이다. 또한, 제1 베이스 펄스 BP1+의 피크 전위(VB1)는, 후술하는 제2 베이스 펄스 BP2+의 피크 전위(VB2)보다도 고전위이다.
다음에, 서브필드 SF2의 제2선택 기입 어드레스 행정 W2W에서는, Y전극 드라이버(53)가, 도18에 나타낸 바와 같은 부극성의 소정의 피크 전위를 갖는 베이스 펄스 BP-를 행전극 Y1∼Yn에 동시에 인가하면서, 부극성의 피크 전위를 갖는 기입 주사 펄스 SPW를 행전극 Y1∼Yn 각각에 순차 택일적으로 인가한다. 이때, X전극 드라이버(51)는, 정극성의 피크 전위로서 제2 베이스 전위 VB2를 갖는 제2 베이스 펄스 BP2+를 행전극 X1~Xn에 계속 인가한다. 즉, X전극 드라이버(51)는, 펄스의 최고 전위가 도18에 나타낸 바와 같이 제2 베이스 전위 VB2로 되는 제2 베이스 펄스 BP2+ 를 전 행전극 X에 인가하는 것이다. 제2 베이스 펄스 BP2+의 피크 전위(VB2)는 상기 제1 베이스 펄스 BP1+의 피크 전위(VB1)보다도 저 전위이다.또한, 제2 베이스 펄스 BP2+ 및 베이스 펄스 BP-에 의해 행전극 X 및 Y 간에 인가되는 전압은, 방전 셀 PC의 방전 개시 전압보다도 낮다. 또한, 제2선택 기입 어드레스 행정 W2W에서는, 어드레스 드라이버(55)가, 우선, 서브필드 SF2에 대응한 화소 구동 데이터 비트의 논리 레벨에 따른 피크 전위를 갖는 화소 데이터 펄스 DP를 생성한다. 예를 들면, 어드레스 드라이버(55)는, 방전 셀 PC를 ON 모드로 설정시킬 논리 레벨 1의 화소 구동 데이터 비트가 공급된 경우에는 정극성의 피크 전위를 갖는 화소 데이터 펄스 DP를 생성한다. 한편, 방전 셀 PC를 OFF 모드로 설정시킬 논리 레벨 0의 화소 구동 데이터 비트에 따라, 저전압(0 V)의 화소 데이터 펄스 DP를 생성한다. 그리고, 어드레스 드라이버(55)는, 이러한 화소 데이터 펄스 DP를 1 표시 라인분(m개)씩, 각 기입 주사 펄스 SPW의 인가타이밍에 동기하여 열전극 D1∼Dm에 인가한다. 이때, 상기 기입 주사 펄스 SPW와 동시에, ON 모드로 설정시킬 고전압의 화소 데이터 펄스 DP가 인가된 방전 셀 PC 내의 열전극 D 및 행전극 Y 사이에는 선택 기입 어드레스 방전이 야기된다. 또한, 이러한 선택 기입 어드레스 방전 직 후, 이 방전 셀 PC 내의 행전극 X 및 Y 간에도 미약한 방전이 야기된다. 즉, 기입 주사 펄스 SPW가 인가된 후, 행전극 X 및 Y 사이에는, 상기 베이스 펄스 BP- 및 제2 베이스 펄스 BP2+에 따른 전압이 인가되지만, 이 전압은 각 방전 셀 PC의 방전 개시 전압보다도 낮은 전압으로 설정되어 있기 때문에, 이러한 전압의 인가만으로는 방전 셀 PC 내에서 방전이 야기되지 않는다, 그런데, 상기 선택 기입 어드레스 방전이 야기되면, 이 선택 기입 어드레스 방전에 유발되어, 베이스 펄스 BP- 및 제2 베이스 펄스 BP2+에 의한 전압 인가만으로, 행전극 X 및 Y 사이에 방전이 야기되는 것이다. 이러한 방전 및 상기 선택 기입 어드레스 방전에 의해, 방전 셀 PC는, 그 행전극 Y 근방에 정극성의 벽전하, 행전극 X 근방에 부극성의 벽전하, 열전극 D 근방에 부극성의 벽전하가 각각 형성된 상태, 즉, ON 모드로 설정된다. 한편, 상기 기입 주사 펄스 SPW와 동시에, OFF 모드로 설정시키도록 하는 저전압(0 V)의 화소 데이터 펄스 DP가 인가된 방전 셀 PC 내의 열전극 D 및 행전극 Y 간에는 상술한 바와 같이 선택 기입 어드레스 방전은 야기되지 않고, 그 때문에 행전극 X 및 Y 간에서의 방전도 일어나지 않는다. 따라서, 이 방전 셀 PC는, 그 직전까지의 상태, 즉 제2 리셋 행정 R2에 있어서 초기화된 OFF 모드의 상태를 유지한다.
다음에, 서브필드 SF2의 서스테인 행정 I에서는, Y전극 드라이버(53)가, 정극성의피크 전위를 갖는 서스테인 펄스 IP를 1펄스분만큼 발생하고 이를 행전극 Y1~Yn 각각에 동시에 인가한다. 이때, X전극 드라이버(51)는, 행전극 X1∼Xn을 접지 전위(0 V)의 상태로 설정하고, 어드레스 드라이버(55)는, 열전극 D1∼Dm을 접지 전위(0 V)의 상태로 설정한다. 상기 서스테인 펄스 IP의 인가에 따라, ON 모드로 설정되어 있는 방전 셀 PC 내의 행전극 X 및 Y 사이에 있어서 서스테인 방전이 야기 된다. 이러한 서스테인 방전에 수반하여 형광체층(17)으로부터 조사되는 빛이 전면 투명 기판(10)을 통해 외부에 조사됨으로써, 이 서브필드 SF1의 휘도 웨이트에 대응한 1회분의 표시 발광이 행해진다. 또, 이러한 서스테인 펄스 IP의 인가에 따라, ON 모드로 설정되어 있는 방전 셀 PC 내의 행전극 Y 및 열전극 D 사이에 있어서도 방전이 야기된다. 이러한 방전 및 서스테인 방전에 의해, 방전 셀 PC 내의 행전극 Y 근방에는 부극성의 벽전하, 행전극 X 및 열전극 D 각각의 근방에는 각각 정극성의 벽전하가 형성된다.
다음에, 서브필드 SF3∼SF14 각각의 선택 소거 어드레스 행정 Wo에서는, Y전극 드라이버(53)가, 정극성의 소정의 피크 전위를 갖는 베이스 펄스BP+를 행전극 Y1~Yn 각각에 인가하면서, 도18에 나타낸 바와 같은 부극성의 피크 전위를 갖는 소거 주사 펄스 SPD를 행전극 Y1∼Yn 각각에 순차 택일적으로 인가한다. 또한, 베이스 펄스 BP+의 피크 전위는, 이 선택 소거 어드레스 행정 Wo의 실행 기간 중에 걸쳐, 행전극 X 및 Y 간에서의 오 방전을 방지할 수 있는 전위로 설정되어 있다. 또, 선택 소거 어드레스 행정 Wo의 실행 기간 중에 걸쳐, X전극 드라이버(51)는, 행전극 X1∼Xn 각각을 접지 전위(0 V)로 설정한다. 또, 이 선택 소거 어드레스 행정 WD에 있어서, 어드레스 드라이버(55)는, 우선, 그 서브필드 SF에 대응한 화소 구동 데이터 비트를 그 논리 레벨에 대응한 피크 전위를 갖는 화소 데이터 펄스 DP로 변환한다. 예를 들면, 어드레스 드라이버(55)는, 방전 셀 PC를 ON 모드로부터 OFF 모드로 천이시켜야 할 논리 레벨 1의 화소 구동 데이터 비트가 공급된 경우에는 이를 정극성의 피크 전위를 갖는 화소 데이터 펄스 DP로 변환한다. 한편, 방전 셀 PC의 현 상태를 유지시킬 논리 레벨 0의 화소 구동 데이터 비트가 공급된 경우에는 이를 저전압(0 V)의 화소 데이터 펄스 DP로 변환한다. 그리고, 어드레스 드라이버(55)는, 이러한 화소 데이터 펄스 DP를 1 표시라인분(m개)씩, 각 소거 주사 펄스 SPD의 인가 타이밍에 동기하여 열전극 D1∼Dm에 인가한다. 이때, 상기 소거 주사 펄스 SPD와 동시에, 고전압의 화소 데이터 펄스 DP가 인가된 방전 셀 PC 내의 열전극 D 및 행전극 Y 사이에 선택 소거 어드레스 방전이 야기된다. 이러한 선택 소거 어드레스 방전에 의해, 이 방전 셀 PC는, 그 행전극 Y 및 X 각각의 근방에 정극성의 벽전하, 열전극 D 근방에 부극성의 벽전하가 각각 형성된 상태, OFF 모드로 설정된다. 한편, 상기 소거 주사 펄스 SPD와 동시에, 저전압(0 V)의 화소 데이터 펄스 DP가 인가된 방전 셀 PC 내의 열전극 D 및 행전극 Y 간에는 상술한 바와 같은 선택 소거 어드레스 방전은 야기되지 않는다. 따라서, 이 방전 셀 PC는, 그 직전까지의 상태(ON 모드, OFF 모드)를 유지한다.
또한, 서브필드 SF3∼SF14 각각의 서스테인 행정 I에서는, X전극 드라이버(51) 및 Y전극 드라이버(53)가, 도18에 나타낸 바와 같이, 행전극 Y 및 X 교대로, 그 서브필드의 휘도 웨이트에 대응한 횟수분만큼 반복하고, 정극성의 피크 전위를 갖는 서스테인 펄스 IP를 행전극 Y1∼Yn 및 X1∼Xn에 인가한다. 이러한 서스테인 펄스 IP가 인가될 때마다, ON 모드로 설정되어 있는 방전 셀 PC 내의 행전극 X 및 Y 간에 서스테인 방전이 야기된다. 이러한 서스테인 방전에 따라 형광체층(17)으로부터 조사되는 빛이 전면 투명 기판(10)을 통해 외부에 조사됨으로써, 그 서브필드 SF의 휘도 웨이트에 대응한 횟수분의 표시 발광이 실시된다.
그리고, 최종의 서브필드 SF14의 서스테인 행정 I의 종료 후, Y전극 드라이버(53)는, 부극성의 피크 전위를 갖는 소거 펄스 EP를 모든 행전극 Y1∼Yn에 인가한다. 이러한 소거 펄스 EP의 인가에 따라, ON 모드 상태에 있는 방전 셀 PC에만 소거 방전이 야기된다. 이러한 소거 방전에 의해, ON 모드 상태에 있던 방전 셀 PC는 OFF 모드의 상태로 천이한다.
이상과 같은 구동을, 도16에 나타낸 바와 같은 16개 화소 구동 데이터 GD에 기초하여 실행한다.
우선, 흑표시(휘도 레벨 0)를 표현하는 1계조보다도 1단계만큼 고휘도를 나타내는 제2 계조에서는, 도16에 나타낸 바와 같이, 서브필드 SF1∼SF14 중의 SF1에서만 방전 셀 PC를 ON 모드로 설정시키기 위한 선택 기입 어드레스 방전을 야기시키고, 이 ON 모드로 설정된 방전 셀 PC를 미소 발광 방전시킨다(□로 표시). 이때, 이들 선택 기입 어드레스 방전 및 미소발광 방전에 따른 발광 시의 휘도 레벨은, 1회분의 서스테인 방전에 따른 발광 시의 휘도 레벨보다도 낮다. 따라서, 서스테인 방전에 의해 관찰되는 휘도 레벨을 “1”로 한 경우, 제2계조에서는, 휘도 레벨 “1”보다도 낮은 휘도 레벨 “α”에 대응한 휘도가 표현된다.
다음에, 이러한 제2계조보다도 1단계만큼 고휘도를 나타내는 제3계조에서는, 서브필드 SF1~SF14 중의 SF2에서만 방전셀 PC를 ON 모드로 설정시키기 위한 선택 기입 어드레스 방전을 일으키고(이중 동그라미로 표시), 다음의 서브필드 SF3에서 방전 셀 PC를 OFF 모드로 천이시키기 위한 선택 소거 어드레스 방전을 야기시킨다(검은 동그라미로 표시). 따라서, 제3 계조에서는, 서브필드 SF1∼SF14 중 SF2의 서스테인 행정 I에서만 1회분의 서스테인 방전에 따른 발광이 실시되고, 휘도 레벨 “1”에 대응한 휘도가 표현된다.
다음에, 이러한 제3계조보다도 1단계만큼 고휘도를 나타내는 제4계조에서는, 우선, 서브필드 SF1에 있어서, 방전 셀 PC를 ON 모드로 설정시키기 위한 선택 기입 어드레스 방전이 야기되고, 이 ON 모드로 설정된 방전 셀 PC를 미소발광방전시킨다(□로 표시).
또한, 이러한 제4 계조에서는, 서브필드 SF1∼SF14 중 SF2에서만 방전 셀 PC를 ON 모드로 설정시키기 위한 선택 기입 어드레스 방전을 야기시키고(2중 동그라미로 표시), 다음의 서브필드 SF3에서 방전 셀 PC를 OFF 모드로 천이시키기 위한 선택 소거 어드레스 방전을 야기시킨다(검은 동그라미로 표시). 따라서, 제4 계조에서는, 서브필드 SF1에서 휘도 레벨 “α”의 발광이 실시되고, SF2에서 휘도 레벨 "1"의 발광을 수반하는 서스테인 방전이 1회분만큼 실시되기 때문에, 휘도 레벨 “α”+ “1”에 대응한 휘도가 표현된다.
또한, 제5 계조∼제16 계조 각각에서는, 서브필드 SF1에 있어서 방전 셀 PC를 ON 모드로 설정시키는 선택 기입 어드레스 방전을 일으키고, 이 ON 모드로 설정된 방전 셀 PC를 미소 발광 방전시킨다(□로 표시). 그리고, 그 계조에 대응한 하 나의 서브필드에서만 방전 셀 PC를 OFF 모드로 천이시키기 위한 선택 소거 어드레스 방전을 일으킨다(검은 동그라미로 표시). 따라서, 제5 계조∼제16 계조 각각에서는, 서브필드 SF1에서 상기 미소 발광 방전이 야기되고, SF2에서 1회분의 서스테인 방전이 야기된 후, 그 계조에 대응한 수만큼 연속된 서브필드 각각(백 동그라미로 표시)에서 그 서브필드에 할당되어 있는 횟수분만큼 서스테인 방전이 야기된다. 이에 의해, 제5 계조~제16 계조 각각에서는, 휘도 레벨“α”+“1필드(또는 1프레임)” 표시 기간 내에 있어서 야기된 서스테인 방전의 총수”에 대응한 휘도가 관찰된다. 따라서, 도16∼도18에 나타낸 구동에 의하면, 휘도 레벨“0”∼“255+α”로 되는 휘도 범위를 도16에 나타낸 바와 같이 16단계로 나타내는 것이 가능하게 된다.
이때, 도16∼도18에 나타낸 구동에서는, 가장 휘도 웨이트가 적은 서브필드 SF1에서 표시 화상에 기여하는 방전으로서, 서스테인 방전은 아니고 미소발광 방전을 야기하도록 하고 있다. 이러한 미소 발광 방전은, 열전극 D 및 행전극 Y 간에 야기되는 방전이기 때문에, 행전극 X 및 Y 사이에 야기되는 서스테인 방전에 비해 그 방전에 따른 발광시의 휘도 레벨이 낮다. 따라서, 이러한 미소 발광 방전에 의해 흑표시(휘도 레벨 0)보다도 1단계만큼 고휘도를 나타내는(제2 계조) 경우에는, 서스테인 방전에 의해 이를 나타내는 경우에 비해 휘도 레벨 0과의 휘도차가 작게 된다. 따라서, 저휘도 화상을 표현할 때의 계조 표현 능력이 높아진다. 또한, 제2 계조에 있어서는, 서브필드 SF1에 후속하는 SF2의 제2 리셋 행정 R2에서는 리셋 방전이 야기되지 않기 때문에, 이 리셋 방전에 따른 암 콘트라스트의 저하가 억제된 다. 또한, 도16에 나타낸 구동에서는, 제4 계조 이후의 각 계조에 있어서도 서브필드 SF1에서 휘도 레벨 α의 발광을 수반하는 미소 발광 방전을 일으키도록 하고 있지만, 제3 계조 이후의 계조에서는, 이 미소발광 방전을 야기시키지 않도록 해도 좋다. 즉, 미소발광 방전에 수반하는 발광은 극히 저휘도(휘도 레벨 α)이기 때문에, 그보다도 고휘도의 발광을 수반하는 서스테인 방전과의 병용이 행해지는 제4 계조 이후의 계조에서는, 휘도 레벨α의 휘도 증가분을 시각할 수 없게되는 경우가 있고, 이때, 미소 발광 방전을 야기시키는 의의가 없어지기 때문이다.
여기에서, PDP(50)을 구동함에 있어서, 도17에 나타낸 바와 같은 선택 소거 어드레스법 대신 도19에 나타낸 바와 같은 선택 기입 어드레스법에 기초한 발광 구동 시퀀스를 채용해도 좋다.
이때, 구동 제어 회로(560)는, 도19에 나타낸 바와 같은 1필드(프레임) 표시 기간의 선두의 서브필드 SF1에 있어서, 제1 리셋 행정 R1, 제1 선택 기입 어드레스 행정 W1W 및 미소 발광 행정 LL 각각에 따른 구동을 순차적으로 실시시킬 각종 제어 신호를 패널 드라이버에 공급한다. 또, 구동 제어 회로(560)는, 서브필드 SF2∼SF14 각각에 있어서, 제2선택 기입 어드레스 행정 W2W, 서스테인 행정 I 및 소거 행정 E 각각에 따른 구동을 순차 실시시킬 각종 제어 신호를 패널 드라이버에 공급한다. 또한, 구동제어회로(560)는, 서브필드 SF2에 있어서, 제2선택 기입 어드레스 행정 W2W에 앞서, 제2 리셋 행정 R2에 따른 구동을 순차적으로 실시시킬 각종 제어 신호를 패널 드라이버에 공급한다.
패널 드라이버, 즉, X전극 드라이버(51), Y전극 드라이버(53) 및 어드레스 드라이버(55)는, 구동 제어 회로(560)로부터 공급된 각종 제어 신호에 따라, 도20에 나타낸 바와 같이 각종 구동 펄스를 생성하여 PDP(50)의 열전극 D, 행전극 X 및 Y에 공급한다.
또한, 도20에 있어서는, 도19에 나타낸 서브필드 SF1∼SF14 중, 선두의 서브필드 SF1과, 그에 이은 서브필드 SF2 및 최후미의 서브필드 SF14에서의 동작만을 발췌하여 나타낸 것이다. 또한, 도20에 있어서, 서브필드 SF1의 제1리셋 행정 R1과 제1선택 기입 어드레스 행정 W1W 및 미소 발광 행정 LL 각각에서의 동작, 및 SF2의 제2리셋 행정 R2, 제2선택 기입 어드레스 행정 W2W 및 서스테인 행정 I에서의 동작은 도18에 나타낸 것과 동일하기 때문에 설명은 생략한다.
서브필드 SF2∼SF14 각각의 소거 행정 E에서는, Y전극 드라이버(53)는, 제1리셋 행정 R1 또는 제2리셋 행정 R2의 후반부에 있어서 인가된 리셋 펄스 RP1Y2 또는 RP2Y2와 동일 파형을 갖는 부극성의 소거 펄스 EP를 행전극 Y1~Yn에 인가한다. 이때, X전극 드라이버(51)는, 제2리셋 행정 R2의 후반부와 동일하게, 정극성의 소정의 피크 전위를 갖는 베이스 펄스 BP+을 모든 행전극 X1∼Xn 각각에 인가한다. 이러한 소거 펄스 EP 및 베이스 펄스 BP+에 따라, 상기와 같이 서스테인 방전이 야기된 화소 셀 PC 내에서 미약한 소거 방전이 야기된다. 이러한 소거 방전에 의해, 화소 셀 PC 내에 형성되어 있던 벽전하의 일부가 소거되고, 이 화소 셀 PC는 OFF 모드 상태로 천이한다. 또한, 소거 펄스 EP의 인가에 따라, 화소 셀 PC 내의 열전극 D 및 행전극 Y 간에도 미약한 방전이 야기된다. 이러한 방전에 의해 열전극 D근방에 형성되어 있는 정극성의 벽전하는, 다음의 제2선택 기입 어드레스 행정 W2W에 있어서 올바르게 선택 기입 어드레스 방전을 야기시킬 수 있는 양으로 조정된다. 또한, 서브필드 SF3∼SF14 각각에서는, 선택 소거 어드레스 행정 WD 대신 제2선택 기입 어드레스 행정 W2W가 실시된다.
도20에 나타낸 서브필드 SF3∼SF14 각각의 서스테인 행정 I에서는, X전극 드라이버(51) 및 Y 전극 드라이버(53)가, 행전극 Y 및 X 교대로, 그 서브필드의 휘도 웨이트에 대응한 횟수분만큼 반복하고, 정극성의 피크 전위 Vsus 및 펄스폭 Wb를 갖는 서스테인 펄스 IP를 행전극 Y1∼Yn 및 X1∼Xn에 인가한다. 이러한 서스테인 펄스 IP가 인가될 때마다, ON 모드로 설정되어 있는 화소 셀 PC 내의 행전극 X 및 Y 사이에 있어서 서스테인 방전이 야기된다. 이러한 서스테인 방전에 수반하여 형광체층(17)으로부터 조사되는 빛이 전면 투명 기판(10)을 통해 외부에 조사됨으로써, 그 서브필드 SF의 휘도 웨이트에 대응한 횟수분의 표시 발광이 실시된다. 또한, 각 서스테인 행정 I 내에 있어서 인가되는 서스테인 펄스 IP의 총수는 홀수이다. 즉, 각 서스테인 행정 I 내에 있어서 선두의 서스테인 펄스 IP 및 최종의 서스테인 펄스 IP는 모두, 행전극 Y에 인가되게 된다. 따라서, 각 서스테인 행정 I의 종료 직 후, 서스테인 방전이 야기된 화소 셀 PC 내의 행전극 Y 근방에는 부극성의 벽전하, 행전극 X 및 열전극 D 각각의 근방에는 각각 정극성의 벽전하가 형성된다. 이에 의해, 각 회소 셀 PC 내의 벽전하의 형성 상태는 제1리셋 행정 R1 또는 제2 리셋 행정 R2에서의 제1 리셋 방전 종료 직후와 동일하게 된다. 따라서, 그 직후에 실시되는 소거 행정 E에 있어서, 제1 리셋 행정 R1 또는 제2리셋 행정 R2의 후반부에 있어서 인가되는 리셋 펄스 RP1Y2 또는 RP2Y2와 동일 파형을 갖는 소거 펄스 EP를 행전극 Y에 인가함으로써, 모든 화소 셀 PC의 상태를 OFF 모드의 상태로 천이시킬 수 있는 것이다.
여기에서, 도19 및 도20에 나타내는 구동에 의해, 흑표시(휘도 레벨 0)를 나타내는 제1 계조보다도 1단계만큼 고휘도인 제2계조를 나타내는 경우에는, 서브필드 SF1∼SF14 중 SF1에서만 선택 기입 어드레스 방전을 야기시킨다. 이에 의해 SF1∼SF14 각각 내의 SF1에서만 표시 화상에 관여하는 방전으로서 미소발광 방전이 야기된다. 또, 이러한 제2계조보다도 1 단계만큼 고휘도인 제3계조를 나타내는 경우에는, 서브필드 SF1~SF14 중의 SF2에서만 선택 기입 어드레스 방전을 야기시킨다. 이에 의해, 서브필드 SF1~SF14 각각 내의 SF2에서만 표시 화상에 관여하는 방전으로서 1회분의 서스테인 방전이 야기된다. 그리고, 제4 계조 이후에서는, 서브필드 SF1 및 SF2 각각에서 선택 기입 어드레스를 야기시키고, 또한, 그 계조에 대응한 수 만큼 연속된 서브필드 각각에서 선택 기입 어드레스를 야기시킨다. 이에 의해, 표시 화상에 관여하는 방전으로서, 우선, 서브필드 SF1에서 미소발광 방전이 야기된 후, 그 계조에 대응한 수만큼 연속된 서브필드 각각에서 서스테인 방전이 야기된다. 이러한 구동에 의하면 도16과 같은 16 계조분의 중간 휘도 표시가 가능하게 된다.
이때, 도19 및 도20에 나타낸 구동에 의하면, 제1리셋 행정 R1 또는 제2 리셋 행정 R2에서 행전극 Y에 인가되는 리셋 펄스 RP1Y2 또는 RP2Y2와, 소거 행정 E에 있어서 행전극 Y에 인가되는 소거 펄스 EP가 동일 파형이기 때문에, 양자는 공통의 회로로 생성하는 것이 가능하다. 또한, 서브필드 SF1∼SF14 각각에서는, 화소 셀 PC의 상태(ON 모드, OFF 모드)를 설정하는 방법으로서, 선택 기입에 어드레스 행정만을 채용한 것으로, 주사 펄스를 생성하는 회로는 1계통만으로 충분하다. 또한, 이러한 선택 기입 어드레스 행정에서는, 열전극측을 양극으로 한 일반적인 열측 양극 방전을 야기시킨다.
따라서, PDP(50)를 구동함에 있어서, 도19 및 도20에 나타낸 것과 같은 선택 기입기입 어드레스 법을 채용한 경우에는, 도17 및 도18에 나타낸 바와 같은 선택 소거 어드레스 법을 채용한 경우에 비해, 각종 구동 펄스를 생성하기 위한 패널 드라이버를 저렴하게 구축하는 것이 가능하게 된다.
또한, 도17 또는 도19에 나타낸 구동에서는, 선두의 서브필드 SF1의 제1 리셋 행정 R1에 있어서, 열전극 D를 음극측, 행전극 Y를 양극측으로 한 전압을 두 전극간에 인가함으로써, 행전극 Y로부터 열전극 D를 향해 전류가 흐르는 열측 음극 방전을 제1 리셋 방전으로서 야기시키도록 하고 있다. 따라서, 이러한 제1 리셋 방전시에는, 방전 가스내의 양이온이 열전극 D를 향할 때, 도5에 나타낸 바와 같은 형광체층(17) 내에 포함되는 2차 전자 방출 재료로서의 MgO결정체에 충돌하여, 이 MgO결정체로부터 2차 전자를 방출시킨다. 특히, PDP(50)에서는, MgO결정체를 도5에 나타낸 바와 같이 방전 공간에 노출시킴으로써, 양이온과의 충돌 확률을 높이고, 2차 전자를 효율적으로 방전공간에 방출시키도록 하고 있다. 즉, 이러한 2차 전자에 의한 프라이밍 작용에 의해 방전 셀 P의 방전 개시 전압이 낮아지기 때문에, 비교적 약한 리셋 방전을 야기시키는 것이 가능하게 된다. 따라서, 리셋 방전의 미약화에 의해 그 방전에 따른 발광 휘도가 저하하기 때문에, 암 콘트라스트를 향상시킨 표시가 가능하게 된다.
또한, 도17 또는 도19에 나타낸 구동에서는, 도3에 나타낸 바와 같은 전면 투명 기판(10) 측에 형성되어 있는 행전극 Y 및 배면 기판(14) 측에 형성되어 있는 열전극 D 사이에 리셋 방전을 일으키고 있다. 따라서, 함께 전면 투명 기판(10) 측에 형성되어 있는 행전극 X 및 Y 간에서 리셋 방전을 야기시키는 경우에 비해, 전면 투명 기판(10) 측에부터 외부에 방출되는 방전이 적어지기 때문에, 암 콘트라스트의 향상을 꾀할 수 있다.
또한, 도15에 나타낸 PDP(50)에 있어서는, 각 방전 셀 PC 내의 전면 투명 기판(10) 측에 형성되어 있는 산화 마그네슘층(13)만이 아니라, 배면 기판(14) 측에 형성되어 있는 형광체층(17) 내에도, 도5 또는 도14에 나타낸 바와 같이, 2차 전자 방출 재료로서의 CL 발광 MgO결정체를 포함시키도록 하고 있다.
따라서, 산화 마그네슘층(13)에만 CL 발광 MgO결정체를 포함시킨 방전 셀에서의 열측 음극 방전(도11에 도시)에 비해, 약한 방전을 단기간 내에 종식시키는 것이 가능하게 된다(도12에 도시). 따라서, 방전 강도가 매우 약한 열측 음극 방전을 리셋 방전으로서 야기시킬 수 있기 때문에, 화상의 콘트라스트, 특히 어두운 화상을 표시할 때의 암 콘트라스트를 높이는 것이 가능하게 된다.
또한, 도17 및 도18, 또는, 도19 및 도20에 나타낸 구동에서는, 선두 서브필드 SF1에서, 우선 전 방전 셀 PC를 리셋 방전시킴으로써 OFF 모드로 초기화하고, 흑 표시(휘도 레벨 0)을 행하는 경우를 제외하고, 각 방전 셀 PC에 대해 기입 어드레스 방전을 일으켜 이를 ON 모드로 천이시키도록 하고 있다. 이때, 이러한 구동에 의해 흑 표시를 행하는 경우, 1필드 표시 기간을 통해 야기되는 방전은, 선두 서브필드 SF1에서의 리셋 방전만으로 된다. 따라서, 전 방전 셀을 리셋 방전시켜 ON 모드의 상태로 초기화하고 나서, 이를 OFF 모드 상태로 천이시키도록 하는 선택 소거 어드레스 방전을 야기하는 구동을 채용하는 경우에 비해, 1필드 표시 기간 내에서 야기되는 방전 횟수가 적어진다. 따라서, 이러한 구동에 의하면, 어두운 화상을 표시할 때의 콘트라스트, 이른바 암 콘트라스트를 향상시키는 것이 가능하게 된다.
또한, 도17 및 도18 또는 도19 및 도20에 나타낸 구동에서는, 선두의 서브필드 SF1의 리셋 행정 R1에서 열전극 D를 음극측, 행전극 Y를 양극측으로 한 전압을 두 전극 간에 인가함으로써, 행전극 Y로부터 열전극 D를 향해 전류가 흐르는 열측 음극 방전을 제1 리셋 방전으로서 일으키도록 하고 있다. 따라서, 이러한 제1리셋 방전시에는, 방전 가스 내의 양이온이 열전극 D를 향할 때, 도5에 나타낸 바와 같은 형광체층(17) 내에 포함되어 있는 2차 전자 방출 재료로서의 MgO 결정체에 충돌하고, 이 MgO결정체로부터 2차 전자를 방출시킨다. 특히, 도15에 나타낸 플라즈마 디스플레이 장치의 PDP(50)에서는, MgO결정체를 도5에 나타낸 바와 같이 방전 공간에 노출시킴으로써, 양이온과의 충돌 확률을 높이고 있다. 즉, 이러한 2차 전자에 의한 프라이밍 작용에 의해 방전 셀 PC의 방전 개시 전압이 낮아지기 때문에, 비교적 약한 리셋 방전을 야기시키는 것이 가능하게 된다. 따라서, 리셋 방전의 미약화에 의해 그 방전에 따른 발광 휘도가 저하하기 때문에, 암 콘트라스트를 향상시킨 표시가 가능하게 된다.
또한, 도18 또는 도20에 나타낸 구동에서는, 상기 제1 리셋 방전을, 도3에 나타낸 바와 같이, 전면 투명 기판(10)측에 형성되어 있는 행전극 Y, 및 배면 기판(14) 측에 형성되어 있는 열전극 D 간에 야기시키도록 하고 있다. 따라서, 함께 전면 투명 기판(10) 측에 형성되어 있는 행전극 X 및 Y 사이에 리셋 방전을 야기시키는 경우에 비해, 전면 투명 기판(19) 측으로부터 외부로 방출되는 방전광이 적어지기 때문에, 더욱 암 콘트라스트의 향상을 꾀할 수 있다.
또한, 도18 또는 도20에 나타낸 구동에서는, 서브필드 SF2의 제2리셋 행정 R2에 있어서, 제1리셋 방전 야기 후, 전 행전극 Y에 리셋 펄스 RP2Y2를 인가하면서 전 행전극 X에 제1 베이스 펄스 BP1+을 인가함으로써, 각 방전셀 PC 내에서 벽전하를 소거하기 위한 제2리셋 방전을 야기시켜 전 방전 셀 PC를 OFF 모드의 상태로 초기회하고 있다. 이때, 이러한 제2리셋 방전을 야기시키도록 행전극 X에 인가되는 제1 베이스 펄스 BP1+의 피크 전위(VB1)은, 이 제2리셋 행정 R2의 직후의 제2선택 기입 어드레스 행정 W2W에서 행전극 X에 인가되는 제2 베이스펄스 BP2+의 피크 전위(VB2)보다도 고전위이다. 즉, 제1 베이스 펄스 BP1+ 및 리셋 펄스 RP2Y2에 의해 행전극 X 및 Y 사이에 인가되는 전압은 비교적 높은 전압으로 되고, 제2리셋 방전의 방전 강도는 커진다. 따라서, 이들 제1 베이스 펄스 BP1+ 및 리셋 펄스 RP2Y2의 인가에 따라, 벽전하를 소거하기 위한 방전으로서 제2 리셋 방전이 야기되지만, 전 방전 셀 PC 내의 행전극 X근방에는 미량의 부극성의 벽전하, 행전극 Y 근방에는 미량의 정극성의 벽전하가 잔류하게 된다.
따라서, 제2 선택 기입 어드레스 행정 W2W에서, 도18 또는 도20에 나타낸 바와 같이, 정극성의 제2 베이스 펄스 BP2+가 행전극 X에 인가되고 또한 부극성의 베이스 펄스 BP-가 행전극 Y에 인가된 상태에서는 행전극 X 및 Y 사이에 방전이 야기되기 어렵게 된다. 이에 의해, 제2 선택 기입 어드레스 행정 W2W에서 방전 셀 PC를 OFF 모드로 설정하도록, 부극성의 기입 주사 펄스 SPW를 행전극 Y에 인가하면서 0 V의 화소 데이터 펄스 DP를 열전극 D에 인가한 때에 있어서의 행전극 X 및 Y 간에의 오 방전이 방지되는 것이다.
도18 또는 도20에 나타낸 구동에서는, 휘도 웨이트가 가장 적은 서브필드 SF1의 서스테인 행정에서는, 서스테인 펄스 IP를 1회만 인가함으로써, 서스테인 방 전의 횟수를 1회만으로 하여, 저휘도 화상에 대한 표시 재현성을 높이고 있다. 또한, 이 1회분의 서스테인 펄스 IP에 따라 야기된 서스테인 방전의 종식 후, 행전극 Y 근방에는 부극성의 벽전하, 열전극 D 근방에는 정극성의 벽전하가 각각 형성된 상태로 된다. 이에 의해, 도18에 나타낸 구동을 실시할 때에는, 서브필드 SF2의 선택 소거 어드레스 행정 WD에 있어서, 열전극 D 및 행전극 Y간에 있어서 열전극 D를 양극측으로 한 방전(이후 “열측 양극 방전”이라고 칭한다)을 선택 소거 어드레스 방전으로서 야기킬 수 있다. 이때, 도18에 나타낸 구동에서는, 서브필드 SF2∼SF14 각각의 서스테인 행정 I에서는, 서스테인 펄스 IP의 인가 횟수를 짝수로 하고 있다. 따라서, 각 서스테인 행정 I의 종식 직후는, 행전극 Y 근방에 부극성의 벽전하, 열전극 D 근방에는 정극성의 벽전하가 형성된 상태로 되기 때문에, 각 서스테인 행정 I에 이어 실시되는 선택 소거 어드레스 행정 WD에서는, 열측 양극 방전이 가능하게 된다. 따라서, 열전극 D에 대해서는 정극성의 펄스만 인가되게 되어, 어드레스 드라이버(55)의 높은 코스트화를 피할 수 있다.
[실시예 3]
도21은, 본 발명의 제3 실시예에 의한 구동 방법에 따라 플라즈마 디스플레이 패널을 구동하는 플라즈마 디스플레이 장치의 개략 구성을 나타내는 도면이다.
도21에 나타낸 플라즈마 디스플레이 장치의 PDP(50)는, 도1에 나타낸 플라즈마 디스플레이 장치의 PDP(50)와 동일하며, 즉, 도2∼도5, 도14에 나타낸 바와 같은 구조를 갖는 것이다. 또한, 도21에 나타낸 바와 같이, 플라즈마 디스플레이 장 치에 있어서의 Y전극 드라이버(53), 어드레스 드라이버(55) 및 구동 제어 회로(56) 각각의 동작도, 도1에 나타낸 것과 동일하다. 즉, 구동제어 회로(56)는, 선택 소거 어드레스법을 채용한 경우에는 도7, 선택 기입 어드레스법을 채용한 경우에는 도9에 나타낸 발광 구동 시퀀스에 따라 PDP(50)를 구동시킬 각종 제어 신호를 패널 드라이버(X전극 드라이버 51a, Y전극 드라이버 53, 어드레스 드라이버 55)에 공급한다.
패널 드라이버는, 선택 소거 어드레스법이 채용된 경우에는 도7에 나타낸 발광 구동 시퀀스에 따라, 서브필드 SF1∼SF14 각각마다 도22에 나타낸 바와 같은 각종 구동 펄스를 발생하고, PDP(50)의 열전극 D, 행전극 X 및 Y에 인가한다. 한편, 선택 기입 어드레스 법이 채용된 경우에는, 패널 드라이버는, 도9에 나타내는 발광 구동 시퀀스에 따라, 서브필드 SF1∼SF14 각각마다 도23에 나타낸 바와 같은 각종 구동 펄스를 발생하고, PDP(50)의 열전극 D, 행전극 X 및 Y에 인가한다.
도22에 있어서, 서브필드 SF2∼SF14 각각에서의 인가 동작, 및 서브필드 SF1의 리셋 행정 R의 전반부 및 서스테인 행정 I에서의 인가 동작은, 도8에 나타낸 것과 동일하다. 또 도23에 있어서, 서브필드 SF2∼SF14 각각에서의 인가 동작 및 서브필드 SF1의 리셋 행정 R의 전반부, 서스테인 행정 I 및 소거 행정 E 각각에서의 인가 동작은, 도10에 나타낸 것과 동일하다.
즉, 도22(또는 도23)에 있어서는, 서브필드 SF1의 리셋 행정 R의 후반부에서 행전극 X에 인가되는 제1 베이스 펄스 BP1a+ 및 SF1의 선택 기입 어드레스 행정 Ww 에서 행전극 X에 인가되는 제2 베이스 펄스 BP2a+를 제외한 다른 구동 펄스는 도8(또는 도10)에 나타낸 것과 동일하다.
따라서, 이하에, 도22(또는 도23) 중에서, SF1의 리셋 행정 R의 후반부, 및 SF1의 선택 기입 어드레스 행정 Ww 각각에 인가되는 구동펄스만을 발췌하여, 그 동작에 대해 설명한다.
리셋 행정 R의 후반부에 있어서, Y전극 드라이버(53)는, 도22 또는 도23에 나타낸 바와 같이, 시간경과에 따른 전연부에서의 전위 추이가 완만한 부극성의 리셋 펄스 RPY2를 모든 행전극 Y에 인가한다. 이때, X전극 드라이버(51a)는, 펄스의 최고 전위로서 정극성의 피크 전위를 갖는 제1 베이스 펄스 BP1a+를 전 행전극 X에 인가한다. 이들 제1 베이스 펄스 BP1a+ 및 리셋 펄스 RPY2의 인가에 의해, 전 방전 셀 내에 있어서 제2리셋 방전이 야기된다. 이러한 제2리셋 방전에 의해, 전 방전 셀은 OFF 모드로 초기화된다. 또한, 상기 리셋 펄스 RPY2의 인가에 의하면, 전 방전 셀 PC 내의 행전극 Y 및 열전극 D 사이에 있어서도 미약한 방전이 야기되고, 열전극 D 근방에 형성되어 있던 정극성의 벽전하의 일부가 소거된다. 이에 의해 전 방전 셀 PC의 열전극 D 근방에 잔류하는 벽전하량이, 선택 기입 어드레스 행정 Vw에 있어서 올바르게 선택 기입 어드레스 방전을 야기시킬 수 있는 양으로 조정된다.
그리고, 이러한 리셋 행정 R의 직후의 선택 기입 어드레스 행정 Ww의 실행기 간에 걸쳐, X전극 드라이버(51a)는, 도22 또는 도23에 나타낸 바와 같은, 펄스의 최고 전위로서 정성의 제1 베이스 펄스 BP1a+보다도 높은 정극성의 피크 전위를 갖는 제2 베이스 펄스 BP2a+를 전 행전극 X에 인가한다. 또한, 이러한 선택 기입 어드레스 행정 Ww에 있어서, Y전극 드라이버(53)는, 도22 또는 도23에 나타낸 바와 같은 부극성의 피크 전위를 갖는 베이스 펄스 BP-를 행전극 Y1∼Yn에 동시에 인가하면서, 부극성의 피크 전위를 갖는 기입 주사 펄스 SPW를 행전극 Y1∼Yn 각각에 순차 택일적으로 인가한다. 이때, 어드레스 드라이버(55)는, ON 모드로 설정시킬 방전 셀 PC에 대해서는 정극성으로 고전압의 화소 데이터 펄스 DP, OFF 모드로 설정시킬 방전 셀 PC에 대해서는 0 V의 화소 데이터 펄스 DP를 발생하고, 이를 기입 주사 펄스 SPW의 인가타이밍에 동기하여 1표시 라인분씩 열전극 D에 인가한다. 이때, 상기 기입 주사 펄스 SPW와 동시에, ON 모드로 설정시키도록 하는 고전압의 화소 데이터 펄스 DP가 인가된 방전 셀 PC 내의 열전극 D 및 행전극 Y 간에는 선택 기입 어드레스 방전이 야기된다. 또한, 이러한 선택 기입 어드레스 방전 직 후, 이 방전 셀 PC 내의 행전극 X 및 Y 간에도 미약한 방전이 야기된다. 즉, 기입 주사 펄스 SPW가 인가된 후, 행전극 X 및 Y 사이에는 상기 베이스 펄스 BP- 및 제2 베이스 펄스 BP2a+에 따른 전압이 인가되지만, 이 전압은 각 방전 셀 PC의 방전 개시 전압보다도 낮은 전압으로 설정되어 있기 때문에, 이러한 전압의 인가만으로는 방전 셀 PC 내에 방전이 야기되지 않는다. 그러나, 상기 선택 기입 어드레스 방전이 야기되면, 이 선택 기입 어드레스 방전에 유발되어, 베이스 펄스 BP- 및 제2 베이스 펄스 BP2a+에 의한 전압 인가만으로, 행전극 X 및 Y 간에도 미약한 방전이 야기된다. 이러한 미약한 방전 및 상기 선택 기입 어드레스 방전에 의해, 방전 셀 PC는, 그 행전극 Y 근방에 정극성의 벽전하, 행전극 X 근방에 부극성의 벽전하, 열전극 D 근방에 부극성의 벽전하가 각각 형성된 상태, 즉, ON 모드로 설정된다.
여기에서, 도22 또는 도23에 나타낸 구동에서는, 선택 기입 어드레스 방전 직후, 상술한 바와 같은 미약한 방전을 확실히 야기시키도록, 제1 베이스 펄스 BP1a+보다도 높은 피크 전위를 갖는 제2 베이스 펄스 BP2a+를 행전극 X에 인가하도록 하고 있다.
즉, 고해상도의 PDP, 즉 1화면내의 화소수가 많은 PDP에서는, 화소수가 적은 PDP에 비해 각 화소 사이에서의 방전 강도의 불균일, 특히, 각 방전 셀 내의 행전극 Y 및 열전극 D 사이에서의 대향 방전에 있어서 방전 강도의 불균일이 커진다. 따라서, 방전 셀마다의 방전 강도의 불균일에 따라, PDP(50) 내에는, 방전 강도가 약한 선택 기입 어드레스 방전이 야기되는 방전 셀 PC가 존재하는 경우가 있다. 이와 같은 방전 셀 PC에서는, 선택 기입 어드레스 방전 직후에, 전술한 바와 같은 미약한 방전을 확실히 야기시키는 것이 곤란하다.
따라서, 도22 또는 도23에 나타낸 구동에서는, 선택 기입 어드레스 행정 Ww 의 실행기간 중에 걸쳐 제1 베이스 펄스 BP1a+보다 고전위의 제2 베이스 펄스 BP2a+를 행전극 X에 인가함으로써 선택 기입 어드레스 방전이 약한 방전으로 되어 버리는 방전 셀에 대해서도, 확실히 미약한 방전을 야기시키도록 한 것이다.
[실시예 4]
도24는, 본 발명의 제4 실시예에 의한 구동 방법에 따라 플라즈마 디스플레이 패널을 구동하는 플라즈마 디스플레이 장치의 개략 구성을 나타내는 도면이다.
도24에 나타낸 플라즈마 디스플레이 장치의 PDP(50)는, 도15에 나타낸 플라즈마 디스플레이 장치의 PDP(50)와 동일하게, 즉, 도2∼도5, 도14에 나타낸 바와 같은 구조를 갖는 것이다. 또, 도24에 나타낸 플라즈마 디스플레이 장치에서의 Y전극 드라이버(53), 어드레스 드라이버(55) 및 구동 제어 회로(560) 각각의 동작도, 도15에 나타낸 것과 동일하다. 즉, 구동 제어 회로(560)는, 선택 소거 어드레스법을 채용한 경우에는 도17, 선택 기입 어드레스법을 채용한 경우에는 도19에 나타낸 발광 구동 시퀀스에 따라, PDP(50)를 구동시킬 각종 제어 신호를 패널 드라이버(X전극 드라이버 51b, Y전극 드라이버 53, 어드레스 드라이버 55)에 공급한다.
패널 드라이버는, 선택 소거 어드레스법이 채용된 경우에는 도17에 나타내는 발광 구동 시퀀스에 따라서, 서브필드 SF1∼SF14 각각마다 도25에 나타낸 바와 같은 각종 구동 펄스를 발생하고, PDP(50)의 열전극 D, 행전극 X 및 Y에 인가한다. 한편, 선택 기입 어드레스법이 채용된 경우에는, 패널 드라이버는, 도19에 나타내는 발광 구동 시퀀스에 따라, 서브필드 SF1∼SF14 각각마다 도26에 나타낸 바와 같 은 각종 구동 펄스를 발생하고, PDP(50)의 열전극 D, 행전극 X 및 Y에 인가한다.
또한, 도25에 있어서, 서브필드 SF1 및 SF3∼SF14 각각에서의 인가동작, 및 서브필드 SF2의 제2리셋 행정 R2의 전반부 및 서스테인 행정 I에서의 인가 동작은, 도18에 나타낸 것과 동일하다. 또한, 도26에 있어서 서브필드 SF1 및 SF3∼SF14 각각에서의 인가 동작 및 서브필드 SF2의 제2리셋 행정 R2의 전반부, 서스테인 행정 I 및 소거 행정 E 각각에서의 인가 동작은, 도20에 나타낸 것과 동일하다.
도25(또는 도26)에 있어서는, SF2의 제2리셋 행정 R2의 후반부에서 행전극 X에 인가되는 제1 베이스 펄스 BP1b+ 및 SF2의 제2선택 기입 어드레스 행정 W2W에서 행전극 X에 인가되는 제2 베이스 펄스 BP2b+를 제외한 다른 구동 펄스는, 도18(또는 도20)에 나타낸 것과 동일하다.
이하에, 도25(또는 도26)로부터, SF2의 제2리셋 행정 R2의 후반부 및 SF2의 제2선택 기입 어드레스 행정 W2W 각각에 인가되는 구동 펄스만을 발췌하여, 그 인가 동작에 대해서 설명한다.
서브필드 SF2의 제2리셋 행정 R2의 후반부에 있어서, Y전극 드라이버(53)는, 도25 또는 도26에 나타낸 바와 같이, 시간 경과에 따른 전연부에서의 전위 추이가 완만한 부극성의 리셋 펄스 RP2Y2를 전 행전극 Y에 인가한다. 이때, X전극 드라이버(51b)는, 펄스의 최고 전위로서 정극성의 피크 전위를 갖는 제1 베이스 펄스 BP1b+를 전 행전극 X에 인가한다. 이들 제1 베이스 펄스 BP1b+ 및 리셋 펄스 RP2Y2의 인가에 의해, 전 방전 셀 내에 있어서 제2리셋 방전이 야기된다. 이러한 제2리셋 방전에 의해 전 방전 셀은 OFF 모드로 초기화된다. 또한, 상기 리셋 펄스 RP2Y2의 인가에 의하면, 전 방전 셀 PC 내의 행전극 Y 및 열전극 D 간에 있어서도 미약한 방전이 야기되고, 열전극 D 근방에 형성되어 있던 정극성의 벽전하의·일부가 소거된다. 이에 의해, 전 방전 셀 PC의 열전극 D 근방에 잔류하는 벽전하량이, 제2선택 기입 어드레스 행정 W2W에 있어서 올바르게 선택 기입 어드레스 방전을 야기시키는 것이 가능한 양으로 조정된다.
그리고, 이러한 제2 리셋 행정 R2의 직후의 제2 선택 기입 어드레스 행정 W2W의 실행 기간에 걸쳐, X전극 드라이버(51b)는, 상기 제1 베이스 펄스 BP1b+보다 높은 피크 전위를 갖는, 도25 또는 도26에 나타낸 바와 같이, 펄스의 최고 전위로서 정극성의 피크 전위를 갖는 제2 베이스 펄스 BP2b+를 전 행전극 X에 인가한다. 또한, 제2 선택 기입 어드레스 행정 W2W에 있어서, Y전극 드라이버(53)는, 도25 또는 도26에 나타낸 바와 같은 부극성의 피크 전위를 갖는 베이스 펄스 BP-를 행전극 Y1∼Yn에 동시에 인가하면서, 부극성의 피크 전위를 갖는 기입 주사 펄스 SPW를 행전극 Y1~Yn에 순차 택일적으로 인가한다. 이때, 어드레스 드라이버(55)는, ON 모드로 설정시킬 방전 셀 PC에 대해서는 정극성으로 고전압의 화소 데이터 펄스 DP, OFF 모드로 설정시킬 방전 셀 PC에 대해서는 0 V의 화소 데이터 펄스 DP를 발생하고, 이를 기입 주사 펄스 SPW의 인가 타이밍에 동기하여 1표시 라인분씩 열전극 D에 인가한다. 이때, 상기 기입 주사 펄스 SPW와 동시에, ON 모드로 설정시킬 고전압의 화소 데이터 펄스 DP가 인가된 방전 셀 PC 내의 열전극 D 및 행전극 Y 간에는 선택 기입 어드레스 방전이 야기된다. 또한, 이러한 선택 기입 어드레스 방전의 직 후, 방전 셀 PC 내의 행전극 X 및 Y 간에도 미약한 방전이 야기된다. 즉, 기입 주사 펄스 SPW가 인가된 후, 행전극 X 및 Y 간에는 상기 베이스 펄스 BP- 및 제2 베이스 펄스 BP2b+에 따른 전압이 인가되나, 이 전압은 각 방전 셀 PC의 방전 개시 전압보다도 낮은 전압으로 설정되기 때문에, 이러한 전압의 인가만으로는 방전 셀 PC 내에서 방전이 야기되지 않는다. 그러나, 상기 선택 기입 어드레스 방전이 야기되면, 이 선택 기입 어드레스 방전에 유발되어, 베이스 펄스 BP- 및 제2 베이스펄스 BP2+에 의한 전압의 인가만으로, 행전극 X 및 Y 간에도 미약한 방전이 야기된다. 이러한 미약 방전 및 상기 선택 기입 어드레스 방전에 의해, 방전 셀 PC는, 그 행전극 Y근방에 정극성의 벽전하, 행전극 X 근방에 부극성의 벽전하, 열전극 D 근방에 부극성의 벽전하가 각각 형성된 상태, 즉 ON 모드로 설정된다.
여기에서, 도25 또는 도26에 나타낸 구동에서는, 제2선택 기입 어드레스 행정 W2W에 있어서, 선택 기입 어드레스 방전 직후에 상기한 바와 같은 미약 방전을 확실히 일으키도록, 제1 베이스 펄스 BP1b+보다도 높은 피크 전위를 갖는 제2 베이 스 펄스 BP2b+를 행전극 X 에 인가하도록 하고 있다.
즉, 고해상도의 PDP. 즉 1화면내의 화소수가 많은 PDP에서는, 화소수가 적은 PDP에 비해 각 화소 간에서의 방전 강도의 불균일, 특히, 각 방전 셀 내의 행전극 Y 및 열전극 D 사이에서의 대향 방전에 있어서 방전 강도의 불균일이 커진다. 따라서, 방전 셀마다의 방전 강도의 불균일에 따라, PDP(50) 내에는 방전 강도가 약한 선택 기입 어드레스 방전이 야기되어 버리는 방전 셀 PC가 존재하는 경우가 있다. 이와 같은 방전 셀 PC에서는, 선택 기입 어드레스 방전의 직 후에, 전술한 바와 같은 미약 방전을 확실히 야기시키는 것이 곤란하게 된다.
따라서,도25 또는 도26에 나타낸 구동에서는, 제2선택 기입 어드레스 행정 W2W의 실행 기간 중에 걸쳐 제1 베이스 펄스 BP1b+보다도 높은 전위의 제2 베이스 펄스 BP2b+를 행전극 X에 인가함으로써, 선택 기입 어드레스 방전이 약한 방전으로 되어 버리는 방전 셀에 대해서도, 확실히 상기 미약 방전을 야기시킬 수 있도록 한 것이다.
도18, 도20, 도25 및 도26에 각각 나타낸 제1리셋 행정 R1에서는, 그 전반부에 있어서 리셋 펄스 RP1Y1을 행전극 Y1∼Yn에 인가함으로써 열측 음극 방전으로서의 제1 리셋 방전을 야기시키도록 하고 있으나, 이를 생략해도 좋다.
예컨대, 도18, 도20, 도25 및 도26에 각각 나타낸 제1 리셋 행정 R1 대신, 도 27에 나타낸 바와 같이 제1 리셋 행정 R1을 채용한다. 즉, 도27에 나타낸 바와 같이, 제1 리셋 행정 R1의 전반부에서는 행전극 Y1∼Yn을 접지 전위로 고정한다. 즉, 제1리셋 행정 R1의 전반부에 있어서의, 행전극 Y로부터 열전극 D로의 열측 음극 방전의 목적은, 제1 선택 기입 어드레스 행정 W1W에서의 기입 방전을 안정화시키기 위한 하전 입자를 방출시키는 것이다. 그러나, 예컨대 도5 또는 도14에 개시된 바와 같은 CL발광 MgO결정을 포함하는 MgO결정체를 형광체층 내에 포함시키는 구성을 채용한 경우에는, 이와 같은 구성을 채용하지 않는 경우에 비해 기입 주사 방전이 안정된다. 따라서, 제1 리셋 행정 R1의 전반부에서는, 행전극 Y 및 열전극 D 모두 접지 전위로 한, 열측 음극 방전을 야기시키지 않는 구성을 채용하는 것이 가능하게 된다. 이 경우에는, 행전극 X에 대해서도 도27과 같이 접지 전위 레벨로 한다. 또한, 이 경우에도, 제1 리셋 행정 R1의 종료 후, 그 직전의 필드의 소거 행정 E에서의 소거 펄스 EP에 의한 방전 및 리셋 펄스 RP1Y2의 인가에 의한 방전에 의해 전 방전 셀은 소등 상태로 된다. 이때, 도18, 도20, 도25 및 도26에 각각 도시되어 있는 제2 리셋 행정 R2의 전반부에 있어서의 리셋 펄스 RP2Y1의 인가에 의한 열측 음극 방전에 관해서는, 이 리셋 방전에 의해 방출되는 하전 입자는 주로 제2 선택 기입 어드레스 행정 W2W에서의 기입 방전을 안정화시키기 위해 작용한다. 따라서, 제2 리셋 행정 R2의 전반부에 있어서 리셋 펄스 RP2Y1의 인가에 의한 열측 음극 방전을 생략하면, 제2 리셋 행정 R2에서의 기입 실패가 발생한 경우, 서브필드 SF2 이후의 전 서브필드에 있어서 서스테인 방전을 야기시킬 수 없게 된다. 따라서, 제 2 리셋 행정 R2의 전반부에 있어서는, 리셋 펄스 RP2Y1의 인가에 의한 열측 음극 방전을 실시하는 것이 바람직하다. 이에 대해서는, 도8, 도10, 도22 및 도23에 각각 나타낸 리셋 행정 R의 전반부에 있어서도 동일하다.
다음에, 본 발명의 다른 실시예에 대해 설명한다. 제5 실시예에 의한 구동 방법에 따라 플라즈마 디스플레이 패널을 구동하는 플라즈마 디스플레이 장치는 도15에 나타낸 플라즈마 디스플레이 장치와 동일하고, 도시된 구동 제어 회로(560)는 도16에 나타낸 데이터 변환 테이블에 따라 14비트의 변환 구동 데이터 GD를 생성한다. 또한, 구동 제어 회로(560)는, 도17에 나타낸 바와 같이 발광 구동 시퀀스에 따라 상기 구조를 갖는 PDP(50)를 구동시킬 각종 구동 제어 신호를, X전극 드라이버(51), Y전극 드라이버(53) 및 어드레스 드라이버(55)에 공급한다.
패널 드라이버,즉, X전극 드라이버(51), Y전극 드라이버(53) 및 어드레스 드라이버(55)는, 구동 제어 회로(560)로부터 공급된 각종 제어 신호에 따라, 도28에 나타낸 바와 같이 각종 구동 펄스를 생성하여 PDP(50)의 열전극 D, 행전극 X 및 Y에 공급한다.
또한, 도28은, 도17에 나타낸 서브필드 SF1∼SF14 중 SF1~SF3 및 최후미의 서브필드 SF14에서의 동작만을 발췌하여 나타낸 것이다.
우선, 서브필드 SF1의 제1리셋 행정 R1의 전반부에서는, Y전극 드라이버(53)가, 후술하는 서스테인 펄스에 비해 시간 경과에 따른 전연부에서의 전위 추이가 완만한 파형을 갖는 정극성의 리셋 펄스 RP1Y1을 모든 행전극 Y1∼Yn에 인가한다. 또 한, 리셋 펄스 RP1Y1의 피크 전위는, 서스테인 펄스의 피크 전위보다도 고전위이고, 또한 후술하는 리셋 펄스 RP2Y1의 피크 전위보다도 저전위이다. 또한, 이때, 어드레스 드라이버(55)는, 열전극 D1∼Dm을 접지 전위(0 V)의 상태로 설정한다. 또한, 이때, X전극 드라이버(51)는, 이러한 리셋 펄스 RP1Y1과 동일 극성이고, 또한, 상기 리셋 펄스 RP1Y1의 인가에 수반하는 행전극 X 및 Y 사이에서의 면방전을 방지할 수 있는 피크 전위를 갖는 리셋 펄스 RP1X를 모든 행전극 X1∼Xn 각각에 인가한다. 또한, 이때, 행전극 X 및 Y 사이에 면방전이 발생하지 않으면, X전극 드라이버(51)는, 리셋 펄스 RP1X를 인가하는 대신에, 모든 행전극 X1∼Xn을 접지 전위(0 V)로 설정하도록 해도 좋다. 여기에서, 제1리셋 행정 R1의 전반부에서는, 상술한 바와 같은 리셋 펄스 RP1Y1의 인가에 따라, 모든 방전 셀 PC 각각 내의 행전극 Y 및 열전극 D 간에 있어서 제1리셋 방전이 야기된다. 즉, 제1 리셋 행정 R1의 전반부에서는, 행전극 Y가 양극측, 열전극 D가 음극측으로 되도록 두 전극 간에 전압을 인가함으로써, 행전극 Y로부터 열전극 D를 향해 전류가 흐르는 방전(이하, “열측 음극 방전”이라 칭한다)을 상기 제1리셋 방전으로서 야기시키는 것이다. 이러한 제1리셋 방전에 따라, 모든 방전 셀 PC 내의 행전극 Y 근방에는 부극성의 벽전하, 열전극 D 근방에는 정극성의 벽전하가 형성된다.
다음에, 서브필드 SF1의 제1리셋 행정 R1의 후반부에서는, Y전극 드라이버(53)가, 시간 경과에 따른 전연부에서의 전위 추이가 완만한 부극성의 리셋 펄스 RP1Y2를 발생하고, 이를 모든 행전극 Y1∼Yn에 인가한다. 또한, 리셋 펄스 RP1Y2에 있어서의 부의 피크 전위는, 후술하는 부극성의 기입 주사 펄스 SPW의 피크 전위보다도 높은 전위, 즉, 0 V에 가까운 전위로 설정되어 있다. 즉, 리셋 펄스 RPY2의 피크 전위를 기입 주사 펄스 SPW의 피크 전위보다도 낮게 하면, 행전극 Y 및 열전극 D 사이에 있어서 강한 방전이 야기되고, 열전극 D 근방에 형성되어 있던 벽전하가 대폭적으로 소거되어 버려, 제1선택 기입 어드레스 행정 W1W에서의 어드레스 방전이 불안정하게 되기 때문이다. 이때, X전극 드라이버(51)는, 모든 행전극 X1∼Xn을 접지 전위(0 V)로 설정한다. 또한, 리셋 펄스 RP1Y2의 피크 전위는, 상기 제1리셋 방전에 따라 행전극 X 및 Y 근방에 형성된 벽전하를 고려하여, 행전극 X 및 Y 간에 확실히 방진을 야기시킬 수 있는 최저의 전위이다. 여기에서, 제1리셋 행정 R1의 후반부에서는, 상술한 바와 같은 리셋 펄스 RP1Y2의 인가에 따라, 모든 방전 셀 PC 내의 행전극 X 및 Y간에 있어서 제2리셋 방전이 야기된다. 즉, 제1리셋 행정 R1의 후반부에서는, 행전극 Y가 음극측, 열전극 D가 양극측이 되도록 두 전극 간에 전압을 인가함으로써 열전극 D로부터 행전극 Y를 향해 전류가 흐르는 방전(이하, “열측 양극 방전”이라고 칭한다)을 상기 제2리셋 방전으로서 야기시키는 것이다. 이러한 제2리셋 방전에 의해 각 방전 셀 PC 내의 행전극 X 및 Y 각각의 근방에 형성되어 있던 벽전하가 소거되어 모든 방전 셀 PC가 OFF 모드로 초기화된다. 또한, 상 기 리셋 펄스 RP1Y2의 인가에 따라, 모든 방전 셀 PC 내의 행전극 Y 및 열전극 D 간에도 미약한 방전이 야기된다. 이 미약한 방전에 의해 열전극 D근방에 형성되어 있던 정극성의 벽전하의 일부가 소거되고, 후술하는 제1선택 기입 어드레스 행정 W1W에 있어서 올바르게 선택 기입 어드레스 방전을 야기시킬 수 있는 양으로 조정된다.
이와 같이, 제1리셋 행정 R1에서는, 전 행전극 Y에, 리셋 헤드 펄스로서의 리셋 펄스 RP1Y1 및 리셋 테일 펄스로서의 리셋 펄스 RP1Y2를 연속 인가함으로써 각 방전 셀 내에 있어서 제1 및 제2리셋 방전을 순차적으로 야기시키고, 전 방전 셀을 OFF 모드로 초기화한다.
다음에, 서브필드 SF1의 제1선택 기입 어드레스 행정 W1W에서는, Y전극 드라이버(53)가, 도28에 나타낸 바와 같은 부극성의 소정 전위를 갖는 베이스 펄스 BP-를 행전극 Y1∼Yn에 동시에 인가하면서, 부극성의 피크 전위를 갖는 기입 주사 펄스 SPW를 행전극 Y1∼Yn 각각에 순차 택일적으로 인가한다. 이때, 어드레스 드라이버(55)는, 우선, 서브필드 SF1에 대응한 화소 구동 데이터 비트를 그 논리 레벨에 따른 펄스 전압을 갖는 화소 데이터 펄스 DP로 변환한다. 예를 들면, 어드레스 드라이버(55)는, 방전 셀 PC를 ON 모드로 설정시킬 논리 레벨 1의 화소 구동 데이터 비트가 공급된 경우에는 이를 정극성의 피크 전위를 갖는 화소 데이터 펄스 DP로 변환한다. 한편, 방전셀 PC를 OFF 모드로 설정시키도록 하는 논리 레벨 0의 화소 구동 데이터 비트에 대해서는 이를 저전압(0 V)의 화소 데이터 펄스 DP로 변환한다. 그리고, 어드레스 드라이버(55)는, 이러한 화소 데이터 DP를 1표시 라인분(m개)씩, 각 기입 주사 펄스 SPW의 인가 타이밍에 동기하여 열전극 D1∼Dm에 인가한다. 이때, 상기 기입 주사 펄스 SPW와 동시에, ON 모드로 설정시킬 고전압의 화소 데이터 펄스 DP가 인가된 방전 셀 PC 내의 열전극 D 및 행전극 Y간에 선택 기입 어드레스 방전이 야기된다. 또한, 이때, 행전극 X 및 Y 간에도 기입 주사 펄스 SPW에 따른 전압이 인가되나, 이 단계에서는 모든 방전 셀 PC는 OFF 모드, 즉 벽전하가 소거된 상태에 있기 때문에, 이러한 기입 주사 펄스 SPW의 인가만으로는 행전극 X 및 Y간에는 방전이 일어나지 않는다. 따라서, 서브필드 SF1의 제1선택 기입 어드레스 행정 W1W에서는, 기입 주서 펄스 SPW 및 고전압의 화소 데이터 펄스 DP의 인가에 따라, 방전 셀 PC 내의 열전극 D 및 행전극 Y 사이에만 선택 기입 어드레스 방전이 야기된다. 이에 따라, 방전 셀 PC 내의 행전극 X 근방에는 벽전하가 존재하지 않지만, 행전극 Y근방에는 정극성의 벽전하, 열전극 D근방에는 부극성의 벽전하가 각각 형성된 ON 모드의 상태로 설정된다. 한편, 상기 기입 주사 펄스 SPW와 동시에, OFF 모드로 설정시킬 저전압(0 V)의 화소 데이터 펄스 DP가 인가된 방전 셀 PC 내의 열전극 D 및 행전극 Y 간에는 상술한 바와 같은 선택 기입 어드레스 방전은 야기되지 않는다. 따라서 이 방전 셀 PC는, 제1리셋 행정 R1에 있어서 초기화된 OFF 모드의 상태, 즉, 행전극 Y 및 열전극 D 사이 및 행전극 X 및 Y 사이의 어느 것에 있어서 도 방전이 생기지 않는 상태를 유지한다.
다음에, 서브필드 SF1의 미소 발광 행정 LL에서는, Y전극 드라이버(53)가, 도28에 나타낸 바와 같은 정극성의 소정의 피크 전위를 갖는 미소 발광 펄스 LP를 행전극 Y1∼Yn에 동시에 인가한다. 이러한 미소발광 펄스 LP의 인가에 따라, ON 모드로 설정되어 있는 방전 셀 PC 내의 열전극 D 및 행전극 Y 사이에 있어서 방전(이하, "미소 발광 방전"이라고 칭한다)이 일어난다. 즉, 미소 발광 행정 LL에서는, 방전 셀 PC 내의 행전극 Y 및 열전극 D 간에서는 방전이 야기되지만, 행전극 X 및 Y 사이에는 방전을 야기시키는 않는 전위를 행전극 Y에 인가함으로서, ON 모드로 설정되어 있는 방전 셀 PC 내의 열전극 D 및 행전극 Y 간에서만 미소 발광 방전을 야기시키는 것이다. 이때, 미소발광 펄스 LP의 피크 전위는, 후술하는 서브필드 SF2 이후의 서스테인 행정 I에서 인가하는 서스테인 펄스 IP의 피크 전위보다도 낮은 전위이고, 예를 들면, 후술하는 선택 소거 어드레스 행정 WD에 있어서 행전극 Y에 인가되는 베이스 전위와 동일하다. 또한, 도8에 나타낸 바와 같이, 미소 발광 펄스 LP에 있어서의 전위의 상승 구간에서의 시간경과에 따른는 변화율은, 리셋 펄스(RP1Y1, RP2Y1)에 있어서의 상승 구간에서의 변화율보다도 높게 하고 있다. 즉, 미소 발광 펄스 LP의 전연부에 있어서의 전위 추이보다도 가파르게 함으로써, 제1리셋 행정 R1 및 제2리셋 행정 R1 및 제2 리셋 행정 R2에서 야기되는 제1리셋 방전보다도 강한 방전을 일으키게 된다. 여기에서, 이러한 방전은, 전술한 바와 같은 열측 음극 방전이고 또한, 서스테인 펄스 IP보다도 그 펄스 전압이 낮은 미소발광펄 스 LP에 의해 야기된 방전이기 때문에, 행전극 X 및 Y 간에서 발생하는 서스테인 방전(후술함)보다도 그 방전에 수반하는 발광 휘도가 낮다. 즉, 미소발광 행정 LL에서는, 제1리셋 방전보다도 높은 휘도 레벨의 발광을 수반하는 방전이나, 서스테인 방전보다도 그 방전에 다른 휘도 레벨이 낮은 방전, 즉 표시용으로 이용할 수 있을 정도의 미소한 발광을 수반하는 방전을 미소발광 방전으로서 야기시키는 것이다. 이때, 미소 발광 행정 LL의 직전에 있어서 실시되는 제1선택 기입 어드레스 행정 W1W에서는, 방전셀 PC 내의 열전극 D 및 행전극 Y 사이에서 선택 기입 어드레스 방전이 야기된다. 따라서, 서브필드 SF1에서는, 이러한 선택 기입 어드레스 방전에 수반하는 발광과 상기 미소발광 방전에 수반되는 발광에 의해 휘도 레벨 0보다도 1단계만큼 고휘도인 계조에 대응한 휘도가 표현되는 것이다.
또한, 상기 미소발광 방전 후, 행전극 Y근방에는 부극성의 벽전하, 열전극 D 근방에는 정극성의 벽전하가 각각 형성된다.
다음에, 서브필드 SF2의 제2리셋 행정 R2의 전반부에서는, Y전극 드라이버(53)가, 후술하는 서스테인 펄스에 비해 시간 경과에 따른 전연부에서의 전위 추이가 완만한 정극성의 리셋 펄스 RP2Y1을 모든 행전극 Y1∼Yn에 인가한다. 또한, 리셋 펄스 RP2Y1의 피크 전위는, 상기 리셋 펄스 RP1Y1의 피크 전위보다 높다. 또한, 이때, 어드레스 드라이버(55)는, 열전극 D1∼Dm을 접지 전위(0 V)의 상태로 설정하고, X전극 드라이버(51)는, 상기 리셋 펄스 RP2Y1의 인가에 따른 행전극 X 및 Y 간 에서의 면방전을 방지할 수 있는 피크 전위를 갖는 정극성의 리셋 펄스 RP2X를 모든 행전극 X1∼Xn 각각에 인가한다. 또한, 행전극 X 및 Y 사이에 면방전이 생기지 않으면, X전극 드라이버(51)는, 상기 리셋 펄스 RP2X를 인가하는 대신, 모든 행전극 X1~Xn을 접지 전위(0 V)로 설정하도록 해도 좋다. 상기 리셋 펄스 RP2Y1의 인가에 따라, 방전 셀 PC 각각 내에서 상기 미소발광행정 LL에서 열측 음극 방전이 야기되지 않은 방전 셀 PC 내의 행전극 Y 및 열전극 D 사이에 있어서, 이러한 미소발광행정 LL에서의 열측음극 방전보다도 약한 제1리셋 방전이 야기된다. 즉, 제2 리셋 행정 R2의 전반부에서는, 행전극 Y가 양극측, 열전극 D가 음극측으로 되도록 두 전극 간에 전압을 인가함으로써, 행전극 Y로부터 열전극 D를 향해 전류가 흐르는 열측 음극 방전을 상기 제1리셋 방전으로서 야기시키는 것이다. 한편, 상기 미소발광행정 LL에 있어서 이미 미소 발광 방전이 야기된 방전 셀 PC 내에서는, 상기 리셋 펄스 RP2Y1의 인가가 실시되어도 방전은 야기되지 않는다. 따라서, 제2리셋 행정 R2의 전반부의 종료 직후, 모든 방전 셀 PC 내의 행전극 Y근방에는 부극성의 벽전하, 열전극 D 근방에는 정극성의 벽전하가 형성된 상태로 된다.
다음에, 서브필드 SF2의 제2리셋 행정 R2의 후반부에서는, Y전극 드라이버(53)가, 시간 경과에 따라 전연부에서의 전위 추이가 완만한 부극성의 리셋 펄스 RP2Y2를 행전극 Y1∼Yn에 인가한다. 이때, 리셋 펄스 RP2Y2에 있어서의 부극성의 피크 전위는 도28에 나타낸 바와 같이, 제1리셋 행정 R1에서 전 행전극 Y에 인가된 리셋 펄스 RP1Y2에 있어서의 부극성의 피크 전위보다도 낮고, 또한 제1선택 기입 어드레스 행정 W1W에서 행전극 Y에 인가된 기입 주사 펄스 SPW에 있어서의 부극성의 피크 전위보다 높다.
또한, 제2 리셋 행정 R2의 후반부에서는, X전극 드라이버(51)가, 정극성의 소정 전위를 갖는 베이스 펄스 BP+을 행전극 X1∼Xn 각각에 인가한다. 이때, 이들 부극성의 리셋 펄스 RP2Y2 및 정극성의 베이스 펄스 BP+의 인가에 따라, 모든 방전셀 PC 내의 행전극 X 및 Y 간에 제2리셋 방전이 야기된다. 즉, 제2리셋 행정 R2의 후반부에서는, 행전극 Y가 음극측, 열전극 D가 양극측으로 되도록 두 전극 간에 전압을 인가함으로써, 열전극 D로부터 행전극 Y를 향해 전류가 흐르는 열측 양극 방전을 상기 제2리셋 방전으로서 야기시키는 것이다. 또한, 리셋 펄스 RP2Y2 및 베이스 펄스 BP+ 각각의 전위는, 상기 제1리셋 방전에 의해 행전극 X 및 Y 각각의 근방에 형성된 벽전하를 고려하여, 행전극 X 및 Y 사이에 있어서 확실히 상기 제2 리셋 방전을 야기시킬 수 있는 최저의 전위이다. 또한, 리셋 펄스 RP2Y2에 있어서의 부의 피크 전위는, 부극성의 기입 주사 펄스 SPW의 피크 전위보다도 높은 전위, 즉 0 V에 가까운 전위로 설정되어 있다. 즉, 리셋 펄스 RP2Y2의 피크 전위를 기입 주사 펄스 SPW의 피크 전위보다도 낮게 하면, 행전극 Y 및 열전극 D 간에 있어서 강한 방 전이 야기되고, 열전극 D 근방에 형성되어 있던 벽전하가 대폭적으로 소거되어, 제2선택 기입 어드레스 행정 W2W에서의 어드레스 방전이 불안정하게 되기 때문이다. 여기에서, 제2 리셋 행정 R2의 후반부에 있어서 야기된 제2리셋 방전에 의해, 각 방전 셀 PC 내의 행전극 X 및 Y 각각의 근방에 형성되어 있던 벽전하가 소거되고, 모든 방전 셀 PC가 OFF 모드로 초기화된다. 또한, 상기 리셋 펄스 RP2Y2의 인가에 따라, 모든 방전 셀 PC 내의 행전극 Y 및 열전극 D 사이에 있어서도 미약한 방전이 야기되고, 이러한 방전에 의해 열전극 D 근방에 형성되어 있던 정극성의 벽전하의 일부가 소거되고, 제2 선택 기입 어드레스 행정 W2W에 있어서 올바르게 선택 기입 어드레스 방전을 일으키게 할 수 있는 양으로 조정된다.
이와 같이, 제2리셋 행정 R2에서는, 전 행전극 Y에, 리셋 헤드 펄스로서의 리셋 펄스 RP2Y1 및 리셋 테일 펄스로서의 리셋 펄스 RP2Y2를 연속 초기화함으로써 각 방전 셀 내에 있어서 제1 및 제2리셋 방전을 순차적으로 야기시키고, 전 방전 셀을 OFF 모드로 초기화한다.
다음에, 서브필드 SF2의 제2선택 기입 어드레스 행정 W2W에서는, Y전극 드라이버(53)가, 도28에 나타낸 바와 같은 부극성의 소정 전위를 갖는 베이스 펄스 BP-를 행전극 Y1∼Yn에 동시에 인가하면서, 부극성의 피크 전위를 갖는 기입 주사 펄스 SPWW를 행전극 Y1~Yn 각각에 순차적으로 택일적으로 인가한다. 또한, 이러한 기입 주 사 펄스 SPWW에 있어서의 부극성의 피크 전위는, 도8에 나타낸 바와 같이, 제1선택 기입 어드레스 행정 W1W에서 각 행전극 Y에 인가된 기입 주사 펄스 SPW에 있어서의 부극성의 피크 전위보다도 낮다. X전극 드라이버(51)는, 리셋 행정 R2의 후반부에서 행전극 X1∼Xn에 인가된 베이스 펄스 BP+를 이 제2 선택 기입 어드레스 행정 W2W 있어서도 계속 행전극 X1∼Xn 각각에 인가한다. 또한, 상기 베이스 펄스 BP- 및 베이스 펄스 BP+ 각각의 전위는, 기입 주사 펄스 SPWW의 비 인가 기간 중에 있어서의 행전극 X 및 Y 간의 전압이 방전 셀 PC의 방전 개시 전압보다도 낮아지도록 한 전위로 설정되어 있다. 또한, 제2 선택 기입 어드레스 행정 W2W에서는, 어드레스 드라이버(55)가, 우선, 서브필드 SF2에 대응한 화소 구동 데이터 비트를 그의 논리 레벨에 따른 펄스 전압을 갖는 화소 데이터 펄스 DP로 변환한다. 예컨대, 어드레스 드라이버(55)는, 방전 셀 PC를 ON 모드로 설정시킬 논리 레벨 1의 화소 구동 데이터 비트가 공급된 경우에는 이를 정극성의 피크 전위를 갖는 화소 데이터 펄스 DP로 변환한다. 한편, 방전 셀 PC를 OFF 모드로 설정시킬 논리 레벨 0의 화소 구동 데이터 비트에 대해서는 이를 저전압(0 V)의 화소 데이터 펄스 DP로 변환한다. 그리고, 어드레스 드라이버(55)는, 이러한 화소 데이터 펄스 DP를 1 표시라인분(m개)씩, 각 기입 주사 펄스 SPWW의 인가 타이밍에 동기하여 열전극 D1∼Dm에 인가한다. 이때, 상기 기입 주사 펄스 SPWW와 동시에, ON 모드로 설정시키도록 하는 고전압의 화소 데이터 펄스 DP가 인가된 방전 셀 PC 내의 열전극 D 및 행전극 Y 간에는 선택 기입 어드레스 방전이 야기된다. 또한, 이러한 선택 기입 어드레스 방전의 직후, 이 방전 셀 PC 내의 행전극 X 및 Y 간에도 미약한 방전이 야기된다.즉, 기입 주사 펄스 SPWW가 인가된 후, 행전극 X 및 Y간에는 베이스 펄스 BP- 및 베이스 펄스 BP+에 따른 전압이 인가되지만, 이 전압은 각 방전 셀 PC의 방전 개시 전압보다도 낮은 전압으로 설정되어 있기 때문에, 이러한 전압의 인가 만으로는 방전 셀 PC 내에 방전이 야기되지 않는다. 그러나, 상기 선택 기입 어드레스 방전이 야기되면, 이 선택 기입 어드레스 방전에 유발되어, 베이스 펄스 BP- 및 베이스 펄스 BP+에 의한 전압인가만으로 행전극 X 및 Y 간에 방전이 야기되게 된다. 이와 같은 방전은, 베이스 펄스 BP+가 행전극 X에 인가되지 않는 제1선택 기입 어드레스 행정 W1W에서는 일어나지 않는다. 이러한 방전 및 상기 선택 기입 어드레스 방전에 의해 이 방전 셀 PC는, 그 행전극 Y근방에 정극성의 벽전하, 행전극 X 근방에 부극성의 벽전하, 열전극 D 근방에 부극성의 벽전하가 각각 형성된 상태, 즉, ON 모드로 설정된다. 한편, 상기 기입 주사 펄스 SPWW와 동시에, OFF 모드로 설정시키도록 하는 저전압(0 V)의 화소 데이터 펄스 DP가 인가된 방전 셀 PC 내의 열전극 D 및 행전극 Y 사이에는 상술한 바와 같은 선택 기입 어드레스 방전은 야기되지 않으며, 그 때문에 행전극 X 및 Y 사이에서도 방전이 일어나지 않는다. 따라서, 이 방전 셀 PC는, 그 직 전까지의 상태, 즉, 제2리셋 행정 R2에 있어서 초기화된 OFF 모드의 상태를 유지한다.
다음에, 서브필드 SF2의 서스테인 행정 I에서는, X전극 드라이버(53)가, 정극성의 피크 전위를 갖는 서스테인 펄스 IP를 1펄스분만큼 발생하고 이를 행전극 Y1~Yn 각각에 동시에 인가한다. 이때, X전극 드라이버(51)는, 행전극 X1∼Xn을 접지 전위(0 V)의 상태로 설정하고, 어드레스 드라이버(55)는, 열전극 D1∼Dm을 접지전위(0 V)의 상태로 설정한다. 상기 서스테인 펄스 IP의 인가에 따라, 상술한 바와 같은 ON 모드로 설정되어 있는 방전 셀 PC 내의 행전극 X 및 Y 사이에 있어서 서스테인 방전이 야기된다. 이러한 서스테인 방전에 따라 형광체층(17)으로로부터 조사되는 빛이 전면 투명 기판(10)을 통해 외부에 조사됨으로써, 이 서브필드 SF1의 휘도 웨이트에 대응한 발광이 실시된다. 또, 이러한 서스테인 펄스 IP의 인가에 따라, ON 모드로 설정되어 있는 방전 셀 PC 내의 행전극 Y 및 열전극 D 간에 있어서도 방전이 야기된다. 이러한 방전 및 상기 서스테인 방전에 의해 방전 셀 PC 내의 행전극 Y 근방에는 부극성의 벽전하, 행전극 X 및 열전극 D 각각의 근방에는 각각 정극성의 벽전하가 형성된다. 그리고, 이러한 서스테인 펄스 IP의 인가 후, Y전극 드라이버(53)는, 도28에 나타낸 바와 같이 시간 경과에 따른 전연부에서의 전위 추이가 완만한 부극성의 피크 전위를 갖는 벽전하 조정 펄스 CP를 행전극 Y1∼Yn에 인가한다. 이러한 벽전하 조정 펄스 CP의 인가에 따라, 상기와 같은 서스테인 방전 이 야기된 방전 셀 PC 내에 미약한 소거 방전이 야기되고, 그 내부에 형성되어 있 는 벽전하의 일부가 소거된다. 이에 의해, 방전 셀 PC 내의 벽전하의 양이, 다음 선택 소거 어드레스 행정 WD에 있어서 올바르게 선택 소거 어드레스 방전을 일으킬 수 있는 양으로 조정된다.
다음에, 서브필드 SF3∼SF14 각각의 선택 소거 어드레스 행정 Wo에서는, Y전극 드라이버(53)가, 정극성의 소정 전위를 갖는 베이스 펄스 BP+을 행전극 Y1∼Yn 각각에 인가하면서, 도28에 나타낸 바와 같은 부극성의 피크 전위를 갖는 소거 주사 펄스 SPD를 행전극 Y1∼Yn 각각에 순차적으로 택일적으로 인가한다. 또한, 베이스 펄스 BP+의 피크 전위는, 이 선택 소거 어드레스 행정 WO의 실행기간 중에 걸쳐, 행전극 X 및 Y 사이에서의 오 방전을 방지할 수 있는 전위로 설정되어 있다. 또, 선택 소거 어드레스 행정 Wo의 실행 기간 중에 걸쳐, X전극 드라이버(51)는, 행전극 X1∼Xn 각각을 접지 전위(0 V)로 설정한다. 또한, 이 선택 소거 어드레스 행정 WD에 있어서, 어드레스 드라이버(55)는, 우선, 그 서브필드 SF에 대응한 화소 구동 데이터 비트를 그 논리 레벨에 따른 펄스전압을 갖는 화소 데이터 펄스 DP로 변환한다. 예를 들면, 어드레스 드라이버(55)는, 방전 셀 PC를 ON 모드로로부터 OFF 모드로 천이시킬 논리 레벨 1의 화소 구동 데이터 비트가 공급된 경우에는 이를 정극성의 피크 전위를 갖는 화소 데이터 펄스 DP로 변환한다. 한편, 방전 셀 PC의 현 상태를 유지시키도록 하는 논리 레벨 0의 화소 구동 데이터 비트가 공급된 경우에 는 이를 저전압(0 V)의 화소 데이터 펄스 DP로 변환한다. 그리고, 어드레스 드라이버(55)는 이러한 화소 데이터 펄스 DP를 1표시 라인분(m개)씩, 각 소거 주사 펄스 SPD의 인가 타이밍에 동기하여 열전극 D1∼Dm에 인가한다. 이때, 상기 소거 주사 펄스 SPD와 동시에, 고전압의 화소 데이터 펄스 DP가 인가된 방전 셀 PC 내의 열전극 D 및 행전극 Y 사이에 선택 소거 어드레스 방전이 야기된다. 이러한 선택 소거 어드레스 방전에 의해, 이 방전 셀 PC는, 그 행전극 Y 및 X 각각의 근방에 정극성의 벽전하, 열전극 D 근방에 부극성의 벽전하가 각각 형성된 상태, 즉, OFF 모드로 설정된다. 한편, 상기 소거 주사 펄스 SPD와 동시에, 저전압(0 V)의 화소 데이터 펄스 DP가 인가된 방전셀 PC 내의 열전극 D 및 행전극 Y 사이에는 상술한 바와 같은 선택 소거 어드레스 방전은 일어나지 않는다. 따라서, 이 방전 셀 PC는, 그 직전까지의 상태(ON 모드, OFF 모드)를 유지한다.
다음에, 서브필드 SF3∼SF14 각각의 서스테인 행정 I에서는, X전극 드라이버(51) 및 Y전극 드라이버(53)가, 도28에 나타낸 바와 같이, 행전극 X 및 Y 교대로, 그 서브필드의 휘도 웨이트에 대응한 횟수(짝수 횟수)분만큼 반복적으로, 정극성의 피크 전위를 갖는 서스테인 펄스 IP를 행전극 X1∼Xn 및 Y1∼Yn 각각에 인가한다. 이러한 서스테인 펄스 IP가 인가될 때마다 ON 모드로 설정되어 있는 방전 셀 PC 내의 행전극 X 및 Y 간에 있어서 서스테인 방전이 야기된다. 이러한 서스테인 방전에 따라 형광체층(17)으로부터 조사되는 빛이 전면 투명 기판(10)을 통해 외부로 조사됨으로써, 그 서브필드 SF의 휘도 웨이트에 대응한 횟수분의 표시 발광이 실시된다. 이때, 서브필드 SF2∼SF14 각각의 서스테인 행정 I에 있어서 최종적으로 인가되는 서스테인 펄스 IP에 따라 서스테인 방전이 야기된 방전 셀 PC 내의 행전극 Y 근방에는 부극성의 벽전하, 행전극 X 및 열전극 D 각각의 근방에는 정극성의 벽전하가 형성된다. 그리고, 이러한 최종 서스테인 펄스 IP의 인가 후, Y전극 드라이버(53)는, 도28에 나타낸 바와 같이 시간 경과에 따라 전위 추이가 완만한 부극성의 피크 전위를 갖는 벽전하 조정 펄스 CP를 행전극 Y1∼Yn에 인가한다. 이러한 벽전하 조정 펄스 CP의 인가에 따라, 상기와 같이 서스테인 방전이 야기된 방전 셀 PC 내에 미약한 소거 방전이 일어나고, 그 내부에 형성되어 있던 벽전하의 일부가 소거된다. 이에 의해, 방전 셀 PC 내의 벽전하의 양이, 다음의 선택 소거 어드레스 행정 WD에 있어서 올바르게 선택 소거 어드레스 방전을 야기시킬 수 있는 양으로 조정된다.
그리고, 최종의 서브필드 SF14의 서스테인 행정I의 종료 후, Y전극 드라이버(53)는, 부극성의 피크 전위를 갖는 소거 펄스 EP를 모든 행전극 Y1∼Yn에 인가한다. 이러한 소거 펄스 EP의 인가에 따라, ON 모드 상태로 있는 방전 셀 PC에만 소거 방전이 야기된다. 이러한 소거 방전에 의해 ON 모드 상태로 있던 방전 셀 PC는 OFF 모드의 상태로 천이한다.
이상과 같은 구동을 도16에 나타낸 바와 같은 16종의 화소 구동 데이터 GD에 기초하여 실행한다.
우선, 흑표시(휘도 레벨 0)를 표현하는 제1계조보다도 1단계만큼 고휘도를 나타내는 제2계조에서는, 도16에 나타낸 바와 같이, 서브필드 SF1∼SF14 중 SF1에서만 방전 셀 PC를 ON 모드로 설정시키기 위한 선택 기입 어드레스 방전을 야기시키고, 이 ON 모드로 설정된 방전 셀 PC를 미소발광 방전시킨다(□로 표시). 이때, 이들 선택 기입 어드레스 방전 및 미소발광 방전에 따른 발광 시의 휘도 레벨은, 1회분의 서스테인 방전에 따른 발광시의 휘도 레벨보다도 낮다. 따라서, 서스테인 방전에 의해 관찰되는 휘도 레벨을 "1"로 한 경우, 제2계조에서는, 휘도 레벨 “1”보다도 낮은 휘도레벨 "α"에 대응한 휘도가 표현된다.
다음에, 이러한 제2계조보다도 1단계만큼 고휘도를 나타내는 제3계조에서는,서브필드 SF1~SF14 중 SF2에서만 방전 셀 PC를 ON 모드로 설정시키기 위한 선택 기입 어드레스 방전을 야기시키고(2중 동그라미로 표시), 다음의 서브필드 SF3에 서 방전 셀 PC를 OFF 모드로 천이시키기 위한 선택 소거 어드레스 방전을 야기시킨다(검은 동그라미로 표시). 따라서, 제3계조에서는, 서브필드 SF1∼SF14 중 SF2의 서스테인 행정 I에서만 1회분의 서스테인 방전에 수반하는 발광이 실시되고, 휘도 레벨 "1"에 대응한 휘도가 표현된다.
다음에, 이러한 제3계조보다도 1단계만큼 고휘도를 나타내는 제4계조에서는,우선, 서브필드 SF1에 있어서 방전 셀 PC를 ON 모드로 설정시키기 위한 선택 기입 어드레스 방전을 야기시키고, 이 ON 모드로 설정된 방전 셀 PC를 미소 발광 방전시킨다(□로 표시). 또한 이러한 제4계조에서는, 서브필드 SF1∼SF14 중 SF2에서만 방전 셀 PC를 ON 모드로 설정시키기 위한 선택 기입 어드레스 방전을 야기 시키고(2중 동그라미로 표시), 다음 서브필드 SF3에서 방전 셀 PC를 OFF 모드로 천이시 키기 위한 선택 소거 어드레스 방전을 야기시킨다(검은 동그라미로 표시). 따라서, 제4계조에서는, 서브필드 SF1에서 휘도 레벨“α”의 발광이 실시되고, SF2에서 휘도 레벨“1”의 발광을 수반하는 서스테인 방전이 1회분만큼 실시되기 때문에, 휘도 레벨 "α" + "1"에 대응한 휘도가 표현된다.
또한, 제5 계조∼제16 계조 각각에서는, 서브필드 SF1에 있어서 방전 셀 PC를 ON 모드로 설정시키는 선택 기입 어드레스 방전을 야기시키고, 이 ON 모드로 설정된 방전 셀 PC를 미소 발광 방전시킨다(□로 표시). 그리고, 그 계조에 대응한 하나의 서브필드에서만 방전 셀 PC를 OFF 모드로 천이시키기 위한 선택 소거 어드레스 방전을 일으킨다(검은 동그라미로 표시). 따라서, 제5 계조∼제16 계조 각각에서는, 서브필드 SF1에서 상기 미소 발광 방전이 야기되고, SF2에서 1회분의 서스테인 방전이 야기된 후, 그 계조에 대응한 수만큼 연속한 서브필드 각각(백 동그라미로 표시)에서 그 서브필드에 할당되어 있는 횟수분만큼 서스테인 방전이 야기된다. 이에 의해, 제5계조∼제16 계조 각각에서는, 휘도 레벨 "α" + “1필드(또는 1프레임) 표시기간 내에 있어서 야기된 서스테인 방전의 총수"에 대응한 휘도가 시각된다.
즉, 도16에 나타낸 바와 같은 구동에 의하면, 휘도 레벨 "0" ∼ "255 + α"로 되는 휘도 범위를 도16에 나타낸 바와 같은 16단계로 나타내는 것이 가능하게 된다.
이러한 구동에 의하면, 1필드표시 기간 내에 있어서 그 발광 패턴(점등 상ㅌ태, 소등 상태)가 서로 반전하고 있는 영역이 1화면 내에 혼재하는 것은 없기 때문 에, 이와 같은 상태에서 발생하는 의사 윤곽이 방지된다.
여기에서, 도28에 나타낸 구동에서는, 서브필드 SF1의 제1리셋 행정 R1 및 SF2의 제2리셋 행정 R2 각각에 있어서, 열전극 D를 음극측, 행전극 Y를 양극측으로 한 전압을 양 전극 간에 인가함으로써, 행전극 Y로부터 열전극 D를 향해 전류가 흐르는 열측 음극 방전을 제1리셋 방전으로서 야기시키고 있다. 따라서, 이러한 제1리셋 방전 시에는, 방전 가스 내의 양이온이 열전극 D를 향할 때, 도5에 나타낸 바와 같은 형광체층(17) 내에 포함되어 있는 2차 전자 방출 재료로서의 MgO결정체에 충돌하고, 이 MgO결정체로부터 2차 전자를 방출시킨다. 특히, 도1에 나타낸 플라즈마 디스플레이 장치의 PDP(50)에서는, MgO결정체를 도5에 나타낸 바와 같이 방전공간에 노출시킴으로써, 양이온과의 충돌 확률을 높이고, 2차 전자를 효율적으로 방전 공간에 방출시키도록 하고 있다. 즉, 이러한 2차 전자에 의한 프라이밍 작용에 의해 방전 셀 PC의 방전 개시 전압이 낮아지기 때문에, 비교적 약한 리셋 방전을 야기시키는 것이 가능하게 된다. 따라서, 리셋 방전의 미약화에 의해 그 방전에 수반하는 발광 휘도가 저하하기 때문에, 어두운 화상을 표시할 때의 콘트라스트, 소위, 암 콘트라스트를 향상시킨 표시가 가능하게 된다.
또한, 도28에 나타낸 구동에서는, 도3에 나타낸 바와 같은 전면 투명 기판(10) 측에 형성되어 있는 행전극 Y 및 배면 기판(14) 측에 형성되어 있는 열전극 D 사이에 제1리셋 방전을 야기시키고 있다. 따라서, 함께 전면 투명 기판(10) 측에 형성되어 있는 행전극 X 및 Y 사이에 리셋 방전을 야기시키는 경우에 비해, 전면 투명 기판(10) 측으로부터 외부로 방출되는 방전광이 적어지기 때문에, 더욱 암 콘 트라스트의 향상을 꾀할 수 있다.
또한, 도16, 도17 및 도28에 나타낸 구동에서는, 선두의 서브필드 SF1에 있어서,전 방전 셀 PC를 OFF 모드 상태로 초기화할 리셋 방전을 야기시킨 후, 이 OFF 모드 상태에 있는 방전 셀 PC를 ON 모드 상태로 천이시키도록 하는 선택 기입 어드레스 방전을 일으킨다. 그리고, SF2에 후속하는 서브필드 SF3∼SF14 각각 내의 하나의 서브필드에 있어서, ON 모드 상태로 있는 방전 셀 PC를 OFF 모드 상태로 천이시켜야 할 선택 기입 어드레스 방전을 야기시키는 선택 소거 어드레스법을 채용한 구동을 실시하도록 하고 있다. 따라서, 도16에 나타낸 바와 같은 제1계조에 따른 구동에 의해 흑표시(휘도 레벨 0)를 행하면, 1필드 표시 기간을 통해 야기되는 방전은, 선두 서브필드 SF1에서의 리셋 방전만으로 된다. 따라서, 서브필드 SF1에 있어서 전 방전 셀 PC를 ON 모드 상태로 초기화하는 리셋 방전을 야기시키고 나서, OFF 모드 상태로 천이시킬 선택 소거 어드레스 방전을 야기시키는 구동을 채용한 경우에 비해, 1필드 표시 기간을 통해 야기되는 방전 횟수가 적어진다. 따라서, 암 콘트라스트를 향상시키는 것이 가능하게 된다.
또한, 도16, 도17 및 도28에 나타낸 구동에 있어서는, 가장 휘도 웨이트가 작은 서브필드 SF1에서는, 표시 화상에 기여하는 방전으로서, 서스테인 방전이 아닌 미소발광 방전을 야기시키도록 하고 있다. 이때, 미소발광 방전은 열전극 D 및 행전극 Y 사이에 야기되는 방전이기 때문에, 행전극 X 및 Y 사이에 야기되는 서스테인 방전에 비해, 그 방전에 수반하는 발광시의 휘도 레벨이 낮다. 따라서, 이러한 미소발광 방전에 의해 흑표시(휘도 레벨 0)보다도 1단계만큼 고휘도를 나타낸 (제2 계조) 경우에는, 서스테인 방전에 의해 이를 나타내는 경우에 비해 휘도 레벨 0과의 휘도 차가 적어진다. 따라서, 저휘도 화상을 표현할 때의 계조 표현 능력이 높아진다. 또, 제2계조에 있어서는, 서브필드 SF1에 후속하는 SF2의 제2리셋 행정 R2에서는 리셋 방전이 야기되지 않기 때문에, 이 리셋 방전에 따른 암 콘트라스트의 저하가 억제된다.
또한, 도28에 나타낸 구동에서는, 서브필드 SF1의 제1리셋 행정 R1에서 제1리셋 방전을 야기시키도록 행전극 Y에 인가하는 리셋 펄스 RP1Y1의 피크 전위를, SF2의 제2리셋 행정 R2에서 제1리셋 방전을 야기시키도록 행전극 Y에 인가하는 리셋 펄스 RP2Y1의 피크 전위보다도 낮게 하고 있다. 이에 의해 서브필드 SF1의 제1리셋 행정 R1에 있어서, 전 방전 셀 PC를 일제히 리셋 방전시켰을 때의 발광을 약하게 하여, 암 콘트라스트의 저하를 억제시킨다.
또한, 도16, 도17 및 도28에 나타낸 구동에 있어서는, 휘도 웨이트가 제2번째에 적어지는 서브필드 SF2의 서스테인 행정 I에서는, 서스테인 방전을 1회만 야기시킴으로써, 저휘도 화상을 표현할 때의 계조표현 능력을 높이고 있다. 또한, 서브필드 SF2의 서스테인 행정 I에서는, 서스테인 방전을 야기시키도록 인가되는 서스테인 펄스 IP가 1회만이기 때문에, 이 1회분의 서스테인 펄스 IP에 따라 야기된 서스테인 방전의 종식 후, 행전극 Y근방에는 부극성의 벽전하, 열전극 D 근방에는 정극성의 벽전하가 각각 형성된 상태로 된다. 이에 의해, 다음 서브필드 SF3의 선택 소거 어드레스 행정 WD에서는, 열전극 D 및 행전극 Y 사이에 있어서 열전극 D를 양극측으로 한 방전(이후, "열측 양극 방전"이라 한다)을 선택 소거 어드레스 방전으로서 야기시키는 것이 가능하게 된다. 한편, 후속하는 서브필드 SF3∼SF14 각각의 서스테인 행정 I에서는, 서스테인 펄스 IP의 인가 횟수를 짝수로 하고 있다. 따라서, 각 서스테인 행정 I의 종료 직후는, 행전극 Y 근방에 부극성의 벽전하, 열전극 D 근방에는 정극성의 벽전하가 형성된 상태로 되기 때문에, 각 서스테인 행정 I에 이어서 실시되는 선택 소거 어드레스 행정 WD에서는, 열측 양극 방전이 가능하게 된다. 따라서, 열전극 D에 대해서는 정극성의 펄스만 인가되게 되어, 어드레스 드라이버(55)의 고 코스트화가 억제된다.
도1에 나타낸 PDP(50)에 있어서는,각 방전 셀 PC 내의 전면 투명 기판(10) 측에 형성되어 있는 산화 마그네슘층(13) 내는 물론, 배면 기판(14) 측에 형성되어 있는 형광체층(17) 내에도, 2차 전자 방출 재료로서의 CL발광 MgO결정체를 포함시키도록 하고 있다.
이하에, 이러한 구성을 채용한 것에 의한 작용 효과에 대해서는 도11 및 도12를 참조하여 설명한다.
따라서, 도18과 같이, 상승 구간에서의 전위 추이가 완만한 파형을 갖는 리셋 펄스 RP1Y1 또는 RP2Y1을 PDP(50)의 행전극 Y에 인가함으로써 열측 음극 방전을 야기시키면, 행전극 Y의 전위가 펄스의 피크 전위에 달하기 전에 그 방전이 종식한다. 따라서, 행전극 및 열전극 간에 인가되는 전압이 낮은 단계에서, 열측 음극 방전이 종식하므로, 도12에 나타낸 바와 같이, 그 방전 강도도 도11의 경우보다도 대 폭적으로 저하한다.
즉, 상승시의 전위 추이가 완만한 파형을 갖는 도28에 나타낸 바와 같은 리셋 펄스 RP1Y1 또는 RP2Y1을, 산화 마그네슘층(13) 및 형광체층(17)의 쌍방에 CL발광 MgO 결정체가 포함되어 있는 PDP(50)에 인가함으로써, 방전 강도가 약한 열측 음극 방전을 야기시키도록 한 것이다. 따라서, 이와 같이 방전 강도가 매우 약한 열측 음극 방전을 리셋 방전으로서 야기시킬 수 있기 때문에, 화상의 콘트라스트,특히 어두운 화상을 표시할 때의 암 콘트라스트를 높이는 것이 가능하게 된다.
또한, 도18에 나타낸 구동에서는, 서브필드 SF1의 선택 기입 어드레스 행정W1W에서 행전극 Y에 인가되는 기입 주사 펄스 SPW 및 서브필드 SF2의 선택 기입 어드레스 행정 W2W에서 행전극 Y에 인가하는 기입 주사 펄스 SPWW 각각에 있어서의 부극성의 피크 전위를,
SPWW < SPW
로 되는 대소 관계로 함으로써, 제2선택 기입 어드레스 행정 W2W에 있어서 확실히 선택 기입 어드레스 방전이 야기되도록 하고 있다.
이하에, 기입 주사 펄스 SPW 및 SPWW 각각에 있어서의 부극성의 피크 전위를 상기와 같은 대소 관계로 함으로써, 선택 기입 어드레스 방전이 확실히 야기되도록 되는 이유에 대해 기술한다.
도28에 나타낸 구동에 의하면, 서브필드 SF1의 제1선택 기입 어드레스 행정 W1W에서는, 고전압의 화소 데이터 펄스 DP 및 기입 주사 펄스 SPW의 인가에 따라 열전극 D 및 행전극 Y 사이에 있어서 선택 기입 어드레스 방전이 야기된다. 이때,행전극 X 및 Y 간에서의 오 방전을 방지하기 위해, 도28에 나타낸 바와 같이 행전극 X를 접지 전위에 설정하고 있다. 한편, 서스테인 펄스 SF2의 제2 선택 기입 어드레스 행정 W2W에서는, 고전압의 화소 데이터 펄스 DP 및 기입 주사 펄스 SPWW의 인가에 따라 열전극 D 및 행전극 Y 간에 있어서 선택 기입 어드레스 방전이 야기된다. 또한, 이러한 제2선택 기입 어드레스 행정 W2W에서는, 열전극 D 및 행전극 Y 사이는 물론, 행전극 X 및 Y 사이에서도 방전을 야기시킴으로써, 방전 셀 내의 벽전하의 형성 상태를 ON 모드에 대응한 상태로 천이시키도록, 도28에 나타낸 바와 같이 행전극 X에는 정극성의 베이스 펄스 BP+를 인가하도록 하고 있다.
여기에서, 서브필드 SF1의 제1선택 기입 어드레스 행정 W1W에서는, 기입 주사 펄스 SPW에 있어서의 부극성의 피크 전위가 낮으면, 그만큼 행전극 X 및 Y 간의 전압이 높아지기 때문에, 상기 선택 기입 어드레스 방전에 유발되어 행전극 X 및 Y 사이에 미약한 오방전이 일어날 가능성이 있다. 이러한 오방전에 따라, 행전극 X 근방에서는, 미량으로 존재하는 정극성의 벽전하가 소거되고, 반대로 부극성의 벽전하가 대전하게 된다. 그리고, 이어서 실시되는 서브필드 SF2의 제2리셋 행정 R2의 전반부에서는, 행전극 X 및 Y 간에서의 오방전을 방지하도록, 행전극 Y 및 X 각각에 대해 서로 동극성의 리셋 펄스(RP2Y1, RP2Y2)를 인가한다. 따라서, 행전극 X에 서는 방전이 야기되지 않고, 이 행전극 X 근방에는 정표성의 벽전하 소거된 채의 상태로, 다음의 제2선택 기입 어드레스 행정 W2W를 실행해야 된다.
이와 같이, 기입 주사 펄스 SPW에 있어서의 부극성의 피크 전위가 낮으면, 행전극 X 및 Y 사이에 오 방전이 야기되고, 이 오방전에 따라, 행전극 X근방에 이부극성의 벽전하가 형성되며, 이는 이상적인 상태가 아니다. 따라서, 이 상태에서 SF2의 제2 선택 기입 어드레스 행정 W2W에서는,행 전극 X 및 Y 사이에 방전이 야기되지 않는, 즉, 기입 방전이 올바르게 야기되지 않을 가능성이 있다. 이때, 서브필드 SF3 이후의 각 서브필드의 어드레스 행정은, 모두, 방전 셀의 상태를 ON 모드로부터 OFF 모드로 천이시키는 선택 소거 어드레스 행정 WD이다. 따라서, SF2의 단계에서 선택 기입 어드레스 방전이 실패한 방전 셀은, SF3 이후의 각 서스테인 행정 I에서는 서스테인 방전이 야기되지 않고 흑표시 상태로 되어, 표시 품질을 현저하게 악화시킨다.
따라서, 도28에 나타낸 바와 같이, SF1의 제1선택 기입 어드레스 행정 WlW에서 행전극 Y에 인가되는 기입 주사 펄스 SPW의 부극성 피크 전위를, SF2의 제2선택 기입 어드레스 행정 W2W에서 행전극 Y에 인가되는 기입 주사 펄스 SPWW의 부극성 피크 전위보다 높게 한다. 즉, 제1선택 기입 어드레스 행정 W1W에서는, 선택 기입 어드레스 방전이 야기된 때에도 이 방전에 유발되어 행전극 X 및 Y 사이에 오방전이 야기되지 않을 정도로 부극성의 피크 전위를 높인 기입 주사 펄스 SPW를, 행전극 Y 에 인가하도록 한 것이다. 한편, 제2선택 기입 어드레스 행정 W2W에서는, 행전극 X 및 Y간에 있어서 확실히 방전이 야기되도록, 기입 주사 펄스 SPWW의 부극성 피크 전위를 기입 주사 펄스 SPW의 부극성 피크 전위보다도 낮게 하고 있다.
따라서, 제1선택 기입 어드레스 행정 W1W에서의 선택 기입 어드레스 방전에 유발되어 행전극 X 및 Y 간에 야기되는 오방전이 방지되기 때문에, 방전 셀 내에서는 이상적인 벽전하의 형성 상태가 유지되고, 다음의 제2선택 기입 어드레스 행정 W2W에 있어서 확실히 선택 기입 어드레스 방전을 야기시키는 것이 가능하게 된다.
또한, 상술한 바와 같이, 기입 주사 펄스 SPW의 부극성 피크 전위를 기입 주사 펄스 SPWW의 부극성 피크 전위보다도 높게 하는 것에 따라, 제1리셋 행정 R1에서의 리셋 펄스 RP1Y2에 대해서도, 그 부극성 피크 전위의 설정에 배려가 필요하게 된다. 즉, 리셋 테일 펄스로서의 리셋 펄스 RP1Y2의 부극성 피크 전위를, 리셋 헤드 펄스로서의 리셋 펄스 RP2Y2의 부극성 피크 전위보다도 낮게 하면, 이하와 같은 ㅁ문제가 생기기 때문이다.
즉, 리셋 테일 펄스로서의 리셋 펄스 RP1Y2 및 RP2Y2 각각은, 그 직후의 기입 어드레스 행정(W1W, W2W)에 있어서 안정적으로 선택 기입 어드레스 방전을 일으키기 위한 벽전하의 양을 조정하도록 인가되는 것이다.
그러나, 상술한 바와 같이, SF1의 제1선택 기입 어드레스 행정 W1W에서는, 기입 주사 펄스 SPW의 부극성 피크 전위를 높게 설정하고 있기 때문에, 그 직전의 단계(R1의 후반부)에서, 리셋 펄스 RP1Y2에 의해 비교적 강한 방전을 야기시키면, 선택 기입 어드레스 방전이 실패할 가능성이 높아진다.
따라서, 리셋 펄스 RP1Y2의 인가에 따라 야기되는 방전을 약하게 하도록, 리셋 펄스 RP1Y2에 있어서의 부극성 피크 전위를 높게 설정한다. 구체적으로는, SF1의 제1 리셋 행정 R1에서의 리셋 펄스 RP1Y2의 부극성 피크 전위 및 SF2의 제2리셋 행정 R2에서의 리셋 펄스 RP2Y2의 부극성 피크 전위가, RP2Y2≤RP1Y2로 되는 대소 관계로 한다.
이에 의해, 도28에 나타낸 바와 같이, 제1선택 기입 어드레스 행정 W1W에서의 기입 주사 펄스 SPW의 부극성 피크 전위를 비교적 높게 설정하여도 확실히 선택 기입 방전을 야기시킬 수 있게 된다. 또한, 리셋 펄스 RP1Y2의 부극성 피크 전위를 리셋 펄스 RP2Y2의 부극성 피크 전위보다도 높게 설정함으로써, 리셋 펄스 RP1Y2의 인가에 따라 야기되는 방전도 약해지고, 암 콘트라스트를 더욱 향상시키는 것이 가능하다.
그런데, 리셋 펄스 RP1Y2 및 RP2Y2의 부극성 피크 전위가, 기입 주사 펄스 SPW 및 SPWW 각각의 부극성 피크 전위보다도 낮으면, 기입 어드레스 행정(W1W, W2W)에서 확실히 선택 기입 어드레스 방전을 야기시킬 수 없게 된다.
따라서, 이러한 점을 고려하여, 도28에 나타낸 구동에서는, 서브필드 SF1에서의 리셋 펄스 RP1Y2 및 기입 주사 펄스 SPW, 서브필드 SF2에서의 리셋 펄스 RP2Y2 및 기입 주사 펄스 SPWW 각각의 부극성 피크 전위를, SPWW < SPW ≤ RP2Y2 ≤RP1Y2로 되는 대소 관계로 함으로써, 제2선택 기입 어드레스 행정 W2W에 있어서 확실히 선택 기입 어드레스 방전이 야기되도록 하고 있다.
또한, 상기 실시예에서는, 기입 주사 펄스 SPW의 부극성 피크 전위를 기입 주사 펄스 SPWW의 부극성 피크 전위보다 높게 하고 있으나, 도29에 나타낸 바와 같이, 양자의 부극성 피크 전위를 동일하게 하고, 기입 주사 펄스 SPW의 펄스폭 T1을 기입 주사 펄스 SPW의 펄스폭 T2보다 적게 해도 좋다. 이때, 리셋 펄스 RP1Y2, RP2Y2, 기입 주사 펄스 SPW, SPWW 각각의 부극성 피크 전위는, SPWW = SPW ≤ RP2Y2 ≤ RP1Y2로 되는 대소 관계를 갖게 된다.
이러한 도29에 나타낸 바와 같은 구동에 의해서도, 도28에 나타낸 구동 방법을 채용한 경우와 동일하게, 선택 기입 어드레스 방전에 유발되어 행전극 X 및 Y 간에 야기되는 오 방전이 방지된다.
또한, 도30에 나타낸 바와 같이, 기입 주사 펄스 SPW의 부극성 피크 전위를 기입 주사 펄스 SPWW의 부극성 피크 전위보다도 높게 하는 동시에, 기입 주사 펄스 SPW의 펄스폭 T1을 기입 주사 펄스 SPW의 펄스폭 T2보다 적게 해도 좋다.
또한, 도31에 나타낸 바와 같이, 기입 주사 펄스 SPW 및 SPWW 각각의 부극성 피크 전위를 서로 동일하게 하는 동시에 양자의 펄스 폭도 동일하게 하고, 제1선택 기입 어드레스 행정 W1W의 실행 기간 중에 걸쳐, 행전극 Y1∼Yn은 물론, 행전극 X1∼Xn 각각에도 부극성의 베이스 펄스 BP-를 인가해도 좋다. 즉, 행전극 Y1∼Yn에 인가되어 있는 베이스 펄스 BP-와 동일 극성의 베이스 펄스를 행전극 X1∼Xn에도 인가함으로써 행전극 X 및 Y 사이에서의 오방전을 방지하는 것이다.
또한, 도31에 나타낸 바와 같이, 제1선택 기입 어드레스 행정 W1W의 실행기간 중에 걸쳐 행전극 X1~Xn 각각에 부극성의 베이스 펄스 BP-을 인가하는 구동을, 도28, 도29 또는 도30에 나타낸 구동으로 조합시켜 실행해도 좋다.
요컨대, 제1선택 기입 어드레스 행정 W1W의 실행 기간 중에 걸쳐 행전극 X1∼Xn 각각에 부극성의 베이스 펄스 BP-를 인가하는 동시에, 도28에 나타낸 바와 같이 기입 주사 펄스 SPW의 부극성 피크 전위를 기입 주사 펄스 SPWW의 부극성 피크 전위보다도 높게 하거나, 또는 도29에 나타낸 바와 같이 기입 주사 펄스 SPW의 펄스폭을 기입 주사 펄스 SPWW의 펄스폭보다도 작게 한 구동을 실시하면 좋다.
또한, 상기 실시예에 있어서는, 리셋 펄스 RP1X, RP2X, RP1Y1, RP1Y2, RP2Y1, RP2Y2 각각의 펄스 상승(또는 하강) 구간에서는, 시간 경과에 따른 전위 변화량이 일정하지만, 도32에 나타낸 바와 같이, 시간경과에 따라 서서히 전위 변화량이 변화해도 좋다.
또한, 도 28, 도29~도31에 각각 나타낸 제1리셋 행정 R1에서는, 그의 전반부에 있어서 리셋 펄스 RP1Y1을 행전극 Y1∼Yn에 인가함으로써 열측 음극 방전으로서의 제1리셋 방전을 야기시키도록 하고 있으나, 이를 생략해도 좋다.
예컨대, 도28, 도29~도31에 각각 나타낸 제1 리셋 행정 R1 대신, 도27에 나타낸 제1리셋 행정 R1을 채용한다. 도27에 나타낸 바와 같이, 제1리셋 행정 R1의 전반부에서는 행전극 Y1∼Yn을 접지 전위로 고정한다. 즉, 제1리셋 행정 R1의 전반부에서의 행전극 Y로부터 열전극 D로의 열측 음극 방전의 목적은, 제1선택 기입 어드레스 행정 W1W에 있어서의 기입 방전을 안정화시키기 위한 하전 입자를 방출시키는 것에 있다. 여기에서, PDP의 구조로서, 예컨대 도5에 나타낸 바와 같은 CL발광 MgO결정을 포함하는 MgO결정체 내에 포함시킨 경우에는, 이와 같은 구성을 채용하지 않는 경우에 비해 기입 방전이 안정화한다. 따라서, 제1 리셋 행정 R1의 전반부에서는, 행전극 Y 및 열전극 D를 모두 접지 전위로 하여 열측 음극 방전을 일으키지 않는 구성을 채용하는 것이 가능하게 된다. 이 경우에는 행전극 X에 대해서도 도27와 같이 접지 전위 레벨로 한다.
또한, 상기 실시예에 있어서는, 선두의 서브필드 SF1 및 제2번째의 서브필드 SF2에서만 리셋 행정(R1, R2) 및 선택 기입 어드레스 행정(W1W, W2W)을 순차 실행하도록 하고 있으나, 이들 일련의 동작을 제3번째 이후의 서브필드에서 동일하게 실행해도 좋다.
또한, 도28, 도29~도31에 나타낸 제1리셋 행정 R1 및 제2리셋 행정 R2에서는, 모든 방전 셀에 대해 일제히 리셋 방전을 야기시키도록 하고 있으나, 각각이 복수의 방전 셀로 이루어지는 방전 셀 블록마다, 리셋 방전을 시간적으로 분산시켜 실행해도 좋다.
또한, 상기 실시예에서는, 선두의 서브필드 SF1에 한해, 표시 화상에 관여하는 발광을 행하는 행정으로서, 서스테인 행정 I 대신 미소 발광 행정 LL을 실시하도록 하고 있다. 그러나, 선두의 서브필드 이외의 서브필드, 또는 선두의 서브필드를 포함하는 복수의 서브필드에 있어서, 서스테인 행정 I 대신 미소 발광 행정 LL
을 실행하도록 해도 좋다.
또한, 도16에 나타낸 구동에서는, 제4 계조 이후의 계조에 있어서도 서브필드 SF1의 미소발광 행정 LL에서, 휘도 레벨 α의 발광을 수반하는 미소 발광 방전을 야기하도록 하고 있으나, 제3 계조 이후의 계조에서는, 이 미소발광 방전을 야기시지지 않도록 해도 좋다. 요컨대, 미소발광 방전에 따른 발광은 극히 저휘도(휘도 레벨α)이기 때문에, 이보다도 고휘도의 발광을 수반하는 서스테인 방전과 병용 하는 경우, 즉, 제3 계조 이후의 계조에 있어서, "휘도 레벨 α"의 휘도 증가분을 시각할 수 없는 경우에는, 이 미소발광 방전을 야기시킬 필요가 없어지기 때문이다.
또한, 도28, 도29~도31에 나타낸 실시예에 있어서는, 미소발광 펄스 LP 및 리셋 펄스 RP2Y1을 연결시켜 행전극 Y에 인가하도록 하고 있으나, 도33에 나타낸 바와 같이, 양자를 시간적으로 분산시켜 행전극 Y에 순차적으로 인가해도 좋다.
또한, 도5에 나타낸 일례에서는, PDP(50)의 배면 기판(14) 측에 제공되어 있는 형광체층(17) 내에 MgO 결정체를 포함시키도록 하고 있으나, 도17에 나타낸 바와 같이, 형광체층(17)의 표면을 피복하도록 2차 방출재로 이루어지는 2차 전자 방출층(18)을 제공해도 좋다. 이때, 2차 전자 방출층(18)으로서는, 형광체층(17)의 표면상에, 2차 전자 방출재로 이루어지는 결정(예컨대, CL발광 MgO결정체를 포함한 MgO결정)을 전면에 깔아 형성해도 좋고, 또는 2차 전자 방출재를 박막 성막하여 형성시켜도 좋다.
이 출원은 본원에 참고로 채용된 일본국 특허출원 제2007-055557호 및 제2007-109650호에 기초하고 있다.
도1은 본 발명의 제1 실시예에 의한 구동방법에 따라 플라즈마 디스플레이 패널을 구동하는 플라즈마 디스플레이 장치의 개략 구성을 나타내는 도면이다.
도2는 표시면측에서 바라 본 PDP(50)의 내부 구조를 모식적으로 나타내는 정면도이다.
도3은 도2에 나타낸 V-V선상에서의 단면을 나타내는 도면이다.
도4는도2에 나타낸 W-W선상에서의 단면을 나타내는 도면이다.
도5는 형광체층(17) 내에 포함되는 MgO 결정체를 모식적으로 나타내는 도면이다.
도6은 도1에 나타낸 플라즈마 디스플레이 장치에서의 각 계조마다의 발광 패턴의 일례를 나타내는 도면이다.
도7은 도1에 나타낸 플라즈마 디스플레이 장치에 있어서 채용되는 발광 구동 시퀀스의 일례를 나타내는 도면이다.
도8은 도7에 나타낸 발광 구동 시퀀스에 따라서 PDP(50)에 인가되는 각종 구동펄스를 나타내는 도면이다.
도9는 도1에 나타낸 플라즈마 디스플레이 장치에 있어서 채용되는 발광 구동 시퀀스의 다른 일례를 나타내는 도면이다.
도10은 도1에 나타낸 발광 구동 시퀀스에 따라서 PDP(50)에 인가되는 각종 구동펄스를 나타내는 도면이다.
도11은 산화 마그네슘층(13)에만 CL발광 MgO결정체를 포함시킨 종래의 PDP에 대해 리셋 펄스 RPY1을 인가한 때에 야기되는 열측 음극 방전에 있어서의 방전 강도의 추이를 나타내는 도면이다.
도12는 산화 마그네슘층(13) 및 형광체층(17)의 쌍방에 CL발광 MgO결정체를 포함시킨 PDP(50)에 대해 리셋 펄스 RPY1을 인가한 때에 야기되는 열측 음극 방전에서의 방전 강도의 추이를 나타내는 도면이다.
도13은 리셋 펄스 RPY1의 다른 파형을 나타내는 도면이다.
도14는 형광체 입자층(17a)의 표면에 2차 전자 방출층(18)을 적층 해 형광체층(17)을 구축시킨 경우의 형태를 모식적으로 나타내는 도면이다.
도15는 본 발명의 제2 실시예에 의한 방전 방법에 따라서 플라즈마 디스플레이 패널를 구동하는 플라즈마 디스플레이 장치의 개략 구성을 나타내는 도면이다.
도16은 도15에 나타낸 플라즈마 디스플레이 장치에 있어서의 각 계조마다의 발광 패턴의 일례를 나타내는 도면이다.
도17은 도15에 나타낸 플라즈마 디스플레이 장치에 있어서 채용되는 발광 구동 시퀀스의 일례를 나타내는 도면이다.
도18은 도17에 나타낸 발광 구동 시퀀스에 따라서 PDP(50)에 인가되는 각종 구동 펄스를 나타내는 도면이다.
도19는 도15에 나타낸 플라즈마 디스플레이 장치에 있어서 채용되는 발광 구동 시퀀스의 다른 일례를 나타내는 도면이다.
도20은 도19에 나타낸 발광 구동 시퀀스에 따라서 PDP(50)에 인가되는 각종 구동 펄스를 나타내는 도면이다.
도21은 본 발명의 제3 실시예에 의한 구동 방법에 따라서 플라즈마 디스플레이 패널을 구동하는 플라즈마 디스플레이 장치의 개략 구성을 나타내는 도면이다.
도22는 도21에 나타낸 플라즈마 디스플레이 장치에 채용되는 발광 구동 시퀀스의 일례를 나타내는 도면이다.
도23은 도21에 나타낸 플라즈마 디스플레이 장치에 있어서 채용되는 발광 구동시퀀스 외에의 일례를 나타내는 도면이다.
도24는 본 발명의 제4 실시예에 의한 구동 방법에 따라서 플라즈마 디스플레이 패널을 구동하는 플라즈마 디스플레이 장치의 개략 구성을 나타내는 도면이다.
도25는 도24에 나타낸 플라즈마 디스플레이 장치에 채용되는 발광 구동시퀀스의 일례를 나타내는 도면이다.
도26은 도24에 나타낸 플라즈마 디스플레이 장치에 있어서 채용되는 발광 구동 시퀀스의 다른 일례를 나타내는 도면이다.
도27은 제1 리셋 행정 R1에서의 리셋 펄스의 다른 인가 방법을 나타내는 도면이다.
도28은 도7에 나타낸 발광 구동 시퀀스에 따라서 PDP(50)에 인가되는 각종 구동 펄스를 나타내는 도면이다.
도29는 도17에 나타낸 발광 구동 시퀀스에 따라서 PDP(50)에 인가되는 각종 구동 펄스의 다른 일례를 나타내는 도면이다.
도30은 도17에 나타낸 발광 구동 시퀀스에 따라서 PDP(50)에 인가되는 각종 구동 펄스의 다른 일례를 나타내는 도면이다.
도31은 도17에 나타낸 발광 구동 시퀀스에 따라서 PDP(50)에 인가되는 각종 구동 펄스의 다른 일례를 나타내는 도면이다.
도32는 리셋 펄스 RP의 파형을 나타내는 도면이다.
도33은 미소 발광 펄스 LP 및 리셋 펄스 RP2Y1 각각의 인가 타이밍의 다른 일례를 나타내는 도면이다.

Claims (37)

  1. 방전 가스가 봉입된 방전공간을 사이에 두고 전면 기판 및 배면 기판이 대향 배치되어 있고, 상기 전면 기판에 형성되어 있는 복수의 행전극쌍과 상기 배면 기판에 형성되어 있는 복수의 열전극의 각 교차부에 화소를 담당하는 방전 셀이 형성되어 있는 플라즈마 디스플레이 패널을, 입력 영상 신호에 있어서의 단위 표시 기간마다 복수의 서브필드에 의해 계조 구동하는 플라즈마 디스플레이 패널의 구동방법으로,
    상기 방전 셀 내의 상기 배면 기판 상에는 형광체 재료 및 2차 전자 방출 재료가 포함되는 형광체층이 형성되어 있고,
    상기 단위 표시기간 내의 하나의 서브필드에서는, 상기 방전 셀을 OFF 모드의 상태로 초기화하는 리셋 행정과, 상기 입력 영상 신호에 따라 상기 방전 셀을 선택적으로 어드레스 방전시킴으로써 상기 방전 셀을 ON 모드의 상태로 천이시키는 어드레스 행정을 실행하고,
    상기 리셋 행정에서는, 상기 행전극쌍의 일방의 행전극을 양극측, 상기 열전극을 음극측으로 한 전압을 상기 일방의 행전극 및 상기 열전극 간에 인가함으로써 상기 일방의 행전극 및 상기 열전극간에 있어서 제1 리셋 방전을 야기시킨 후, 계속 상기 일방의 행전극에 부극성의 전위를 인가하면서 상기 행전극쌍의 타방의 행전극에 정극성의 피크 전위를 갖는 제1 베이스 펄스를 인가함으로써 제2 리셋 방전을 야기시키고,
    상기 어드레스 행정의 실행기간 중에 걸쳐, 상기 일방의 행전극에 부극성의 전위를 인가하면서, 상기 타방의 행전극에 상기 제1 베이스 펄스와는 다른 정극성의 피크 전위를 갖는 제2 베이스펄스를 인가하는, 플라즈마 디스플레이 패널의 구동 방법.
  2. 제1항에 있어서, 상기 제1 베이스 펄스는 상기 제2 베이스 펄스보다도 고전위인, 플라즈마 디스플레이 패널의 구동 방법.
  3. 제1항에 있어서, 상기 제1 베이스 펄스는 상기 제2 베이스 펄스보다도 저전위인, 플라즈마 디스플레이 패널의 구동방법.
  4. 제1항에 있어서, 상기 하나의 서브필드는, 상기 단위 표시기간 내의 선두의 서브필드이고, 상기 서브필드 각각 내의 상기 선두의 서브필드에서만 상기 리셋 행정을 실행하는, 플라즈마 디스플레이 패널의 구동 방법.
  5. 제1항에 있어서, 상기 하나의 서브필드는, 상기 단위 표시기간 내의 선두의 서브필드의 직후에 제공된 서브필드이고,
    상기 선두의 서브필드에서는, 상기 방전 셀을 OFF 모드의 상태로 초기화하는 리셋 행정과, 상기 입력 영상 신호에 따라 상기 방전 셀을 선택적으로 어드레스 방전시킴으로써 상기 방전 셀을 ON 모드의 상태로 천이시키는 어드레스 행정을 실행 하는, 플라즈마 디스플레이 패널의 구동 방법.
  6. 제5항에 있어서, 상기 리셋 행정에서는, 상기 행전극쌍의 일방의 행전극을 양극측, 상기 열전극을 음극측으로 한 전압을 상기 일방의 행전극 및 상기 열전극 간에 인가함으로써 상기 방전 셀 내의 상기 일방의 행전극 및 상기 열전극간에 있어서 리셋 방전을 야기시키는, 플라즈마 디스플레이 패널의 구동 방법.
  7. 제5항에 있어서, 상기 단위 표시 기간 내에 있어서의 상기 선두의 서브필드 및 상기 선두의 서브필드의 직후에 제공된 하나의 서브필드에서만 상기 리셋 행정이 실행되는 플라즈마 디스플레이 패널의 구동 방법.
  8. 제5항에 있어서, 상기 선두의 상기 어드레스 행정의 직후에 있어서, 상기 행전극쌍의 일방의 행전극을 양극측, 상기 열전극을 음극측으로 한 전압을 상기 일방의 행전극 및 상기 열전극 간에 인가함으로써, 상기 선두의 서브필드의 상기 어드레스 행정에서 상기 ON 모드로 설정된 방전 셀 내의 상기 열전극 및 상기 일방의 행전극 간에서 미소발광방전을 야기시키는 미소발광행정을 실행하는, 플라즈마 디스플레이 패널의 구동 방법.
  9. 제8항에 있어서, 상기 미소발광방전은, 휘도 레벨 0보다도 1단계만큼 고휘도인 계조에 대응하는 발광이 수반되는 방전인, 플라즈마 디스플레이 패널의 구동 방 법.
  10. 제1항에 있어서, 상기 2차 전자 방출 재료는 산화 마그네슘으로 형성되는, 플라즈마 디스플레이 패널의 구동 방법.
  11. 제10항에 있어서, 상기 산화 마그네슘은 전자선에 의해 여기되어 파장역 200∼300nm 내에 피크를 갖는 캐소드 루미네슨스 발광을 행하는 산화 마그네슘 결정체를 포함하는, 플라즈마 디스플레이 패널의 구동 방법.
  12. 제1항에 있어서, 제1항에 있어서, 상기 방전 공간내에 있어서 상기 2차 전자 방출재로 이루어지는 입자가 상기 방전 가스에 접촉하고 있는, 플라즈마 디스플레이 패널의 구동 방법.
  13. 방전 가스가 봉입된 방전공간을 사이에 두고 대향 배치되어 있는 제1 및 제2 기판 내의 제1 기판에 형성되어 있는 복수의 행전극쌍과 상기 제2기판에 형성되어 있는 복수의 열전극과의 교차부에, 그 표면이 상기 방전 가스에 접촉하고 있는 형광체층을 포함하는 방전 셀이 형성되어 있는 플라즈마 디스플레이 패널을, 상기 영상 신호에 있어서의 단위 표시 기간마다 복수의 서브필드로 계조 구동하는 플라즈마 디스플레이 패널의 구동 방법으로,
    상기 단위 표시 기간 내의 복수의 상기 서브필드 각각 내의 제1서브필드 및 상기 제1 서브필드에 후속하는 제2 서브필드 각각에서는, 상기 행전극쌍의 일방의 행전극에 순차 부극성의 기입 주사 펄스를 인가하면서 상기 영상 신호에 기초한 각 화소마다의 화소 데이터에 따른 화소 데이터 펄스를 상기 열전극에 인가함으로써, 상기 방전 셀을 선택적으로 기입 어드레스 방전시켜 상기 방전 셀을 OFF 모드의 상태로부터 ON 모드의 상태로 천이시키는 기입 어드레스 행정을 실행하고,
    상기 제2 서브필드에 후속하는 제3 서브필드에서는, 상기 행전극쌍의 일방의 행전극에 순차 부극성이 소거 주사 펄스를 인가하면서 상기 영상 신호에 기초한 각 화소마다의 화소 데이터에 따른 화소 데이터 펄스를 상기 열전극에 인가함으로서 상기 방전 셀을 선택적으로 소거 어드레스 방전시켜 상기 방전 셀을 상기 ON 모드의 상태로부터 상기 OFF 모드의 상태로 천이시키는 소거 어드레스 행정을 실행하고,
    상기 제1 서브필드의 상기 기입 어드레스 행정에서 인가되는 상기 기입 주사 펄스에 있어서의 부극성의 피크 전위를, 상기 제2서브필드의 상기 기입 어드레스 행정에서 인가되는 상기 기입 주사 펄스에 있어서의 부극성의 피크 전위보다 높게 하는, 플라즈마 디스플레이 패널의 구동 방법.
  14. 제13항에 있어서, 상기 제1 서브필드의 상기 기입 어드레스 행정에서 인가되는 상기 기입 주사 펄스의 펄스 폭을, 상기 제2 서브필드의 상기 기입 어드레스 행정에서 인가되는 상기 기입 주사 펄스의 펄스 폭보다도 작게하는, 플라즈마 디스플레이 패널의 구동 방법.
  15. 방전 가스가 봉입된 방전 공간을 사이에 두고 대향 배치되어 있는 제1 및 제2기판 내의 제1 기판에 형성되어 있는 복수의 행전극쌍과 상기 제2기판에 형성되어 있는 복수의 열전극과의 각 교차부에, 그 표면이 상기 방전 가스에 접촉하고 있는 형광체층을 포함하는 방전 셀이 형성되어 있는 플라즈마 디스플레이 패널을, 상기 영상 신호에 있어서의 단위 표시 기간마다 복수의 서브필드로 계조 구동하는 플라즈마 디스플레이 패널의 구동 방법으로,
    상기 단위 표시 기간 내의 복수의 상기 서브필드 각각 내의 제1서브필드 및 상기 제1 서브필드에 후속하는 제2 서브필드 각각에서는, 상기 행전극쌍의 일방의 행전극에 순차 부극성의 기입 주사 펄스를 인가하면서 상기 영상 신호에 기초한 각 화소마다의 화소 데이터에 따른 화소 데이터 펄스를 상기 열전극에 인가함으로써 t아기 방전 셀을 선택적으로 선택 소거 어드레스 방전시켜 상기 방전 셀을 OFF 모드의 상태로부터 ON 모드의 상태로 천이시키는 기입 어드레스 소거 어드레스 행정을 실행하고,
    상기 제2 서브필드에 후속하는 제3 서브필드에서는, 상기 행전극쌍의 일방의 행전극에 순차 부극성의 소거 주사 펄스를 인가하면서 상기 영상 신호에 기초한 각 화소마다의 화소 데이터에 따른 화소 데이터 펄스를 상기 열전극에 인가함으로써 상기 방전 셀을 선택적으로 소거 어드레스 방전시켜 상기 방전 셀을 상기 ON 모드의 상태로부터 상기 OFF 모드의 상태로 천이시키는 소거 어드레스 행정을 실행하고,
    상기 제1 서브필드의 상기 기입 어드레스 행정에서 인가되는 상기 기입 주사 펄스의 펄스폭을, 상기 제2 서브필드의 상기 기입 어드레스 행정에서 인가되는 상기 기입 부사 펄스의 펄스폭보다도 작게 하는, 플라즈마 디스플레이 패널의 구동 방법.
  16. 제15항에 있어서, 상기 제1 서브필드의 상기 기입 어드레스 행정에서 인가되는 상기 기입 주사 펄스에 있어서의 부극성의 피크 전위와, 상기 제2서브필드의 상기 기입 어드레스 행정에서 인가되는 상기 기입 주사 펄스에 있어서의 부극성의 피크 전위가 동일하게 설정되는, 플라즈마 디스플레이 패널의 구동방법
  17. 제13항 또는 제15항에 있어서, 상기 제3 서브필드에 후속하는 모든 서브필드의 각각에서는, 상기 소거 어드레스 행정을 실행하는, 플라즈마 디스플레이 패널 구동방법.
  18. 제13항 또는 제15항에 있어서, 상기 제1 및 제2 서브필드 각각에서는, 상기 기입 어드레스 행정의 직전에 있어서, 상기 열전극을 양극측으로 한 리셋 방전을 상기 열전극 및 상기 일방의 행전극 간에 인가시킬 리셋 테일 펄스를 상기 일방의 행전극에 인가하는 리셋 행정을 포함하고,
    상기 제1 서브필드에서 인가되는 상기 리셋 테일 펄스에 있어서의 부극성의 피크 전위가, 상기 제2 서브필드에서 인가되는 상기 리셋 테일 펄스에 있어서의 부 극성의 피크 전위 이상의 전위인, 플라즈마 디스플레이 패널의 구동방법
  19. 제13항 또는 제15항에 있어서, 상기 형광체층에는, 형광체 재료와 2차 전자 방출 재료가 포함되는, 플라즈마 디스플레이 패널의 구동방법
  20. 제19항에 있어서, 상기 2차 전자 방출 재료는 산화 마그네슘으로 이루어지는, 플라즈마 디스플레이 패널의 구동방법
  21. 제20항에 있어서, 상기 산화 마그네슘은, 전자선에 의해 여기되어 파장역 200∼300nm 내에 피크를 갖는 캐소드 루미네슨스 발광을 행하는 산화 마그네슘 결정체를 포함하는, 플라즈마 디스플레이 패널의 구동방법
  22. 제19항에 있어서, 상기 방전 공간 내에서 상기 2차 전자 방출 재료가 상기 방전 가스에 접촉하고 있는, 플라즈마 디스플레이 패널의 구동방법
  23. 제18항에 있어서, 상기 리셋 행정에서는, 모든 상기 방전 셀을 OFF 모드로 초기화하는 플라즈마 디스플레이 패널의 구동방법
  24. 제18항에 있어서, 상기 제2 서브필드의 리셋 행정에서는, 상기 리셋 펄스의 인가 직전에, 상기 일방의 행전극을 양극측, 상기 열전극을 음극측으로 한 전압을 상기 일방의 행전극 및 상기 열전극 간에 야기시킬 리셋 헤드 펄스를 상기 일방의 행전극에 인가함으로써, 상기 일방의 행전극 상기 열전극 간에 있어서 리셋 방전을 야기시키는, 플라즈마 디스플레이 패널의 구동방법.
  25. 제18항에 있어서, 상게 제1 및 제2 서브필드 각각의 리셋 행정에서는, 상기 리셋 테일 펄스의 인가 직전에, 상기 일방의 행전극을 양극측, 상기 열전극을 음극측으로 한 전압을 상기 행전극 및 상기 열전극 간에 야기시킬 리셋 헤드 펄스를 상기 일방의 행전극에 인가함으로써, 상기 일방의 행전극 및 상기 열전극 간에 있어서 리셋 방전을 야기시키는, 플라즈마 디스플레이 패널의 구동 방법.
  26. 제24항에 있어서, 상기 리셋 행정에서는, 상기 행전극쌍의 타방의 행전극과 상기 일방의 행전극 간에서의 방전을 방지시키는 전위를 상기 타방의 행전극에 인가하는, 플라즈마 디스플레이 패널의 구동 방법.
  27. 제25항에 있어서, 상기 리셋 행정에서는, 상기 행전극쌍의 타방의 행전극과 상기 일방의 행전극 간에서의 방전을 방지시키는 전위를 상기 타방의 행전극에 인가하는, 플라즈마 디스플레이 패널의 구동 방법.
  28. 제13항 또는 제15항에 있어서, 상기 제1 서브필드는 상기 단위 표시 기간 중의 선두의 서브필드이고, 상기 제2 서브필드는 상기 선두의 서브필드의 직후에 제 공된 서브필드인, 플라즈마 디스플레이 패널의 구동 방법.
  29. 제25항에 있어서, 상기 단위 표시 기간 내의 서브필드들 중 상기 제1 서브필드 및 상기 제2 서브필드에만 상기 리셋 행정을 포함하는, 플라즈마 디스플레이 패널의 구동 방법.
  30. 제24항에 있어서, 상기 리셋 행정에서는, 상기 리셋 헤드 펄스의 전연부의 전위를 시간 경과에 따라 서서히 증가시키는, 플라즈마 디스플레이 패널의 구동 방법.
  31. 제25항에 있어서, 상기 리셋 행정에서는, 상기 리셋 헤드 펄스의 전연부의 전위를 시간 경과에 따라 서서히 증가시키는, 플라즈마 디스플레이 패널의 구동 방법.
  32. 제24항에 있어서, 상기 리셋 헤드 펄스는 정극성의 피크 전위를 갖고,
    상기 리셋 행정에서는, 상기 리셋 헤드 펄스를 상기 일방의 행전극에 인가하는 동안에 정극성의 전위를 상기 타방의 행전극에 인가하는, 플라즈마 디스플레이 패널의 구동 방법.
  33. 제25항에 있어서, 상기 리셋 헤드 펄스는 정극성의 피크 전위를 갖고,
    상기 리셋 행정에서는, 상기 리셋 헤드 펄스를 상기 일방의 행전극에 인가하는 동안에 정극성의 전위를 상기 타방의 행전극에 인가하는, 플라즈마 디스플레이 패널의 구동 방법.
  34. 제13항 또는 제15항에 있어서, 상기 제1서브필드에 있어서, 상기 행전극쌍의 일방의 행전극을 양극측, 상기 열전극을 음극측으로 한 전압을 상기 일방의 행전극 및 상기 열전극 간에 인가함으로써, 상기 ON 모드의 상태로 설정되어 있는 상기 방전 셀 내의 상기 열전극 및 상기 일방의 행전극 간에 미소 발광 방전을 야기시키는 미소 발광 방전 행정이 더 행해지는, 플라즈마 디스플레이 패널의 구동 방법.
  35. 제34항에 있어서, 상기 미소 발광 방전은, 휘도 레벨 0보다도 1 단계만큼 고휘도인 계조에 대응하는 발광이 수반되는 방전인, 플라즈마 디스플레이 패널의 구동 방법.
  36. 제13항 또는 제15항에 있어서, 상기 제1 서브필드에서는 상기 기입 어드레스 행정의 실행 기간 중에 걸쳐 상기 행전극쌍의 타방의 행전극에 부극성의 베이스 펄스를 인가하고,
    상기 제2 서브필드에서는, 상기 기입 어드레스 행정의 실행 기간 중에 걸쳐 상기 타방의 행전극에 정극성의 베이스 펄스를 인가하는, 플라즈마 디스플레이 패널의 구동 방법.
  37. 방전 가스가 봉입된 방전 공간을 사이에 두고 대향 배치되어 있는 제1 및 제2기판 내의 제1 기판에 형성되어 있는 복수의 행전극쌍과 상기 제2기판에 형성되어 있는 복수의 열전극과의 각 교차부에, 그 표면이 상기 방전 가스에 접촉하고 있는 형광체층을 포함하는 방전 셀이 형성되어 있는 플라즈마 디스플레이 패널을, 상기 영상 신호에 있어서의 단위 표시 기간마다 복수의 서브필드로 계조 구동하는 플라즈마 디스플레이 패널의 구동 방법으로,
    상기 단위 표시 기간 내의 복수의 상기 서브필드 각각 내의 제1서브필드 및 상기 제1 서브필드에 후속하는 제2 서브필드 각각에서는, 상기 행전극쌍의 일방의 행전극에 순차 부극성의 기입 주사 펄스를 인가하면서 상기 영상 신호에 기초한 각 화소마다의 화소 데이터에 따른 화소 데이터 펄스를 상기 열전극에 인가함으로써 상기 방전 셀을 선택적으로 기입 어드레스 방전시켜 상기 방전 셀을 OFF 모드의 상태로부터 ON 모드의 상태로 천이시키는 기입 어드레스 행정을 실행하고,
    상기 제2 서브필드에 후속하는 제3 서브필드에서는, 상기 행전극쌍의 일방의 행전극에 순차 부극성의 소거 주사 펄스를 인가하면서 상기 영상 신호에 기초한 각 화소마다의 화소 데이터에 따른 화소 데이터 펄스를 상기 열전극에 인가함으로써 상기 방전 셀을 선택적으로 소거 어드레스 방전시켜 상기 방전 셀을 상기 ON 모드의 상태로부터 상기 OFF 모드의 상태로 천이시키는 소거 어드레스 행정을 실행하고,
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