KR20080071035A

KR20080071035A - 히스테리시스 특성을 이용한 싱글 슬로프 ａｄｃ와 그 변환 방법, 및 상기 싱글 슬로프 adc를 구비하는 cmos 이미지 센서

Info

Publication number: KR20080071035A
Application number: KR1020070009136A
Authority: KR
Inventors: 임용
Original assignee: 삼성전자주식회사
Priority date: 2007-01-29
Filing date: 2007-01-29
Publication date: 2008-08-01
Also published as: KR100871828B1; US7554478B2; CN101237237A; CN101237237B; US20080180298A1

Abstract

히스테리시스 특성을 이용한 싱글 슬로프 ADC가 개시된다. 상기 싱글 슬로프 ADC는 램프신호와 일정한 레벨을 갖는 입력신호를 수신하여 비교하고 비교신호를 출력하기 위한 제1비교기, 상기 제1비교기의 출력단에 접속된 입력단을 갖는 히스테리시스 특성을 갖는 제2비교기, 및 상기 제2비교기의 출력단에 접속되고 상기 제2비교기의 출력신호의 상태 천이 시점에 상응하는 디지털 코드를 출력하기 위한 코드 발생부를 포함한다. 상기 제2비교기는 슈미트 트리거 또는 슈미트 트리거 인버터로 구현될 수 있다. 상기 싱글 슬로프 ADC는 상기 슈미트 트리거 또는 상기 슈미트 트리거 인버터의 상승 쓰레시홀드 또는 하강 쓰레시홀드 중에서 적어도 하나는 조절할 수 있는 컨트롤러를 더 포함한다.

싱글 슬로프 ADC, 히스테리시스

Description

히스테리시스 특성을 이용한 싱글 슬로프 ＡＤＣ와 그 변환 방법{Single slope analog to digital converter using hysteresis property and analog to digital converting method}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.

도 1은 일반적인 싱글 슬로프 ADC의 블락 도를 나타낸다.

도 2는 도 1에 도시된 싱글 슬로프 ADC의 비교기의 출력 신호와 코드 발생기의 입력 신호의 파형 도를 나타낸다.

도 3은 본 발명의 실시예에 따른 히스테리시스 특성을 이용한 싱글 슬로프 ADC의 블락 도를 나타낸다.

도 4는 히스테리시스의 입출력 특성을 나타낸다.

도 5는 도 4에 도시된 싱글 슬로프 ADC의 비교기의 출력 신호와 코드 발생기의 입력 신호의 파형 도를 나타낸다.

본 발명은 아날로그 디지털 변환에 관한 것으로, 특히 히스테리시스 특성을 이용한 싱글 슬로프 아날로그 디지털 변환기와 아날로그 디지털 변환 방법에 관한 것이다.

싱글 슬로프 아날로그 디지털 변환기(single slope analog to digital converter; 싱글 슬로프 ADC)는 일정한 전압 레벨을 갖는 입력신호와 램프 신호(ramp signal)를 수신하여 비교하고, 상기 입력신호의 전압 레벨과 상기 램프신호의 전압 레벨이 같아지는 시간 또는 시점(timepoint)을 디지털 신호(또는 디지털 코드)로 변환하는 ADC이다.

도 1은 일반적인 싱글 슬로프 ADC의 블락도를 나타낸다. 상기 싱글 슬로프 ADC(10)는 비교기(12), 인버터(14), 및 코드 발생기(16)를 포함한다.

상기 코드 발생기(16)는 카운터(미도시)를 포함할 수 있다. 상기 카운터는 램프신호(RAMP)가 램핑을 시작할 때부터 클락(CLK)에 응답하여 카운트를 시작하고, 카운트 결과로서 n(n은 자연수)비트 디지털 값을 출력한다. 따라서 상기 코드 발생기(16)는 상기 입력신호(INPUT)의 전압 레벨과 상기 램프신호(RAMP)의 전압 레벨이 같아지는 시간 또는 시점에서의 n비트 디지털 값을 디지털 신호(또는 디지털 코드)로서 출력한다.

도 2는 도 1에 도시된 싱글 슬로프 ADC(10)의 비교기(12)의 출력 신호와 코드 발생기(16)의 입력 신호의 파형도를 나타낸다.

도 1과 도 2를 참조하면, 상기 비교기(12)가 상기 입력신호(INPUT)의 전압 레벨과 상기 램프신호(RAMP)의 전압 레벨을 비교할 때, 상기 비교기(12)는 상기 램프신호(RAMP)의 노이즈와 상기 비교기(12)의 노이즈를 포함하는 출력신호를 출력한 다.

상기 인버터(14)에서 발생되는 노이즈를 고려하지 않더라도, 상기 램프신호(RAMP)의 노이즈와 상기 비교기(12)의 노이즈는 상기 인버터(14)를 통하여 상기 코드 발생기(16)로 그대로 입력되므로, 상기 램프신호(RAMP)의 노이즈와 상기 비교기(12)의 노이즈는 상기 코드 발생기(16)로부터 출력되는 디지털 코드(OC)에 직접적인 영향을 미친다. 상기 디지털 코드(OC)는 카운터로부터 출력되는 n비트 디지털 값일 수 있다.

도 2(a)는 이상적인 또는 노이즈가 전혀 포함되지 않은 비교기(12)의 출력 신호의 파형과 코드 발생기(16)의 입력신호의 파형을 나타낸다. 이 경우, 상기 코드 발생기(16)는 입력신호(INPUT)의 전압 레벨과 램프신호(RAMP)의 전압 레벨이 같아지는 시간 또는 시점을 나타내는 디지털 코드1(CODE1)을 출력한다.

그러나, 도 2(b)는 노이즈가 포함된 비교기(12)의 출력 신호의 파형과 상기 노이즈가 반영된 코드 발생기(16)의 입력신호의 파형을 나타낸다. 이 경우, 상기 코드 발생기(16)는 상기 비교기(12)의 출력신호에 포함된 노이즈의 영향으로 디지털 코드1(CODE1)이 아닌 디지털 코드2(CODE2)를 출력한다.

즉, 비교기(12)의 출력신호에 포함된 노이즈때문에 발생한 디지털 코드 노이즈의 영향으로, 상기 코드 발생기(16)는 입력신호(INPUT)의 전압 레벨과 램프신호(RAMP)의 전압 레벨이 같아지는 시간 또는 시점을 정확하게 디지털 코드로 변환하지 못한다.

또한, 도 1에 도시된 싱글 슬로프 ADC(10)가 컬럼마다 배치된 컬럼 패러렐 (column parallel)구조를 갖는 CMOS 이미지 센서에서, 레이아웃 면적의 제한으로 인하여 상기 비교기(12)의 특성이 최적화되지 못하는 경우(예컨대, 노이즈를 제거하지 못하는 경우), 상기 코드 발생기(16)는 상기 비교기(12)에 의한 노이즈의 영향을 받는다.

따라서 상기 CMOS 이미지 센서에 구현된 코드 발생기(16)는 입력신호(INPUT)의 전압 레벨과 램프신호(RAMP)의 전압 레벨이 같아지는 시간 또는 시점을 정확하게 디지털 코드로 변환하지 못하므로, 상기 CMOS 이미지 센서의 성능은 상당히 떨어진다.

따라서, 싱글 슬로프 ADC(10) 또는 상기 싱글 슬로프 ADC(10)를 포함하는 CMOS 이미지 센서의 성능을 개선하기 위하여, 비교기(12)에서 발생한 노이즈 대비 코드 발생기(16)로 입력되는 노이즈를 감소시킬 수 있는 싱글 슬로프 ADC가 절실히 요구된다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 비교기에서 발생한 노이즈 대비 코드 발생부로 입력되는 노이즈를 감소시킬 수 있는 싱글 슬로프 ADC 및 상기 싱글 슬로프 ADC를 포함하는 CMOS 이미지 센서를 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 싱글 슬로프 아날로그 디지털 변환기는 램프신호와 일정한 레벨을 갖는 입력신호를 수신하여 비교하고 비교신호를 출력하기 위한 제1비교기, 상기 제1비교기의 출력단에 접속된 입력단을 갖는 히스테리시 스 특성을 갖는 제2비교기, 및 상기 제2비교기의 출력단에 접속되고 상기 제2비교기의 출력신호의 상태 천이 시점에 상응하는 디지털 코드를 출력하기 위한 코드 발생부를 포함한다.

상기 제2비교기는 슈미트 트리거 또는 슈미트 트리거 인버터로 구현될 수 있다. 상기 싱글 슬로프 아날로그 디지털 변환기는 상기 슈미트 트리거 또는 상기 슈미트 트리거 인버터의 상승 쓰레시홀드 또는 하강 쓰레시홀드 중에서 적어도 하나는 조절할 수 있는 컨트롤러를 더 포함한다.

상기 코드 발생부는 클락에 응답하여 디지털 카운트 값을 출력하는 카운터, 및 상기 제2비교기의 출력신호와 상기 디지털 카운트 값에 응답하여, 상기 제2비교기의 출력신호의 상태 천이 시점에서의 상기 디지털 카운트 값을 상기 디지털 코드로서 출력하기 위한 코드 발생기를 포함한다.

또는, 상기 코드 발생부는 클락에 응답하여 디지털 카운트 값을 출력하는 카운터; 및 상기 제2비교기의 출력신호와 상기 디지털 카운트 값을 수신하고, 상기 제2비교기의 출력신호의 상태가 변할 때 상기 디지털 카운트 값을 래치하기 위한 메모리를 포함할 수 있다.

CMOS이미지 센서는 상기 싱글 슬로프 아날로그 디지털 변환기를 포함한다.

상기 기술적 과제를 달성하기 위한 싱글 슬로프 아날로그 디지털 변환 방법은 램프신호와 일정한 레벨을 갖는 입력신호를 수신하여 비교하고 제1비교신호를 출력하는 단계; 히스테리시스 특성을 이용하여 상기 제1비교신호를 비교하고 제2비교신호를 출력하는 단계; 및 순차적으로 변화되는 디지털 카운트 값과 상기 제2비 교신호를 수신하고, 상기 제2비교신호의 상태천이 시점에서의 상기 디지털 카운트 값에 상응하는 디지털 코드를 출력하는 단계를 포함한다.

상기 제2비교신호를 출력하는 단계는 슈미트 트리거 또는 슈미트 트리거 인버터를 이용하여 상기 제1비교신호를 비교하고 상기 제2비교신호를 출력하는 단계를 포함한다.

상기 디지털 코드를 출력하는 단계는 클락에 응답하여 상기 카운트 값을 발생하는 단계, 및 상기 제2비교 신호와 상기 디지털 카운트 값을 수신하고, 상기 제2비교 신호의 상태 천이 시점에서의 상기 디지털 카운트 값에 상응하는 상기 디지털 코드를 출력하는 단계를 포함한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3은 본 발명의 실시예에 따른 히스테리시스 특성을 이용한 싱글 슬로프 ADC의 블락도를 나타낸다. 도 3을 참조하면, 본 발명의 실시예에 따른 싱글 슬로프 ADC(200)는 제1비교기(22), 제2비교기(24), 및 코드 발생부(26)를 포함한다.

상기 제1비교기(22)는 제1입력단(예컨대, (-)입력단)으로 입력되는 일정한 레벨을 갖는 입력신호(INPUT, 예컨대 CMSO 이미지 센서의 픽셀(미도시)로부터 출력 된 신호)와 제2입력단(예컨대, (+)입력단)으로 입력되는 램프신호(RAMP)를 수신하고, 수신된 신호들(INPUT와 RAMP)의 전압 레벨들을 서로 비교하고, 비교결과를 출력한다. 상기 램프신호(RAMP)는 램프 신호 발생기(미도시)로부터 출력될 수 있다.

예컨대, 상기 제1비교기(22)는 입력신호(INPUT)의 전압 레벨이 램프신호 (RAMP)의 전압 레벨보다 높은 경우 제1상태(예컨대, 로우 레벨)을 갖는 출력신호를 출력하고, 상기 제1비교기(22)는 상기 입력신호(INPUT)의 전압 레벨이 상기 램프신호(RAMP)의 전압 레벨보다 낮은 경우 제2상태(예컨대, 하이 레벨)을 갖는 출력신호를 출력할 수 있다.

실시 예에 따라서, 상기 입력신호(INPUT)는 (+)입력단으로 입력되고 상기 램프신호(RAMP)는 (-)입력단으로 입력되도록 구현될 수도 있다. 또한, 도 3에서는 설명의 편의를 위하여, 업워드 램핑(upward ramping)하는 상기 램프신호(RAMP)를 도시하였으나, 상기 램프 신호(RAMP)는 다운워드 램핑(downward ramping)하는 램프신호와 대체될 수도 있다.

상기 제2비교기(24)의 입력단은 상기 제1비교기(22)의 출력단에 접속된다. 상기 제2비교기(24)는 히스테리시스 특성(hysteresis property; 또는 "히스테리시스"라고도 함)을 갖는 비교회로의 일 예이다. 따라서 상기 제2비교기(24)는 슈미트 트리거 인버터(Schmitt (Schmidt) trigger inverter) 또는 슈미트 트리거(Schmitt (Schmidt) trigger)로 구현될 수도 있다.

상기 제2비교기(24)가 슈미트 트리거 인버터로 구현되는 경우, 상기 제1비교기(22)의 출력신호가 제1상태(예컨대, 로우 레벨)를 갖는 경우(예컨대, 라이징 쓰 레시홀드 전압(Vthr)보다 낮은 경우), 상기 슈미트 트리거 인버터(24)는 제2상태(예컨대, 하이 레벨)를 갖는 신호를 출력하고, 상기 제1비교기(22)의 출력신호가 제2상태를 갖는 경우(예컨대, 폴링 쓰레시홀드 전압(Vthf)보다 높은 경우), 상기 슈미트 트리거 인버터(24)는 제1상태를 갖는 신호를 출력할 수 있다.

도 4는 슈미트 트리거 인버터의 히스테리시스의 입출력 특성을 나타낸다. 도 4를 참조하면, 예컨대, 상기 슈미트 트리거 인버터(24)로 라이징 쓰레시홀드(Vthr)보다 낮은 입력전압이 입력되는 경우 상기 슈미트 트리거 인버터(24)는 제2상태(예컨대, 하이 레벨)을 갖는 출력신호를 출력한 후, 폴링 쓰레시홀드(Vthf)보다 높은 입력전압이 입력될 때까지 상기 제2상태(예컨대, 하이 레벨)를 유지한다.

또한, 상기 슈미트 트리거 인버터(24)로 폴링 쓰레시홀드(Vthf)보다 높은 입력전압이 입력될 때 상기 슈미트 트리거 인버터(24)의 출력신호는 제2상태(예컨대, 하이 레벨)에서 제1상태(예컨대, 로우 레벨)로 천이한 후 라이징 쓰레시홀드(Vthr)보다 낮은 입력전압이 입력될 때까지 상기 제1상태(예컨대, 로우 레벨)를 유지한다. 그리고, 상기 슈미트 트리거 인버터(24)로 라이징 쓰레시홀드(Vthr)보다 낮은 입력전압이 다시 입력될 때 상기 슈미트 트리거 인버터(24)의 출력신호는 제1상태(예컨대, 로우 레벨)에서 제2상태(예컨대, 하이 레벨)로 다시 천이한다.

상기 코드 발생부(26)는 상기 제2비교기(24)의 출력신호와 클락(CLK)을 수신하고, 상기 클락(CLK)의 소정의 에지(예컨대, 상승 에지와 하강 에지 중 어느 하나)에 기초하여 상기 제2비교기(24)의 출력신호의 상태 천이(예컨대, 하이 레벨에서 로우 레벨로 천이 또는 로우 레벨에서 하이 레베로 천이) 시점을 카운트하고, 카운트 결과로서 디지털 코드(OC)를 출력한다. 상기 디지털 코드(OC)는 m(m은 자연수)비트들로 구현될 수 있다.

상기 코드 발생부(26)는 n(n은 자연수, n=m 또는 n≠m)비트 카운터(28)와 코드 발생기(30)를 포함한다.

상기 n비트 카운터(28)는 램프신호(RAMP)가 램핑(예컨대, 업워드 램핑(upward ramping))을 시작하는 때부터 클락(CLK)에 응답하여 카운트를 시작하고, 카운트 결과로서 순차적으로 변하는(예컨대, 증가하는) n비트 카운트 값(예컨대, 그레이 코드(gray code); CV)을 출력한다.

상기 코드 발생기(30)는 상기 n비트 카운트 값(CV)과 상기 제2비교기(24)의 출력신호를 수신하고, 상기 제2비교기(24)의 출력신호의 상태가 천이되는 시점(예컨대 하이 레벨에서 로우 레벨로 천이하는 시점)에서의 상기 n비트 카운트 값(CV)을 디지털 코드(OC)로서 출력할 수 있다.

즉, 상기 코드 발생기(30)는 순차적으로 변하는(예컨대, 증가하는) 상기 n비트 카운트 값(CV)을 수신하고, 입력신호(INPUT)의 전압 레벨과 램프신호(RAMP)의 전압 레벨이 같아지는 시점에서의 상기 n비트 카운트 값(CV)을 디지털 코드(OC)로서 출력할 수 있다. 상기 디지털 코드(OC)는 상기 n비트 카운트 값(CV)이 될 수도 있고, 상기 n비트 카운트 값(CV)에 상응하는 소정의 디지털 값이 될 수 있다.

실시 예에 따라, 상기 제2비교기(24)의 출력신호의 상태가 제2상태(예컨대, 하이 레벨)인 경우, 인에이블된 상기 n비트 카운터(28)는 클락(CLK)에 응답하여 순차적으로 변하는(예컨대, 증가하는) n비트 카운트 값(CV)을 출력할 수 있다.

그리고, 상기 제2비교기(24)의 출력신호의 상태가 제2상태(예컨대, 하이 레벨)에서 제1상태(예컨대, 로우 레벨)로 천이한 경우, 디스에이블된 상기 n비트 카운터(28)는 카운트를 멈추고, 상기 제2비교기(24)의 출력신호의 상태가 제1상태(예컨대, 로우 레벨)에서 제2상태(예컨대, 하이 레벨)로 다시 천이할 때까지 이전의 n비트 카운트 값을 유지(또는 래치)할 수 있다.

상기 코드 발생기(30)는 SRAM과 같은 휘발성 메모리로 구현될 수도 있다. 이 경우 상기 제2비교기(24)의 출력 신호의 상태가 변할 때, 상기 코드 발생기(30)는 상기 n비트 카운터(28)로부터 출력된 n비트 카운트 값(CV)을 래치할 수도 있다.

도 5(a)는 도 2(a)와 마찬가지로 이상적인 또는 노이즈가 전혀 포함되지 않은 제1비교기(22)의 출력 신호의 파형과 제2비교기(24)의 출력신호, 즉 코드 발생기(30)의 입력신호의 파형을 나타낸다. 이 경우, 상기 코드 발생기(30)는 입력신호(INPUT)의 전압 레벨과 램프신호(RAMP)의 전압 레벨이 같아지는 시점을 정확하게 나타내는 디지털 코드1(CODE1)을 출력할 수 있다.

그러나, 도 5(b)는 노이즈를 포함하는 제1비교기(22)의 출력 신호의 파형과 제2비교기(24)에 의하여 상기 노이즈의 영향이 상당히 제거된 상기 제2비교기(24)의 출력신호, 즉 코드 발생기(30)의 입력신호의 파형을 나타낸다.

상기 제1비교기(22)는 입력신호(INPUT)의 전압 레벨과 램핑하는 램프신호 (RAMP)의 전압 레벨을 비교하고, 비교결과를 출력한다. 상기 램프신호(RAMP)가 램핑을 시작하자마자(또는 시작한 후에), 상기 카운터(28)는 활성화된 인에이블 신호(EN)와 클락(CLK)에 응답하여 카운트를 시작한다.

상기 인에이블 신호(EN)는 램프신호(RAMP)의 램핑 시점을 검출할 수 있는 소정의 검출기(미도시)에 의하여 발생할 수 있다. 또한, 상기 소정의 검출기는 상기 램프신호(RAMP)의 램핑 시점과 제2비교기(24)의 출력신호의 상태(예컨대, 하이 레벨)에 기초하여 상기 인에이블 신호(EN)를 발생할 수도 있다.

또한, 실시예에 따라 상기 카운터(28)는 상기 램프신호(RAMP)의 램핑 시점을 검출할 수 있는 소정의 검출기(미도시)로부터 출력된 상기 인에이블 신호(EN)와 별도로 상기 카운터(28)로 입력되는 상기 제2비교기(24)의 출력신호의 논리 레벨(예컨대, 하이 레벨)을 검출하고, 검출된 논리 레벨에 기초하여 카운트를 시작할 수 있다.

제1비교기(22)의 출력신호가 제1상태를 갖는 경우, 제2비교기(24)는 제2상태를 갖는 출력신호를 출력한다. 따라서 상기 카운터(28)는 상기 클락(CLK)에 응답하여 카운트를 계속한다.

상기 램프 신호(RAMP)의 전압 레벨이 증가하면서 상기 제1비교기(22)의 출력신호가 상기 제2비교기(24)의 폴링 쓰레시홀드(Vthf) 보다 커지는 경우, 상기 제2비교기(24)의 출력신호는 상기 제2상태에서 상기 제1상태로 천이한다. 이 경우, 상기 카운터(28)는 카운트를 멈추고 천이 직전의 카운트 값을 유지한다.

노이즈의 영향으로 상기 제1비교기(22)의 출력신호가 상기 제2비교기(24)의 라이징 쓰레시홀드(Vthr)보다 낮아지는 경우 상기 제2비교기(24)의 출력신호는 상기 제1상태에서 상기 제2상태로 다시 천이한다. 이 경우, 상기 카운터(28)는 카운트를 속행한다.

상기 노이즈의 영향으로 상기 제1비교기(22)의 출력신호가 상기 제2비교기(24)의 폴링 쓰레시홀드(Vthf)보다 다시 낮아지는 경우, 상기 제2비교기(24)의 출력신호는 상기 제2상태에서 상기 제1상태로 다시 천이한다. 이 경우, 상기 카운터(28)는 카운트를 멈추고 천이 직전의 카운트 값을 유지한다. 이때 코드 발생기(30)는 카운트를 멈춘 상기 카운터(28)로부터 출력된 n비트 디지털 값을 디지털 코드(CODE3)로서 출력한다.

도 1과 도 2를 참조하면, 하나의 쓰레시홀드만을 갖는 인버터(14)는 비교기(12)의 출력신호가 상기 쓰레시홀드를 지나는 순간마다 상태를 천이하므로, 상기 인버터(14)의 출력신호의 상태의 천이는 코드 발생기(16)의 노이즈로 작용한다.

그러나, 도 3과 도 5를 참조하면, 두 개의 쓰레시홀드들(Vthr과 Vthf)을 갖는 제2비교기(24)의 출력신호의 상태가 한번 천이한 후, 노이즈에 의한 상기 제2비교기(24)로 입력되는 입력신호의 변화량이 상기 두 개의 쓰레시홀드들(Vthr과 Vthf)의 차이보다 작은 경우 상기 제2비교기(24)의 출력신호의 상태는 그대로 유지된다. 따라서 상기 제2비교기(24)는 코드 발생부(26)로 입력되는 신호에 포함된 노이즈를 억제하는 효과가 있다.

도 2(a)와 도 5(b)를 참조하면, 본 발명의 실시 예에 따른 싱글 슬로프 ADC(200)는 출력 코드 노이즈를 상당히 감소시킬 수 있음을 알 수 있다.

상기 싱글 슬로프 ADC(200)는 제어신호(CTRL)에 응답하여 제2비교기(24)의 폴링 쓰레시홀드(Vthf)를 제어할 수 있는 제1제어신호(CTRL1) 또는 상기 제2비교기(24)의 라이징 쓰레시홀드(Vthr)를 제어할 수 있는 제2제어신호(CTRL2) 중에서 적어도 하나를 출력할 수 있는 컨트롤러(32)를 더 포함할 수 있다.

상기 제2비교기(24)의 폴링 쓰레시홀드(Vthf) 또는 라이징 쓰레시홀드(Vthr) 중에서 적어도 하나가 조절되는 경우, 코드 발생부(26)로 입력되는 입력신호, 즉 제2비교기(24)의 출력신호에 포함된 노이즈의 제거는 극대화될 수 있다.

도 3 내지 도 5는 본 발명에 따른 히스테리시스 특성을 갖는 싱글 슬로프 ADC의 설명의 편의를 위하여 도시된 것으로서, 램프 신호(RAMP)가 다운워드(downward)로 램핑을 하는 경우, 제1비교기(22)의 제1입력단(예컨대, (-)입력단)으로 램프 신호(RAMP)가 입력되는 경우, 제2비교기(24)가 슈미트 트리거로 구현되는 경우, 또는 코드 발생기(30)가 SRAM과 같은 휘발성 메모리로 구현되는 경우, 도 5(a)와 도 5(b)에 도시된 파형들 각각의 변화(예컨대, 위상의 변화)는 당업자라면 도 3 내지 도 5에 도시된 내용에 기초하여 용이하게 이해할 수 있을 것이다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명의 실시 예에 따른 히스테리시스 특성을 이용하는 싱글 슬로프 아날로그 디지털 변환기와 아날로그 디지털 변환 방법은 코드 발생부로 입력되는 노이즈를 감소시킬 수 있는 효과가 있다.

또한, 본 발명의 실시 예에 따른 히스테리시스 특성을 이용하는 싱글 슬로프 아날로그 디지털 변환기와 아날로그 디지털 변환 방법은 상기 싱글 슬로프 아날로그 디지털 변환기로부터 출력되는 출력 코드 노이즈을 감소시킬 수 있는 효과가 있다.

또한, 본 발명의 실시 예에 따른 히스테리시스 특성을 이용하는 싱글 슬로프 아날로그 디지털 변환기를 포함하는 CMOS 이미지 센서는 상기 싱글 슬로프 아날로그 디지털 변환기로부터 출력되는 출력 코드 노이즈을 감소시킬 수 있는 효과가 있다. 따라서 상기 CMOS 이미지 센서는 노이즈에 둔감하므로 상기 CMOS 이미지 센서의 성능을 향상시킬 수 있는 효과가 있다.

Claims

램프신호와 일정한 레벨을 갖는 입력신호를 수신하여 비교하고 비교신호를 출력하기 위한 제1비교기;

상기 제1비교기의 출력단에 접속된 입력단을 갖는 히스테리시스 특성을 갖는 제2비교기; 및

상기 제2비교기의 출력단에 접속되고 상기 제2비교기의 출력신호의 상태 천이 시점에 상응하는 디지털 코드를 출력하기 위한 코드 발생부를 포함하는 싱글 슬로프 아날로그 디지털 변환기.
제1항에 있어서, 상기 제2비교기는 슈미트 트리거인 싱글 슬로프 아날로그 디지털 변환기.
제2항에 있어서, 상기 싱글 슬로프 아날로그 디지털 변환기는,

상기 슈미트 트리거의 상승 쓰레시홀드 또는 하강 쓰레시홀드 중에서 적어도 하나는 조절할 수 있는 컨트롤러를 더 포함하는 싱글 슬로프 아날로그 디지털 변환기.
제1항에 있어서, 상기 제2비교기는 슈미트 트리거 인버터인 싱글 슬로프 아날로그 디지털 변환기.
제4항에 있어서, 상기 싱글 슬로프 아날로그 디지털 변환기는,

상기 슈미트 트리거 인버터의 상승 쓰레시홀드 또는 하강 쓰레시홀드 중에서 적어도 하나는 조절할 수 있는 컨트롤러를 더 포함하는 싱글 슬로프 아날로그 디지털 변환기.
제1항에 있어서, 상기 코드 발생부는,

클락에 응답하여 디지털 카운트 값을 출력하는 카운터; 및

상기 제2비교기의 출력신호와 상기 디지털 카운트 값에 응답하여, 상기 제2비교기의 출력신호의 상태 천이 시점에서의 상기 디지털 카운트 값을 상기 디지털 코드로서 출력하기 위한 코드 발생기를 포함하는 싱글 슬로프 아날로그 디지털 변환기.
제1항에 있어서, 상기 코드 발생부는,

클락에 응답하여 디지털 카운트 값을 출력하는 카운터; 및

상기 제2비교기의 출력신호와 상기 디지털 카운트 값을 수신하고, 상기 제2비교기의 출력신호의 상태가 변할 때 상기 디지털 카운트 값을 래치하기 위한 메모리를 포함하는 싱글 슬로프 아날로그 디지털 변환기.
제1항 내지 제7항 중의 어느 하나의 항에 기재된 싱글 슬로프 아날로그 디지 털 변환기를 포함하는 CMOS 이미지 센서.
램프신호와 일정한 레벨을 갖는 입력신호를 수신하여 비교하고 제1비교신호를 출력하는 단계;

히스테리시스 특성을 이용하여 상기 제1비교신호를 비교하고 제2비교신호를 출력하는 단계; 및

순차적으로 변화되는 디지털 카운트 값과 상기 제2비교신호를 수신하고, 상기 제2비교신호의 상태천이 시점에서의 상기 디지털 카운트 값에 상응하는 디지털 코드를 출력하는 단계를 포함하는 싱글 슬로프 아날로그 디지털 변환 방법.
제9항에 있어서, 상기 제2비교신호를 출력하는 단계는,

슈미트 트리거 또는 슈미트 트리거 인버터를 이용하여 상기 제1비교신호를 비교하고 상기 제2비교신호를 출력하는 단계를 포함하는 싱글 슬로프 아날로그 디지털 변환 방법.
제9항에 있어서, 상기 제2비교신호를 출력하는 단계는,

상승 쓰레시홀드 또는 하강 쓰레시홀드 중에서 적어도 하나는 조절된 슈미트 트리거를 이용하여 상기 제1비교신호를 비교하고 상기 제2비교신호를 출력하는 단계를 포함하는 싱글 슬로프 아날로그 디지털 변환 방법.
제9항에 있어서, 상기 제2비교신호를 출력하는 단계는,

상승 쓰레시홀드 또는 하강 쓰레시홀드 중에서 적어도 하나는 조절된 슈미트 트리거 인버터를 이용하여 상기 제1비교신호를 비교하고 상기 제2비교신호를 출력하는 단계를 포함하는 싱글 슬로프 아날로그 디지털 변환 방법.
제9항에 있어서, 상기 디지털 코드를 출력하는 단계는,

클락에 응답하여 상기 카운트 값을 발생하는 단계; 및

상기 제2비교 신호와 상기 디지털 카운트 값을 수신하고, 상기 제2비교 신호의 상태 천이 시점에서의 상기 디지털 카운트 값에 상응하는 상기 디지털 코드를 출력하는 단계를 포함하는 싱글 슬로프 아날로그 디지털 변환 방법.