KR20080070957A - 버퍼 메모리의 플래그 셀 어레이를 이용하여 데이터 오류정정을 수행하는 반도체 메모리 시스템 - Google Patents

버퍼 메모리의 플래그 셀 어레이를 이용하여 데이터 오류정정을 수행하는 반도체 메모리 시스템 Download PDF

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Abstract

반도체 메모리 시스템이 개시된다. 상기 반도체 메모리 시스템은 비휘발성 메모리로부터 출력되는 데이터를 버퍼링하는 버퍼 메모리를 통하여 상기 비휘발성 메모리에 저장된 데이터에 대한 오류 정정을 수행한다. 상기 버퍼 메모리는 호스트 인터페이스를 통하여 수신되는 읽기 커맨드와 상기 버퍼 메모리의 플래그 셀 어레이로부터 출력되는 플래그 데이터에 응답하여 상기 데이터의 오류 정정을 수행한다.
오류 정정, 버퍼 메모리, 메모리 카드, 플래그

Description

버퍼 메모리의 플래그 셀 어레이를 이용하여 데이터 오류 정정을 수행하는 반도체 메모리 시스템{Semiconductor memory system operating data error correction using flag cell array of buffer memory}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 반도체 메모리 시스템의 블럭도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 시스템의 블럭도이다.
도 3은 도 2에 도시된 버퍼 메모리의 블럭도이다.
도 4는 본 발명의 실시예에 따른 메모리 카드의 블럭도이다.
도 5는 호스트가 버퍼 메모리를 사용하지 않는 경우에 본 발명에 따른 반도체 메모리 시스템의 버퍼 메모리가 오류 정정을 수행하는 순서도이다.
도 6은 호스트의 읽기 커맨드가 있는 경우 본 발명에 따른 반도체 메모리 시스템의 버퍼 메모리가 오류 정정을 수행하는 순서도이다
본 발명은 반도체 메모리 시스템에 관한 것으로, 보다 상세하게는 상기 반도 체 메모리 시스템에 포함된 버퍼 메모리의 플래그 셀 어레이를 이용하여 데이터 오류 정정을 수행하는 반도체 메모리 시스템에 관한 것이다.
플래쉬 메모리는 전기적으로 데이터를 저장하거나 삭제할 수 있는 비휘발성 메모리이다. 플래쉬 메모리에는 낸드 플래쉬 메모리(NAND Flash Memory)와 노어 플래쉬 메모리(NOR Flash Memory)가 있다. 노어 플래쉬 메모리는 SRAM(Static Random Access Memory) 또는 ROM(Read Only Memory)을 이용한 인터페이스 방식을 이용하고, 그 인터페이스 회로의 구성이 용이하다.
낸드 플래쉬 메모리는 노어 플래쉬 메모리에 비하여 인터페이스 회로의 구성이 복잡하나, 집적도가 뛰어나고 가격이 저렴하다.
도 1은 낸드 플래쉬 메모리를 포함하는 일반적인 반도체 메모리 시스템(100)의 블럭도이다. 도 1을 참조하면, 상기 반도체 메모리 시스템(100)은 낸드 플래쉬 메모리(110), 낸드 플래쉬 인터페이스(120), 스테이트 머쉰(130), 오류 정정 로직(140), 버퍼 메모리(150), 저장 블럭(160), 및 호스트 인터페이스(170)를 구비한다.
상기 저장 블럭(160)은 상기 호스트 인터페이스(170)를 통하여 수신되는 커맨드(command,CMD)와 어드레스(adderss, ADDR)를 저장한다. 상기 저장 블럭(160)은 상기 반도체 메모리 장치(100)의 내부 레지스터일 수 있다. 상기 버퍼 메모리(150)는 상기 낸드 플래쉬 인터페이스(120)로부터 출력되는 데이터(DATA)를 상기 호스트 인터페이스(170)로 버퍼링한다.
상기 스테이트 머쉰(state machine, 130))은 상기 저장 블럭(160)으로부터 출력되는 상기 커맨드(CMD)와 상기 어드레스(ADDR)에 기초하여 상기 낸드 플래쉬 인터페이스(120)와 상기 버퍼 메모리(150) 사이에서 데이터 입출력을 제어한다.
상기 스테이트 머쉰(130)은 상기 커맨드(CMD)와 상기 어드레스(ADDR)에 기초하여 상기 데이터(DATA)를 상기 오류 정정 로직(140)으로 출력한다. 상기 오류 정정 로직(140)은 상기 데이터(DATA)에 대한 오류 정정을 수행하고, 그 결과(RESULT)를 상기 스테이트 머쉰(130)으로 출력한다.
상기 플래쉬 메모리(110)로부터 데이터(DATA)가 독출될 때, 상기 오류 정정 로직(140)은 실시간으로 독출되는 데이터(DATA)에 대하여 오류 정정을 수행한다. 그러나 데이터 버스의 대역폭(bnadwidth, 즉, 데이터 라인의 수)이 증가함에 따라 실시간으로 상기 데이터(DATA)의 오류 정정을 수행하는 데에는 한계가 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 비휘발성 메모리의 데이터를 버퍼 메모리에 저장한 후 상기 버퍼 메모리의 플래그 셀을 이용하여 상기 버퍼 메리에 저장된 데이터에 대한 오류 정정을 수행하는 반도체 메모리 시스템을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 반도체 메모리 시스템은 비휘발성 메모리, 비휘발성 메모리 인터페이스, 저장 블럭, 버퍼 메모리, 및 스테이트 머쉰을 구비한다.
상기 비휘발성 메모리는 데이터를 저장하고, 상기 비휘발성 메모리 인터페이 스는 상기 비휘발성 메모리와 데이터를 송수신한다. 상기 저장 블럭은 호스트 인터페이스를 통하여 수신되는 커맨드와 어드레스를 저장한다.
상기 버퍼 메모리는 상기 비휘발성 메모리 인터페이스로부터 출력되는 데이터를 저장하고, 저장된 데이터의 오류 정정을 수행하여 상기 호스트 인터페이스로 출력한다.
상기 스테이트 머쉰은 상기 저장 블럭으로부터 출력되는 상기 커맨드와 상기 어드레스에 기초하여 상기 비휘발성 메모리 인터페이스와 상기 버퍼 메모리 사이에서 데이터 입출력을 제어한다.
상기 버퍼 메모리는 메모리 셀 어레이, 플래그 셀 어레이, 및 오류 정정 블럭을 구비한다. 상기 메모리 셀 어레이는 각각이 제1데이터를 저장하는 다수의 메모리 셀들과 접속되는 다수의 워드 라인들을 구비한다. 상기 플래그 셀 어레이는 상기 다수의 워드 라인들 각각에 접속되고, 상기 제1데이터의 오류 정정 여부를 저장하는 다수의 플래그 셀들을 구비한다.
상기 오류 정정 블럭은 상기 호스트 인터페이스를 통하여 수신되는 읽기 커맨드와 상기 플래그 셀 어레이로부터 출력되는 제1플래그 데이터에 응답하여 상기 메모리 셀 어레이로부터 출력되는 상기 제1데이터의 오류 정정을 수행한다.
상기 오류 정정 블럭은 플래그 센스 엠프, 컨트롤러, 및 오류 정정 로직을 구비한다. 상기 플래그 센스 엠프는 상기 플래그 셀 어레이로부터 출력되는 상기 제1플래그 데이터를 증폭하여 출력한다.
상기 컨트롤러는 상기 호스트 인터페이스를 통하여 수신되는 읽기 커맨드에 응답하여 상기 증폭된 제1플래그 데이터에 수신하고, 수신된 제1플래그 데이터에 기초하여 오류 정정 인에이블 신호를 발생하고 대기 신호를 상기 호스트 인터페이스로 출력하거나, 상기 제1데이터를 상기 호스트 인터페이스로 출력한다.
상기 오류 정정 로직은 상기 오류 정정 인에이블 신호에 응답하여 상기 제1데이터의 오류 정정을 수행하고, 오류 정정 수행 결과를 상기 컨트롤러로 출력한다.
상기 오류 정정 블럭은 상기 오류 정정 수행 결과에 기초하여 상기 컨트롤러로부터 출력되는 제2플래그 데이터를 상기 플래그 셀 어레이에 기록하기 위한 플래그 라이트 버퍼를 더 구비할 수 있다.
상기 버퍼 메모리는 상기 오류 정정 수행 결과에 기초하여 상기 컨트롤러로부터 출력되는 데이터 출력 인에이블 신호에 응답하여 상기 제1데이터를 상기 호스트 인터페이스로 출력하는 드라이버를 더 구비할 수 있다.
상기 기술적 과제를 달성하기 위한 비휘발성 메모리 인터페이스, 저장 블럭, 버퍼 메모리, 및 컨트롤러를 구비하는 반도체 메모리 시스템의 구동 방법은 호스트 인터페이스를 통하여 수신되는 커맨드와 어드레스에 응답하여 상기 비휘발성 메모리 인터페이스로부터 출력되는 데이터를 저장하고, 저장된 데이터의 오류 정정을 수행하여 상기 호스트 인터페이스로 출력하는 단계; 및 상기 커맨드와 상기 어드레스에 기초하여 상기 비휘발성 메모리 인터페이스와 상기 버퍼 메모리 사이의 데이터 입출력을 제어하는 단계를 구비한다.
상기 데이터의 오류 정정을 수행하는 단계는 상기 플래그 셀 어레이로부터 출력되는 제1플래그 데이터를 증폭하여 출력하는 단계; 상기 호스트 인터페이스를 통하여 수신되는 읽기 커맨드에 응답하여 상기 증폭된 제1플래그 데이터에 수신하고, 수신된 제1플래그 데이터에 기초하여 오류 정정 인에이블 신호를 발생하고 대기 신호를 상기 호스트 인터페이스로 출력하는 단계; 및 상기 오류 정정 인에이블 신호에 응답하여 상기 버퍼 메모리의 메모리 셀 어레이로부터 출력되는 제1데이터의 오류 정정을 수행하고, 오류 정정 수행 결과를 상기 컨트롤러로 출력하는 단계를 구비한다.
상기 데이터의 오류 정정을 수행하는 단계는 상기 오류 정정 수행 결과에 기초하여 상기 컨트롤러로부터 출력되는 제2플래그 데이터를 버퍼 메모리의 플래그 셀 어레이에 기록하는 단계를 더 구비할 수 있다.
상기 데이터의 오류 정정을 수행하는 단계는 상기 오류 정정 수행 결과에 기초하여 상기 컨트롤러로부터 출력되는 데이터 출력 인에이블 신호에 응답하여 상기 제1데이터를 상기 호스트 인터페이스로 출력하는 단계를 더 구비할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 시스템(200)의 블럭도이다. 도 2를 참조하면, 상기 반도체 메모리 시스템(200)은 비휘발성 메모리(210), 비휘발성 메모리 인터페이스(220), 스테이트 머쉰(230), 버퍼 메모리(240), 저장 블럭(250), 및 호스트 인터페이스(260)를 구비한다.
상기 비휘발성 메모리(210)는 데이터를 저장하고, 상기 비휘발성 메모리 인터페이스(220)는 상기 비휘발성 메모리(210)와 데이터(DATA)를 송수신한다. 상기 비휘발성 메모리(210)는 플래쉬 메모리이고 상기 비휘발성 메모리 인터페이스(220)는 플래쉬 메모리 인터페이스일 수 있다. 상기 저장 블럭(250)은 상기 호스트 인터페이스(260)를 통하여 수신되는 커맨드(CMD)와 어드레스(ADDR)를 저장한다.
상기 버퍼 메모리(240)는 상기 비휘발성 메모리 인터페이스(220)로부터 출력되는 데이터(DATA)를 저장하고, 저장된 데이터의 오류 정정을 수행하여 상기 호스트 인터페이스(260)로 출력한다. 상기 버퍼 메모리(240)는 데이터를 저장하거나 출력하는 속도가 빠른 SRAM(Static Random Access Memory)일 수 있다.
상기 비휘발성 메모리(210)의 다수의 비트 라인들의 개수와 상기 버퍼 메모리(240)의 다수의 비트 라인들의 개수는 동일할 수 있다. 이 때, 상기 비휘발성 메모리 인터페이스(220)는 상기 비휘발성 메모리(210)의 다수의 비트 라인들 각각을 상기 버퍼 메모리(240)의 다수의 비트 라인들 중에서 대응하는 비트 라인과 접속시키기 위한 다수의 스위칭 소자들을 구비할 수 있다.
이는 반도체 기술이 발달함에 따라서 반도체 장치들 사이를 인터페이싱하는 대역폭(즉, 데이터 라인의 수)이 증가됨을 의미하며, 또한 반도체 장치 사이의 인터페이싱 속도가 증가됨을 의미한다.
상기 스테이트 머쉰(230)은 상기 저장 블럭(250)으로부터 출력되는 상기 커맨드(CMD)와 상기 어드레스(ADDR)에 기초하여 상기 비휘발성 메모리 인터페이스(220)와 상기 버퍼 메모리(240) 사이에서 상기 데이터(DATA)의 입출력을 제어한다.
도 3은 도 2에 도시된 버퍼 메모리(240)의 블럭도이다. 도 3을 참조하면, 상기 버퍼 메모리(240)는 메모리 셀 어레이(241), 플래그 셀 어레이(241), 및 오류 정정 블럭(243)을 구비한다.
상기 메모리 셀 어레이(241)는 각각이 데이터(DATA)를 저장하는 다수의 메모리 셀들(미도시)과 접속하는 다수의 워드 라인들(미도시)을 구비한다. 상기 플래그 셀 어레이(242)는 상기 다수의 워드 라인들 각각에 접속되고, 상기 데이터(DATA)의 오류 정정 여부를 저장하는 다수의 플래그 셀들(미도시)을 구비한다.
상기 다수의 플래그 셀들은 상기 다수의 메모리 셀들과 동일한 구조를 가질 수 있다. 상기 다수의 워드 라인들 각각에는 상기 워드 라인에 접속된 메모리 셀들의 데이터에 대한 오류 정정 수행 여부를 저장하는 적어도 하나의 플래그 셀들이 접속된다.
예컨대, 각각의 워드 라인에 접속된 메모리 셀들의 데이터에 대한 오류 정정이 수행되기 전이면, 상기 각각의 워드 라인에 접속된 플래그 셀은 기본 값(예컨대, 논리값 '0')으로 설정될 수 있다.
그러나 각각의 워드 라인에 접속된 메모리 셀들의 데이터에 대한 오류 정정이 수행되면, 상기 각각의 워드 라인에 접속된 플래그 셀은 다른 값(예컨대, 논리 값 '1')으로 설정될 수 있다.
호스트(미도시)가 상기 버퍼 메모리(240)를 사용하고 있지 않은 경우에, 상기 버퍼 메모리(240)는 상기 메모리 셀 어레이(241)에 저장된 데이터(DATA)에 대한 오류 정정을 순차적으로 수행한다. 그러므로 상기 반도체 메모리 시스템(200)은 상기 호스트가 상기 버퍼 메모리(240)를 사용하고 있지 않을 때 백 그라운드(background)로 오류 정정을 수행함으로써 시스템의 성능을 향상시킬 수 있다.
상기 오류 정정 블럭(243)은 상기 호스트 인터페이스(260)를 통하여 수신되는 읽기 커맨드(READ)와 상기 플래그 셀 어레이(242)로부터 출력되는 제1플래그 데이터(FLAG1)에 응답하여 상기 메모리 셀 어레이(241)로부터 출력되는 데이터(DATA)의 오류 정정을 수행한다.
상기 오류 정정 블럭(243)은 플래그 센스 엠프(244), 컨트롤러(245), 및 오류 정정 로직(Error Correction Logic, 246, 이하 'ECL'이라 함)을 구비한다. 상기 플래그 센스 엠프(244)는 상기 플래그 셀 어레이(242)로부터 출력되는 제1플래그 데이터(FLAG1)를 증폭하여 출력한다.
상기 컨트롤러(245)는 상기 호스트 인터페이스(260)를 통하여 수신되는 읽기 커맨드(READ)에 응답하여 상기 증폭된 제1플래그 데이터(FLAG1)에 수신하고, 수신된 제1플래그 데이터(FLAG1)에 기초하여 오류 정정 인에이블 신호(EN_EC)를 발생하고 대기 신호(WAIT_HOST)를 상기 호스트 인터페이스(260)로 출력하거나, 상기 데이터(DATA)를 상기 호스트 인터페이스(260)로 출력할 수 있다.
상기 ECL(246)은 상기 오류 정정 인에이블 신호(EN_EC)에 응답하여 상기 메 모리 셀 어레이(241)로부터 출력되는 데이터(DATA)의 오류 정정을 수행하고, 오류 정정 수행 결과(RESULT)를 상기 컨트롤러(245)로 출력한다.
상기 오류 정정 블럭(243)은 상기 오류 정정 수행 결과(RESULT)에 기초하여 상기 컨트롤러(245)로부터 출력되는 제2플래그 데이터(FLAG2)를 상기 다수의 플래그 셀들 중에서 대응하는 플래그 셀에 기록하기 위한 플래그 라이트(write) 버퍼(247)를 더 구비할 수 있다.
초기 상태에서 상기 플래그 셀 어레이(242)의 다수의 플래그 셀들은 기본 값(예컨대, 논리값 '0')으로 설정되어 있다. 그러나, 대응하는 워드 라인의 데이터에 대한 오류 정정이 수행된 경우에 상기 컨트롤러(245)는 논리 값 '1'을 갖는 제2플래그 데이터(FLAG2)를 출력한다. 그러므로 데이터 오류 정정이 수행된 워드 라인에 접속된 플래그 셀은 논리값 '1'로 설정될 수 있다.
상기 버퍼 메모리(240)는 상기 오류 정정 수행 결과(RESULT)에 기초하여 상기 컨트롤러(245)로부터 출력되는 데이터 출력 인에이블 신호(EN_DO)에 응답하여 상기 메모리 셀 어레이(241)로부터 출력되는 데이터(DATA)를 상기 호스트 인터페이스(260)로 출력하는 드라이버(249)를 더 구비할 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 카드(400)의 블럭도이다. 도 4를 참조하면, 상기 메모리 카드(400)는 반도체 메모리 시스템(200), 호스트 인터페이스(260), 및 호스트(410)를 구비한다.
이하, 도 2 내지 도 4를 참조하여 상기 메모리 카드(400)의 동작 과정을 설명한다. 상기 메모리 카드(400)는 스마트 카드(smart card), 메모리 스틱(memory stick), MMC(Multi Media Card), 콤팩트 플래쉬(compact flah) 카드 등의 메모리 카드일 수 있다.
상기 반도체 메모리 시스템(200)과 상기 호스트(410)는 호스트 인터페이스(260)에 의하여 서로 접속된다. 상기 호스트(410)는 커맨드(CMD)와 어드레스(ADDR)를 출력하고, 상기 반도체 메모리 시스템(200)은 상기 호스트 인터페이스(260)를 통하여 수신되는 커맨드(CMD)와 어드레스(ADDR)에 기초하여 비휘발성 메모리 인터페이스(220)로부터 출력되는 데이터(DATA)에 대한 오류 정정을 수행하여 상기 호스트 인터페이스(260)로 출력한다.
상기 반도체 메모리 시스템(200)은 버퍼 메모리(240)에 저장된 데이터(DATA)의 오류 정정 수행 여부에 기초하여 상기 호스트(410)로 대기 신호(WAIT_HOST)를 출력할 수 있다.
도 5는 호스트(410)가 버퍼 메모리(240)를 사용하지 않는 경우에 본 발명에 따른 반도체 메모리 시스템(200)의 버퍼 메모리(240)가 오류 정정을 수행하는 순서도이고, 도 6은 호스트(410)의 읽기 커맨드(READ)가 있는 경우 상기 버퍼 메모리(240)가 오류 정정을 수행하는 순서도이다.
이하에서는 도 3 내지 도 6을 참조하여 상기 버퍼 메모리(240)가 데이터 오류 정정을 수행하는 과정을 설명한다.
첫째, 호스트(410)가 상기 버퍼 메모리(240)를 사용하고 있지 않은 경우에 상기 버퍼 메모리(240)가 데이터 오류 정정을 수행하는 과정을 살펴본다. 상기 버퍼 메모리(240)는 순차적으로 비휘발성 메모리(210)에 저장된 데이터(DATA)에 대한 오류 정정을 수행한다.
컨트롤러(245)는 오류 정정 인에이블 신호(EN_EC)를 발생한다(S510). ECL(246)은 상기 오류 정정 인에이블 신호(EN_EC)에 응답하여 상기 데이터(DATA)에 대한 오류 정정을 수행하고, 그 결과(RESULT)를 상기 컨트롤러(245)로 출력한다(S520).
상기 컨트롤러(245)는 상기 오류 정정 결과(RESULT)에 기초하여 논리 값 '1'을 갖는 제2플래그 데이터(FLAG2)를 발생하고, 플래그 라이트 버퍼(247)는 상기 제2플래그 데이터(FLAG2)를 다수의 플래그 셀들 중에서 대응하는 플래그 셀에 저장한다(S530).
둘째, 상기 호스트(410)의 읽기 커맨드(READ)가 있는 경우 상기 버퍼 메모리(240)가 데이터 오류 정정을 수행하는 과정을 살펴본다. 상기 버퍼 메모리(240)의 컨트롤러(245)는 호스트 인터페이스(260)로부터 읽기 커맨드(READ)를 수신한다(S610). 상기 컨트롤러(245)는 플래그 센스 엠프(244)로부터 출력되는 제1플래그 데이터(FLAG1)를 수신한다(S620).
상기 컨트롤러(245)는 상기 제1플래그 데이터(FLAG1)에 기초하여 센스 엠프(248)로부터 출력되는 데이터(DATA)에 대한 오류 정정 수행 여부를 판단한다.
예컨대, 상기 컨트롤러(245)는 상기 제1플래그 데이터(FLAG1)의 값이 논리 값 '1'이면 상기 데이터(DATA)에 대한 오류 정정이 수행된 것으로 판단할 수 있다. 또한 상기 컨트롤러(245)는 상기 제1플래그 데이터(FLAG1)의 값이 논리 값 '0'이면 상기 데이터(DATA)에 대한 오류 정정이 수행되지 않은 것으로 판단할 수 있 다(S630).
상기 데이터(DATA)에 대한 오류 정정이 수행된 경우, 상기 컨트롤러(245)는 데이터 출력 인에이블 신호(EN_DO)를 발생하고, 드라이버(249)는 상기 데이터 출력 인에이블 신호(EN_DO)에 응답하여 상기 데이터(DATA)를 상기 호스트 인터페이스(260)로 출력한다(S660).
그러나 상기 데이터(DATA)에 대한 오류 정정이 수행되지 않은 경우, 상기 컨트롤러(245)는 상기 호스트 인터페이스(260)로 대기 신호(WAIT_HOST)를 출력한다. 그러면 상기 호스트(410)는 상기 대기 신호(WAIT_HOST)에 응답하여 상기 버퍼 메모리(240)에 대한 사용을 중단한다(S640).
상기 컨트롤러(245)는 오류 정정 인에이블 신호(EN_EC)를 출력하고, ECL(246)은 상기 데이터(DATA)에 대한 오류 정정을 수행하고 그 결과(RESULT)를 상기 컨트롤러(245)로 출력한다.
상기 컨트롤러(245)는 상기 오류 정정 결과(RESULT)에 기초하여 논리 값 '1'을 갖는 제2플래그 데이터(FLAG2)를 플래그 라이트 버퍼(247)로 출력한다. 상기 플래그 라이트 버퍼(247)는 상기 제2플래그 데이터(FLAG2)를 다수의 플래그 셀들 중에서 대응하는 플래그 셀에 저장한다(S650).
그러면 상기 컨트롤러(245)는 데이터 출력 인에이블 신호(EN_DO)를 발생하고, 상기 드라이버(249)는 상기 데이터 출력 인에이블 신호(EN_DO)에 응답하여 상기 데이터(DATA)를 상기 호스트 인터페이스(260)로 출력한다(S660).
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자(이하 '당업자'라 함)라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들면, 본 발명의 실시예에 따른 반도체 메모리 시스템(200)에 있어서, 상기 버퍼 메모리(240)는 호스트와 비휘발성 메모리 사이를 인터페이싱한다. 그러나 상기 버퍼 메모리(240)가 호스트와 비휘발성 메모리 사이뿐만 아니라 호스트와 다른 전자 장치들 사이를 인터페이싱할 수 있음은 당업자에게 자명하다 할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 시스템은 버퍼 메모리의 플래그 셀에 저장된 플래그 데이터를 이용하여 데이터에 대한 오류 정정을 수행함으로써 폭넓은 대역폭의 데이터에 대한 오류 정정을 수행하고 시스템 성능을 향상시킬 수 있는 효과가 있다.

Claims (16)

  1. 각각이 제1데이터를 저장하는 다수의 메모리 셀들과 접속되는 다수의 워드 라인들을 구비하는 메모리 셀 어레이;
    상기 다수의 워드 라인들 각각에 접속되고, 상기 제1데이터의 오류 정정 여부를 저장하는 다수의 플래그 셀들을 구비하는 플래그 셀 어레이; 및
    호스트 인터페이스를 통하여 수신되는 커맨드와 상기 플래그 셀 어레이로부터 출력되는 제1플래그 데이터에 응답하여 상기 메모리 셀 어레이로부터 출력되는 상기 제1데이터의 오류 정정을 수행하는 오류 정정 블럭을 구비하는 버퍼 메모리.
  2. 제1항에 있어서, 상기 오류 정정 블럭은,
    상기 플래그 셀 어레이로부터 출력되는 상기 제1플래그 데이터를 증폭하여 출력하는 플래그 센스 엠프;
    상기 호스트 인터페이스를 통하여 수신되는 커맨드에 응답하여 상기 증폭된 제1플래그 데이터에 수신하고, 수신된 제1플래그 데이터에 기초하여 오류 정정 인에이블 신호를 발생하고 대기 신호를 상기 호스트 인터페이스로 출력하거나, 상기 제1데이터를 상기 호스트 인터페이스로 출력하는 컨트롤러; 및
    상기 오류 정정 인에이블 신호에 응답하여 상기 제1데이터의 오류 정정을 수행하고, 오류 정정 수행 결과를 상기 컨트롤러로 출력하는 오류 정정 로직을 구비하는 버퍼 메모리.
  3. 제 2항에 있어서, 상기 오류 정정 블럭은,
    상기 오류 정정 수행 결과에 기초하여 상기 컨트롤러로부터 출력되는 제2플래그 데이터를 상기 플래그 셀 어레이에 기록하기 위한 플래그 라이트 버퍼를 더 구비하는 버퍼 메모리.
  4. 제1항에 있어서, 상기 버퍼 메모리는,
    상기 오류 정정 수행 결과에 기초하여 상기 컨트롤러로부터 출력되는 데이터 출력 인에이블 신호에 응답하여 상기 제1데이터를 상기 호스트 인터페이스로 출력하는 드라이버를 더 구비하는 버퍼 메모리.
  5. 데이터를 저장하기 위한 비휘발성 메모리;
    상기 비휘발성 메모리와 데이터를 송수신하기 위한 비휘발성 메모리 인터페이스;
    호스트 인터페이스를 통하여 수신되는 커맨드와 어드레스를 저장하는 저장 블럭;
    상기 비휘발성 메모리 인터페이스로부터 출력되는 데이터를 저장하고, 저장된 데이터의 오류 정정을 수행하여 상기 호스트 인터페이스로 출력하는 버퍼 메모리; 및
    상기 저장 블럭으로부터 출력되는 상기 커맨드와 상기 어드레스에 기초하여 상기 비휘발성 메모리 인터페이스와 상기 버퍼 메모리 사이에서 데이터 입출력을 제어하는 스테이트 머쉰을 구비하는 반도체 메모리 시스템.
  6. 제5항에 있어서, 상기 버퍼 메모리는,
    각각이 제1데이터를 저장하는 다수의 메모리 셀들과 접속되는 다수의 워드 라인들을 구비하는 메모리 셀 어레이;
    상기 다수의 워드 라인들 각각에 접속되고, 상기 제1데이터의 오류 정정 여부를 저장하는 다수의 플래그 셀들을 구비하는 플래그 셀 어레이; 및
    상기 호스트 인터페이스를 통하여 수신되는 읽기 커맨드와 상기 플래그 셀 어레이로부터 출력되는 제1플래그 데이터에 응답하여 상기 메모리 셀 어레이로부터 출력되는 상기 제1데이터의 오류 정정을 수행하는 오류 정정 블럭을 구비하는 반도체 메모리 시스템.
  7. 제6항에 있어서, 상기 오류 정정 블럭은,
    상기 플래그 셀 어레이로부터 출력되는 상기 제1플래그 데이터를 증폭하여 출력하는 플래그 센스 엠프;
    상기 호스트 인터페이스를 통하여 수신되는 읽기 커맨드에 응답하여 상기 증폭된 제1플래그 데이터에 수신하고, 수신된 제1플래그 데이터에 기초하여 오류 정정 인에이블 신호를 발생하고 대기 신호를 상기 호스트 인터페이스로 출력하거나, 상기 제1데이터를 상기 호스트 인터페이스로 출력하는 컨트롤러; 및
    상기 오류 정정 인에이블 신호에 응답하여 상기 제1데이터의 오류 정정을 수행하고, 오류 정정 수행 결과를 상기 컨트롤러로 출력하는 오류 정정 로직을 구비하는 반도체 메모리 시스템.
  8. 제 7항에 있어서, 상기 오류 정정 블럭은,
    상기 오류 정정 수행 결과에 기초하여 상기 컨트롤러로부터 출력되는 제2플래그 데이터를 상기 플래그 셀 어레이에 기록하기 위한 플래그 라이트 버퍼를 더 구비하는 반도체 메모리 시스템.
  9. 제6항에 있어서, 상기 버퍼 메모리는,
    상기 오류 정정 수행 결과에 기초하여 상기 컨트롤러로부터 출력되는 데이터 출력 인에이블 신호에 응답하여 상기 제1데이터를 상기 호스트 인터페이스로 출력하는 드라이버를 더 구비하는 반도체 메모리 시스템.
  10. 제5항에 있어서, 상기 비휘발성 메모리의 다수의 비트 라인들의 개수와 상기 버퍼 메모리의 다수의 비트 라인들의 개수는 동일한 반도체 메모리 시스템.
  11. 제5항에 있어서, 상기 비휘발성 메모리 인터페이스는,
    상기 비휘발성 메모리의 다수의 비트 라인들 각각을 상기 버퍼 메모리의 다수의 비트 라인들 중에서 대응하는 비트 라인과 접속시키기 위한 다수의 스위칭 소 자들을 구비하는 반도체 메모리 시스템.
  12. 제5항 내지 제11항 중에서 어느 하나의 항에 기재된 상기 반도체 메모리 시스템을 구비하는 메모리 카드.
  13. 비휘발성 메모리 인터페이스, 버퍼 메모리, 및 컨트롤러를 구비하는 반도체 메모리 시스템의 구동 방법에 있어서,
    호스트 인터페이스를 통하여 수신되는 커맨드와 어드레스에 응답하여 상기 비휘발성 메모리 인터페이스로부터 출력되는 데이터를 저장하고, 저장된 데이터의 오류 정정을 수행하여 상기 호스트 인터페이스로 출력하는 단계; 및
    상기 커맨드와 상기 어드레스에 기초하여 상기 비휘발성 메모리 인터페이스와 상기 버퍼 메모리 사이의 데이터 입출력을 제어하는 단계를 구비하는 반도체 메모리 시스템 구동 방법.
  14. 제13항에 있어서, 상기 데이터의 오류 정정을 수행하는 단계는,
    상기 플래그 셀 어레이로부터 출력되는 제1플래그 데이터를 증폭하여 출력하는 단계;
    상기 호스트 인터페이스를 통하여 수신되는 읽기 커맨드에 응답하여 상기 증폭된 제1플래그 데이터에 수신하고, 수신된 제1플래그 데이터에 기초하여 오류 정정 인에이블 신호를 발생하고 대기 신호를 상기 호스트 인터페이스로 출력하거나, 상기 버퍼 메모리의 메모리 셀 어레이로부터 출력되는 제1데이터를 상기 호스트 인터페이스로 출력하는 단계; 및
    상기 오류 정정 인에이블 신호에 응답하여 상기 제1데이터의 오류 정정을 수행하고, 오류 정정 수행 결과를 상기 컨트롤러로 출력하는 단계를 구비하는 반도체 메모리 시스템 구동 방법.
  15. 제 14항에 있어서, 상기 데이터의 오류 정정을 수행하는 단계는,
    상기 오류 정정 수행 결과에 기초하여 상기 컨트롤러로부터 출력되는 제2플래그 데이터를 상기 버퍼 메모리의 플래그 셀 어레이에 기록하는 단계를 더 구비하는 반도체 메모리 시스템 구동 방법.
  16. 제15항에 있어서, 상기 데이터의 오류 정정을 수행하는 단계는,
    상기 오류 정정 수행 결과에 기초하여 상기 컨트롤러로부터 출력되는 데이터 출력 인에이블 신호에 응답하여 상기 제1데이터를 상기 호스트 인터페이스로 출력하는 단계를 더 구비하는 반도체 메모리 시스템 구동 방법.
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