KR20080069426A - 반도체 소자의 퓨즈, 그의 제조방법 및 퓨즈 컷팅 회로 - Google Patents

반도체 소자의 퓨즈, 그의 제조방법 및 퓨즈 컷팅 회로 Download PDF

Info

Publication number
KR20080069426A
KR20080069426A KR1020070007124A KR20070007124A KR20080069426A KR 20080069426 A KR20080069426 A KR 20080069426A KR 1020070007124 A KR1020070007124 A KR 1020070007124A KR 20070007124 A KR20070007124 A KR 20070007124A KR 20080069426 A KR20080069426 A KR 20080069426A
Authority
KR
South Korea
Prior art keywords
fuse
film
semiconductor device
conductive
line
Prior art date
Application number
KR1020070007124A
Other languages
English (en)
Inventor
장동혁
김영은
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070007124A priority Critical patent/KR20080069426A/ko
Publication of KR20080069426A publication Critical patent/KR20080069426A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/027—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in fuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2229/00—Indexing scheme relating to checking stores for correct operation, subsequent repair or testing stores during standby or offline operation
    • G11C2229/70—Indexing scheme relating to G11C29/70, for implementation aspects of redundancy repair
    • G11C2229/76—Storage technology used for the repair
    • G11C2229/763—E-fuses, e.g. electric fuses or antifuses, floating gate transistors

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 물리적(physical)으로 퓨즈를 컷팅하는 방법에서 야기된 문제점들을 해결하기 위한 반도체 소자의 퓨즈, 그의 제조방법 및 반도체 소자의 퓨즈 컷팅 회로를 제공하기 위한 것으로, 이를 위해 본 발명은, 반도체 기판 상부에 형성된 층간절연막과, 층간절연막상에 형성되며 일부 또는 전체가 전기적 신호에 의해 컷팅이 가능한 도전성 라인으로 구성된 퓨즈 라인을 포함하며, 이를 통해 퓨즈 라인을 전기적 신호를 이용하여 컷팅하므로 레이저를 이용한 퓨즈 라인 컷팅시에 필수적으로 요구되는 퓨즈 윈도우를 형성할 필요가 없어 퓨즈 윈도우 형성을 위한 마스크 공정, 절연막 식각 공정 및 마스크 제거 공정을 실시하지 않아도 되므로 공정을 단순화시킬 수 있다.
퓨즈, 컷팅, 인듐막

Description

반도체 소자의 퓨즈, 그의 제조방법 및 퓨즈 컷팅 회로{A FUSE OF SEMICONDUCTOR DEVICE, METHOD FOR FABRICATING THE SAME AND THE FUSE CUTTING CIRCUIT}
도 1은 퓨즈 윈도우 형성시 종래 기술에 따른 퓨즈에 불량이 발생됨을 나타내는 단면 사진.
도 2는 수분 침투로 인한 종래 기술에 따른 퓨즈의 불량 상태를 나타내는 단면 사진.
도 3은 본 발명의 제 1 실시예에 따른 반도체 퓨즈를 포함하는 반도체 장치를 나타낸 평면도.
도 4는 도 3의 A-A 절취선에 따른 단면도.
도 5는 본 발명의 제 1 실시예에 따른 반도체 퓨즈의 컷팅 상태를 나타낸 단면도.
도 6a 내지 도 6e는 본 발명의 제 1 실시예에 따른 반도체 퓨즈의 제 1 제조방법을 설명하기 위한 단면도.
도 7a 내지 도 7d는 본 발명의 제 1 실시예에 따른 반도체 퓨즈의 제 2 제조방법을 설명하기 위한 단면도.
도 8은 본 발명의 제 2 실시예에 따른 반도체 퓨즈를 나타낸 단면도.
도 9a 내지 도 9b는 본 발명의 제 2 실시예에 따른 반도체 퓨즈의 제조방법을 설명하기 위한 단면도.
도 10은 본 발명에 따른 퓨즈 컷팅 회로를 나타낸 도면.
도 11은 본 발명에 따른 반도체 퓨즈를 구성하는 인듐막 용융시 소모되는 전류량 및 용융 시간을 시뮬레이션한 그래프.
〈도면의 주요 부분에 대한 부호의 설명〉
30 : 반도체 기판
31 : 층간절연막
32 : 퓨즈 라인
32a : 인듐막
32b : 티타늄질화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히, 물리적(physical)으로 퓨즈를 컷팅하는 방법에서 야기된 문제점들을 해소하기 위한 반도체 소자의 퓨즈, 그의 제조방법 및 퓨즈 컷팅 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치에서는 결함 메모리 셀을 리던던시 메모리 셀로 리페어하기 위한 리던던시 회로 및 리던던시 메모리 셀 어레이가 구성된다.
리던던시 동작은 노멀 메모리 셀 이외의 리던던시 메모리 셀 어레이를 별도로 구비하여, 노멀 메모리 셀 어레이 중의 어느 결함 메모리 셀을 지정하는 어드레스가 입력되면 이를 디코딩(decoding)하여 리던던시 메모리 셀에 연결된 리던던시 로우 또는 컬럼을 선택함으로써 이루어진다.
이러한 동작은 리던던시 디코더에 의하여 이루어지며 노멀 디코더와 리던던시 디코더의 인에이블 여부는 결함 어드레스를 프로그램하는 리던던시 회로의 출력신호에 의하여 이루어진다.
이러한 리던던시 회로는, 결함 어드레스를 프로그램하는 회로로서 리던던시 회로 내에 구비되는 퓨즈를 디코딩할 어드레스에 따라 레이저 등을 이용하여 물리적으로 컷팅함으로써 결함 어드레스의 프로그램이 수행된다.
그러나, 물리적으로 퓨즈를 컷팅하는 방법은 다음과 같은 문제점들이 있다.
1. 퓨즈 컷팅을 위하여 고가의 레이저 장비가 필요하다.
2. 퓨즈 컷팅을 위해서는 MDR(Memory Repair Data)를 읽어 프로그램화하고 이를 레이저 장비에 셋업(setup)시켜야 하므로, 많은 시간이 필요하고 프로그램 오류로 인해 많은 패일(fail)이 발생된다.
3. 레이저를 이용한 퓨즈 컷팅시 퓨즈 상부에 두꺼운 절연막이 형성되어 있으면 레이저 초점이 흐려져 퓨즈의 컷팅이 어려운 관계로, 퓨즈 상부의 절연막을 식각하여 퓨즈 윈도우(fuse window)를 형성해야 한다.
이때, 두꺼운 절연막을 식각하기 위해서 플라즈마(plasma) 상태에서 식각 공정을 진행하는데, 플라즈마가 하부의 트랜지스터에 영향을 주어 PID(Plasma Induced Damage) 패일(fail)을 일으킨다.
4. 퓨즈 윈도우 형성을 위한 절연막 식각시 절연막의 경계면에서 크랙(crack)이 발생하여 퓨즈가 어택(attack)되게 된다.
도 1은 퓨즈 윈도우 형성시 종래 기술에 따른 퓨즈에 불량이 발생됨을 나타내는 단면 사진으로, 도 1(a)는 퓨즈 윈도우를 형성하기 이전의 사진이고, 도 1(b)는 퓨즈 윈도우를 형성한 이후의 사진이다.
도 1의 (a) 와 (b)를 비교해 보면, 퓨즈 윈도우 형성을 위한 절연막 식각 공정에서 절연막에 크랙(crack)이 발생되고, 이로 인해 퓨즈가 어택(attack)되었음을 확인할 수 있다.
이러한 문제를 보완하기 위해 SWP(Stable Surface Wave Plasma) 공정을 사용하지만 공정이 추가되게 되고, 절연막을 기존 대비 다른 물질로 형성해야 하는 번거로움이 있다.
5. 퓨즈를 보호하기 위하여 퓨즈 윈도우 형성시 퓨즈 상부의 절연막을 완전히 식각하지 않고 일정 두께 잔류시키는데, 레이저를 이용한 퓨즈 컷팅을 위해서는 잔류 절연막의 두께를 타이트(tight)하게 컨트롤해야 한다.
6. 퓨즈 컷팅시 레이저 장비의 에너지(energy) 및 스폿 사이즈(spot size)에 따라 퓨즈가 덜 끊어지거나, 인접 퓨즈까지 영향을 주어 로우 패일(row fail)을 일으킨다.
7. 레이저와 같은 외부의 물리적인 힘을 이용하여 퓨즈를 컷팅함에 따라 퓨즈 어택(fuse attack)이 발생한다.
8. 웨이퍼 레벨(wafer level)에서의 테스트(test)시에는 문제가 없다가 이후 신뢰성 테스트시에 퓨즈 크랙(fuse crack) 및 불안정한 컷팅(unstable cutting)이 발생되어, 패일(fail)이 유발된다.
9. 패키지(Package) 상태에서 외부로부터 수분이 침투되면, 퓨즈가 수분과 반응하여 산화물질로 변화되는데 이 과정에서 부피가 팽창하여 크랙(crack)이 발생된다. 이 크랙은 주변회로 또는 주변 퓨즈에 영향을 주어, 치명적인 결함으로 작용한다.
도 2는 수분 침투로 인한 종래 기술에 따른 퓨즈의 불량 상태를 나타내는 단면 사진이다. 도 2에 도시된 바와 같이, 외부로부터 침투된 수분으로 인해 퓨즈가 산화되었고, 이로 인해 크랙이 발생되었음을 확인할 수 있다.
10. 퓨즈 컷팅시 좌표가 쉬프트(shift)되면, 전혀 다른 퓨즈를 컷팅하게 된다. 따라서, FTA(Fail To Attempt Ratio)가 저하되어, 수율 손실이 유발된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 전기적인 방법으로 컷팅이 가능한 반도체 소자의 퓨즈, 그의 제조방법 및 반도체 퓨즈 컷팅 회로를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 반도체 기판 상부에 형성된 절연막과, 상기 절연막 상에 일부 또는 전체가 전기적 신호에 의해 컷팅이 가능한 도전성 물질로 형성된 퓨즈 라인을 포함하는 반도체 소자의 퓨즈를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 반도체 기판 상에 절연막을 형성하는 단계와, 상기 절연막 상에 제1 도전막을 형성하는 단계와, 상기 제1 도전막의 중앙부를 식각하여 상기 절연막이 노출되는 개구부를 형성하는 단계와, 상기 개구부가 매립되도록 전기적 신호에 의해 컷팅이 가능한 제2 도전막을 형성하는 단계를 포함하는 반도체 소자의 퓨즈 제조방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 전기적 신호에 의해 컷팅이 가능한 퓨즈 라인들로 이루어진 퓨즈부와, 외부로부터 입력되는 퓨즈어드레스에 따라 상기 퓨즈 라인들 중 컷팅할 퓨즈 라인을 선택하여 외부로부터 공급받은 전류를 상기 선택한 퓨즈 라인으로 출력하는 퓨즈 선택 제어부와, 상기 퓨즈 선택 제어부와 상기 퓨즈 라인 사이에 연결되어 상기 퓨즈 선택 제어부에서 출력되는 전류를 증폭시키고 상기 증폭된 전류를 일정 시간 동안 상기 퓨즈 라인에 제공함으로써 상기 퓨즈 라인이 컷팅되도록 하는 래치형 증폭기들로 구성되는 증폭회로부를 포함하는 반도체 소자의 퓨즈 컷팅 회로를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
-제 1 실시예-
도 3은 본 발명의 제 1 실시예에 따른 반도체 퓨즈를 포함하는 반도체 장치를 나타낸 평면도이고, 도 4는 도 3의 A-A 절취선에 따른 단면도이다.
도 3 및 도 4를 참조하면, 반도체 장치는 적어도 하나 이상의 반도체 퓨즈가 배치되는 영역을 구비한다.
반도체 퓨즈는, 반도체 기판(30), 반도체 기판(30)상에 형성되는 층간절연막(31), 층간절연막(31)상에 형성되며 전기적 신호에 의해 컷팅(cutting) 가능한 퓨즈 라인(32)으로 구성된다.
그리고, 퓨즈 라인(32) 상에 형성되는 다른 층간절연막(33), 층간절연막(33)상에 형성되는 금속막(34)이 구성되며, 퓨즈 라인(32)과 금속막(34)은 층간절연막(33)을 관통하여 형성된 콘택(35)을 통해 연결되어 있다.
퓨즈 라인(32)은 컷팅을 필요로 하는 부분에 대해서는 용융점이 낮은 금속막, 예를 들어 인듐(indum)막(32a)으로 구성되고, 인듐막(32a) 양측에는 인듐막(32a)보다 용융점이 높은 금속막, 예를 들어 티타늄질화막(32b)으로 구성된다.
잘 알려진 바와 같이, 인듐막은 용윰점이 156.63℃로 낮고, 녹게 되면 다른 표면에 달라붙는 특성이 있다.
따라서, 금속막(34) 및 콘택(35)을 통하여 퓨즈 라인(32)에 일정 전류를 인가하면, 도 5에 도시된 바와 같이 인듐막(32a)이 용융되고 티타늄질화막(32b)을 주변으로 뭉치게 되므로, 퓨즈 라인(32)은 컷팅되게 된다.
이와 같은 본 발명의 제 1 실시예에 따른 반도체 퓨즈의 제조방법은 다음과 같다.
도 6a 내지 도 6e는 본 발명의 제 1 실시예에 따른 반도체 퓨즈의 제 1 제조방법을 설명하기 위한 단면도이다.
먼저, 도 6a에 도시된 바와 같이, 퓨즈 영역을 갖는 반도체 기판(30) 상부에 층간절연막(31)을 형성하고, 층간절연막(31) 상에 금속막, 예를 들어 티타늄질화막(32b)을 형성한다.
이때, 티타늄질화막(32b)은 메인 회로가 형성되는 셀 영역(미도시)의 캐패시터 상부 전극 또는 하부 전극을 형성하기 위한 전극막인 티타늄질화막을 퓨즈 영역까지 연장되게 형성함으로써, 형성할 수 있다.
그 다음, 티타늄질화막(32b)상에 포토레지스트막(40)을 형성하고, 최종적으로 형성하고자 하는 퓨즈 라인의 형태로 포토레지스트막(40)을 패터닝한다.
이어, 도 6b에 도시된 바와 같이, 포토레지스트막(40)을 마스크로 티타늄질화막(32b)을 식각하여 라인 형태의 티타늄질화막(32b)을 형성하고, 포토레지스트막(40)을 포함한 전면에 리프트 오프 레지스트(Lift Off resist)막(50)을 형성한 다.
이어, 도 6c에 도시된 바와 같이, 라인 형태의 티타늄질화막(32b)의 라인 가운데 부분을 노출하는 노광 마스크(미도시)를 이용한 노광 및 현상 공정으로 리프트 오프 레지스트막(50)과 포토레지스트막(40)을 패터닝한다.
이때, 리프트 오프 레지스트막(50)의 패터닝된 측면은 물질 특성상 네거티브(negative)한 슬로프를 가지며, 포토레지스트막(40)의 패터닝된 측면은 포지티브(positive)한 슬로프를 갖게 된다.
그 다음, 패터닝된 리프트 오프 레지스트막(50)을 마스크로 티타늄질화막(32b)을 제거한다. 따라서, 라인 형태의 티타늄질화막(32b)은 2개의 부분으로 분리되게 된다.
이어, 도 6d에 도시된 바와 같이, 티타늄질화막(32b)의 제거로 노출된 층간절연막(31)을 포함한 리프트 오프 레지스트막(50)상에 티타늄질화막(32b)보다 용융점이 낮아 전기적 신호에 의한 컷팅이 용이한 도전막, 예를 들어 인듐막(32a)을 형성한다.
이때, 층간절연막(31)상에 형성되는 인듐막(32a)에 의해 분리되었던 라인 형태의 티타늄질화막(32b)이 연결되게 되며, 인듐막(32a) 및 티타늄질화막(32b)으로 구성되는 퓨즈 라인(32)이 형성되게 된다.
이후, 도 6e에 도시된 바와 같이 포토레지스트막(40)과 리프트 오프 레지스트막(50)과 리프트 오프 레지스트막(50) 상에 형성된 인듐막(32a)을 제거한다.
전술한 제 1 제조방법에서는, 티타늄질화막(32b)을 최종 퓨즈 라인의 형태로 패터닝한 다음에 퓨즈 라인이 컷팅되는 부위의 티타늄질화막(32b)을 제거하고 티타늄질화막(32b)이 제거된 부분에 인듐막(32a)을 채워넣는 방식으로 퓨즈 라인(32)을 형성하고 있다.
그러나, 이와 달리 티타늄질화막(32b)을 패터닝하지 않은 상태에서 퓨즈 라인이 컷팅되는 부위의 티타늄질화막(32b)을 제거하고, 티타늄질화막(32b)이 제거된 부위에 인듐막(32a)을 채워 넣은 후에 티타늄질화막(32b)과 인듐막(32a)을 라인 형태로 패터닝하여 퓨즈 라인(32)을 형성하는 방법도 적용 가능하며, 이 방법을 도 7a 내지 도 7d를 참조하여 설명하면 다음과 같다.
도 7a 내지 도 7d는 본 발명의 제 1 실시예에 따른 반도체 퓨즈의 제 2 제조방법을 설명하기 위한 단면도이다.
먼저, 도 7a에 도시된 바와 같이, 퓨즈 영역을 갖는 반도체 기판(30) 상부에 층간절연막(31)을 형성하고, 층간절연막(31)상에 금속막, 예를 들어 티타늄질화막(32b)을 형성한다.
이때, 티타늄질화막(32b)은 메인 회로가 형성되는 셀 영역(미도시)의 캐패시터 상부 전극 또는 하부 전극을 형성하기 위한 전극막인 티타늄질화막을 퓨즈 영역까지 연장되게 형성함으로써, 형성할 수 있다.
그 다음, 일정 영역의 티타늄질화막(32b)을 제거한다. 일정 영역은 최종적으로 형성되는 퓨즈 라인이 컷팅되는 부위를 포함한다.
이어, 도 7b에 도시된 바와 같이 티타늄질화막(32b)의 제거로 노출된 층간절연막(31)을 포함한 전면에 티타늄질화막(32b)보다 용융점이 낮아 전기적 신호에 의 한 컷팅이 용이한 도전막, 예를 들어 인듐막(32a)을 형성한다.
이어, 도 7c에 도시된 바와 같이, 티타늄질화막(32b)을 타겟으로 전면 식각(etch back) 공정을 실시하여 인듐막(32a)을 티타늄질화막(32b)이 제거된 부분에만 잔류시킨다.
이어, 도 7d에 도시된 바와 같이, 티타늄질화막(32b) 및 인듐막(32a)을 라인 형태로 패터닝하여 퓨즈 라인(32)을 형성한다.
-제 2 실시예-
도 8은 본 발명의 제 2 실시예에 따른 반도체 퓨즈를 나타낸 단면도이다.
도 8을 참조하면, 반도체 퓨즈는 반도체 기판(30) 상부에 형성된 층간절연막(31), 층간절연막(31)상에 형성되며 용융점이 낮아 전기적으로 컷팅이 용이한 금속막, 예를 들어 인듐(indum)막을 재질로 하는 퓨즈 라인(32)으로 구성된다.
퓨즈 라인(32) 상에 형성되는 다른 층간절연막(33)과 층간절연막(33)상에 형성되는 금속막(34)이 구성되어 있고, 퓨즈 라인(32)과 금속막(34)은 층간절연막(33)을 관통하여 형성된 콘택(35)을 통해 연결된다.
잘 알려진 바와 같이, 인듐막은 용윰점이 156.63℃로 낮고, 녹게 되면 다른 표면에 달라붙는 특성이 있다.
이에 따라, 금속막(34) 및 콘택(35)을 통하여 퓨즈 라인(32)에 일정 전류를 인가하면, 인듐막으로 된 퓨즈 라인(32)이 용융되어 콘택(35)을 포함한 주변 물질에 달라붙어 뭉치게 되므로, 퓨즈 라인(32)은 컷팅되게 된다.
이와 같은 본 발명의 제 2 실시예에 따른 반도체 장치의 퓨즈 라인 제조방법은 다음과 같다.
도 9a 내지 도 9b는 본 발명의 제 2 실시예에 따른 반도체 퓨즈의 제조방법을 설명하기 위한 단면도이다.
먼저, 도 9a에 도시된 바와 같이, 퓨즈 영역을 갖는 반도체 기판(30) 상부에 층간절연막(31)을 형성하고, 층간절연막(31)상에 용융점이 낮은 금속막, 예를 들어 인듐(indum)막(32a)을 형성한다.
이어, 도 9b에 도시된 바와 같이 인듐막(32a)을 라인 형태로 패터닝하여 퓨즈 라인(32)을 형성한다.
전술한 제 1, 제 2 실시예에 따른 반도체 퓨즈의 퓨즈 라인(32)에 대한 컷팅은 도 10에 도시된 퓨즈 컷팅 회로를 통해 이루어진다.
도 10은 본 발명에 따른 퓨즈 컷팅 회로를 나타낸 도면이다.
도 10을 참조하면, 퓨즈 컷팅 회로(100)는 퓨즈부(101), 증폭회로부(102), 퓨즈 선택 제어부(103)로 구성된다.
퓨즈부(101)는 전기적 신호에 의해 컷팅이 가능한 다수의 퓨즈 라인(32)들로 구성된다.
퓨즈 선택 제어부(103)는 외부로부터 입력되는 퓨즈 어드레스에 따라 퓨즈 라인(32)들 중 컷팅할 퓨즈 라인(32)을 선택하고 외부로부터 공급되는 전류를 선택된 퓨즈 라인으로 출력한다.
증폭회로부(102)는 퓨즈 선택 제어부(103)와 퓨즈 라인(32) 사이에 연결되는 다수의 래치형 증폭기(102a)로 구성된다. 래치형 증폭기(102a)는 퓨즈 선택 제어부(103)에서 출력되는 전류를 증폭시키어 퓨즈 라인(32)에 제공하는 제 1 인버터(INV1)와, 제 1 인버터(INV1)의 출력을 반전하여 제 1 인버터(INV1)의 입력단에 제공함으로써 일정 시간이 경과된 이후에 퓨즈 라인(32)에 제공되는 전류를 차단시키는 제 2 인버터(INV2)로 구성된다.
예를 들어, 전술한 반도체 퓨즈를 결함 메모리 셀을 리던던시 메모리 셀로 리페어하는 공정에 사용하는 경우, 퓨즈 선택 제어부(103)에 입력되는 퓨즈 어드레스는 결합 메모리 셀을 지정하는 어드레스에 해당한다.
결함 어드레스를 입력받은 퓨즈 선택 제어부(103)는 결합 어드레스를 디코딩하고, 이 디코딩된 값을 근거로 컷팅할 퓨즈 라인을 선택하고 선택된 퓨즈 라인에 전류를 공급한다.
퓨즈 선택 제어부(103)에서 공급된 전류는 증폭회로부(102)를 통해 증폭되어 퓨즈부(101)에 제공됨으로써 퓨즈부(101)내의 퓨즈 라인이 컷팅되고, 이에 따라 퓨즈부(101)에 결함 어드레스가 저장되게 된다.
도 11은 본 발명에 따른 반도체 퓨즈의 인듐막 용융시 소모되는 전류량 및 용융 시간을 시뮬레이션한 그래프로, 0.1ms 동안 1mA가 흐르게 되면 인듐막이 컷팅되게 됨을 확인할 수 있다.
열량(
Figure 112007006944060-PAT00001
)과 주울열(
Figure 112007006944060-PAT00002
)의 관계를 통해 인듐막 컷팅에 필요한 전류(
Figure 112007006944060-PAT00003
)와 용융 시간(
Figure 112007006944060-PAT00004
)의 관계를 산출해 보면 다음과 같다.
잘 알려진 바와 같이, 열량(
Figure 112007006944060-PAT00005
)은 다음 수학식1과 같이 표현된다.
Figure 112007006944060-PAT00006
여기서,
Figure 112007006944060-PAT00007
은 질량,
Figure 112007006944060-PAT00008
는 비열(specific heat capacity),
Figure 112007006944060-PAT00009
는 온도변화를 나타낸다.
그리고, 주울열(
Figure 112007006944060-PAT00010
)은 다음 수학식2와 같이 표현된다.
Figure 112007006944060-PAT00011
여기서,
Figure 112007006944060-PAT00012
는 전류,
Figure 112007006944060-PAT00013
은 저항,
Figure 112007006944060-PAT00014
는 용융 시간을 나타낸다.
수학식1 및 수학식2로부터, 전류(
Figure 112007006944060-PAT00015
)는 다음 수학식 3과 같이 표현되게 된다.
Figure 112007006944060-PAT00016
한편, 질량(
Figure 112007006944060-PAT00017
)은 밀도()*부피(
Figure 112007006944060-PAT00019
)이고, 저항(
Figure 112007006944060-PAT00020
)은 고유 저항(
Figure 112007006944060-PAT00021
)*길이(
Figure 112007006944060-PAT00022
)/면적(
Figure 112007006944060-PAT00023
)이며, 인듐의 비열(
Figure 112007006944060-PAT00024
)은 233KJ/kg*K, 밀도(
Figure 112007006944060-PAT00025
)는 7310kg/㎤, 고유 저항(
Figure 112007006944060-PAT00026
)은 8*10-2Wmm이며, 퓨즈 라인(32)을 구성하는 인듐막(32a)의 물리적인 구조에 따라 길이(
Figure 112007006944060-PAT00027
)와 면적(
Figure 112007006944060-PAT00028
)은 일정한 값으로 정해지게 된다.
따라서, 수학식 3으로부터
Figure 112007006944060-PAT00029
와
Figure 112007006944060-PAT00030
의 관계를 산출할 수 있다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 퓨즈 라인을 전기적 신호를 이용하여 컷팅하므로 레이저를 이용한 퓨즈 라인 컷팅시에 필수적으로 요구되는 퓨즈 윈도우를 형성하지 않아도 된다.
따라서, 퓨즈 윈도우 형성을 위한 마스크 공정, 절연막 식각 공정 및 마스크 제거 공정을 실시하지 않아도 되므로 공정을 단순화시킬 수 있다.
또한, 퓨즈 윈도우 형성을 위한 절연막 식각시 퓨즈 라인상에 잔류되는 절연막 두께를 제어하기 어려운 문제, 식각되는 절연막의 경계면에서 크랙이 발생되어 퓨즈가 어택되는 문제, 절연막 식각시 사용되는 플라즈마로 인한 PID 패일 문제를 원천적으로 방지할 수 있다.
둘째, 퓨즈 라인을 레이저를 대신 전기적 신호를 이용하여 컷팅하므로 고가의 레이저 장비가 필요 없으며, 레이저 장비 셋업시 발생되는 시간 지연 및 오류를 방지할 수 있다.
셋째, 퓨즈 라인을 물리적으로 컷팅하지 않고 전기적으로 컷팅하므로 패키징후 실시하는 신뢰성 평가시 결함 발생을 방지할 수 있다.

Claims (13)

  1. 반도체 기판 상부에 형성된 절연막; 및
    상기 절연막 상에 일부 또는 전체가 전기적 신호에 의해 컷팅이 가능한 도전성 물질로 형성된 퓨즈 라인
    을 포함하는 반도체 소자의 퓨즈.
  2. 제 1 항에 있어서,
    상기 도전성 물질은 인듐인 반도체 소자의 퓨즈.
  3. 제 1 항에 있어서,
    상기 퓨즈 라인의 일부가 상기 도전성 물질로 구성된 경우, 상기 도전성 물질 이외의 상기 퓨즈 라인은 티타늄질화막으로 구성된 반도체 소자의 퓨즈.
  4. 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 제1 도전막을 형성하는 단계;
    상기 제1 도전막의 중앙부를 식각하여 상기 절연막이 노출되는 개구부를 형 성하는 단계; 및
    상기 개구부가 매립되도록 전기적 신호에 의해 컷팅이 가능한 제2 도전막을 형성하는 단계
    를 포함하는 반도체 소자의 퓨즈 제조방법.
  5. 제 4 항에 있어서,
    상기 개구부를 형성하는 단계는,
    상기 제1 도전막 상에 상기 제1 도전막의 양측부 중 일부를 식각하는 단계;
    상기 제1 도전막의 중앙부가 개방된 리프트 오프 레지스트막을 형성하는 단계; 및
    상기 리프트 오프 레지스트막을 이용하여 상기 제1 도전막의 중앙부를 식각하는 단계
    를 포함하는 반도체 소자의 퓨즈 제조방법.
  6. 제 5 항에 있어서,
    상기 제1 도전막의 양측부 중 일부를 식각하는 단계는,
    상기 제1 도전막 상에 상기 제1 도전막의 양측부 중 일부가 노출되는 포토레지스트막을 형성하는 단계; 및
    상기 포토레지스트막을 이용하여 상기 제1 도전막의 양측부 중 일부를 식각하는 단계
    를 포함하는 반도체 소자의 퓨즈 제조방법.
  7. 제 5 항에 있어서,
    상기 제2 도전막을 형성하는 단계는,
    상기 개구부가 매립되도록 상기 리프트 오프 레지스트막을 포함하는 상기 기판 상부에 상기 제2 도전막을 증착하는 단계; 및
    상기 리프트 오프 레지스트막을 제거하여 상기 개구부에만 상기 제2 도전막이 잔류되도록 상기 리프트 오프 레지스트막 상에 증착된 상기 제2 도전막을 제거하는 단계
    를 포함하는 반도체 소자의 퓨즈 제조방법.
  8. 제 4 항에 있어서,
    상기 개구부를 형성하는 단계는,
    상기 절연막 상에 상기 제1 도전막을 증착하는 단계; 및
    상기 제1 도전막의 중앙부를 식각하여 상기 절연막을 노출시키는 단계
    를 포함하는 반도체 소자의 퓨즈 제조방법.
  9. 제 8 항에 있어서,
    상기 제2 도전막을 형성하는 단계는,
    상기 개구부를 포함하는 상기 제1 도전막 상에 상기 제2 도전막을 증착하는 단계; 및
    전면 식각공정을 통해 상기 개구부에만 잔류되도록 상기 제2 도전막을 식각하는 단계
    를 포함하는 반도체 소자의 퓨즈 제조방법.
  10. 제 4 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제1 도전막은 티타늄 질화막으로 형성하는 반도체 소자의 퓨즈 제조방법.
  11. 제 4 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 제2 도전막은 인듐막으로 형성하는 반도체 소자의 퓨즈 제조방법.
  12. 전기적 신호에 의해 컷팅이 가능한 퓨즈 라인들로 이루어진 퓨즈부;
    외부로부터 입력되는 퓨즈어드레스에 따라 상기 퓨즈 라인들 중 컷팅할 퓨즈 라인을 선택하여 외부로부터 공급받은 전류를 상기 선택한 퓨즈 라인으로 출력하는 퓨즈 선택 제어부; 및
    상기 퓨즈 선택 제어부와 상기 퓨즈 라인 사이에 연결되어 상기 퓨즈 선택 제어부에서 출력되는 전류를 증폭시키고 상기 증폭된 전류를 일정 시간 동안 상기 퓨즈 라인에 제공함으로써 상기 퓨즈 라인이 컷팅되도록 하는 래치형 증폭기들로 구성되는 증폭회로부
    를 포함하는 반도체 소자의 퓨즈 컷팅 회로.
  13. 제 12 항에 있어서,
    상기 래치형 증폭기는 상기 퓨즈 선택 제어부에서 출력되는 전류를 증폭시키어 상기 퓨즈 라인에 제공하는 제 1 인버터; 및
    상기 제 1 인버터의 출력을 반전하여 상기 제 1 인버터의 입력단에 제공함으로써 일정 시간 후에 상기 퓨즈 라인에 제공되는 전류를 차단하는 제 2 인버터
    를 포함하는 반도체 소자의 퓨즈 컷팅 회로.
KR1020070007124A 2007-01-23 2007-01-23 반도체 소자의 퓨즈, 그의 제조방법 및 퓨즈 컷팅 회로 KR20080069426A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070007124A KR20080069426A (ko) 2007-01-23 2007-01-23 반도체 소자의 퓨즈, 그의 제조방법 및 퓨즈 컷팅 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070007124A KR20080069426A (ko) 2007-01-23 2007-01-23 반도체 소자의 퓨즈, 그의 제조방법 및 퓨즈 컷팅 회로

Publications (1)

Publication Number Publication Date
KR20080069426A true KR20080069426A (ko) 2008-07-28

Family

ID=39822665

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070007124A KR20080069426A (ko) 2007-01-23 2007-01-23 반도체 소자의 퓨즈, 그의 제조방법 및 퓨즈 컷팅 회로

Country Status (1)

Country Link
KR (1) KR20080069426A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8604585B2 (en) 2009-07-02 2013-12-10 Hynix Semiconductor Inc. Fuse of semiconductor device and method for fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8604585B2 (en) 2009-07-02 2013-12-10 Hynix Semiconductor Inc. Fuse of semiconductor device and method for fabricating the same

Similar Documents

Publication Publication Date Title
US6521971B2 (en) Metal fuse in copper dual damascene
US8184465B2 (en) Programmable semiconductor device
US5789794A (en) Fuse structure for an integrated circuit element
KR20080069426A (ko) 반도체 소자의 퓨즈, 그의 제조방법 및 퓨즈 컷팅 회로
JP2003037167A (ja) 半導体装置
KR101037452B1 (ko) 반도체 소자의 퓨즈 및 그 형성 방법
US6472253B1 (en) Programmable semiconductor device structures and methods for making the same
JP5103666B2 (ja) 半導体装置
TW567603B (en) Fuse structure for a semiconductor device and manufacturing method thereof
JP2007311372A (ja) 半導体装置及びその製造方法
JP6636823B2 (ja) 半導体装置およびヒューズ切断方法
KR100871389B1 (ko) 반도체 소자의 퓨즈 및 그의 형성방법
JP2008047880A (ja) 半導体素子のヒューズボックス及びその形成方法
KR20080098893A (ko) 반도체 메모리 장치, 그의 제조방법 및 반도체 퓨즈프로그래밍 회로
JPH09172087A (ja) 半導体装置
KR101145798B1 (ko) 반도체 장치의 퓨즈 및 그 제조방법
JP2006040916A (ja) 半導体装置及びその製造方法
KR101052873B1 (ko) 반도체 소자의 퓨즈 박스 및 이를 이용한 리페어 방법
KR101150554B1 (ko) 반도체 소자 및 그 제조 방법
JP2006032719A (ja) 半導体集積回路装置及びその製造方法
JPH11284074A (ja) 半導体デバイス用フューズ
JP2005051020A (ja) ヒューズ及び同ヒューズを有するトリミング回路及び同ヒューズを有する半導体装置
KR20050101025A (ko) 반도체 장치의 퓨즈 패턴 형성 방법
JP2005019620A (ja) ヒューズ型半導体装置及びその製造方法並びにレーザーカット方法
JPH0346256A (ja) 半導体装置

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination