KR20080069332A - 전원제어 장치 및 전원제어 방법 - Google Patents

전원제어 장치 및 전원제어 방법 Download PDF

Info

Publication number
KR20080069332A
KR20080069332A KR1020070006903A KR20070006903A KR20080069332A KR 20080069332 A KR20080069332 A KR 20080069332A KR 1020070006903 A KR1020070006903 A KR 1020070006903A KR 20070006903 A KR20070006903 A KR 20070006903A KR 20080069332 A KR20080069332 A KR 20080069332A
Authority
KR
South Korea
Prior art keywords
power
power control
control unit
state machine
signal
Prior art date
Application number
KR1020070006903A
Other languages
English (en)
Other versions
KR100866604B1 (ko
Inventor
김동한
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070006903A priority Critical patent/KR100866604B1/ko
Priority to US11/843,758 priority patent/US7895458B2/en
Priority to DE102008005852A priority patent/DE102008005852A1/de
Publication of KR20080069332A publication Critical patent/KR20080069332A/ko
Application granted granted Critical
Publication of KR100866604B1 publication Critical patent/KR100866604B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate

Abstract

전원 제어 장치 및 방법이 개시된다. 본 발명에 따른 전원 제어 장치는 항상 전원이 온 상태로 유지되는 액티브 블록; 및
계층적인 구조를 갖는 N개(N은 1이상의 자연수)의 전원 제어 유닛들을 구비하며, 상기 전원 제어 유닛들 각각은 상응하는 적어도 하나의 전원 도메인 블록의 전원을 제어하고, 상기 N개의 전원 제어 유닛들 중 첫번째 전원 제어 유닛은 상기 액티브 블록에 의해 전원이 제어되고, 상기 N개의 전원제어 유닛 중 제N번째 전원 제어 유닛은 제(N-1)번째 전원 제어 유닛에 의해 전원이 제어될 수 있다.

Description

전원제어 장치 및 전원제어 방법{Power control apparatus and method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 MTCMOS를 이용한 전원 제어장치의 기능 블록도를 나타낸다.
도 2는 본 발명의 실시 예에 따른 전원 제어장치의 기능 블록도를 나타낸다.
도 3은 본 발명의 실시 예에 따른 전원 제어방법 중 전원 제어 유닛들이 단계적으로 파워-온 되는 과정을 설명하기 위한 플로우 챠트이다.
도 4는 본 발명의 실시 예에 따른 전원 제어방법 중 전원 제어 유닛들이 단계적으로 파워-오프 되는 과정을 설명하기 위한 플로우 챠트이다.
본 발명은 전원 제어 장치에 관한 것으로, 보다 상세하게는 탑-다운(top-down) 방식의 계층적인 전원 제어 유닛들을 구비하는 전원 제어 장치 및 제어 방법에 관한 것이다.
최근의 전자 장치의 소형화 및 집적화에 따라 전력 소모가 중요한 이슈가 되 고 있다. 특히, 이동통신 SOC(system on chip) 분야에서는 동작이 없는 대기(idle) 상태에서 누설전류(leakage current)의 제어는 더욱 중요해지고 있다.
즉, 미세공정을 통한 트랜지스터의 문적 전압의 감소는 동적 파워(dynamic power)를 줄일 수 있는 장점이 있으나, 반대로 누설전류가 지수적으로 증가한다는 단점이 있다. 특히 이동통신 SOC 분야에서는 긴 통화대기 상태가 지속될 경우 누설전류는 저전력 설계에 있어 치명적인 요소가 될 수 있다.
이를 보완하기 위해 MTCMOS(multi threshold CMOS)를 사용하여 대기 상태 시에 필요한 블록들에게만 전력을 공급하고, 사용하지 않는 블록들에 대해서는 전력을 공급하지 않거나 공급되는 전력을 낮추어서 최소한의 필요한 정보를 유지하는 방법이 사용되고 있다.
도 1은 종래의 MTCMOS를 이용한 전원 제어장치의 기능 블록도를 나타낸다.
도 1을 참조하면, 종래의 MTCMOS를 이용한 전원제어장치(10)는 전원제어유닛(5)과 다수의 전원 도메인 블록들(6~8)을 구비한다.
상기 다수의 전원 도메인 블록들(6~8) 각각은 기능 또는 동작 모드별로 나뉘어지는 하드웨어 및/또는 모듈들의 집합일 수 있다. 예컨대, 이동통신 SOC의 경우, 멀티미디어 기능, 듀얼 모드, DMB 또는 DVB-H 기능을 수행하기 위한 하드웨어 및/또는 모듈들의 집합은 각각 서로 다른 전원 도메인 블록을 구성할 수 있다.
상기 다수의 전원 도메인 블록들(6~8) 각각은 또한 적어도 하나의 단락전류 방지회로(floating prevention circuit, 이하 FPC, 9)를 구비할 수 있다.
상기 FPC의 구조 및 역할에 대해서는 한국등록특허공보(등록번호 10-054634, "단락전류 방지회로를 구비한 MTCMOS 회로 시스템")에 자세히 개시되어 있으며, 레퍼런스로 포함된다.
또한, 상기 전원 제어 유닛(5)은 다수의 MTCMOS 컨트롤러들(2~4)을 제어하기 위한 스테이트 머신을 구비할 수 있다.
하지만, 종래와 같은 상기 전원 제어 유닛(5)은 모든 전원 도메인 블록들(6~8)의 전원을 제어하여야 하므로, 상기 전원 제어 유닛(5)을 설계하기 위한 복잡도가 높다. 따라서 면적과 상기 전원 제어 유닛(5) 자체에 의한 누설전류의 증가가 생길 수 있게 되며, 검증을 위해서도 많은 어려움이 따른다.
따라서, 복잡도가 낮으면서도 효율적으로 전원을 제어할 수 있으며, 전원 제어를 검증하기에도 간단한 전원 제어 장치 및 방법이 절실히 요구된다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 복잡도가 낮으면서도 효율적으로 전원을 제어할 수 있으며, 전원 제어를 검증하기에도 간단한 전원 제어 장치 및 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시 예에 따른 전원제어 장치는 항상 전원이 온 상태로 유지되는 액티브 블록; 및 계층적인 구조를 갖는 N개(N은 1이상의 자연수)의 전원 제어 유닛들을 구비하며, 상기 전원 제어 유닛 각각은 상응하는 적어도 하나의 전원 도메인 블록의 전원을 제어하고, 상기 N개의 전원 제어 유닛 중 첫번째 전원 제어 유닛은 상기 액티브 블록에 의해 전원이 제어되고, 상기 N개의 전원제어 유닛 중 제N번째 전원 제어 유닛은 제(N-1)번째 전원 제어 유닛에 의해 전원이 제어될 수 있다.
상기 전원 제어 유닛들 각각은 상기 전원 제어 유닛들 각각에 상응하는 상기 적어도 하나의 전원 도메인 블록 또는 상기 전원 제어 유닛들 각각의 하위 전원 제어 유닛의 전원을 제어하기 위한 MTCMOS 컨트롤러; 및 상기 MTCMOS 컨트롤러를 제어하기 위한 스테이트 머신을 구비할 수 있다.
상기 스테이트 머신은 상기 스테이트 머신이 파워 오프 상태에서도 상기 스테이트 머신에 저장되는 정보를 임시로 저장하며, 저장된 상기 정보를 상기 스테이트 머신이 구비된 전원 제어 유닛의 상위 전원 제어 유닛 또는 상기 액티브 블록으로 출력하기 위한 제1FPC(floating prevention circuit)를 구비할 수 있다.
상기 MTCMOS 컨트롤러는 상기 MTCMOS 컨트롤러가 파워 오프 상태에서도 상기 MTCMOS 컨트롤러에 저장되는 정보를 임시로 저장하며, 저장된 상기 정보를 상기 MTCMOS 컨트롤러가 구비된 전원 제어 유닛의 하위 전원 제어 유닛으로 출력하기 위한 제2FPC를 구비할 수 있다.
상기 전원 제어 유닛들 각각은 상기 전원 제어 유닛들 각각이 파워 오프 상태에서도 상기 전원 제어 유닛들 각각에 저장되는 정보를 임시로 저장하며, 저장된 상기 정보를 상기 전원 제어 유닛들 각각이 제어하는 상기 적어도 하나의 전원 도메인 블록으로 출력하기 위한 제3FPC를 구비할 수 있다.
상기 전원 제어 유닛들 각각은 상기 전원 제어 유닛들 각각이 제어하는 상기 적어도 하나의 전원 도메인 블록 각각으로 상기 적어도 하나의 전원 도메인 블록 각각의 상태에 대한 정보를 요청하는 요청신호를 출력하고, 상기 요청신호에 응답하여 상기 적어도 하나의 전원 도메인 블록 각각으로부터 출력된 응답신호를 수신하고, 수신된 상기 응답신호에 기초하여 상기 적어도 하나의 전원 도메인 블록 각각의 전원을 제어하는 제1제어신호를 출력할 수 있다.
상기 스테이트 머신은 상기 스테이트 머신이 구비된 전원 제어 유닛의 하위 전원 제어 유닛이 제어하는 상기 적어도 하나의 전원 도메인 블록을 웨이크 업(wake-up)시키기 위해, 상기 하위 전원 제어 유닛에 구비된 스테이트 머신으로 웨이크 업 신호를 출력할 수 있다.
상기 스테이트 머신은 상기 스테이트 머신이 구비된 전원 제어 유닛이 파워 오프 상태로 진입할 경우, 상기 스테이트 머신이 구비된 전원 제어 유닛의 상위 전원 제어 유닛에 구비된 스테이트 머신으로 파워 오프 신호를 출력할 수 있다.
상기 스테이트 머신은 상기 응답신호를 수신하고, 수신된 응답신호에 기초하여 상기 적어도 하나의 전원 도메인 블록 각각의 전원을 제어하도록 제1컨트롤러 제어신호를 상기 MTCMOS 컨터롤러로 출력할 수 있다.
상기 스테이트 머신은 상기 하위 전원 제어 유닛을 웨이크 업 시키기 위해, 상기 MTCMOS 컨트롤러로 제2컨트롤러 제어신호를 더 출력하고, 상기 MTCMOS 컨트롤러는 상기 제2컨트롤러 제어신호에 응답하여 상기 하위 전원 제어 유닛을 웨이크 업 시키기 위한 제2제어신호를 출력할 수 있다.
상기 기술적 과제를 달성하기 위한 시스템은 상기 전원 제어 장치; 및 상기 전원제어장치에 의해 제어되는 전원을 공급받는 CPU를 구비하며, 상기 시스템은 휴 대용 단말기를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 계층적인 구조를 갖는 N개(N은 1보다 큰 자연수)의 전원 제어 유닛들을 구비하는 전원 제어 장치 제어 방법은, 항상 전원이 온 상태로 유지되는 액티브 블록이 첫번째 전원 제어 유닛에 의해 제어되는 적어도 하나의 제1전원 도메인 블록을 웨이크 업 시키기 위해 상기 첫번째 전원 제어 유닛을 웨이크 업 시키는 단계; 및 적어도 하나의 제2전원 도메인 블록을 웨이크 업 시키기 위해 상기 첫번째 전원 제어 유닛이 두번째 전원 제어 유닛을 웨이크 업 시키는 단계를 구비한다.
상기 기술적 과제를 달성하기 위한 계층적인 구조를 갖는 N개(N은 1보다 큰 자연수)의 전원 제어 유닛을 구비하는 전원 제어 장치 제어 방법은 제N번째 전원 제어 유닛에 의해 제어되는 적어도 하나의 제N전원 도메인 블록이 모두 파워 오프 되는 경우, 상기 제N번째 전원 제어 유닛이 제(N-1)번째 전원 제어 유닛으로 제1파워오프 신호를 출력하는 단계; 및 상기 제1파워오프신호를 수신하고, 제(N-1)전원 제어 도메인 블록이 모두 파워 오프 되는 경우, 상기 제(N-1)번째 전원 제어 유닛이 제(N-2)번째 전원 제어 유닛으로 제2파워오프 신호를 출력하는 단계를 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
또한, 본 명세서에 있어서는 어느 하나의 구성요소가 다른 구성요소로 데이터를 '전송'하는 경우에는 상기 구성요소는 상기 다른 구성요소로 직접 상기 데이터를 전송할 수도 있고, 적어도 하나의 또 다른 구성요소를 통하여 상기 데이터를 상기 다른 구성요소로 전송할 수도 있는 것을 의미한다.
반대로 어느 하나의 구성요소가 다른 구성요소로 데이터를 '직접 전송'하는 경우에는 상기 구성요소에서 다른 구성요소를 통하지 않고 상기 다른 구성요소로 상기 데이터가 전송되는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시 예에 따른 전원 제어장치의 기능 블록도를 나타낸다.
도 2를 참조하면, 본 발명의 실시 예에 따른 전원 제어 장치(100)는 항상 전원이 온 상태로 유지되는 액티브 블록(110) 및 계층적인 구조를 갖는 N개(N은 1이상의 자연수)의 전원 제어 유닛들(120~160)을 구비한다. 도 2에서는 N이 5인 경우를 일 예로 도시하고 있으나, 본 발명의 권리범위가 이에 한정되지는 않는다.
상기 전원 제어 장치(100)는 휴대용 단말기(예컨대, 휴대폰, PDA 등)에 구비될 수 있다.
상기 액티브 블록(110)은 항상 전원이 온 상태로 유지되는 최소한의 블록일 수 있다. 즉, 상기 액티브 블록(110)은 대기상태에서도 항상 동작하는 블록일 수 있다. 예컨대, RTC(real time clock), GPIO(General Purpose Input/Output), 또는 하드 매크로(hard macro) 등은 대기상태에서도 항상 전원이 공급되어야 되기 때문에 상기 액티브 블록(110)에 포함될 수 있다.
상기 전원 제어 유닛들(120~160) 각각은 상응하는 적어도 하나의 전원 도메인 블록(121-1, 131-1, 141-1, 142-1, 143-1 등)의 전원을 제어한다.
예컨대, 첫번째 전원 제어 유닛(120)은 상응하는 제1스테이트 전원 도메인(120-1)에 포함되는 적어도 하나의 전원 도메인 블록(121-1)의 전원을 제어할 수 있다.
또한, 세번째 전원 제어 유닛(140)은 상응하는 제3스테이트 전원 도메인(140-1)에 포함되는 적어도 하나의 전원 도메인 블록(141-1, 142-1, 및 143-1)들의 전원을 제어할 수 있다.
또한, 각각의 전원 제어 유닛들(120~160)은 계층적으로 전원이 제어된다.
즉, 상기 N개의 전원 제어 유닛들(120~160) 중 첫번째 전원 제어 유닛(120)은 상기 액티브 블록(110)에 의해 전원이 제어되고, 상기 N개의 전원제어 유닛 중 제N번째 전원 제어 유닛은 제(N-1)번째 전원 제어 유닛에 의해 전원이 제어될 수 있다.
즉, 도 2에 도시 된 바와 같이 N이 5인 경우, 두 번째 전원 제어 유닛(130)은 첫 번째 전원 제어 유닛(120)에 의해 제어되고, 세 번째 전원 제어 유닛(140)은 두 번째 전원 제어 유닛(130)에 의해 제어되며, 네 번째 전원 제어 유닛(150)은 세 번째 전원 제어 유닛(140)에 의해 제어되며, 다섯 번째 전원 제어 유닛(160)은 네 번째 전원 제어 유닛(150)에 의해 제어될 수 있다.
한편, 각각의 전원 도메인 블록들(121-1, 131-1, 141-1, 또는 142-1 등)을 포함하는 N스테이트 전원 도메인(120-1~160-1) 역시 계층적인 구조를 가질 수 있다. 가장 상위에 있는 제1스테이트 전원 도메인(120-1)에는 상기 전원 제어 장치(100)가 구비되는 시스템을 제어할 수 있는 장치(예컨대, 마스터 CPU)가 포함될 수 있다.
제2스테이트 전원 도메인(130-1)에는 상기 시스템이 공통으로 사용하는 장치(예컨대, 공통 버스)가 포함될 수 있다.
제3스테이트 전원 도메인(140-1)에는 기능에 따라 분리된 전원 도메인 블록(141-1, 142-1, 및 143-1)이 포함될 수 있다. 예컨대, 전원 도메인 블록(141-1)은 멀티미디어 기능에 상응하는 장치일 수 있으며, 전원 도메인 블록(142-1)은 듀얼 모드(dual mode) 기능에 상응하는 장치일 수 있으며, 전원 도메인 블록(143-1)은 DVB-H 기능에 상응하는 장치일 수 있다. 예컨대, 멀티미디어 기능을 사용하는 경우라면, 듀얼 모드 기능에 상응하는 장치 및 DVB-H 기능에 상응하는 장치는 대기상태이므로 상기 전원 도메인 블록(141-1)은 파워-온 상태이고, 전원 도메인 블록들(142-1 및 143-1)은 파워-오프 상태일 수 있다.
또한, 제4 및 제5스테이트 전원 도메인(150-1 및 160-1)에는 상기 제3스테이트 전원 도메인(140-1)에 포함된 각각의 전원 도메인 블록(141-1, 142-1, 및 143-1)의 세부 기능에 상응하는 장치가 포함될 수 있다.
각각의 전원 도메인 블록들은 서로 필요한 데이터들을 주고 받을 수 있으며, 상기 전원 도메인의 스테이트의 개수 및 구조는 시스템에 따라 다양해 질 수 있음 은 물론이다.
한편, 상기 전원 제어 유닛들(120~160) 각각은 상기 전원 제어 유닛들(120~160) 각각에 상응하는 상기 적어도 하나의 전원 도메인 블록(121-1, 131-1 등) 또는 상기 전원 제어 유닛들(120~160) 각각의 하위 전원 제어 유닛의 전원을 제어하기 위한 MTCMOS 컨트롤러(123, 133 등) 및 상기 MTCMOS 컨트롤러(123, 133 등)를 제어하기 위한 스테이트 머신(121, 131 등)을 구비할 수 있다.
각각의 스테이트 머신(121, 131 등)의 동작 원리는 유사하므로 제1스테이트 머신(121)을 예로 들어 동작 원리를 설명하면 다음과 같다.
예컨대, 상기 액티브 블록(110)은 외부로부터 입력되는 인터럽트 신호를 수신하고, 수신된 상기 인터럽트 신호에 응답하여 상기 제1스테이트 머신(121)으로 웨이크 업 신호를 출력하면, 상기 제1스테이트 머신(121)은 제1MTCMOS 컨트롤러(123)로 제1컨트롤러 제어신호를 출력할 수 있다.
상기 제1컨트롤러 제어신호는 각각의 스테이트 머신(121, 131 등)이 상응하는 적어도 하나의 전원 도메인 블록에 공급되는 전원을 제어하기 위해, 상응하는 MTCMOS 컨트롤러로 출력하는 제어신호이다. 또한, 후술할 제2컨트롤러 제어신호는 각각의 스테이트 머신(121, 131 등)이 하위 전원 제어 유닛에 공급되는 전원을 제어하기 위해, 상응하는 MTCMOS 컨트롤러로 출력하는 제어신호이다.
상기 제1MTCMOS 컨트롤러(123)는 상기 제1컨트롤러 제어신호에 응답하여 상기 제1MTCMOS 컨트롤러(123)에 의해 제어되는 전원 도메인 블록(121-1)에 전원이 공급되도록 상기 전원 도메인 블록(121-1)에 구비된 MTCMOS(미도시)로 소정의 제어 신호를 출력할 수 있다.
따라서, 상기 액티브 블록(110)은 상기 제1스테이트 머신(121)으로 상기 웨이크 업 신호를 출력하고, 상기 제1전원 제어 유닛(120)에 전원이 공급되도록 하기 위해 별도의 전원 제어 유닛(미도시)을 포함할 수 있음은 물론이다.
또한, 상기 제1스테이트 머신(121)은 하위 전원 제어 유닛인 제2전원 제어 유닛(130)을 웨이크 업 시키기 위해, 제2스테이트 머신(131)으로 웨이크 업 신호를 출력하고, 상기 제1MTCMOS 컨트롤러(123)로 제2컨트롤러 제어신호를 출력할 수 있다. 그러면, 상기 제1MTCMOS 컨트롤러(123)는 상기 제2컨트롤러 제어신호에 응답하여 상기 제2전원 제어 유닛(130)에 구비된 MTCMOS(미도시)로 소정의 제어신호를 출력하여 상기 제2전원 제어 유닛(130)에 전원이 공급되도록 할 수 있다.
한편, 상기 전원 제어 유닛들(120~130) 각각에 구비된 스테이트 머신(121~161)은 상기 전원 제어 유닛들(120~130) 각각이 제어하는 상기 적어도 하나의 전원 도메인 블록(121-1, 131-1 등) 각각으로 상기 적어도 하나의 전원 도메인 블록 각각의 상태에 대한 정보를 요청하는 요청신호(1Req_a, 2Req_a, 3Req_a,b,c 등)를 출력할 수 있다.
상기 요청신호에 응답하여 상기 적어도 하나의 전원 도메인 블록(121-1, 131-1 등) 각각은 상응하는 스테이트 머신(121~161)으로 응답신호(1Ack_a, 2Ack_a, 3Ack_a,b,c 등)를 출력할 수 있다. 따라서, 응답신호를 수신한 스테이트 머신(121~161)은 상기 응답신호에 기초하여 상기 적어도 하나의 전원 도메인 블록 각각의 전원을 제어하는 제1제어신호(1Ctrl_a, 2Ctrl_a, 3Ctrl_a, b, c 등)를 출력할 수 있다.
각각의 전원 제어 유닛(120~160)이 상응하는 적어도 하나의 전원 도메인 블록(121-1, 131-1 등)의 전원을 제어하는 방식은 도 1에 도시된 바와 같은 종래 전원 제어 방식과 유사하므로 상세한 설명은 생략한다.
한편, 각각의 스테이트 머신(121~161)은 상기 스테이트 머신(121~161)이 구비된 전원 제어 유닛(120~160)이 파워 오프 상태로 진입할 경우, 상기 스테이트 머신(121~161)이 구비된 전원 제어 유닛(120~160)의 상위 전원 제어 유닛에 구비된 스테이트 머신으로 파워 오프 신호를 출력할 수 있다.
제4스테이트 머신(150)을 예로 들어 설명하면, 상기 제4스테이트 머신(150)은 상응하는 전원 도메인 블록들(151-1, 152-1, 153-1, 154-1, 및 155-1)이 모두 동작이 완료되었는지 여부를 요청신호(4Req_a,b,c,d,e) 및 응답신호(4Ack_a,b,c,d,e)에 기초하여 알 수 있다.
따라서, 상기 전원 도메인 블록들(151-1, 152-1, 153-1, 154-1, 및 155-1)이 모두 동작이 완료된 경우, 상기 제4스테이트 머신(151)은 제3스테이트 머신(141)로 파워 오프신호를 출력할 수 있고, 상기 제3스테이트 머신(141)은 제3MTCMOS 컨트롤러(143)를 제어하여 상기 제4전원 제어 유닛(150)을 파워 오프 시킬 수 있다. 따라서, 제4전원 제어 유닛(150)은 파워 오프 상태로 진입할 수 있다.
한편, 각각의 스테이트 머신(121~161)은 파워 오프 상태에서도 상기 스테이트 머신(121~161)에 저장되는 정보를 임시로 저장하며, 저장된 상기 정보를 상기 스테이트 머신(121~161)이 구비된 전원 제어 유닛(120~160)의 상위 전원 제어 유닛 으로 출력하기 위한 제1FPC(125, 135 등)를 구비할 수 있다.
FPC(floating prevention circuit)은 파워 온 상태인 블록과 파워 오프 상태인 블록을 인터페이스 하며, 대기 상태시 발생할 수 있는 단락 전류(short-circuit current)를 방지할 수 있다. 상기 FPC에는 래치(미도시)가 구비되어 파워 오프 상태에서도 파워 오프 직전의 정보를 임시로 저장할 수 있다. 상기 FPC의 상세한 구조 및 동작 원리는 한국등록특허공보(등록번호 10-054634 "단락전류 방지회로를 구비한 MTCMOS 회로 시스템", 등록번호 10-0564588 "플로우팅 방지회로를 구비하는 MTCMOS 반도체 집적회로" 등)에 자세히 개시되어 있으며, 레퍼런스로 포함된다.
각각의 MTCMOS 컨트롤러(123, 133 등) 및 각각의 전원 제어 유닛(120~160) 역시 상기 FPC를 구비할 수 있음은 물론이며, 각각의 전원 도메인 블록들(121-1, 131-1 등)도 상기 FPC를 구비할 수 있다.
도 3은 본 발명의 실시 예에 따른 전원 제어방법 중 전원 제어 유닛들이 단계적으로 파워-온 되는 과정을 설명하기 위한 플로우 챠트이다.
도 2 및 도 3을 참조하면, 상기 액티브 블록(110)으로부터 출력되는 웨이크 업 신호에 응답하여 상기 제1스테이트 머신(121) 및 제1전원제어 유닛(120)이 파워 온 되면서, 전원 스테이트는 제1전원 스테이트가 된다(S10). 여기서 제N전원 스테이트라는 첫번째 전원 제어 유닛부터 N번째 전원 제어 유닛 까지 파워 온 된 상태를 의미한다.
상기 제1스테이트 머신(121)은 상기 제2전원 제어 유닛(130)을 웨이크 업 시킬지 여부를 판단한다(S20). 판단결과 웨이크 업이 필요한 경우(예컨대, 상기 제1 스테이트 머신(121)이 제어하는 전원 도메인 블록(121-1)으로부터 하위 전원 도메인 블록(예컨대, 131-1)의 파워 온 요청신호가 있는 경우 등) 상기 제2전원 제어 유닛(130)을 웨이크 업 시키기 위해, 상기 제2스테이트 머신(131)로 웨이크 업 신호를 출력하고, 상기 제2전원 제어 유닛(130)에 전원을 공급하도록 제1MTCMOS 컨트롤러를 제어할 수 있다(S30). 그러면 전원 스테이트는 제2전원 스테이트가 된다(S40).
상술한 바와 같이 순차적으로 상위 전원 제어 유닛의 제어하에 전원 스테이트는 다음 전원 스테이트로 진입할 수 있다.
도 4는 본 발명의 실시 예에 따른 전원 제어방법 중 전원 제어 유닛들이 단계적으로 파워-오프 되는 과정을 설명하기 위한 플로우 챠트이다.
도 2 및 도4를 참조하면, 전원 스테이트가 제5전원 스테이트에서(S100) 제5전원 제어 유닛(160)은 제5스테이트 머신(161)의 제어하에 상응하는 적어도 하나의 전원 도메인 블록(161-1~164-1)의 전원을 온/오프 시킬 수 있다.
온/오프에 따라 상기 제5스테이트 머신(161)은 상기 제5스테이트 머신(161)이 제어하는 전원 도메인 블록(161-1~164-1) 중 파원 온 상태인 전원 도메인 블록의 개수를 나타내는 변수(예컨대, POCNT)의 값도 변하게 된다(S110). 상기 변수의 값이 '0' 인 경우 즉, 상기 제5스테이트 머신(161)이 제어하는 전원 도메인 블록(161-1~164-1)이 모두 파워 오프 상태인 경우(S120)에는 상기 제5스테이트 머신(161)은 상기 제4스테이트 머신(151)으로 파워 오프 신호를 출력할 수 있다.
상기 제4스테이트 머신(151)은 상기 파워 오프 신호에 응답하여 제4MTCMOS 컨트롤러(153)를 제어하여 상기 제5전원 제어 유닛(160)을 파워 오프 시킬 수 있다. 따라서, 제4전원 스테이트로 진입하게 된다(S130).
제4전원 스테이트에서도 상술한 바와 유사한 방법에 의해 순차적으로 파워 오프가 되어 제1전원 스테이트까지 진입할 수 있다(S160).
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 전원제어장치 및 방법은 전원 제어 유닛을 탑 다운 방식으로 계층적으로 나누어서 각각의 전원 스테이트 별로 전력제어를 분배하여 전력제어의 효과를 높일 수 있는 효과가 있다.
또한, 단순한 구조의 전원 제어 유닛을 디자인 할 수 있고, 검증도 용이한 효과가 있다.

Claims (14)

  1. 항상 전원이 온 상태로 유지되는 액티브 블록; 및
    계층적인 구조를 갖는 N개(N은 1이상의 자연수)의 전원 제어 유닛들을 구비하며,
    상기 전원 제어 유닛들 각각은 상응하는 적어도 하나의 전원 도메인 블록의 전원을 제어하고,
    상기 N개의 전원 제어 유닛들 중 첫번째 전원 제어 유닛은 상기 액티브 블록에 의해 전원이 제어되고,
    상기 N개의 전원제어 유닛 중 제N번째 전원 제어 유닛은 제(N-1)번째 전원 제어 유닛에 의해 전원이 제어되는 전원 제어 장치.
  2. 제1항에 있어서, 상기 전원 제어 유닛들 각각은,
    상기 전원 제어 유닛들 각각에 상응하는 상기 적어도 하나의 전원 도메인 블록 또는 상기 전원 제어 유닛들 각각의 하위 전원 제어 유닛의 전원을 제어하기 위한 MTCMOS 컨트롤러; 및
    상기 MTCMOS 컨트롤러를 제어하기 위한 스테이트 머신을 구비하는 전원 제어 장치.
  3. 제2항에 있어서, 상기 스테이트 머신은,
    상기 스테이트 머신이 파워 오프 상태에서도 상기 스테이트 머신에 저장되는 정보를 임시로 저장하며, 저장된 상기 정보를 상기 스테이트 머신이 구비된 전원 제어 유닛의 상위 전원 제어 유닛 또는 상기 액티브 블록으로 출력하기 위한 제1FPC(floating prevention circuit)를 구비하는 전원 제어 장치.
  4. 제2항에 있어서, 상기 MTCMOS 컨트롤러는,
    상기 MTCMOS 컨트롤러가 파워 오프 상태에서도 상기 MTCMOS 컨트롤러에 저장되는 정보를 임시로 저장하며, 저장된 상기 정보를 상기 MTCMOS 컨트롤러가 구비된 전원 제어 유닛의 하위 전원 제어 유닛으로 출력하기 위한 제2FPC를 구비하는 전원 제어 장치.
  5. 제2항에 있어서, 상기 전원 제어 유닛들 각각은,
    상기 전원 제어 유닛들 각각이 파워 오프 상태에서도 상기 전원 제어 유닛들 각각에 저장되는 정보를 임시로 저장하며, 저장된 상기 정보를 상기 전원 제어 유닛들 각각이 제어하는 상기 적어도 하나의 전원 도메인 블록으로 출력하기 위한 제3FPC를 구비하는 전원 제어 장치.
  6. 제2항에 있어서, 상기 전원 제어 유닛들 각각은,
    상기 전원 제어 유닛들 각각이 제어하는 상기 적어도 하나의 전원 도메인 블록 각각으로 상기 적어도 하나의 전원 도메인 블록 각각의 상태에 대한 정보를 요 청하는 요청신호를 출력하고,
    상기 요청신호에 응답하여 상기 적어도 하나의 전원 도메인 블록 각각으로부터 출력된 응답신호를 수신하고,
    수신된 상기 응답신호에 기초하여 상기 적어도 하나의 전원 도메인 블록 각각의 전원을 제어하는 제1제어신호를 출력하는 전원 제어 장치.
  7. 제2항에 있어서, 상기 스테이트 머신은,
    상기 스테이트 머신이 구비된 전원 제어 유닛의 하위 전원 제어 유닛이 제어하는 상기 적어도 하나의 전원 도메인 블록을 웨이크 업(wake-up)시키기 위해,
    상기 하위 전원 제어 유닛에 구비된 스테이트 머신으로 웨이크 업 신호를 출력하는 전원 제어 장치.
  8. 제2항에 있어서, 상기 스테이트 머신은,
    상기 스테이트 머신이 구비된 전원 제어 유닛이 파워 오프 상태로 진입할 경우, 상기 스테이트 머신이 구비된 전원 제어 유닛의 상위 전원 제어 유닛에 구비된 스테이트 머신으로 파워 오프 신호를 출력하는 전원 제어 장치.
  9. 제6항에 있어서, 상기 스테이트 머신은,
    상기 응답신호를 수신하고, 수신된 응답신호에 기초하여 상기 적어도 하나의 전원 도메인 블록 각각의 전원을 제어하도록 제1컨트롤러 제어신호를 상기 MTCMOS 컨터롤러로 출력하는 전원 제어 장치.
  10. 제7항에 있어서, 상기 스테이트 머신은,
    상기 하위 전원 제어 유닛을 웨이크 업 시키기 위해,
    상기 MTCMOS 컨트롤러로 제2컨트롤러 제어신호를 더 출력하고,
    상기 MTCMOS 컨트롤러는 상기 제2컨트롤러 제어신호에 응답하여 상기 하위 전원 제어 유닛을 웨이크 업 시키기 위한 제2제어신호를 출력하는 전원 제어 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 기재된 전원 제어 장치; 및
    상기 전원제어장치에 의해 제어되는 전원을 공급받는 CPU를 구비하는 시스템.
  12. 제11항에 있어서, 상기 시스템은,
    휴대용 단말기를 포함하는 시스템.
  13. 계층적인 구조를 갖는 N개(N은 1보다 큰 자연수)의 전원 제어 유닛들을 구비하는 전원 제어 장치 제어 방법에 있어서,
    항상 전원이 온 상태로 유지되는 액티브 블록이 첫번째 전원 제어 유닛에 의헤 제어되는 적어도 하나의 제1전원 도메인 블록을 웨이크 업 시키기 위해 상기 첫번째 전원 제어 유닛을 웨이크 업 시키는 단계; 및
    적어도 하나의 제2전원 도메인 블록을 웨이크 업 시키기 위해 상기 첫번째 전원 제어 유닛이 두번째 전원 제어 유닛을 웨이크 업 시키는 단계를 구비하는 전원 제어 방법.
  14. 계층적인 구조를 갖는 N개(N은 1보다 큰 자연수)의 전원 제어 유닛을 구비하는 전원 제어 장치 제어 방법에 있어서,
    제N번째 전원 제어 유닛에 의해 제어되는 적어도 하나의 제N전원 도메인 블록이 모두 파워 오프 되는 경우, 상기 제N번째 전원 제어 유닛이 제(N-1)번째 전원 제어 유닛으로 제1파워오프 신호를 출력하는 단계; 및
    상기 제1파워오프신호를 수신하고, 제(N-1)전원 제어 도메인 블록이 모두 파워 오프 되는 경우, 상기 제(N-1)번째 전원 제어 유닛이 제(N-2)번째 전원 제어 유닛으로 제2파워오프 신호를 출력하는 단계를 구비하는 전원 제어 방법.
KR1020070006903A 2007-01-23 2007-01-23 전원제어 장치 및 전원제어 방법 KR100866604B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070006903A KR100866604B1 (ko) 2007-01-23 2007-01-23 전원제어 장치 및 전원제어 방법
US11/843,758 US7895458B2 (en) 2007-01-23 2007-08-23 Power control apparatus and method thereof
DE102008005852A DE102008005852A1 (de) 2007-01-23 2008-01-15 Leistungssteuervorrichtung, tragbares Endgerät und Verfahren zum Steuern einer Leistungssteuervorrichtung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070006903A KR100866604B1 (ko) 2007-01-23 2007-01-23 전원제어 장치 및 전원제어 방법

Publications (2)

Publication Number Publication Date
KR20080069332A true KR20080069332A (ko) 2008-07-28
KR100866604B1 KR100866604B1 (ko) 2008-11-03

Family

ID=39587519

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070006903A KR100866604B1 (ko) 2007-01-23 2007-01-23 전원제어 장치 및 전원제어 방법

Country Status (3)

Country Link
US (1) US7895458B2 (ko)
KR (1) KR100866604B1 (ko)
DE (1) DE102008005852A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120030763A (ko) * 2010-09-20 2012-03-29 삼성전자주식회사 계층적 전력 제어 회로, 이를 이용한 전력 제어 방법, 및 이를 포함하는 ＳｏＣ 장치

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2455744B (en) * 2007-12-19 2012-03-14 Advanced Risc Mach Ltd Hardware driven processor state storage prior to entering a low power mode
US7984317B2 (en) * 2008-03-24 2011-07-19 Apple Inc. Hardware-based power management of functional blocks
US20100138575A1 (en) 2008-12-01 2010-06-03 Micron Technology, Inc. Devices, systems, and methods to synchronize simultaneous dma parallel processing of a single data stream by multiple devices
KR20100073157A (ko) * 2008-12-22 2010-07-01 한국전자통신연구원 클러스터 시스템에 대한 원격 전원 관리 시스템 및 그 방법
US20100174887A1 (en) 2009-01-07 2010-07-08 Micron Technology Inc. Buses for Pattern-Recognition Processors
JP5428637B2 (ja) * 2009-08-18 2014-02-26 ソニー株式会社 電源ユニット、処理システム及びｉｄの割り当て方法
US9323994B2 (en) 2009-12-15 2016-04-26 Micron Technology, Inc. Multi-level hierarchical routing matrices for pattern-recognition processors
US8219843B2 (en) * 2010-02-17 2012-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Power management mechanism
US8726047B2 (en) * 2010-05-07 2014-05-13 Samsung Electronics Co., Ltd. System on chip, devices having the same, and method for power control of the SOC
US20130275709A1 (en) 2012-04-12 2013-10-17 Micron Technology, Inc. Methods for reading data from a storage buffer including delaying activation of a column select
US9524248B2 (en) 2012-07-18 2016-12-20 Micron Technology, Inc. Memory management for a hierarchical memory system
US9501131B2 (en) 2012-08-31 2016-11-22 Micron Technology, Inc. Methods and systems for power management in a pattern recognition processing system
US9213397B2 (en) 2012-09-21 2015-12-15 Atmel Corporation Changing power modes of a microcontroller system
US9323312B2 (en) 2012-09-21 2016-04-26 Atmel Corporation System and methods for delaying interrupts in a microcontroller system
US9213388B2 (en) 2012-09-21 2015-12-15 Atmel Corporation Delaying reset signals in a microcontroller system
US9507406B2 (en) 2012-09-21 2016-11-29 Atmel Corporation Configuring power domains of a microcontroller system
US9448965B2 (en) 2013-03-15 2016-09-20 Micron Technology, Inc. Receiving data streams in parallel and providing a first portion of data to a first state machine engine and a second portion to a second state machine
US9703574B2 (en) 2013-03-15 2017-07-11 Micron Technology, Inc. Overflow detection and correction in state machine engines
US9383807B2 (en) * 2013-10-01 2016-07-05 Atmel Corporation Configuring power domains of a microcontroller system
US9684367B2 (en) 2014-06-26 2017-06-20 Atmel Corporation Power trace port for tracing states of power domains
US11366675B2 (en) 2014-12-30 2022-06-21 Micron Technology, Inc. Systems and devices for accessing a state machine
US10430210B2 (en) 2014-12-30 2019-10-01 Micron Technology, Inc. Systems and devices for accessing a state machine
WO2016109571A1 (en) 2014-12-30 2016-07-07 Micron Technology, Inc Devices for time division multiplexing of state machine engine signals
US10846103B2 (en) 2015-10-06 2020-11-24 Micron Technology, Inc. Methods and systems for representing processing resources
US10977309B2 (en) 2015-10-06 2021-04-13 Micron Technology, Inc. Methods and systems for creating networks
US10691964B2 (en) 2015-10-06 2020-06-23 Micron Technology, Inc. Methods and systems for event reporting
US10146555B2 (en) 2016-07-21 2018-12-04 Micron Technology, Inc. Adaptive routing to avoid non-repairable memory and logic defects on automata processor
US10019311B2 (en) 2016-09-29 2018-07-10 Micron Technology, Inc. Validation of a symbol response memory
US10268602B2 (en) 2016-09-29 2019-04-23 Micron Technology, Inc. System and method for individual addressing
US10929764B2 (en) 2016-10-20 2021-02-23 Micron Technology, Inc. Boolean satisfiability
US10592450B2 (en) 2016-10-20 2020-03-17 Micron Technology, Inc. Custom compute cores in integrated circuit devices
US11054878B2 (en) * 2017-08-29 2021-07-06 Texas Instruments Incorporated Synchronous power state control scheme for multi-chip integrated power management solution in embedded systems
US11275426B2 (en) * 2020-02-14 2022-03-15 Arm Limited System and method for controlling power mode transitions
US20230031388A1 (en) * 2021-07-30 2023-02-02 Advanced Micro Devices, Inc. On-demand ip initialization within power states

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10326129A (ja) 1997-05-23 1998-12-08 Mitsubishi Electric Corp 半導体装置
JP2000013215A (ja) * 1998-04-20 2000-01-14 Nec Corp 半導体集積回路
JP4390305B2 (ja) 1999-01-04 2009-12-24 株式会社ルネサステクノロジ 半導体装置
JP3878431B2 (ja) 2000-06-16 2007-02-07 株式会社ルネサステクノロジ 半導体集積回路装置
JP2003209616A (ja) 2002-01-15 2003-07-25 Fujitsu Ltd 半導体装置および携帯端末装置
JP3825756B2 (ja) * 2003-02-17 2006-09-27 富士通株式会社 半導体集積回路
KR100564588B1 (ko) 2003-11-28 2006-03-29 삼성전자주식회사 플로우팅 방지회로를 구비하는 ｍｔｃｍｏｓ 반도체집적회로
JP2006222952A (ja) 2005-02-11 2006-08-24 Samsung Electronics Co Ltd マルチ−しきいｃｍｏｓシステム及び複数個のブロックを制御する方法
US7248080B1 (en) * 2005-02-24 2007-07-24 National Semiconductor Corporation Power supply switching at circuit block level to reduce integrated circuit input leakage currents
KR101257860B1 (ko) * 2005-12-21 2013-04-24 삼성전자주식회사 계층적 성능 모니터들을 이용한 공급전압 조절장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120030763A (ko) * 2010-09-20 2012-03-29 삼성전자주식회사 계층적 전력 제어 회로, 이를 이용한 전력 제어 방법, 및 이를 포함하는 ＳｏＣ 장치

Also Published As

Publication number Publication date
DE102008005852A1 (de) 2008-08-07
US20080178031A1 (en) 2008-07-24
KR100866604B1 (ko) 2008-11-03
US7895458B2 (en) 2011-02-22

Similar Documents

Publication Publication Date Title
KR100866604B1 (ko) 전원제어 장치 및 전원제어 방법
CN100354793C (zh) 集成电路器件
US6639454B2 (en) Multiple circuit blocks with interblock control and power conservation
US8959382B2 (en) Controlling communication of a clock signal to a peripheral
KR20100090513A (ko) 저전력 시스템온칩
KR20010052926A (ko) 반도체집적회로
US9477293B2 (en) Embedded controller for power-saving and method thereof
US20130205104A1 (en) Finite State Machine for System Management
KR20120030763A (ko) 계층적 전력 제어 회로, 이를 이용한 전력 제어 방법, 및 이를 포함하는 ＳｏＣ 장치
KR101861743B1 (ko) 이종의 전력 제어와 동종의 전력 제어를 선택적으로 수행할 수 있는 시스템-온 칩과 이의 동작 방법
CN101685404A (zh) 一种计算机及虚拟环境中设备动态切换方法
US20100250980A1 (en) Methods for reducing power consumption and devices using the same
CN110377348B (zh) 间歇节能逻辑向可配置逻辑块提供休眠的方法和系统
US9715272B2 (en) Portable electronic device and core swapping method thereof
KR20010060239A (ko) 입출력 포트의 보전성을 유지하면서 전원이 차단되는 코어로직을 갖는 마이크로 컨트롤러
US6838927B2 (en) Semiconductor integrated circuit with stabilizing capacity
US7089436B2 (en) Power saving method and arrangement for a configurable processor array
CN113330388B (zh) 芯片设计方法、芯片设计装置、芯片及电子设备
GB2308469A (en) Power conserving clocking system
JP4659627B2 (ja) 電子機器
JP5574461B2 (ja) 半導体集積回路
JP5408743B2 (ja) 携帯電話
KR20060033126A (ko) 시스템온칩의 절전을 위한 효율적인 하드웨어적 제어방법
JP2003256068A (ja) クロック制御システム
CN114690845A (zh) 电子装置及其供电方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120925

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20151001

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee