KR20120030763A

KR20120030763A - 계층적 전력 제어 회로, 이를 이용한 전력 제어 방법, 및 이를 포함하는 ＳｏＣ 장치

Info

Publication number: KR20120030763A
Application number: KR1020100092487A
Authority: KR
Inventors: 이재곤; 박봉일; 강무경
Original assignee: 삼성전자주식회사
Priority date: 2010-09-20
Filing date: 2010-09-20
Publication date: 2012-03-29
Also published as: US9268395B2; KR101689556B1; CN102545272B; US20120072743A1; CN102545272A

Abstract

계층적 전력제어회로가 개시된다. 상기 계층적 전력제어회로는 각각이 적어도 하나의 아이피를 포함하는 N(N은 1보다 큰 자연수) 개의 전력영역들 각각에 배치되는 N 개의 전력제어회로들을 포함하며, 상기 N 개의 전력제어회로들 중에서 i(1<i<N) 번째 전력제어회로는 상기 N 개의 전력제어회로들 중에서 첫 번째 전력제어회로로부터 수신한 전원 제어 요청에 응답하여 상기 N 개의 전력영역들 중에서 i+1 번째 전력영역에 공급되는 전원을 제어한다.

Description

계층적 전력 제어 회로, 이를 이용한 전력 제어 방법, 및 이를 포함하는 ＳｏＣ 장치{Hierarchical Power Management Circuit, Hierarchical Power Management Method Using The Same, And System On Chip Thereof}

본 발명의 개념에 따른 실시 예는 전력 제어 회로에 대한 것으로, 특히 복수의 전력 영역들 각각에 분산 배치되어 상기 복수의 전력 영역들 각각의 전원 공급 및 상기 복수의 전력 영역들 각각에 형성된 IP(ntellectual Property)의 동작을 제어할 수 있는 계층적 전력 제어 회로, 상기 계층적 전력 제어 회로를 이용한 전력제어 방법, 및 상기 계층적 전력 제어 회로를 포함하는 SoC 장치에 관한 것이다.

모바일 SoC(System on Chip)에 있어서 가장 중요한 쟁점은 소비 전력을 줄이는 것이다. 일반적으로 모바일 SoC 내에는 전력 제어 회로가 내장되어 있다.

상기 전력 제어 회로는 상기 모바일 SoC의 내부에 구현된 회로의 동작을 중지시키거나 상기 모바일 SoC에 공급되는 전원을 차단하는 방법을 사용하여 상기 모바일 SoC가 소비하는 전력을 줄인다. 그러나 상기 전력 제어 회로에는 전원이 항상 공급되므로 상기 전력 제어 회로의 구성이 복잡한 경우에 상기 전력 제어 회로 자체에서 소비되는 전력이 증가하는 문제가 있다.

본 발명이 이루고자 하는 기술적인 과제는 복수의 전력 영역들 각각에 전력제어 회로를 분산 배치함으로써, 상기 전력 제어 회로가 소비하는 전력을 절감할 수 있는 계층적 전력 제어 회로, 상기 계층적 전력 제어 회로를 이용한 전력 제어 방법, 및 상기 계층적 전력 제어 회로를 포함하는 SoC 장치를 제공하는 것이다.

본 발명의 실시 예에 따른 계층적 전력 제어 회로는 각각이 적어도 하나의 아이피(intellectual property(IP))를 포함하는 N(N은 1보다 큰 자연수) 개의 전력 영역들 각각에 배치되는 N 개의 전력 제어 회로들을 포함하며, 상기 N개의 전력 제어 회로들 중에서 i(1<i<N) 번째 전력 제어 회로는 상기 N개의 전력 제어 회로들 중에서 첫 번째 전력 제어 회로로부터 출력된 전원 제어 요청에 응답하여 상기 N개의 전력 영역들 중에서 (i+1)번째 이하 전력 영역으로의 전원 공급을 제어한다.

상기 i번째 전력 제어 회로는 상기 첫 번째 전력 제어 회로로부터 출력된 동작 제어 요청에 응답하여 상기 i번째 이하 전력 영역에 포함되는 상기 적어도 하나의 아이피의 동작을 제어한다.

상기 첫 번째 전력 제어 회로와 상기 i번째 전력 제어 회로는 서로 비동기식 인터페이스(asynchronous interface)를 이용하여 데이터를 송수신한다. 상기 비동기식 인터페이스는 핸드세이크(handshake) 방식을 이용한다.

본 발명의 실시 예에 따른 계층적 전력 제어 방법은 각각이 전력 제어 회로를 포함하는 N(N은 1보다 큰 자연수)개의 전력 영역들 중에서 i(1<i<N) 번째 전력 영역에 배치된 전력 제어 회로가 상기 N개의 전력 영역들 중에서 첫 번째 전력 영역에 배치된 전력 제어 회로로부터 전원 제어 요청을 수신하는 단계와, 상기 전원 제어 요청 신호에 응답하여 상기 i번째 전력 영역에 배치된 전력제어 회로가 상기 N개의 전력영역들 중에서 (i+1)번째 이하 전력 영역으로의 전원 공급을 제어하는 단계를 포함한다.

상기 계층적 전력 제어 방법은 상기 i번째 전력 영역에 배치된 전력 제어 회로가 상기 첫 번째 전력 영역에 배치된 전력 제어 회로로부터 출력된 동작 제어 요청에 응답하여 상기 i번째 이하 전력영역에 배치되는 아이피의 동작을 제어하는 단계를 더 포함한다.

상기 첫 번째 전력 영역에 배치된 전력 제어 회로와 상기 i번째 전력 영역에 배치된 전력 제어 회로는 비동기식 인터페이스를 이용하여 서로 데이터를 송수신한다. 상기 비동기식 인터페이스는 핸드세이크(handshake) 방식을 이용한다.

본 발명의 실시 예에 따른 SoC(System on Chip) 장치는 각각이 적어도 하나의 아이피(IP)를 포함하는 N(N은 1보다 큰 자연수) 개의 전력 영역들과, 각각이 상기 N개의 전력 영역들 각각에 배치되는 N개의 전력 제어 회로들을 포함하며, 상기 N개의 전력 제어 회로들 중에서 i(1<i<N) 번째 전력 제어 회로는 첫 번째 전력 제어 회로로부터 출력된 전원 제어 요청에 응답하여 상기 N개의 전력 영역들 중에서 (i+1)번째 이하 전력 영역의 전원 공급을 제어한다.

본 발명의 실시 예에 따른 모바일 디바이스는 상기 SoC 장치와, 상기 SoC 장치로 전원을 공급하기 위한 전원 공급원을 포함한다.

본 발명의 실시 예에 따른 계층적 전력 제어 회로, 상기 계층적 전력 제어 회로를 이용한 전력 제어 방법, 및 상기 계층적 전력 제어 회로를 포함하는 SoC 장치는 전력 제어 회로를 복수의 전력 영역들 각각에 분산 배치하여 상기 복수의 전력 영역들 각각의 전원 공급과 상기 복수의 전력 영역들 각각에 형성되는 IP의 동작을 제어함으로써 전력 제어 회로 자체가 소비하는 전력을 절감할 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 계층적 전력 제어 회로를 갖는 SoC(System on Chip)를 포함하는 모바일 디바이스를 나타낸다.
도 2는 도 1에 도시된 계층적 전력 제어 회로를 갖는 SoC의 내부 블럭도의 일 실시 예를 나타낸다.
도 3은 도 1에 도시된 계층적 전력 제어 회로를 갖는 SoC의 내부 블럭도의 다른 실시 예를 나타낸다.
도 4는 본 발명의 일 실시 예에 따른 전력 제어 방법을 설명하는 플로우챠트를 나타낸다.
도 5는 본 발명의 다른 실시 예에 따른 전력 제어 방법을 설명하는 플로우챠트를 나타낸다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.

도 1은 도 1은 본 발명의 실시 예에 따른 계층적 전력 제어 회로를 갖는 SoC(System on Chip)를 포함하는 모바일 디바이스(mobile device)를 나타내고, 도 2는 도 1에 도시된 계층적 전력 제어 회로를 갖는 SoC의 내부 블럭도의 일 실시 예를 나타낸다.

도 1 및 도 2를 참조하면, 모바일 디바이스(10)는 SoC(100) 및 전력 공급원 (300)을 포함한다.

모바일 디바이스(10)는 휴대폰, 태블릿 컴퓨터(tablet computer), 넷-북 (net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 디바이스를 포함하는 개념이다.

전력 공급원(300)은 SoC(100)로 전원(VDD)을 공급하는 역할을 하며, 모바일 디바이스(10)에 내장되는 충전 가능한 배터리로 구현될 수 있다.

SoC(100)는 전원(VDD)과 접지(GND) 사이에 접속된 복수의 전력 영역들(110, 130, 150, 및 170)을 포함한다.

본 명세서에서 전력 영역이란 동일한 전원 라인을 공유하는 적어도 하나 이상의 IP(Intellectual Property)를 포함하는 영역을 의미한다.

상기 IP란 반도체 직접 회로(IC: Integrated Circuit) 설계 시, 독립적인 기능을 갖도록 설계된 기능 블록, 예컨대, 반도체 설계 모듈을 의미할 수 있다.

예컨대, 상기 IP는 중앙 처리 장치(CPU), 메모리(memory) 소자, 메모리 컨트롤러(memory controller), 영상 데이터를 획득하기 위한 카메라, 상기 카메라에 의하여 획득된 영상 데이터를 처리하기 위한 이미지 신호 프로세서(image signal processor) 등으로 구현될 수 있다.

도 2에서는 설명의 편의를 위하여 복수의 전력 영역들(110, 130, 150 및 170)로서 4개의 영역들로만 도시하였으나, 설계 사양에 따라서 4개 이상 또는 4개 이하의 전력 영역들로 구현되는 것이 가능하다.

복수의 전력 영역들(110, 130, 150, 및 170) 중에서 제1전력 영역(110)은 최상위 전력 영역으로서 SoC(100)가 동작하는 동안에는 항상 전력이 공급되는 전력 영역이다.

제2전력 영역(130), 제3전력 영역(150), 및 제4전력 영역(170) 각각은 제1전력 영역(110)의 하위 전력 영역으로서 제1전력 영역(110) 내의 제1 전력 제어 회로 (PMU1)의 판단 또는 동작에 따라 전력이 공급될 수 있는 전력 영역을 의미한다.

즉, 상기 상위 전력 영역이나 상기 하위 전력 영역 사이의 관계는 상대적인 개념이며, 상기 상위 전력 영역과 상기 하위 전력 영역은 전원 공급을 제어할 수 있는 주체가 누구인지에 따라 구분된다.

예컨대, 제2전력 영역(130) 내의 제2 전력 제어 회로(PMU2)가 제3전력 영역 (150)의 공급되는 전원을 제어한다면 제2전력 영역(130)은 제3전력 영역(150)의 상위 전력 영역이 되고 제3전력 영역(150)은 제2전력 영역(130)의 하위 전력 영역이 된다.

다시 도 2를 참조하면, 복수의 전력 영역들(110, 130, 150, 및 170)은 상기 상위 전력 영역과 상기 하위 전력 영역이라는 관점에서 서로 계층적(hierarchical) 구조를 갖는다.

상기 계층적 구조란 복수의 전력 영역들(110, 130, 150, 및 170) 각각에 복수의 전력 제어 회로들(PMU1, PMU2, PMU3 및 PMU4) 각각이 분산 배치되어, 상위 전력 영역에 배치되는 전력 제어 회로, 예컨대 제1전력 제어 회로(PMU1))가 하위 전력 영역, 예컨대 제2전력 영역(130)의 전원 공급을 제어하는 구조를 의미한다.

복수의 전력 제어 회로들(PMU1, PMU2, PMU3, 및 PMU4) 각각이 복수의 전력 영역들(110, 130, 150, 및 170) 각각에 어떻게 분산 배치되는지는 복수의 전력 제어 회로들(PMU1, PMU2, PMU3, 및 PMU4) 각각이 어떤 기능을 수행하는지에 따라서 결정된다.

복수의 전력 제어 회로들(PMU1,PMU2, PMU3 및 PMU4) 각각이 수행하는 기능은 두 가지 유형으로 구분할 수 있다.

상기 두 가지 유형은 하위 전력 영역으로의 전원의 공급을 제어하는 기능(기능 1)과, 동일 또는 하위 전력 영역에 존재하는 적어도 하나의 IP의 동작을 제어하는 기능(기능 2)으로 구분된다.

예컨대, 프로세서로 공급되는 전원을 온/오프(on/off) 하는 기능이나 특정 전력 영역으로의 전원의 공급 여부를 결정하는 기능은 상기 기능 1에 해당하고, 클럭 제너레이터의 런(run) 또는 스톱(stop)을 결정하거나 SoC(100) 내부 버스의 동작 여부를 결정하는 것으로 기능은 상기 기능 2에 해당한다.

따라서, 복수의 전력 제어 회로들(PMU1, PMU2, PMU3 및 PMU4) 각각이 계층적 구조를 형성하며 상기 두 가지 기능들(기능 1 및 기능 2)을 수행하기 위해서는 다음의 조건을 만족하면서 복수의 전력 영역들(110, 130, 150, 및 170) 각각에 분산 배치되어야 한다.

첫째, 상기 기능 1을 수행하는 전력 제어 회로는 전원 제어를 받는 전력 영역보다 상위 전력 영역에 배치되어야 한다.

둘째, 상기 기능 2를 수행하는 전력 제어 회로는 동작 제어를 받는 IP가 배치된 전력 영역과 동일하거나 상위 전력 영역에 배치되어야 한다.

상기의 설명을 기초로 하여, 도 2에 도시된 본 발명의 일 실시 예에 따른 계층적 전력 제어 방법을 설명한다.

제1전력 영역(110)은 제1전력 제어 회로(PMU1), 제1 IP(DEV1), 및 레지스터 (120)를 포함한다.

또한, 복수의 전력 영역들(130, 150, 및 170) 각각은 복수의 전력 제어 회로들(PMU2, PMU3, 및 PMU4) 각각 및 복수의 IP들(DEV2, DEV3, 및 DEV4) 각각을 포함한다.

도 2에서는 설명의 편의를 위하여 복수의 전력 영역들(110, 130, 150, 및 170) 각각은 복수의 IP들(DEV1, DEV2, DEV3, 및 DEV4) 각각을 하나씩만 포함하고 있는 것으로 도시하였으나, 설계 사양에 따라 복수의 전력 영역들(110, 130, 150, 및 170) 각각은 복수의 IP를 포함할 수 있다.

제1전력 영역(110)은 SoC(100)가 동작하는 동안에는 항상 전원이 공급되는 영역으로서 제2전력 영역(130)의 상위 전력 영역이다.

제1전력 영역(100)에 배치되는 제1전력 제어 회로(PMU1)는 외부로부터 수신한 커맨드(command)에 응답하여 제2전력 영역(130)으로의 전원의 공급을 제어하거나 제1전력 영역(110) 내에 형성된 제1 IP(DEV1)의 동작을 제어할 수 있고, 또한 복수의 전력 제어 회로들(PMU2, PMU3 및 PMU4) 각각으로 전원 제어 요청 신호들 (Sreq2, Sreq3 및 Sreq4) 각각과 동작 제어 요청 신호들(Ereq2, Ereq3 및 Ereq4) 각각을 전송할 수 있다.

상기 외부로부터 수신한 커맨드란 제1전력 영역(110) 내에 형성된 IP 예컨대, 제1 IP(DEV1)로부터 수신한 커맨드를 의미할 수도 있고, 복수의 전력 영역들 (110, 130, 150, 및 170) 중에서 어느 하나에 형성되어 동작하고 있는 CPU로부터 수신한 커맨드를 의미할 수도 있으며, 제1전력 영역(110)에서 감지되는 특정 신호 레벨의 변화를 의미할 수도 있다.

제1전력 제어 회로(PMU1)는 상기 외부로부터 수신한 커맨드에 따라 제2전력 제어 회로(PMU2)로 전원 제어 요청 신호(Sreq2) 또는 동작 제어 요청 신호(Ereq2)를 전송할 수 있고, 제3전력 제어 회로(PMU3)로 전원 제어 요청 신호(Sreq3) 또는 동작 제어 요청 신호(Ereq3)를 전송할 수 있고, 제4전력 제어 회로(PMU4)로 동작 제어 요청 신호(Ereq4)를 전송할 수 있다.

이때, 제1전력 제어 회로(PMU1)는 상기 외부로부터 수신한 커맨드에 응답하기 위하여 레지스터(120)에 저장된 정보를 참조한다.

레지스터(120)는 SoC(100) 내부의 상태, 예컨대 복수의 전력 영역들(130, 150, 및 170) 각각에 전원이 공급되고 있는지 또는 복수의 전력 영역들(110, 130, 150, 및 170) 각각에 형성된 복수의 IP들(DEV1, DEV2, DEV3, 및 DEV4) 각각이 동작하고 있는지에 대한 정보를 저장할 수 있다.

따라서, 제1전력 제어 회로(PMU1)는 외부로부터 수신한 커맨드에 응답하기 위하여 레지스터(120)를 참조하고 필요한 동작을 수행할 수 있다.

실시 예에 따라 제1 IP(DEV1)은 리얼 타임 클럭(Real Time Clock) 이나 I/O 패드(Input/Output Pad)일 수 있다.

도 2에서는 레지스터(120)를 제1 전력 제어 회로(PMU1)와 분리하여 도시하였으나 설계 사양에 따라 레지스터(120)는 제1 전력 제어 회로(PMU1)의 내부에 포함될 수도 있다.

제2전력 영역(130)은 제2전력 제어 회로(PMU2) 및 제2 IP(DEV2)를 포함한다.

제2전력 영역(130)은 제3전력 영역(150)의 상위 전력 영역으로서, 제2전력 제어 회로(PMU2)는 제1전력 제어 회로(PMU1)로부터 출력된 전원 제어 요청 신호 (Sreq2)에 응답하여 제3전력 영역(150)으로의 전원의 공급을 제어한다.

즉, 제2전력 제어 회로(PMU2)는 제3전력 영역과 전원(VDD) 사이에 접속된 제2스위치(SW2)로 제2스위칭 신호(S2)를 공급하여 제2스위치(SW2)의 온/오프(on/off)를 제어한다.

한편, 제2전력 제어 회로(PMU2)는 제1전력 제어 회로(PMU1)로부터 출력된 동작 제어 요청 신호(Ereq2)에 응답하여 제2전력 영역(130) 내에 형성된 제2 IP(DEV2)의 동작을 제어한다.

즉, 제2전력 제어 회로(PMU2)는 제2 IP(DEV2)로 제2동작 제어 신호(E2)를 전송하여 제2 IP(DEV2)의 동작을 제어할 수 있다.

실시 예에 따라 제2 IP(DEV2)는 주변(Peripheral) 회로 예컨대, 타이머 (timer)나 와치독 타이머(watchdog timer) 일 수 있다.

제3전력 영역(150)은 제3전력 제어 회로(PMU3) 및 제3 IP(DEV3)를 포함한다.

제3전력 영역(150)은 제4전력 영역(170)의 상위 전력 영역으로서, 제3전력 제어 회로(PMU3)는 제1전력 제어 회로(PMU1)로부터 출력된 전원 제어 요청 신호 (Sreq3)에 응답하여 제4전력 영역(170)으로의 전원의 공급을 제어한다.

즉, 제3전력 제어 회로(PMU3)는 제4전력 영역(170)과 전원(VDD) 사이에 접속된 제3스위치(SW3)에 제3스위칭 신호(S3)를 공급하여 제3스위치(SW3)의 온/오프 (on/off)를 제어한다.

또한 제3전력 제어 회로(PMU3)는 제1전력 제어 회로(PMU1)로부터 출력된 동작 제어 요청 신호(Ereq3)에 응답하여 제3전력 영역(150) 내에 형성된 제3 IP (DEV3)의 동작을 제어한다.

즉, 제3전력 제어 회로(PMU3)는 제3 IP(DEV3)로 제3동작 제어 신호(E3)를 출력하여 제3 IP(DEV3)의 동작을 제어한다.

실시 예에 따라 제3 IP(DEV3)는 디스플레이, 카메라, 오디오 코덱, 동영상 가속기, 또는 CPU 일 수 있다.

제4전력 영역(170)은 제4전력 제어 회로(PMU4)와 제4 IP(DEV4)를 포함한다.

제4전력 제어 회로(PMU4)는 제1전력 제어 회로(PMU1)로부터 출력된 동작 제어 요청 신호(Ereq4)에 응답하여 제4전력 영역(170) 내에 형성된 제4 IP(DEV4)의 동작을 제어한다.

즉, 제4전력 제어 회로(PMU4)는 제4 IP(DEV4)로 제4동작 제어 신호(E4)를 전송하여 제4 IP(DEV4)의 동작을 제어한다.

도 2에는 도시되지 않았으나, 제4전력 영역(170)이 하위 전력 영역을 갖는 경우 복수의 전력 영역들(110, 130, 및 150)에 대한 설명과 유사하게 제4전력 제어회로(PMU4)는 제1전력 제어 회로(PMU1)로부터 출력된 전원 제어 요청 신호(Sreq4)에 응답하여 상기 하위 전력 영역으로의 전원의 공급을 제어할 수 있다.

한편, 복수의 전력 영역들(110, 130, 150, 및 170) 각각은 서로 물리적으로 분리되어 형성되므로 복수의 전력 영역들(110, 130, 150, 및 170) 각각은 서로 다른 종류의 로직 셀(logic cell)을 사용할 수 있다.

따라서 서로 다른 전력 영역에 형성된 회로들, 예컨대 전력 제어 회로들이나 IP들은 서로 비동기식 인터페이스(Asynchronous interface)를 이용하여 데이터를 송수신할 수 있다.

상기 비동기식 인터페이스는 비동기식 데이터 통신을 수행하기 위한 하드웨어를 의미할 수도 있고, 상기 하드웨어와 상기 하드웨어를 구동하기 위한 소프트웨어의 기능적 또는 구조적 결합을 의미할 수도 있다.

예컨대, 상기 비동기식 인터페이스는 프로그램 코드와 상기 프로그램 코드가 수행되기 위한 하드웨어 리소스의 논리적 또는 기능적 단위를 의미할 수 있으며 반드시 물리적으로 연결된 프로그램 코드를 의미하거나 한 종류의 하드웨어만을 의미하는 것은 아니다.

도 2에 도시되어 있지는 않으나, 상기 비동기식 인터페이스는 복수의 전력 영역들(110, 130, 150, 및 170) 각각에 형성된 회로, 예컨대 전력 제어 회로들 (PMU1, PMU2, PMU3, PMU4) 각각이나 IP들(DEV1, DEV2, DEV3, DEV4) 각각에 형성될 수 있다.

따라서 전력 제어 회로들(PMU1, PMU2, PMU3, PMU4) 각각이나 IP들(DEV1, DEV2, DEV3, DEV4) 각각은 상기 비동기식 인터페이스(Asynchronous interface)를 이용하여 서로 데이터를 송수신 할 수 있다.

예컨대, 제1전력 영역(110)에 형성된 제1전력 제어 회로(PMU1)는 제3전력 영역(150)에 형성된 제3전력 제어 회로(PMU3)나 제3 IP(DEV3)와 상기 비동기식 인터페이스를 이용하여 데이터를 송수신할 수 있다.

실시 예에 따라 상기 비동기식 인터페이스는 리퀘스트-애크널리지 핸드세이크(request- acknowledge handshake) 방식을 이용할 수 있다.

따라서 레지스터(120)는 상기 리퀘스트-애크널리지 핸드세이크 방식을 이용하여 SoC(100) 내부의 상태, 예컨대 복수의 전력 영역들(130, 150, 및 170) 각각에 전원이 공급되고 있는지 또는 복수의 전력 영역들(110, 130, 150, 및 170) 각각에 형성된 복수의 IP들(DEV1, DEV2, DEV3, 및 DEV4) 각각이 동작하고 있는지에 대한 정보를 실시간으로 저장할 수 있다.

도 3은 도 1에 도시된 계층적 전력 제어 회로를 갖는 SoC의 내부 블럭도의 다른 실시 예를 나타낸다.

도 3에 도시된 SoC 내의 복수의 전력 영역들(110, 130, 150, 및 170) 각각의 구조 및 복수의 전력 영역들(110, 130, 150, 및 170) 사이에서 이루어지는 데이터의 송수신 수단은 도 1 및 도 2에서 설명한 것과 실질적으로 동일하므로 상세한 설명은 생략한다.

이하, 도 3을 참조하여 본 발명의 다른 실시 예에 따른 동작 제어 방법을 설명한다.

복수의 전력 영역들(130, 150, 및 170) 각각과 전원(VDD) 사이에 접속된 복수의 스위치들(SW1, SW2, 및 SW3)은 모두 온(on) 상태인 경우로 가정한다.

제1전력 제어 회로(PMU1)는 제2전력 영역(130) 내에 형성된 제2 IP(DEV2)로 제5동작 제어 신호(E5)를 공급하여 제2 IP(DEV2)의 동작을 제어한다.

제2전력 제어 회로(PMU2)는 제1전력 제어 회로(PMU1)로부터 수신한 동작 제어 요청 신호(Ereq5)에 응답하여 제3전력 영역(150) 내에 형성된 제3 IP(DEV3)의 동작을 제어한다.

즉, 제2전력 제어 회로(PMU2)는 제3 IP(DEV3)로 제6동작 제어 신호(E6)를 공급하여 제3 IP(DEV3)의 동작을 제어한다.

제3전력 제어 회로(PMU3)는 제1전력 제어 회로(PMU1)로부터 수신한 동작 제어 요청 신호(Ereq6)에 응답하여 제4전력 영역(170) 내에 형성된 제4 IP(DEV4)의 동작을 제어한다.

즉, 제3전력 제어 회로(PMU3)는 제4 IP(DEV4)로 제7동작 제어 신호(E7)를 공급하여 제4 IP(DEV4)의 동작을 제어한다.

도 3에는 도시되지 않았으나 제4전력 영역(170)이 하위 전력 영역을 갖는 경우에는 복수의 전력 영역들(110, 130 및 150)에 대한 설명과 유사하게 제4전력 제어 회로(PMU4)는 제1전력 제어 회로(PMU1)로부터 수신한 동작 제어 요청 신호 (Ereq7)에 응답하여 하위 전력 영역에 형성된 IP의 동작을 제어할 수 있다.

도 4는 본 발명의 일 실시 예에 따른 전력 제어 방법을 설명하는 플로우챠트를 나타낸다.

도 4에서는 SoC(100)가 노말 모드(normal mode), 예컨대 복수의 스위치들 (SW1, SW2 및 SW3) 각각이 모두 온(on) 상태로 복수의 전력 영역들(110, 130, 150 및 170) 각각 모두에 전원이 공급되는 경우를 전제로 설명한다.

도 1, 도 2 및 도 4를 참조하면, 상기 노말 모드에서 제1전력 제어 회로 (PMU1)는 제4전력 제어 회로(PMU4)로 제4 IP(DEV4)의 동작을 중지하라는 동작 제어요청 신호(Ereq4)를 전송하고, 제4전력 제어 회로(PMU4)는 동작 제어 요청 신호 (Ereq4)에 응답하여 제4 IP(DEV4)로 제4동작 제어 신호(E4)를 공급한다(S10).

순차적으로 제1전력 제어 회로(PMU1)는 제3전력 제어 회로(PMU3)로 제4전력 영역(170)의 전원을 오프(off)하라는 전원 제어 요청 신호(Sreq3)를 전송하고, 제3전력 제어 회로(PMU3)는 전원 제어 요청 신호(Sreq3)에 응답하여 제3스위치(SW3)로 제3스위치 신호(S3)을 공급한다(S20).

따라서 복수의 전력 영역들(110, 130, 150, 및 170) 중에서 제4전력 영역(170)만으로 전원이 공급되지 않으며 이러한 상태를 제1절전 모드라 한다.

상기 제1절전 모드에서 제1전력 제어 회로(PMU1)는 제3전력 제어 회로(PMU3)로 제3 IP(DEV3)의 동작을 중지하라는 동작 제어 요청 신호(Ereq3)를 전송하고, 제3전력 제어 회로(PMU3)는 상기 동작 제어 요청 신호(Ereq3)에 응답하여 제3 IP (DEV3)로 제3동작 제어 신호(E3)를 공급한다(S30).

순차적으로 제1전력 제어 회로(PMU1)는 제2전력 제어 회로(PMU2)로 제3전력 영역(150)의 전원을 오프(off)하라는 전원 제어 요청 신호(Sreq2)를 전송하고, 제2전력 제어 회로(PMU2)는 전원 제어 요청 신호(Sreq2)에 응답하여 제2스위치(SW2)로 제2스위치 신호(S2)을 공급한다(S40).

따라서 복수의 전력 영역들(110, 130, 150 및 170) 중에서 제3전력 영역 (150) 및 제4전력 영역(170)에 전원이 공급되지 않으며 이러한 상태를 제2절전 모드라 한다.

상기 제2절전 모드에서 제1전력 제어 회로(PMU1)는 제2전력 제어 회로(PMU2)로 제2 IP(DEV2)의 동작을 중지하라는 동작 제어 요청 신호(Ereq2)를 전송하고, 제2전력 제어 회로(PMU2)는 동작 제어 요청 신호(Ereq2)에 응답하여 제2 IP(DEV2)로 제2동작 제어 신호(E2)를 공급한다(S50).

순차적으로 제1전력 제어 회로(PMU1)는 제1스위치(SW1)로 제1스위치 신호 (S1)을 공급한다(S60).

따라서 복수의 전력 영역들(110, 130, 150 및 170) 중에서 제1전력 영역(110)에만 전원이 공급되며 이러한 상태를 최대 절전 모드라 한다.

도 4에서는 상기 노말 모드에서 상기 최대 절전 모드로 전환하는 전력제어 방법에 대해서만 설명하였으나, 상기 최대 절전 모드에서 상기 노말 모드로 전환하는 전력 제어 방법 역시 이와 실질적으로 동일한 방법이므로 상세한 설명은 생략한다.

도 5는 본 발명의 다른 실시 예에 따른 전력 제어 방법을 설명하는 플로우 챠트를 나타낸다.

도 5에서의 전력 제어 방법을 설명하기 위해, SoC(100)는 도 4에서 설명한 노말 모드(normal mode)를 전제로 한다.

도 1, 도 2 및 도 5를 참조하면, 상기 노말 모드에서 제1전력 제어 회로 (PMU1)는 제4전력 제어 회로(PMU4)로 제4 IP(DEV4)의 동작을 중지하라는 동작 제어요청 신호(Ereq4)를 전송하고, 제4전력 제어 회로(PMU4)는 동작 제어 요청 신호 (Ereq4)에 응답하여 제4 IP(DEV4)로 제4동작 제어 신호(E4)를 공급한다(S110).

순차적으로 제1전력 제어 회로(PMU1)는 제3전력 제어 회로(PMU3)로 제3 IP(DEV3)의 동작을 중지하라는 동작 제어 요청 신호(Ereq3)를 전송하고, 제3전력 제어 회로(PMU3)는 상기 동작 제어 요청 신호(Ereq3)에 응답하여 제3 IP (DEV3)로 제3동작 제어 신호(E3)를 공급한다(S120).

순차적으로 제1전력 제어 회로(PMU1)는 제2전력 제어 회로(PMU2)로 제2 IP(DEV2)의 동작을 중지하라는 동작 제어 요청 신호(Ereq2)를 전송하고, 제2전력 제어 회로(PMU2)는 동작 제어 요청 신호(Ereq2)에 응답하여 제2 IP(DEV2)로 제2동작 제어 신호(E2)를 공급한다(S130).

순차적으로 제1전력 제어 회로(PMU1)는 제3전력 제어 회로(PMU3)로 제4전력 영역(170)의 전원을 오프(off)하라는 전원 제어 요청 신호(Sreq3)를 전송하고, 제3전력 제어 회로(PMU3)는 전원 제어 요청 신호(Sreq3)에 응답하여 제3스위치(SW3)로 제3스위치 신호(S3)을 공급한다(S140).

순차적으로 제1전력 제어 회로(PMU1)는 제2전력 제어 회로(PMU2)로 제3전력 영역(150)의 전원을 오프(off)하라는 전원 제어 요청 신호(Sreq2)를 전송하고, 제2전력 제어 회로(PMU2)는 전원 제어 요청 신호(Sreq2)에 응답하여 제2스위치(SW2)로 제2스위치 신호(S2)을 공급한다(S150).

순차적으로 제1전력 제어 회로(PMU1)는 제1스위치(SW1)로 제1스위치 신호 (S1)을 공급한다(S160).

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

10: 모바일 디바이스
100: SoC(System on Chip)
110: 제1전력영역
120: 레지스터
130: 제2전력영역
150: 제3전력영역
170: 제4전력영역
300: 전원 공급원

Claims

각각이 적어도 하나의 아이피(intellectual property(IP))를 포함하는 N(N은 1보다 큰 자연수) 개의 전력 영역들 각각에 배치되는 N 개의 전력 제어 회로들을 포함하며,
상기 N개의 전력 제어 회로들 중에서 i(1<i<N) 번째 전력 제어 회로는 상기 N개의 전력 제어 회로들 중에서 첫 번째 전력 제어 회로로부터 출력된 전원 제어 요청에 응답하여 상기 N개의 전력 영역들 중에서 (i+1)번째 이하 전력 영역으로의 전원 공급을 제어하는 계층적 전력 제어 회로.
제1항에 있어서, 상기 i번째 전력 제어 회로는,
상기 첫 번째 전력 제어 회로로부터 출력된 동작 제어 요청에 응답하여 상기 i번째 이하 전력 영역에 포함되는 상기 적어도 하나의 아이피의 동작을 제어하는 계층적 전력 제어 회로.
제1항에 있어서, 상기 첫 번째 전력 제어 회로와 상기 i번째 전력 제어 회로는 서로 비동기식 인터페이스(asynchronous interface)를 이용하여 데이터를 송수신하는 전력 제어 회로.
제3항에 있어서,
상기 비동기식 인터페이스는 핸드세이크(handshake) 방식을 이용하는 계층적 전력 제어 회로.
각각이 전력 제어 회로를 포함하는 N(N은 1보다 큰 자연수)개의 전력 영역들 중에서 i(1<i<N) 번째 전력 영역에 배치된 전력 제어 회로가 상기 N개의 전력 영역들 중에서 첫 번째 전력 영역에 배치된 전력 제어 회로로부터 전원 제어 요청을 수신하는 단계; 및
상기 전원 제어 요청 신호에 응답하여 상기 i번째 전력 영역에 배치된 전력제어 회로가 상기 N개의 전력영역들 중에서 (i+1)번째 이하 전력 영역으로의 전원 공급을 제어하는 단계를 포함하는 계층적 전력 제어 방법.
제5항에 있어서, 상기 계층적 전력 제어 방법은,
상기 i번째 전력 영역에 배치된 전력 제어 회로가 상기 첫 번째 전력 영역에 배치된 전력 제어 회로로부터 출력된 동작 제어 요청에 응답하여 상기 i번째 이하 전력영역에 배치되는 아이피의 동작을 제어하는 단계를 더 포함하는 계층적 전력 제어 방법.
제6항에 있어서,
상기 첫 번째 전력 영역에 배치된 전력 제어 회로와 상기 i번째 전력 영역에 배치된 전력 제어 회로는 비동기식 인터페이스를 이용하여 서로 데이터를 송수신하는 계층적 전력 제어 방법.
제7항에 있어서,
상기 비동기식 인터페이스는 핸드세이크(handshake) 방식을 이용하는 계층적 전력 제어 방법.