KR20060033126A - 시스템온칩의 절전을 위한 효율적인 하드웨어적 제어방법 - Google Patents

Abstract

본 발명은 시스템온칩의 절전을 위한 효율적인 하드웨어적 제어방법에 관한 것으로, 보다 상세하게는 점차적으로 고속화 되고 있는 SOC에 대해서 효율적인 절전 (power save) 모드를 위한 하드웨어 레벨 (hw level)에서의 시스템온칩의 절전을 위한 효율적인 하드웨어적 자동 제어방법을 제공한다. 본 발명을 통하여 주파수를 낮춰서 동작하는 절전 모드에서도 정상 동작해야 하는 모듈들에 대해서 별도의 소프트웨어적인 변경 없이 하드웨어적으로 낮춰진 클럭에 대해 정상 동작할 수 있도록 한다.

Description

시스템온칩의 절전을 위한 효율적인 하드웨어적 제어방법{Method of efficiently controlling hardware in system-on-chip for power saving}

도 1은 일반적인 시스템온칩(SOC)의 구성도로서, 기존의 하드웨어 제어 방법을 설명하기 위한 블록도이다.

도 2는 본 발명에 적용되는 시스템온칩의 절전을 위한 효율적인 하드웨어 제어방법을 설명하기 위한 블록도이다.

도 3은 본 발명에 적용되는 레지스터(register) 값의 갱신(update) 예를 설명하기 위한 도면이다.

<도면의 주요부분에 대한 설명>

5...사용자입력 20...제1 슬레이브

30...제2 슬레이브 100...CPU설정 대기상태 진입시 주파수배율 정보 저장 레지스터부

본 발명은 시스템온칩의 절전을 위한 효율적인 하드웨어 제어방법에 관한 것으로, 보다 상세하게는 점차적으로 고속화 되고 있는 SOC에 대해서 효율적인 절 전 (power save) 모드를 위한 하드웨어 레벨 (hw level)에서의 시스템온칩의 절전을 위한 효율적인 하드웨어적 자동 제어방법에 관한 것이다.

일반적으로 이동 전화기와 같은 휴대용 기기는 소비전력이 작아야 오래 사용할 수 있다. 따라서 상기 휴대용 기기에 사용되는 SOC(system on chip; 이하 'SOC'라 한다.)는 소비전력을 감소시키기 위하여 대기 모드(standby mode)를 사용한다. SOC는 하나의 반도체 칩상에 독립적인 기능을 수행하는 시스템을 다수개 구현하는 것이다. 대기 모드에서 소비전력을 감소시키기 위한 가장 일반적인 방법은 상기 SOC의 전부 또는 상기 SOC의 일부의 회로에 공급되는 클럭신호를 차단하여, 상기 SOC의 전부 또는 상기 SOC의 일부의 회로가 소비하는 동적 전류(dynamic current)를 감소시키는 것이다. 또한 SOC의 동작 문턱전압의 감소로 인하여, SOC의 정적 누설전류 (static leakage current)가 증가하고 있다. 따라서 SOC의 동적 소비 전류 및 정적 누설전류는 휴대용 기기에서 문제로 대두 되고 있다. 그래서 최근의 일부 SOC는 전원차단 대기모드(power off standby mode)를 만들어, 장시간 사용하지 않아도 되는 SOC의 전부 또는 상기 SOC의 일부의 회로에 공급되는 전원을 차단하여 상기 SOC에서 발생되는 정적 누설전류를 제거하고 있다.

한국공개특허 2001-097685 에는 대기 상태와 정상상태로 구분된 주파수의 생성이 이루어지며 그에 따라 대기 상태에서 불필요한 스위칭 동작이 이루어지지 않아 소비 전력을 절감할 수 있는 주파수 딜레이를 이용한 대기상태 에너지 감소화 장치가 개시되어 있다.

한국공개특허 2004-019602 에는 SOC를 구비하는 휴대용 기기의 전원 차단 대기 모드에서 소비되는 전류를 최소하고 재저장된 워킹 콘텍스트를 이용하여 전원 차단 대기모드가 수행되기 직적의 상태를 복구하는 워킹 콘텍스트 저장 및 복구 장치 및 방법이 개시되어 있다.

국제특허 2003/040915A1에는 프로세서측의 클럭입력신호가 대기상태에서 변화 되어 대기 신호가 짧은 설정 시간(short setup time)에 공급되어지지 않게 하는 대기 상태의 기술이 개시되어 있다.

도 1은 일반적인 SOC의 구성 예이다. 도 1에 도시된 바와 같이, 제1 슬레이브(SLAVE1)(10)를 사용자 입력(user input)(5)을 받아 들일 수 있는 GPIO 콘트롤러 (controller), 제2 슬레이브(SLAVE2)(20)를 시스템 타이머(system timer), 제3 슬레이브(SLAVE3)(30)를 UART라고 하자.

SOC의 응용에 따라 소모 전력을 줄이기 위해 정상 주파수 보다 낮은 주파수로 동작하는 대기 상태로의 진입되도록 한다. 이러한 대기상태로의 진입은 키 입력과 같은 제1 슬레이브(10)로의 사용자 입력이나 제2 슬레이브(20)의 시스템 타이머를 이용해서 미리 정해진 일정 시간 동안 CPU(50)가 동작하지 않을 때 등에 일어나도록 한다.

대기 상태가 아닌 정상 동작을 하는 경우 정상 동작 클럭으로 동작하게 되고, 제3 슬레이브(30)의 UART의 보율(baud rate)이나 시스템 타이머 등 (정상동작시의 동작 클럭을 이용해서 카운팅을 해서 동작하는 모든 모듈들)은 정상 동작 클럭에 동기되어 이를 카운팅해서 동작하게 된다. 예를 들어 도 1에서 제3 슬레이브(30)의 UART에서 SFR1(32)을 보율 카운터 레지스터 (baud-rate counter register) 라고 할 경우, CPU(50)에 의해서 버스(BUS2)(35)와 버스인터페이스(40) 및 다른 버스(45)를 거쳐서 보율 카운터 레지스터(32)에 쓰여진 값을 동작 클럭 기준으로 카운팅해서 호스트와의 보율를 맞추게 된다.

SOC에서 소모되는 소모전력(dynamic power dissipation: P ) = α× C × V² × f 의 관계를 가진다. 여기서, α는 스위칭 활동도(switching activity), C는 물리적 커패시턴스 (physical capacitance), V는 공급전압(supply voltage), f는 클럭주파수(clock frequency)를 나타낸다.

VLSI의 집적 기술이 발달함에 따라 SOC의 동작 주파수는 빨라지고 그에 비례해서 소모되는 전력도 증가하게 된다. 시스템에 사용된 SOC는 응용에 따라 SOC의 일부 모듈이 동작하지 않아도 되는 대기상태를 가지는 경우가 있고 이를 적절하게 제어하면 SOC에서 소모되는 전력을 줄이는 효과를 가지게 된다.

종래의 기술에서는 이러한 대기 상태에 대해서 동작 주파수를 낮추고, 낮춰진 동작 주파수에 대해서 동기되어 정상 동작 해야 하는 모듈들에 대한 제어를 소프트웨어(software)적으로 매번 CPU(50)가 개입하여 순차적인 제어를 해 주어야 한다.

대기 상태가 아닌 정상 동작을 하는 경우 정상 동작 클럭으로 동작하게 된다. 예를 들어 도 1에서 제3 슬레이브 (SLAVE3) 의 UART에서 SFR1(12)을 보율 카운터 레지스터라고 할 경우, CPU(50)에 의해서 카운터 레지스터에 쓰여진 값을 동작 클럭 기준으로 카운팅해서 호스트와의 보율을 맞추게 된다.

사용자 입력이나 시스템 타이머 등의 동작에 의해서 대기 상태로 진입한 경우, 대기 상태의 정상동작을 위해서는 CPU에 의해서 보율 카운터 레지스터의 값을 대기 상태의 낮춰진 클럭 기준으로 카운팅해서 호스트와의 보율을 맞출 수 있도록 다시 제어 해 주어야 한다. 이는 정상 동작시의 정상 클럭을 카운팅해서 사용하는 모든 모듈에 해당된다.

시스템에 사용된 SOC는 응용에 따라 SOC의 일부 모듈이 동작하지 않아도 되는 대기상태에 대해서 동작 주파수를 낮춤으로써 전체 SOC의 소모전력을 줄이고 이를 위해서 소프트웨어적인 제어를 통해서 수행하게 된다.

대기 상태에서 동작하지 않아도 되거나 정상 동작 주파수를 이용한 카운팅을 필요로 하지 않는 모듈들에 대해서는 제어상의 제약이 없으나, 동작 주파수가 낮춰진 대기상태에서도 동일한 정상 동작을 해야 하는 모든 모듈들 (예로써, 시스템 타이머 콘트롤러, UART 등 클럭의 카은팅을 가지는 모든 모듈들)에 대해서 소프트웨어적으로 정확하게 제어를 하는 것은 CPU를 통한 많은 순차적인 작업을 요구하게 된다.

본 발명이 이루고자 하는 기술적 과제는 일반적으로 시스템에 사용되는 SOC가 응용에 따라 SOC의 일부 모듈이 동작하지 않아도 되는 대기상태에 대해서 동작 주파수를 낮춤으로써 전체 SOC의 소모전력을 줄이게 되는데 이러한 동작을 하드웨어적으로 자동적, 일괄적으로 제어함으로써 소프트웨어에 의한 순차적, 복잡성을 없애는 시스템온칩의 절전을 위한 효율적인 하드웨어적 제어방법을 제공하는 데 그 목적이 있다.

본 발명은 상술한 기술적 과제를 달성하기 위하여, 대기 상태 진입 신호를 받아서, 시스템온칩의 절전을 위한 제어방법에 있어서, CPU에 의해서 미리 설정된 상기 대기 상태 진입 시 사용할 동작 주파수 배율을 레지스터에 저장하는 단계; 및 상기 대기 상태 진입 시 사용할 동작 주파수 배율을 레지스터에서 생성하는 단계; 상기 대기 상태 진입 시 사용할 동작 주파수 배율 신호를 대기 상태로 진입할 모듈의 각 레지스터에 공급하는 단계; 및 상기 대기 상태 진입 시 사용할 동작 주파수 배율 신호로 각 레지스터를 갱신하는 단계를 포함하는 시스템온칩의 절전을 위한 효율적인 하드웨어적 제어방법을 제공한다.

이하, 첨부된 도면을 참조하여 본 발명의 시스템온칩의 절전을 위한 효율적인 하드웨어적 제어방법의 바람직한 실시예의 구성 및 동작에 대해서 상세히 설명하기로 한다.

본 발명은 대기 상태 진입 신호를 받아서, 시스템온칩의 절전을 위한 제어방법을 제공하는 것으로, CPU에 의해서 미리 설정된 상기 대기 상태 진입 시 사용할 동작 주파수 배율을 레지스터에 저장하는 단계; 및 상기 대기 상태 진입 시 사용할 동작 주파수 배율을 레지스터에서 생성하는 단계; 상기 대기 상태 진입 시 사용할 동작 주파수 배율 신호를 대기 상태로 진입할 모듈의 각 레지스터에 공급하는 단계; 및 상기 대기 상태 진입 시 사용할 동작 주파수 배율 신호로 각 레지스터를 갱신하는 단계를 포함하고 있다.

본 발명은 대기 상태에서 동작하지 않는 모듈들이나 동작 주파수를 이용한 카운팅 동작을 가지지 않는 모듈들에 대해서는 제어상의 제약이 없으나, 동작 주파수가 낮춰진 대기상태에서도 동일한 정상 동작을 해야 하는 모든 모듈들 (시스템 타이머, 콘트롤러, UART.. 등)에 대해서 CPU가 개입해야 하는 별도의 순차적 소프트웨어를 통한 제어 없이도 낮춰진 동작 주파수 하에서 동시에 정확하게 동작하도록 제어할 수 있도록 하는 것이다.

이러한 본 발명의 시스템온칩의 절전을 위한 제어방법을 수행하기 위하여, 본 발명은 대기 상태 진입 신호(도 2의 A,B 등) 생성부; 대기 상태 진입 시 사용할 동작 주파수 배율 생성 레지스터부 (도 2의 100); 상기 동작 주파수 배율 생성 레지스터부에서 생성한, 대기 상태 진입 시 사용할 동작 주파수 배율 신호(도 2의 C); 및 상기 대기 상태 진입 신호와 상기 대기 상태 진입 시 사용할 동작 주파수 배율 신호를 이용하여 자동적으로 대기 진입할 모듈의 레지스터부(32)를 포함하고 있다.

도 1을 참조하여 설명한 것과 같이, 도 2에서도 SOC에서의 대기 상태로의 진입은 (1) 사용자의 키 입력(power save) (2) 정해진 시간 이상의 아무런 CPU의 동작이 없을 때 등에 의해서 발생하게 되고, 이렇게 대기 상태로 진입했을 경우 메인 클럭(main clock)에 동기 되어 이를 카운팅해서 동작 하는 모듈들에 대해서 별도의 소프트웨어를 통한 순차적인 레지스터 설정이 없이도 모든 카운터들에 대해 자동적, 동시적으로 감소된 카운터 값을 가지도록 함으로써 정상 동작 하게 된다.

예를 들어 도 3에 보여진 UART의 보율 (baud rate) 레지스터값의 자동적인 업데이팅과정을 보면, 원래 정상 동작 주파수 하에서 동작 클럭을 카운팅해서 생성하는 보율(baud rate)를 위한 보율 (baud rate) 레지스터의 값은 도 3의 (가)와 같이 0x64 hex (== 100 decimal)이다.

도 3은 제3 슬레이브(30)의 UART의 보율 레지스터의 예를 도시하는 것으로, 도 3의 (가)는 정상 동작할 경우 CPU에 의해 설정된 값을 나타내고, 도 3의 (나)는 정상 동작 주파수 보다 2배 느린 주파수를 사용한 경우 대기 상태 진입 신호(도 2의 A 또는 B)와 대기 상태에서의 주파수 배율 레지스터 신호 (C) 에 의해 하드웨어적으로 (가) ÷ 2로 갱신(update) 된 값을 나타내고, 도 3의 (다)는 정상 동작 주파수 보다 4배 느린 주파수를 사용한 경우 대기 상태 진입신호 (도 2의 A 또는 B)와 대기상태에서의 주파수 배율 레지스터 신호 (C)에 의해 하드웨어적으로 (가) ÷ 4로 갱신된 값을 나타낸다.

도 2에 도시한 바와 같이, 대기 상태로 진입(도 2의 신호 A 또는 B에 의해서)하면서 도 2의 대기 상태 진입 시 사용할 동작 주파수 배율 생성레지스터부(112)를 통해서 MISC 모듈(100)에서 생성된 신호 C에 의해서 2배 느린 클럭으로 낮추어서 동작하게 되면 도 3에서 (나)와 같이 보율 레지스터를 하드웨어적으로 1 비트 시프트 라이트(bit shift right) 함으로써 정확한 동작을 하게 된다.

마찬가지로 대기상태시 4배 느린 동작 주파수로 동작하게 된다면 보율 레지스터를 하드웨어적으로 2 비트 시프트 라이트 (bit shift right) 함으로써 정확한 동작을 하게 된다.

이와 같이 정상 동작 주파수를 카은팅해서 동작하는 모든 모듈들에 대해서 자동적으로 낮춰진 대기 상태의 주파수에 대해 별도의 소프트웨어를 통한 CPU(50)의 순차적인 제어 없이 하드웨어적으로 동시에 정확하게 제어 가능하게 된다.

시스템에 사용된 SOC의 대기 상태에서 전력 소모를 줄이기 위해 동작 주파수를 낮추어서 구동하고자 할 경우 정상 동작 주파수를 카운팅해서 동작하는 모든 모듈들에 대해, 별도의 순차적인 소프트웨어를 통한 CPU의 개입없이 하드웨어적으로 동시에 정해진 배율(1/2, 1/4, 1/8,...1/2^N )로 정확하게 제어할 수 있다.

상술한 바와 같이 본 발명의 시스템온칩의 절전을 위한 효율적인 하드웨어적 제어방법은 SOC 레벨에서의 절전 모드들 위한 제어 방법으로서, 주파수를 낮춰서 동작하는 절전 모드에서도 정상 동작해야 하는 모듈들에 대해서 별도의 소프트웨어적인 변경없이 하드웨어적으로 낮춰진 클럭에 대해 정상 동작할 수 있도록하는 적절한 제어 방법을 제공하여, CPU의 트래픽을 줄이면서도 절전할 수 있는 효과가 있다.

Claims (2)

1. 대기 상태 진입 신호를 받아서, 시스템온칩의 절전을 위한 제어방법에 있어서,

   CPU에 의해서 미리 설정된 상기 대기 상태 진입 시 사용할 동작 주파수 배율을 레지스터에 저장하는 단계;

   상기 대기 상태 진입 시 사용할 동작 주파수 배율을 레지스터에서 생성하는 단계;

   상기 대기 상태 진입 시 사용할 동작 주파수 배율 신호를 대기 상태로 진입할 모듈의 각 레지스터에 공급하는 단계; 및

   상기 대기 상태 진입 시 사용할 동작 주파수 배율 신호로 각 레지스터를 갱신하는 단계를 포함하는 시스템온칩의 절전을 위한 효율적인 하드웨어적 제어방법.
2. 제1항에 있어서, 상기 동작 주파수 배율 신호는 레지스터의 비트를 시프트시킴에 의해 발생함을 특징으로 하는 시스템온칩의 절전을 위한 효율적인 하드웨어적 제어방법.

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