KR100573942B1

KR100573942B1 - 정보 처리 장치

Info

Publication number: KR100573942B1
Application number: KR1020030010433A
Authority: KR
Inventors: 기리아께와따루
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 2002-02-19
Filing date: 2003-02-19
Publication date: 2006-04-26
Also published as: EP1345109A3; JP3665030B2; JP2003242104A; US20030159080A1; KR20030069851A; EP1345109A2; US7155631B2

Abstract

정보 처리 장치를 구성하는 디바이스를 접속하는 시스템 버스와, 이 시스템 버스의 사용에 관한 중재를 행하는 아비터(arbiter)와, 상기 디바이스에 대하여 공급하는 클럭을 제어하는 클럭 제어 회로를 포함하는 정보 처리 장치로서, 상기 클럭 제어 회로는, 상기 아비터에 대하여 버스 요구(bus request)를 실행하는 수단; 및 상기 아비터에 의한 버스 사용 허가 후에 클럭의 절환 또는 클럭의 정지를 실행하는 수단을 포함하는 정보 처리 장치를 제공한다.

시스템 버스, 아비터, 레지스터, 더미

Description

정보 처리 장치{INFORMATION PROCESSING UNIT}

도 1은 본 발명의 일 실시예로서의 정보 처리 장치의 구성을 도시하는 블록도.

도 2는 일본특개평 7-152499호 공보에 따른 정보 처리 장치의 구성을 도시하는 블록도.

도 3은 본 발명의 제1 실시예에 따른 버스 제어 방법을 도시하는 타이밍도.

도 4는 본 발명의 제1 실시예에 따른 버스 제어 방법을 도시하는 흐름도.

도 5는 본 발명의 제2 실시예에 따른 버스 제어 방법을 도시하는 흐름도.

도 6은 본 발명의 제3 실시예에 따른 버스 제어 방법을 도시하는 흐름도.

도 7은 본 발명의 제4 실시예에 따른 버스 제어 방법을 도시하는 흐름도.

<도면의 주요 부분에 대한 부호의 설명>

1 : CPU

2 : 아비터(arbiter)

3 : 클럭 제어 회로

4 : 전원 관리 유닛

5 : 분주 회로

6 : 클럭 체배 PLL

7 : 발진기

8 : 메모리 컨트롤러

9 : RAM

10 : 주변 처리 장치

111 : 주변 처리 장치

212 : 시스템 버스

본 발명은 정보 처리 장치에 관한 것으로, 보다 상세하게는, 클럭 절환을 동적으로 행하는 정보 처리 장치에 관한 것이다.

통상, CPU(중앙 처리 장치: Central Processor Unit)를 갖는 정보 처리 장치에서는 저소비 전력화가 공통의 과제로 되어 있다. 특히, 휴대 전화기나 휴대 단말 등의 휴대용 정보 처리 장치에서는 전지를 전원으로 사용하기 때문에 저소비 전력화가 급선무로 되어 있다. 그래서, 소비 전력을 저감시키기 위해서, 예를 들면 비활성인 회로 부분의 클럭을 정지시키거나 고속인 동작이 요구되어 있지 않은 회로 부분의 클럭을 저속으로 절환한다.

이러한 처리를 실현하기 위해서는, 시스템은 통상, 전원 관리 유닛을 포함하고 있다. 이 전원 관리 유닛은 비활성인 회로 부분의 검출 또는 예측을 행하고, 검출 또는 예측에 따라서 그 비활성인 회로 부분에 관련하는 클럭 신호를 정지시키는 명령을 발행한다. 또한, 처리 시간이 결정적이지 않는 동작 모드의 회로 부분을 구동하는 클럭을 저속으로 절환하는 명령을 발행할 필요도 있다.

클럭 절환이나 클럭 정지를 실행할 때에, 메모리와 주변 기기와의 데이터 전송(이하, 「DMA(direct memory access)」로 함)이 CPU를 사용하지 않고 버스 상에서 행해지면, 데이터 전송에 실패할 가능성이 있다. 예를 들면, DMA의 메모리 판독 사이클이 각 클럭마다 메모리 어드레스를 증가시키면서 연속하여 데이터가 출력되는 버스트 전송으로 행해질 때, 클럭이 정지 또는 감속되기 때문에, 소정의 시간 내에 클럭 엣지를 수신하지 않으면, 버스 마스터는 클럭 절환 직후의 데이터를 잃어버릴 가능성이 있다. 그 때문에, 버스로 DMA가 행해지지 않는 타이밍에서 클럭 절환이나 클럭 정지를 실행할 필요가 있다.

이러한 문제점을 해결하기 위한 한 수단이 일본특개평 7-152499호 공보에 개시되어 있다. 이 문헌에서는, 클럭 제어 회로가 주변 처리 장치로부터의 버스 요구 신호를 모니터하거나, 또는, 마스터가 버스의 사용을 요구하는 신호를 모니터하는 정보 처리 장치가 제안되고 있다.

도 2에 이 일본특개평 7-152499호 공보에 따른 정보 처리 장치의 구성을 도시한다. 일본특개평 7-152499호 공보에서는, 도 2에 도시된 바와 같이, 주변 처리 장치인 마스터 1(10), 마스터 2(11)로부터의 버스 요구 신호(bus request signal)의 존재를 클럭 요청으로서 전원 관리 유닛(4)에 전달하고 있다. 그리고, 전원 관리 유닛(4)은 버스 요구 신호가 없으면, 클럭을 정지 또는 감속시키는 제어를 행하여 전력 절약화를 실현하고 있다.

그런데, 일본특개평 7-152499호 공보에 개시된 정보 처리 장치에서는 버스 요구 신호가 복수의 마스터 디바이스에 의해서 연속적으로 어서트되고 있을 때는 클럭 절환을 실행할 수 없다. 그 때문에, 저속으로 클럭을 절환할 수 없고 고속 클럭으로 계속 동작해야만 하여, 과도한 전력을 소비한다. 반대로, 저속 클럭으로 동작하고 있는 상태에서 고속 동작이 요구된 경우에 있어서는 버스 요구 신호가 연속적으로 어서트되고 있으면, 클럭은 고속 클럭으로 절환할 수 없다.

또한, 다른 문제로서, 버스 요구 신호가 디어서트되어(de-asserted)(디스에이블) 있는 경우에도, 실제로는 버스트 전송 등과 같이 일단 버스 마스터가 되면 버스 요구 신호를 디어서트하여 데이터 전송을 계속시키는 경우가 있기 때문에, 버스 요구 신호의 존재만으로부터, 데이터 전송의 여부를 판단할 수 없다. 또한, 버스 마스터가 된 디바이스는 데이터 전송이 종료할 때까지, 버스 요구 신호를 계속 어서트(assert)(인에이블) 하여야 하기 때문에, 아비터(arbiter)는 이 버스 요구 신호가 현재의 전송을 위한 것인지 신규 전송을 위한 것인지를 구별할 수 없어, 고속의 중재를 실행할 수 없다. 즉, 일본특개평 7-152499호 공보에 개시된 정보 처리 장치에서는 정보 처리 장치의 호환성을 제한하게 된다.

본 발명에 따른 정보 처리 장치는, 정보 처리 장치를 구성하는 디바이스를 접속하는 시스템 버스와, 이 시스템 버스의 사용에 관한 중재를 행하는 아비터(arbiter)와, 상기 디바이스에 대하여 공급하는 클럭을 제어하는 클럭 제어 회로를 포함한 정보 처리 장치로서, 상기 클럭 제어 회로는 아비터에 대하여 버스 요구 신호를 실행하는 수단과, 아비터에 의한 버스 사용 허가 후에 클럭의 절환 또는 클럭의 정지를 실행하는 수단을 포함하는 것이다.

<발명의 실시예>

본 발명의 상기 및 다른 목적, 특징 및 이점을 보다 명확하게 하기 위해, 이하 첨부한 도면을 참조하면서, 본 발명의 실시예에 관하여 상세히 설명한다.

도 1은 본 발명의 제1 실시예에 따른 정보 처리 장치의 구성을 도시하고 있다.

도 1에서는 CPU(1), 아비터(2), 클럭 제어 회로(3), 전원 관리 유닛(4), 분주 회로(frequency divider circuit)(5), 클럭 체배 PLL(clock multiplying phase lock loop) 회로(6), 발진기(7), 메모리 컨트롤러(8), RAM(Random Access Memory)(9), 주변 처리 장치 1(10), 주변 처리 장치 2(11) 및 시스템 버스(12)를 포함하고 있다. 이 중, CPU(1), 아비터(2), 클럭 제어 회로(3), 메모리 컨트롤러(8), 주변 처리 장치 1(10) 및 주변 처리 장치 2(11)는 시스템 버스(12)에 의해서 서로 접속되어 있다. 더 상세하게는, CPU(1)는 로컬 버스에 접속되며, 주변 처리 장치 1(10) 및 주변 처리 장치 2(11)는 주변 장치 버스(peripheral bus)에 접속됨과 함께, 로컬 버스와 주변 장치 버스 간의 데이터 및 어드레스 신호의 전송을 조정하는 버스 인터페이스를 포함한다.

CPU(1)는 미리 정해진 명령 세트를 실현하는 데이터 처리 유닛이다. 아비터(2)는 주변 처리 장치 등으로부터의 버스 요구 신호에 응답하여 최우선도의 디바이스를 선택하고, 사용 허가를 발행하는 것이다. 클럭 제어 회로(3)는 클럭의 절환이나 클럭의 정지를 제어하는 회로에 있다. 특히 이 예에서는 클럭 제어 회로(3)는 클럭 절환이나 클럭의 정지를 행하기 위한 트리거 레지스터를 포함하고 있다. 이 트리거 레지스터에 데이터가 기입된 경우에 클럭의 절환 또는 클럭의 정지 처리가 실행된다.

전원 관리 유닛(4)은 클럭 제어 회로(3)에 대하여 클럭 절환이나 클럭 정지의 요구를 출력함으로써 전원 관리를 실행한다. 발진기(7)는 소정의 클럭 신호를 출력한다. 클럭 체배 PLL 회로(6)는 발진기(7)로부터 출력된 클럭 신호를 체배(multiply)한다. 분주 회로(5)는 클럭 체배 PLL 회로(6)로부터 출력된 클럭 신호를 더 분주하여, 소정의 클럭 사이클 수를 갖는 클럭 신호로 변환 또는 그대로 출력하여, CPU(1)나 주변 처리 장치(10, 11)에 원래의 클럭 또는 변환된 클럭 신호를 공급하는 회로이다. 분주 회로(5)의 분주비는 클럭 제어 회로(3)에 의해 제어된다. 메모리 컨트롤러(8)는 CPU(1) 및 주변 처리 장치(10, 11)와 RAM(9)간의 액세스를 제어하는 것이다.

주변 처리 장치(10, 11)는 내부에 DMA 제어 회로를 갖고, 자신이 행하는 DMA가 고속일 필요가 있는 경우에는 전원 관리 유닛(4)에 대하여 고속 DMA의 요구를 행한다. 전원 관리 유닛(4)은 주변 처리 장치(10, 11)로부터의 고속의 DMA의 요구가 없으면, 소비 전력을 저감시키기 위해서 클럭을 저속으로 절환하는 명령을 클럭 제어 회로(3)에 발행한다.

CPU(1)와 아비터(2), 아비터(2)와 주변 처리 장치(10, 11)는 각각 포인트 투 포인트(point-to-point) 접속되어 있다.

여기서, CPU(1)나 주변 처리 장치(10, 11)가 시스템 버스(12)를 사용하는 경우의 처리에 대하여 설명한다. 이 경우에는, CPU(1)과 아비터(2), 또는 아비터(2)와 주변 처리 장치(10, 11) 사이에서 버스 요구 신호(BUSREQ) 및 버스 허가 신호(GRANT)의 교환을 행함으로써 처리가 실현된다. 우선, CPU(1) 또는 주변 처리 장치(10, 11)는 시스템 버스(12)를 사용하고자 할 때는 버스 요구 신호(BUSREQ)를 어서트, 즉 유효하게 한다. 아비터(2)는 버스 요구 신호(BUSREQ)에 의한 버스 요구를 조정한다. 그리고, 아비터(2)는 조정의 결과, 버스 마스터로서 인식된 CPU(1) 또는 주변 처리 장치(10, 11)에 대하여 버스 허가 신호(GRANT)를 어서트한다.

버스 허가 신호(GRANT)가 어서트된 CPU(1)또는 주변 처리 장치(10, 11)는 버스 마스터가 되어, 버스 트랜잭션(bus transaction)을 야기한다.

본 발명의 실시예에 따른 정보 처리 장치에서는, 특히 클럭 제어 회로(3)와 아비터(2) 사이가 포인트 투 포인트 접속되어 있다. 그리고, 클럭 제어 회로(3)와 아비터(2) 사이에, 버스 요구 신호(BUSREQ)와 버스 허가 신호(GRANT)의 교환이 실행된다. 이 때문에, 클럭 제어 회로(3)도, CPU(1)나 주변 처리 장치(10, 11)와 마찬가지로, 버스 마스터가 되는 것이 가능하다. 또한, 클럭 제어 회로(3)에 대한 중재의 우선도는 CPU(1)나 주변 처리 장치(10, 11)보다도 우선도가 높고, 클럭 제어 회로(3)가 최우선으로 아비터(2) 상에 설정되어 있다.

다음에, 본 제1 실시예에 따른 정보 처리 장치의 처리 동작에 대하여 도면을 참조하여 설명한다. 도 3은 본 제1 실시예에 따른 정보 처리 장치의 타이밍도이다. 도 4는 본 제1 실시예에 따른 정보 처리 장치에서 클럭 절환 시의 클럭 제어 회로의 동작을 도시하는 흐름도이다.

도 3의 타이밍도에 도시된 바와 같이, 전원 관리 유닛(4)은 고속 DMA의 요구가 없는 상태이면, 전력 절약화를 위해, 저속 클럭으로 클럭 절환을 행한다. 이 예에서는, t1 시점에서, 전원 관리 유닛(4)은 클럭 절환 요구 신호를 어서트함으로써, 클럭 제어 회로(3)에 대하여 저속 클럭으로의 절환을 요구하고 있다.

클럭 제어 회로(3)는 저속 클럭으로의 절환 요구를 받으면, 버스 사용권을 얻기 위해서, 버스 요구 신호(BUSREQ0)를 어서트한다. 이 버스 요구 신호(BUSREQ0)에 의해, t2 시점에서 아비터(2)에 대하여 버스 사용권이 요구된다.

한편, t1 시점에서 주변 처리 장치 1(10)로부터 아비터(2)로의 버스 요구 신호(BUSREQ1)가 어서트되어 있다. 아비터(2)는 이 버스 요구 신호(BUSREQ1)에 따라서, t2 시점에서 버스 허가 신호(GRANT1)를 어서트하고 있다. 아비터(2)가 t2 시점에서 클럭 제어 회로(3)에 의한 버스 요구 신호의 어서트를 인식할 경우, 아비터(2)는 이미 주변 처리 장치 1(10)에 대한 버스 허가 신호(GRANT1)를 어서트하고 있기 때문에, 바로 클럭 제어 회로(3)에 의해 시스템 버스(12)의 사용이 허가되지 않는다. 그 때문에, 일단은, t3 시점으로부터 t7 시점까지의 동안에, 시스템 버스(12) 상에서 주변 처리 장치 1(10)에 의해 버스 트랜잭션의 한 형태인 데이터 전송이 실행된다.

주변 처리 장치 1(10)에 의한 1회째의 버스 트랜잭션이 종료한 t7 시점에서 는, 또한 주변 처리 장치 1(10)는 버스 요구 신호(BUSREQ1)를 계속 어서트하고 있다. 그러나, 아비터(2)는 클럭 제어 회로(3)의 중재의 순위가 최우선으로 되어 있기 때문에, t7 시점에서, 주변 처리 장치 1(10)에 대한 버스 허가 신호(GRANT1)를 디어서트함과 함께, 클럭 제어 회로(3)에 대한 버스 허가 신호(GRANT0)를 어서트한다.

클럭 제어 회로(3)는 버스 허가 신호(GRANT0)가 어서트된 후, 버스 마스터가 된다. 그리고, 버스 마스터가 된 클럭 제어 회로(3)는 t8 시점에서 버스 트랜잭션을 개시한다. 우선, 어드레스 페이즈(address phase)에 있어서, 클럭 제어 회로(3) 내부의 클럭 절환 트리거 레지스터의 어드레스를 전송 목적지 어드레스로서 시스템 버스(12)에 출력한다. 다음에 데이터 페이즈(data phase)에 있어서는, 클럭 제어 회로(3)는, 더미 데이터를 출력한다. 또한, 클럭 제어 회로(3)는 이러한 데이터 페이즈 종료 후의 t12 시점에서 시스템 버스(12)의 사용권을 개방하기 위해서, 버스 요구 신호(BUSREQ0)를 디어서트한다.

클럭 제어 회로(3)는 이 버스 트랜잭션에 의해, 클럭 제어 회로(3) 내의 클럭 절환 트리거 레지스터가 기입되면, 분주 회로의 분주비를 변경하여 클럭을 절환한다. 이 예에서는 t12 시점에서 클럭이 저속으로 절환되고 있다.

클럭 절환 완료, 즉 t12 시점 후, 아비터(2)는 주변 처리 장치 1(10)가 어서트하고 있는 버스 요구 신호(BUSREQ1)에 응답하여 버스 허가 신호(GRANT1)를 어서트한다. 버스 허가 신호(GRANT1)를 어서트받은 주변 처리 장치 1(10)은 저속 클럭으로 버스 트랜잭션을 실행한다.

여기서, 본 발명의 제1 실시예에 따른 정보 처리 장치의 처리 흐름에 대하여, 도 4에 도시하는 흐름도를 이용하여 재차 설명한다. 우선, 전원 관리 유닛(4)으로부터 클럭 분주비 절환, 또는 클럭 절환 요구가 있는 것으로 가정한다(S101). 클럭 제어 회로(3)는 클럭 절환 요구에 따라서, 아비터(2)에 대하여 버스 사용권을 요구한다(S102). 클럭 제어 회로(3)는 버스의 사용권을 획득하면, 전송 목적지 어드레스를 클럭 제어 회로(3) 내부의 레지스터에 지정하여 더미 데이터 전송을 행한다(S103). 클럭 제어 회로(3)는 전송 목적지로 지정된 자기 자신의 레지스터가 기입되면, 이것을 트리거 신호로 하여 클럭의 분주비를 절환한다(S104).

이와 같이, 레지스터로의 기입을 클럭을 절환하기 위한 트리거로 함으로써, 직전의 전송이 버스트 전송과 같은 연속된 전송이었다고 해도, 직전의 전송의 종료 후에, 시스템 버스(12)를 사용하고 있는 마스터가 존재하지 않은 상태에서 클럭의 절환이나 클럭의 정지를 실행하는 것이 가능해진다. 또한, 클럭 제어 회로(3)의 중재의 우선도가 최우선으로 되어 있기 때문에, CPU나 주변 처리 장치에 의한 버스 요청이 경합하고 있어도, 클럭 제어 회로(3)가 우선적으로 버스 마스터가 되어, 클럭을 절환하는 것이 가능해진다.

본 발명의 제2 실시예는, 클럭을 정지시키는 경우의 정보 처리 장치에 관한 것이다. 이 정보 처리 장치의 기본적 구성은 본 발명의 제1 실시예와 동일하다. 본 발명의 제2 실시예에 따른 정보 처리 장치와 같이 클럭을 정지시키는 경우에 있어서도, 시스템 버스로 데이터 전송이 행해지고 있을 때에 클럭이 정지하면 데이터 전송에 실패할 가능성이 있기 때문에, 클럭을 정지할 때에 정보 처리 장치가 버스 마스터가 될 필요가 있다.

도 5는 본 발명의 제2 실시예에 따른 정보 처리 장치에서 클럭을 정지시키는 경우의 흐름도를 나타낸다.

도 5에 도시하는 흐름도에 있어서, 클럭을 정지시켜 버스 마스터가 되기까지의 흐름은, 본 발명의 제1 실시예에 따른 정보 처리 장치의 처리 흐름과 마찬가지이다. 즉, 우선, 전원 관리 유닛(4)으로부터 클럭 제어 회로(3)에 대하여 클럭 정지의 요구가 있었던 것으로 한다(S201).

클럭 제어 회로(3)는 클럭의 정지 요구를 받으면, 버스 사용권을 얻기 위해서, 버스 요구 신호(BUSREQ0)를 어서트한다(S202). 이 버스 요구 신호(BUSREQ0)에 의해, 아비터(2)에 대하여 버스 사용권이 요구된다. 클럭 제어 회로(3)의 중재의 순위가 최우선으로 되어 있기 때문에, 아비터(2)는 클럭 제어 회로(3)에 대한 버스 허가 신호(GRANT0)를 어서트한다.

클럭 제어 회로(3)는 버스 허가 신호(GRANT0)가 어서트된 후, 버스 마스터가 된다. 그리고, 버스 마스터가 된 클럭 제어 회로(3)는 버스 트랜잭션을 개시한다. 우선, 어드레스 페이즈에 있어서, 클럭 제어 회로(3) 내부의 클럭 정지 트리거 레지스터의 어드레스를 전송 목적지 어드레스로서 시스템 버스(12)에 출력한다. 다음에 데이터 페이즈에 있어서는, 클럭 제어 회로(3)는 더미 데이터를 출력한다(S203).

클럭 제어 회로(3)는 이 버스 트랜잭션에 의해 클럭 제어 회로(3) 내의 클럭 정지 트리거 레지스터가 기입되면, 클럭을 정지한다(S204) .

클럭 제어 회로(3)는 통상 동작으로의 복귀 명령, 또는 클럭의 복귀 요구를 받을 때까지는 대기 상태에 있다(S205). 클럭 정지 후, 통상 동작으로의 복귀 명령이 있으면(S206), 클럭 제어 회로(3)는 클럭의 공급을 재개한다(S207). 또한, 클럭 제어 회로(3)는 버스 마스터로 되어 클럭을 정지시키고 있기 때문에 클럭 정지 시에 중단된 데이터 전송은 존재하지 않아서, 클럭 공급 재개 시에는 버스 마스터로 될 필요는 없다.

본 발명의 제3 실시예는 PLL의 록-업 기간(lock-up period) 동안 PLL을 단지 통과하는 시스템 버스 및 주변 처리 장치에 공급되는 발진기 클록을 갖는 정보 처리 장치에 관한 것이다. 이 정보 처리 장치의 기본적 구성은 본 발명의 제1 실시예와 동일하다

본 발명의 제3 실시예에 따른 정보 처리 장치에서는, 통상 동작 시는 발진기(7)의 클럭을 클럭 체배 PLL(6)로 체배하여 생성한 클럭을 CPU(1), 및 주변 처리 장치(10, 11)로 공급하고 있다. 본 발명의 제2 실시예에서 도시한 정보 처리 장치와 같이, CPU(1) 및 주변 처리 장치(10, 11)에 대한 클럭 공급을 정지시키는 경우에는, 클럭 체배 PLL(6)의 소비 전력을 저감시키기 위해서 클럭 체배 PLL(6)을 오프(OFF)로 한다. 이 경우, 클럭 공급을 재개시킬 때에, 클럭 체배 PLL(6)을 온(ON)한 후, 록-업 기간, 즉 위상이 동기되기까지 클럭 체배 PLL(6)로 체배한 클럭을 CPU(1) 및 주변 처리 장치(10, 11)로 공급하는 것이 불가능하다.

따라서, 본 발명의 제3 실시예에 따른 정보 처리 장치에서는, 신속히 정보 처리를 재개시키기 위하여, 클럭 체배 PLL(6)의 록-업 기간 동안, 발진기(7)의 클럭은 시스템 버스(12) 및 주변 처리 장치(10, 11)로 공급되고 단지 PLL을 통과한다. 록-업 기간 후에는 클럭 체배 PLL(6)로 체배한 클럭은 CPU(1) 및 주변 처리 장치(10, 11)로 출력된 클럭으로 절환된다.

도 6은 본 발명의 제3 실시예에 따른 정보 처리 장치의 처리 동작을 도시하는 흐름도이다.

도 6에 도시하는 흐름도에 있어서, 클럭을 정지시키고 버스 마스터가 되기까지의 흐름은 본 발명의 제1 실시예에 따른 정보 처리 장치의 처리 흐름과 마찬가지이다. 즉, 우선 전원 관리 유닛(1)으로부터 클럭 제어 회로(3)에 대하여 클럭 정지의 요구가 있었던 것으로 가정한다(S301).

클럭 제어 회로(3)는 클럭의 정지 요구를 받으면, 버스 사용권을 얻기 위해서, 버스 요구 신호(BUSREQ0)를 어서트한다(S302). 이 버스 요구 신호(BUSREQ0)에 의해, 아비터(2)에 대하여 버스 사용권이 요구된다. 아비터(2)는 클럭 제어 회로(3)의 중재의 순위가 최우선으로 되어 있기 때문에, 클럭 제어 회로(3)에 대한 버스 허가 신호(GRANT0)를 어서트한다.

클럭 제어 회로(3)는 버스 허가 신호(GRANT0)가 어서트된 후, 버스 마스터가 된다. 그리고, 버스 마스터가 된 클럭 제어 회로(3)는 버스 트랜잭션을 개시한다. 우선, 어드레스 페이즈에 있어서, 클럭 제어 회로(3) 내부의 클럭 정지 트리거 레지스터의 어드레스를 전송 목적지 어드레스로서 시스템 버스(12)에 출력한다. 다음에 데이터 페이즈에 있어서는, 클럭 제어 회로(3)는 더미 데이터를 출력한다(S303).

이 버스 트랜잭션에 의해, 클럭 제어 회로(3) 내의 클럭 정지 트리거 레지스터가 기입되면, 클럭 제어 회로(3)는 클럭을 정지하고, 또한 클럭 체배 PLL(6)를 오프로 한다(S304).

클럭 제어 회로(3)는 통상 동작으로의 복귀 명령, 또는 클럭의 복귀 요구를 받을 때까지는 대기 상태에 있다(S305). 클럭 정지 후에, 통상 동작으로의 복귀 명령이 있으면(S306), 클럭 제어 회로(3)는 클럭 체배 PLL(6)를 온하고, PLL이 로크 상태가 될 때까지, 또는 위상이 동기될 때까지, 발진기(7)로부터의 클럭은 단지 PLL을 통과하고 CPU(1) 및 주변 처리 장치(10, 11)에 공급된다(S307).

그 후, 클럭 체배 PLL(6)이 록-업하고, 위상이 동기된 경우(S308)에는 클럭 제어 회로(3)는 아비터(2)에 대하여, 시스템 버스(12)의 버스 사용권을 요구한다(S309). 즉, 클럭 제어 회로(3)는 아비터(2)에 대하여 버스 요구 신호(BUSREQ0)를 어서트한다.

아비터(2)는 클럭 제어 회로(3)에 대한 버스 허가 신호(GRANT0)를 어서트한다.

클럭 제어 회로(3)는 버스 허가 신호(GRANT0)가 어서트된 후, 버스 마스터가 된다. 그리고, 버스 마스크가 된 클럭 제어 회로(3)는 버스 트랜잭션을 개시한다. 우선, 어드레스 페이즈에 있어서, 클럭 제어 회로(3) 내부의 클럭 정지 트리거 레지스터의 어드레스를 전송 목적지 어드레스로서 시스템 버스(12)에 출력한다. 데이터 페이즈에 있어서는, 클럭 제어 회로(3)는 더미 데이터를 출력한다(S310).

클럭 제어 회로(3)는 이 버스 트랜잭션에 의해, 클럭 제어 회로(3) 내의 클럭 정지 트리거 레지스터가 기입되면, CPU(1) 및 주변 처리 장치(10, 11)에 공급하고 있던 클럭을 발진기(7)의 클럭의 직접 출력으로부터 클럭 체배 PLL(6)로 체배한 클럭 출력으로 절환한다(S311).

이러한 제어를 행함으로써, 시스템을 정지시키지 않고, 또한 데이터 전송에 실패하지 않고, 신속히 클럭의 절환이 가능해진다.

본 발명의 제4 실시예는 클럭 제어 회로 이외의 CPU나 주변 처리 장치 등의 디바이스로부터 클럭 절환 또는 클럭 정지 트리거 레지스터에의 기입을 실행하는 정보 처리 장치에 관한 것이다. 이 정보 처리 장치의 기본적 구성은 본 발명의 제1 실시예와 동일하다.

상술한 발명의 제1 실시예 내지 제3 실시예에서는 클럭 제어 회로가 클럭 절환하거나 혹은 클럭 정지의 요구를 받은 경우에 더미 데이터 전송을 실행하여, 클럭 절환 트리거 레지스터를 기입하고 있는 것은 클럭 제어 회로 자신이었다. 그러나, 클럭 절환 트리거 레지스터를 기입할 때에, 시스템 버스에 출력되는 더미 데이터의 내용은 의미가 없고, 클럭의 절환에 의해 이 데이터를 잃게 되어도 문제는 없기 때문에, 클럭 절환 트리거 레지스터를 기입하는 버스 마스터를 클럭 제어 회로로 한정할 필요는 없다.

즉, CPU나 주변 처리 장치에서 클럭을 절환하는 필요성이 생긴 경우에, 클럭 절환의 요구 신호를 발생시키지 않아도, CPU나 주변 처리 장치 자체가 버스 마스터로 되어, 직접 클럭 제어 회로 내의 클럭 절환 트리거 레지스터의 기입을 실행하도록 해도 된다. 이 경우, 클럭 제어 회로는 트리거 레지스터가 기입된 타이밍에서, 클럭을 절환한다. 클럭 절환 트리거 레지스터가 기입되었을 때는 시스템 버스 상에서 데이터 전송이 행해지지 않는다라고 판단할 수 있기 때문에, 시스템 버스 상에서 데이터 전송이 행해지지 않은 타이밍에서 클럭을 절환할 수 있다.

이 경우, 주변 처리 장치의 중재의 우선도가 낮은 경우에는 버스 마스터가 될 때까지 주변 처리 장치는 기다리게 된다. 그 때문에, 트리거 레지스터를 기입하는 기능을 갖는 주변 처리 장치의 중재의 우선도를 트리거 레지스터를 기입할 필요가 없는 주변 처리 장치보다도, 높게 설정해 두면, 전자는 신속히 버스 마스터가 되어, 클럭 절환 트리거 레지스터를 기입하여 클럭을 절환하는 것이 가능하다.

도 7은 본 발명의 제4 실시예에 따른 정보 처리 장치의 처리 동작을 도시하는 흐름도이다.

우선, 주변 처리 장치(10)의 내부에 갖는 DMA 제어 회로에서 클럭 절환 요구가 발생한 것으로 가정한다(S401).

주변 처리 장치(10)는 버스 사용권을 얻기 위해서, 버스 요구 신호(BUSREQ0)를 어서트한다. 이 버스 요구 신호(BUSREQ0)에 의해 아비터(2)에 대하여 버스 사용권이 요구된다(S402).

아비터(2)는 주변 처리 장치(10)에 대한 버스 허가 신호(GRANT0)를 어서트한다. 주변 처리 장치(10)는 버스 허가 신호(GRANT0)가 어서트된 후, 버스 마스터가 된다. 그리고, 버스 마스터가 된 주변 처리 장치(10)는 버스 트랜잭션을 개시한다. 우선, 어드레스 페이즈에 있어서, 주변 처리 장치(10)는 클럭 제어 회로(3) 내의 클럭 절환 트리거 레지스터의 어드레스를 전송 목적지 어드레스로서 시스템 버스(12)에 출력한다. 다음에 데이터 페이즈에 있어서는 주변 처리 장치(10)는 더미 데이터를 출력한다(S403).

클럭 제어 회로(3)는 이 버스 트랜잭션에 의해, 클럭 제어 회로(3) 내의 클럭 절환 트리거 레지스터가 기입되면, 클럭 분주비를 절환한다(S404). 이와 같이 하여 클럭 절환을 실행할 수 있다.

또한, 본 발명의 제4 실시예에서는 클럭의 절환 행하는 경우에 대해 설명하였지만, 이에 한하지 않고, 클럭 정지하는 경우도 적용 가능하다.

또, 본 발명이 상기 각 실시예에 한정되지 않고, 본 발명의 기술 사상의 범위 내에서, 각 실시예는 적절하게 변경될 수 있는 것은 분명하다.

이상 설명한 바와 같이, 본 발명에 따르면, 바로 클럭 절환이나 클럭 정지를 실행할 수 있고, 또한 데이터 전송중에 클럭 절환이나 클럭 정지가 발생할 위험을 회피할 수 있는 버스 제어 방식 및 정보 처리 장치를 제공할 수 있다.

본 발명은 특정 실시예를 참조로 하여 설명되었지만, 이러한 설명은 한정하는 의미로 해석되는 것은 아니다. 당업자들에게는 본 발명의 설명을 참조하여 개시된 실시예에 대한 다양한 변경이 명백하게 된다. 따라서, 첨부된 특허청구범위는 본 발명의 사상에 포함되는 임의의 변경 또는 실시예들을 포함할 것이다.

Claims

특정 디바이스를 포함하는 복수의 디바이스에 접속되는 시스템 버스와,

상기 복수의 디바이스가 출력하는 버스 사용 요구에 대해, 중재를 행하고, 상기 시스템 버스의 사용을 허가하는 아비터와,

상기 복수의 디바이스에 공급하는 클럭을 제어하는 클럭 제어 회로를 구비한 정보 처리 장치에 있어서,

상기 특정 디바이스의 상기 중재의 우선도는 상기 특정 디바이스 이외의 다른 복수의 디바이스의 우선도에 비해 높게 설정되고,

상기 클럭의 절환 또는 정지의 요구에 따라, 상기 특정 디바이스가 상기 아비터에 대한 버스 사용 요구를 실행하고,

상기 아비터로부터 버스 사용 허가를 부여받은 상기 특정 디바이스가 상기 시스템 버스의 사용권을 점유하고 있는 동안에, 상기 클럭 제어 회로가 상기 클럭의 절환 또는 정지를 실행하는 것을 특징으로 하는 정보 처리 장치.
제1항에 있어서,

상기 클럭 제어 회로는 소정 레지스터를 구비하고,

상기 버스 사용 허가를 부여받은 상기 특정 디바이스는 상기 소정 레지스터를 전송 목적지 어드레스에 지정하여 더미 데이터를 전송하는 것을 특징으로 하는 정보 처리 장치.
제2항에 있어서,

상기 클럭 제어 회로는 상기 소정 레지스터로의 상기 더미 데이터의 기입에 따라, 상기 클럭의 절환 또는 정지를 실행하는 것을 특징으로 하는 정보 처리 장치.
제1항에 있어서,

상기 정보 처리 장치는,

제1 클럭을 출력하는 발진기와, 상기 제1 클럭의 위상을 조정하여, 제2 클럭을 출력하는 PLL 회로를 더 포함하며,

정지된 클럭을 복귀시키는 경우에는, 상기 PLL 회로에 의해 상기 제1 클럭의 위상 조정이 완료될 때까지는 상기 제1 클럭을 상기 클럭으로서 사용하고, 상기 제1 클럭의 위상 조정이 완료된 후에는 상기 제2 클럭을 상기 클럭으로서 사용하는 정보 처리 장치.
제1항에 있어서,

중앙 처리 장치를 통하지 않는 메모리와 주변 기기 사이의 데이터 전송의 유무나 상기 데이터 전송에 있어서 요구되는 전송 속도에 따라서, 상기 클럭 제어 회로에 대하여 클럭의 절환이나 정지를 요구하는 전원 관리 유닛을 더 포함하는 것을 특징으로 하는 정보 처리 장치.
제1항에 있어서,

상기 복수의 디바이스는, 적어도 중앙 처리 장치 및 주변 처리 장치를 포함하고, 상기 중앙 처리 장치는 로컬 버스에 접속되고, 상기 주변 처리 장치는 주변 버스에 접속됨과 함께, 상기 로컬 버스와 상기 주변 버스사이의 데이터 및 어드레스 신호의 전송을 조정하는 버스 인터페이스를 더 구비하고 있는 것을 특징으로 하는 정보 처리 장치.
삭제
제1항에 있어서,

상기 특정 디바이스는 상기 클럭 제어 회로인 것을 특징으로 하는 정보 처리 장치.