KR20080068905A - 집적 회로, 그 방법 및 시스템 - Google Patents

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Abstract

본 발명의 실시예는 전반적으로 극성 구동 ODT(on-die termination)를 위한 시스템, 방법 및 장치에 관한 것이다. 일 실시예에서, 집적 회로는 커맨드를 수신하는 입/출력(I/O) 회로와, 하나 이상의 ODT(on-die termination) 신호를 수신하는 ODT 핀을 포함한다. 집적 회로는 ODT 핀에 결합되며, ODT 핀 상에서 ODT 활성화 신호 및 ODT 값 선택 신호의 멀티플렉싱을 적어도 부분적으로 인에이블하고, 커맨드에 적어도 부분적으로 근거하여, 종단의 길이를 제어하는 제어 로직을 더 포함한다. 다른 실시예가 기술되고 청구되어 있다.

Description

집적 회로, 그 방법 및 시스템{POLARITY DRIVEN DYNAMIC ON-DIE TERMINATION}
본 발명은 전반적으로 집적 회로의 분야에 관한 것으로, 보다 구체적으로, 시간 멀티플렉싱된 ODT(on-die termination)를 위한 시스템, 방법 및 장치에 관한 것이다.
메모리 디바이스와 같은 집적 회로의 동작 주파수는 점진적으로 증가하고 있다. 이러한 고주파를 이용하기 위해, 비교 주파수에서 이들 버스 상에서 및 시스템 구성요소 간에 신호를 전송하도록 컴퓨팅 시스템이 설계되어 있다.
시스템 구성요소 간에(예를 들어, 집적 회로 간에) 고주파에서 데이터를 송수신하는 경우 몇 가지 문제점이 생길 수 있다. 버스는 전송선과 같이 동작하며, 여기서 임피던스 부정합은 신호 반사 및 간섭 효과를 초래한다. 종단 저항은 신호 반사를 최소화하는 정합 임피던스에 의해 인터커넥션(interconnections) 상에서 신호 품질을 유지하는데 사용될 수 있다.
DDR(double data rate) DRAM(dynamic random access memory) 디바이스와 같 은 통상적인 메모리 시스템은 전형적으로 마더보드 상에 상주하는 저항기로 종단되는 멀티칩 버스 아키텍처를 갖는다. 다른 통상적인 메모리 시스템에서, 종단 저항기는 집적 회로 상에 상주한다.
"ODT(on-die termination)"란 용어는 집적 회로 상에 상주하는 종단 저항을 지칭한다. 통상적인 시스템에서, ODT의 값은 컴퓨팅 시스템이 초기화될 때 세팅된다. 초기화 이후에, ODT는 초기화 동안 세팅되는 값으로 활성화되거나 또는 비활성화될 수 있다.
도면의 간단한 설명
본 발명의 실시예는 예로서 도시되는 것으로, 제한하는 것은 아니며, 첨부 도면에서 유사한 참조 부호는 유사한 요소를 지칭한다.
도 1은 본 발명의 실시예에 따라 구현된 컴퓨팅 시스템의 선택된 측면을 도시하는 하이 레벨 블록도이고,
도 2는 본 발명의 실시예에 따라 구현된 컴퓨팅 시스템의 선택된 측면을 도시하는 블록도이며,
도 3은 본 발명의 실시예에 따른 ODT(on-die termination) 활성화 및 ODT 값의 선택된 측면을 도시하는 타이밍도이고,
도 4a는 본 발명의 실시예에 따른 ODT 제어 로직의 선택된 측면을 도시하는 차트도이며,
도 4b는 본 발명의 실시예에 따른 ODT 제어 로직의 다른 예의 선택된 측면을 도시하는 차트도이고,
도 5는 본 발명의 실시예에 따라, 메모리 시스템 내에서의 밸런싱 종단의 선택된 측면을 도시하는 블록도이며,
도 6은 본 발명의 실시예에 따라 구현된 ODT를 갖는 메모리 디바이스로부터 판독하는 방법의 선택된 측면을 도시하는 흐름도이고,
도 7은 본 발명의 실시예에 따라 구현된 ODT를 갖는 메모리 디바이스에 기입하는 방법의 선택된 측면을 도시하는 흐름도이며,
도 8a 및 도 8b는 컴퓨팅 시스템의 선택된 측면을 도시하는 블록도이다.
본 발명의 실시예는 전반적으로 극성 구동 ODT(on-die termination)를 위한 시스템, 방법 및 장치에 관한 것이다. 일 실시예에서, 집적 회로는 제 1 클록 동안, ODT(on-die termination) 핀에서 ODT 활성화 신호를 수신한다. 집적 회로는 제 2 클록 동안, ODT 핀 상에서 ODT 값 선택 신호를 또한 수신한다. 몇몇 실시예에서, 집적 회로는 내부적으로 종단의 길이를 제어한다. 예를 들어, 몇몇 실시예에서, 집적 회로는 언제 ODT가 비활성화되는지를 내부적으로 판정한다.
도 1은 본 발명의 실시예에 따라 구현된 컴퓨팅 시스템의 선택된 측면을 도시하는 하이 레벨 블록도이다. 컴퓨팅 시스템(100)은 제어기(102) 및 2개의 메모리 채널(104)을 포함한다. 제어기(102)는 프로세서(도시되지 않음) 및 하나 이상의 집적 회로(예를 들어, 메모리 디바이스) 사이의 정보 전송을 적어도 부분적으로 제어하는데 적절한 임의의 유형의 제어기일 수 있다. 몇몇 실시예에서, 제어기(102)는 메모리 제어기이다. 제어기(102)는 ODT(on-die termination) 제어 로직(106)을 포함한다. 이하 더 기술되는 바와 같이, 일 실시예에서, ODT 제어 로직(106)은 시스템(100) 내의 집적 회로의 하나 이상에 대해 적절한 ODT 값을 결정한다.
메모리 채널(104)은, 예를 들어, 2개의 랭크(ranks)의 메모리 다바이스(예를 들어, 양 측면 상의 하나)를 각각 갖는 메모리 모듈(110)을 포함한다. 메모리 모듈(110)은 시스템의 다른 구성요소를 보유하는 다른 회로 기판 상에서 커넥터로 플러그될 수 있는 듀얼 인라인 메모리 모듈(dual inline memory module : DIMM)을 생성하기 위해 한 에지의 양 측면을 따라 핑거(fingers)를 갖는 인쇄 회로 기판에 기반을 둘 수 있다. 모듈(110)은 메모리 디바이스(112)로 파퓰레이트(populate)된다. 메모리 디바이스는 DDR DRAM과 같은 코모디티(commodity) 유형의 DRAM일 수 있다. 일 실시예에서, 각각의 모듈(110)은 2개의 랭크(예를 들어, 모듈의 양 측면 상의 하나)를 포함한다. 레지스터(114)는 대응하는 랭크에 대해 정보를 수신하여 저장할 수 있다.
일 실시예에서, 제어기(102)는 인터커넥트(116)를 통해 모듈(110)과 결합된다. 인터커넥트(116)는 임의의 수의 데이터 라인, 어드레스 라인, 칩 선택 라인 및/또는 다른 라인을 포함할 수 있다. 또한, 메모리 제어기(102)는 ODT 라인(120)을 통해 각각의 랭크와 결합된다. 일 실시예에서, ODT 라인(120)은 메모리 디바이스(112)에 ODT 활성화 신호를 제공한다. ODT 활성화 신호는 집적 회로 또는 집적 회로의 그룹에 대해 ODT를 활성화하는 신호를 지칭한다. 이하 더 기술되는 바와 같이, ODT 라인(120)은 메모리 디바이스(112)에 ODT 값 선택 신호를 제공한다. ODT 값 선택 신호는 원하는 ODT 값을 표시하는 신호를 지칭한다. 몇몇 실시예에서, ODT 활성화 신호는 메모리 디바이스(112)의 전체 랭크에 대한 ODT를 활성화한다. 마찬가지로, 몇몇 실시예에서, ODT 값 선택 신호는 메모리 디바이스(112)의 전체 랭크에 대한 ODT 값을 선택한다. 이러한 실시예에서, 랭크 내의 메모리 디바이스에 대한 ODT 핀은 동일한 ODT 신호(예를 들어, ODT 활성화 신호 및 ODT 값 선택 신호)가 랭크 내의 메모리 디바이스에 대해 라우팅되도록 함께 데이지 체인(daisy-chained)될 수 있다.
도 1에 도시된 메모리 채널, 메모리 모듈 및 메모리 다바이스의 수는 예시를 위한 것이다. 본 발명의 실시예는 상이한 수의 메모리 채널, 상이한 수의 메모리 모듈, 및/또는 상이한 수의 메모리 디바이스를 가질 수 있다. 또한, 도 1에 도시된 토폴로지(topology) 및 아키텍처는 예시를 위한 것이다. 본 발명의 실시예는 상이한 토폴로지 및/또는 상이한 아키텍처 피쳐(features)를 가질 수 있다.
도 2는 본 발명의 실시예에 따라 구현된 컴퓨팅 시스템의 선택된 측면을 도시하는 블록도이다. 컴퓨팅 시스템(200)은 인터커넥트(220)에 의해 함께 결합된 메모리 제어기(210) 및 메모리 디바이스(230)를 포함한다. 몇몇 실시예에서, 메모리 제어기(210)는 컴퓨팅 시스템(200)에 대한 칩셋의 일부이고 메모리 디바이스(230)는 컴퓨팅 시스템(200)에 대한 메모리 서브시스템의 일부이다. 메모리 디바이스(230)는 DDR 동기형 DRAM와 같은 DRAM일 수 있다. 인터커넥트(220)는, 예를 들어, 다수의 상이한 데이터 항목, 어드레스 라인, 제어 라인 등을 폭넓게 나타낸다.
메모리 제어기(210)는 입/출력(I/O) 회로(212) 및 ODT 제어 로직(214)을 포함한다. 입/출력(I/O) 회로(212)는 메모리 디바이스(230)와 정보(예를 들어, 데이터, ODT 신호, 어드레스 등)를 송수신하는데 적절한 임의의 I/O 회로일 수 있다. 몇몇 실시예에서, ODT 제어 로직(214)은 메모리 제어기(210) 및/또는 메모리 디바이스(230)에 대해 적절한 ODT 값을 결정한다. 예를 들어, ODT 제어 로직(214)은 판독 및 기입 동작 동안 메모리 제어기(210) 및/또는 메모리 디바이스(230)에 대해 적절한 ODT 값을 결정한다. ODT 제어 로직(214)은 이하 도 4a 및 도 4b에서 기술되어 있다.
메모리 디바이스(230)는 I/O 회로(232), 종단 저항 로직(234), 및 제어 로직(240)을 포함한다. I/O 회로(232)는 메모리 제어기(210)와 정보(예를 들어, 데이터, ODT 신호, 어드레스 등)를 송수신하는데 적절한 임의의 I/O 회로일 수 있다. 몇몇 실시예에서, 종단 저항 로직(234)은 I/O 회로(232)에 대해 다수의 종단 저항을 동적으로 제공하기 위해 선택적으로 활성화될 수 있는 다수의 종단 레그(legs)를 포함한다.
메모리 디바이스(230)는, 예를 들어, 핀(236 및 238)을 포함하는 다수의 핀을 통해 인터커넥트(220)에 결합된다. "핀"이란 용어는 집적 회로에 대한 전기적 상호접속(예를 들어, 집적 회로 상의 패드 또는 다른 전기 컨택트)을 폭넓게 지칭한다. 설명의 용이를 위해, 도 2는 개별적인 핀(236)을 도시하되, 전형적으로 다 수의 핀은 데이터, 어드레스, 커맨드(예를 들어, 판독/기입 핀)를 전달하는데 사용되는 것을 이해할 것이다. 일 실시예에서, 핀(238)은 ODT 핀이다. ODT 핀은, 몇몇 실시예에서, ODT 활성화 신호를 수신하는 핀을 지칭한다.
일 실시예에서, 제어 로직(240)은 2개 이상의 신호가 ODT 핀(238) 상에서 멀티플렉싱되도록(예를 들어, 시간 멀티플렉싱되도록) 한다. 예를 들어, 몇몇 실시예에서, 제어 로직(240)은 ODT 활성화 신호 및 ODT 값 선택 신호가 ODT 핀(238) 상에서 멀티플렉싱되도록 한다. 몇몇 실시예에서, 제어 로직(240)은 ODT 핀(238) 상에서 멀티플렉싱되는 상이한 신호의 각각을 인식하고 래치할 수 있다. 래치(들)는, 예를 들어, 제어기(210)에 의해 래치 상태의 리세트를 부정하는 정의된 시간 구간(예를 들어, 특정 수의 클록 사이클) 동안 세팅된 채로 머물 수 있다. 정의된 시간 길이 이후에, 제어 로직(240)은 상태의 리세트가 제어기(210)에 대한 ODT 핀의 제어로 리턴하도록 한다.
몇몇 실시예에서, 제어 로직(240)은 ODT 활성화 로직(242) 및 ODT 값 선택 로직(244)을 포함한다. ODT 활성화 로직(242)은 ODT 핀(238) 상에서 ODT 활성화 신호를 검출하고 ODT 활성화 신호를 수신하는 것에 응답하여 종단 저항 로직(234)을 활성화한다. 몇몇 실시예에서, ODT 활성화 로직(242)은 래치(246)를 포함한다. 래치(246)는 ODT 핀(238) 상에서 수신되는 ODT 활성화 신호를 인식하여 래치한다. 래치(246)는 ODT 활성화 신호를 검출한 이후에 정의된 시간 구간 동안 세팅된 채로 머물 수 있다. 예를 들어, 몇몇 실시예에서, 래치(246)는 ODT 활성화 신호를 검출한 이후에 2개의 클록 사이클 동안 세팅된 채로 머물 수 있다. 래치(246)가 정의 된 시간 구간 동안 세팅된 채로 머물 수 있으므로, 추가적인 신호(예를 들어, ODT 값 선택 신호)는 ODT 활성화 신호를 리세트하지 않고 ODT 핀(238) 상에서 수신될 수 있다. 몇몇 실시예에서, 래치(246)가 세팅된 채로 머무는 시간 구간은 (예를 들어, 레지스터 내에 소정의 값을 세팅함으로써) 구성 가능하다.
몇몇 실시예에서, 메모리 디바이스(230)는 그 ODT를 언제 비활성화할지(예를 들어, 언제 종단 저항 로직(234)을 비활성화할지)를 판정할 수 있다. "종단의 길이"란 용어는 ODT가 활성화되는 시간의 양을 폭넓게 지칭한다. ODT 활성화 로직(242)의 도시된 실시예는 종단 길이(termination length : TL) 제어 로직(250)을 포함한다. 종단 길이(TL) 제어 로직(250)은 종단 저항 로직(234)에 의해 제공된 ODT에 대해 적절한 종단의 길이를 결정한다.
몇몇 실시예에서, 제어기(210)로부터 수신된 커맨드(예를 들어, 판독 또는 기입 커맨드)에 적어도 부분적으로 근거하여, 종단의 길이를 결정한다. 예를 들어, 몇몇 실시예에서, TL 제어 로직(250)은 수신된 커맨드를 디코딩하고(또는 부분적으로 디코딩하고) 커맨드와 연관된 버스트 길이를 결정한다. TL 제어 로직(250)은 버스트 길이에 적어도 부분적으로 근거하여, 종단 길이를 결정할 수 있다. 예를 들어, 종단의 길이는 수학식 (BL/M)+N(여기서 BL은 연관된 커맨드의 버스트 길이)에 적어도 부분적으로 근거하여 이루어질 수 있다. 몇몇 실시예에서, M 및 N은 모두 2이다. 대안적인 실시예에서, 종단의 길이는 상이한 수학식에 근거할 수 있고/있거나 M 및/또는 N의 값이 달라질 수 있다.
몇몇 실시예에서, TL 제어 로직(250)은 종단의 길이의 만료 이후에 ODT를 결 정한다. 그 다음에 제어 로직(240)은 ODT의 제어를 제어기(210)로 리턴한다. ODT의 제어를 제어기(210)로 리턴하는 것은, 예를 들어, 래치(246 및 248)가 제어기(210)에 의해 세트/리세트되도록 하는 것을 포함할 수 있다.
ODT 값 선택 로직(244)은 ODT 핀(238) 상에서 ODT 값 선택 신호를 검출하고, 수신된 ODT 값 선택 신호에 (적어도 부분적으로) 근거하여 종단 저항 로직(234)의 저항 레벨을 세팅한다. 몇몇 실시예에서, 레지스터(232 및 234)는, 예를 들어, 시스템 초기화 동안, 1차 및 2차 ODT 값으로 각각 구성된다. 이러한 실시예에서, ODT 값 선택 로직(244)은 수신된 ODT 값 선택 신호에 근거하여 레지스터(252 또는 254)로부터 ODT 값을 선택한다. 예를 들어, ODT 값 선택 신호가 (논리적으로) 하이이면, ODT 값 선택 로직(244)은 레지스터(252)로부터의 값을 선택할 수 있다. 마찬가지로, ODT 값 선택 신호가 로우이면, ODT 값 선택 로직(254)은 레지스터(254)로부터의 값을 선택할 수 있다. 몇몇 실시예에서, ODT 값 선택 로직(244)은 래치(248)를 포함한다. 래치(248)는 ODT 핀(238) 상에서 수신되는 ODT 값 선택 신호를 인식하고 래치한다. 래치(248)는 ODT 값 선택 신호를 검출한 이후에 정의된 시간 구단 동안 세팅된 채로 머물 수 있다.
도 3은 본 발명의 실시예에 따른 ODT 활성화 및 ODT 값 선택 신호의 선택된 측면을 도시하는 타이밍도이다. 타이밍도는 2R/1R 구성을 갖는 메모리 시스템에 대한 백 투 백(back to back) 기입(예를 들어, DIMM 대 DIMM)을 도시한다. 제 1 기입은 DIMM 1, 랭크 1(D1/R1)에 대한 것이며, 제 2 기입은 D2/R1에 대한 것이다. 이하 더 기술되는 바와 같이, 몇몇 실시예에서, DRAM은 그 ODT 핀 상에서 수신하고 ODT에 대한 종단의 길이를 내부적으로 제어하는 신호를 시간 멀티플렉싱할 수 있다.
몇몇 실시예에서, DRAM은 상이한 신호의 각각을 인식하고 래치하기 때문에 그 ODT 핀 상에서 2개 이상의 신호를 시간 멀티플렉싱할 수 있다. (302)를 참조하면, 예를 들어, D1/R1 및 D2/R1는 ODT 활성화 신호를 인식하고 래치한다. D1/R1 및 D2/R1는 수신된 ODT 활성화 신호를 래치하고 정의된 시간 구간 동안 래치의 리세트를 방지한다. (304)를 참조하면, D1/R1 및 D2/R1는 그 제각기 ODT 핀 상에서 ODT 값 선택 신호를 수신하고 래치한다. 몇몇 실시예에서, ODT 값 선택 신호가 논리 하이이면, DRAM은 제 1 레지스터를 참조하여 ODT 값(예를 들어, 도 2에 도시된 레지스터(252))를 획득한다. 마찬가지로, ODT 값 선택 신호가 논리 로우이면, DRAM은 제 2 레지스터를 참조하여 ODT 값(예를 들어, 도 2에 도시된 레지스터(254))를 획득한다. 따라서, T0에서 DRAM은 ODT 활성화 신호를 인식하고(래치하며) T1에서 DRAM은 ODT 값 선택 신호를 인식한다(래치한다).
몇몇 실시예에서, DRAM(D1/R1 및 D2/R1과 연관된 DRAM 중 임의의 것 또는 모든 DRAM)은 종단의 길이를 내부적으로 제어한다. 즉, 몇몇 실시예에서, DRAM은 커맨드에 대한 종단의 길이를 결정하고 나서 종단의 길이가 발산한 후에 ODT를 비활성화한다. 도시된 실시예에서, ODT의 내부 제어는 메모리(예를 들어, 300)의 각각의 랭크에 대해 내부 ODT 신호에 의해 도시된다. D1/R1의 DRAM은 (316)에서 내부 ODT를 비활성화하고 D2/R1의 메모리 디바이스는 (316)에서 내부 ODT를 비활성화한다. 몇몇 실시예에서, 각각의 DRAM은 ODT를 비활성화하는 것에 후속하여 ODT 핀 의 제어를 릴리스한다. 예를 들어, T7에서 ODT 핀 상에서의 신호가 하이이면, DRAM은 ODT 활성화 신호가 단정(assert)되는 것으로 인식한다.
(312)에 의해 도시된 바와 같이 T7에서 ODT 활성화 신호가 재차 단정된다. 몇몇 실시예에서, DRAM은 ODT 활성화 신호를 래치하고 정의된 시간 구간 동안 해당 신호의 리세트를 방지한다. DRAM은 수신된 신호를 인식하고 래치하기 때문에 ODT 핀 상에서 2개 이상의 신호가 멀티플렉싱될 수 있다. 예를 들어, DRAM은 T8에서 ODT 값 선택 신호가 그 제각기 ODT 핀 상에 존재하는 것으로 인식한다(314). 몇몇 실시예에서, DRAM은 종단의 길이를 내부적으로 제어하고 ((318)에 의해 도시된 바와 같이) T15에서 (예를 들어) ODT 핀의 제어를 메모리 제어기로 리턴한다.
본 발명의 실시예는 ODT 핀 상에 수신된 신호를 시간 멀티플렉싱함으로써 DRAM에 새로운 핀을 추가하지 않고 동적인 ODT를 지원한다. 메모리의 각 랭크에 대한 ODT 값이 동적으로 선택될 수 있으므로, 메모리 채널의 종단에서 향상된 밸런스가 존재한다. 예를 들어, 도 3은 D1/R1 및 D2/R1에 대한 백 투 백 기입을 도시한다. D1/R1에 대한 ODT 값은 메모리 제어기가 D1/R1에 대해 기입할 때 60 오옴(3081)으로, 메모리 제어기가 D2/R1에 대해 기입할 때 20 오옴(3101)으로 동적으로 세팅된다. 마찬가지로, D2/R1에 대한 ODT 값은 메모리 제어기가 D1/R1에 대해 기입할 때 20 오옴(3082)으로, 메모리 제어기가 D2/R1에 대해 기입할 때 60 오옴(3102)으로 동적으로 세팅된다.
도 4a는 본 발명의 실시예에 따른 ODT 제어 로직의 선택된 측면을 도시하는 차트도이다. 차트(400)에 도시된 ODT 제어 로직은 본 발명의 실시예에 따라 적절한 ODT 값을 동적으로 세팅하기 위해 메모리 제어기에 의해 사용될 수 있다. 도 4에 도시된 구성 및 값은 예시를 위해 선택된다는 것이 이해될 것이다. 본 발명의 실시예는 도 4에 도시된 것과 상이한 구성 및/또는 상이한 값을 가질 수 있다. 도시된 실시예에서, 메모리 시스템은 DIMM1 및 DIMM2로 지정되는 2개의 DIMM을 포함한다. DIMM1은 2개의 랭크의 메모리 디바이스를 갖고 DIMM2는 1개의 랭크의 메모리 디바이스를 갖는다. 차트(400)의 각 행은 커맨드 및 그 커맨드와 연관된 ODT 값을 도시한다. 행(402)을 예로서 이용하여, DIMM1, 랭크 1에 대해 기입 커맨드를 송출하면(D1/R1), 제어기의 종단은 무한대(예를 들어, 오프)로 세팅되고, D1/R1에 대한 ODT 값은 120 오옴이다. 또한, D1/R2에 대한 ODT 값은 무한대이며, D2/R1은 20 오옴으로 세팅된다. 차트(400)의 나머지 행은 본 발명의 실시예에 따라, DIMM 및 랭크의 각종 조합에 대해 판독 및 기록 커맨드를 위한 적절한 ODT 값의 예를 도시한다.
도 4b는 본 발명의 실시예에 따른 ODT 제어 로직의 다른 예의 선택된 측면을 도시하는 차트도이다. 차트(410)는 메모리 제어기가 2개의 DIMM을 각각 갖는 2개의 메모리 채널에 대한 ODT를 동적으로 제어하는 예를 도시한다. 제 1 메모리 채널에 대한 ODT 값은 (412 및 414)에 의해 도시된다. 제 2 메모리 채널에 대한 ODT 값은 (416 및 418)에 의해 도시된다. 도 4b에 도시된 구성 및/또는 값은 예시를 위해 선택된다는 것이 이해될 것이다. 본 발명의 실시예는 상이한 구성 및/또는 상이한 ODT 값을 포함할 수 있다.
도 5는 본 발명의 실시예에 따라, 메모리 시스템 내에서의 밸런싱 종단의 선택된 측면을 도시하는 블록도이다. 메모리 시스템(500)은 메모리 모듈(예를 들어, DIMM)(512 및 514)을 포함한다. 모듈(512)은 랭크(516-518)을 포함하고 모듈(514)은 랭크(520)를 포함한다. 따라서, 메모리 시스템(500)은 2R/1R 구성을 갖는다. 도시된 구성은 단지 예시를 위한 것이며 본 발명의 실시예는 다양한 구성을 가질 수 있음이 이해될 것이다. 도시된 랭크의 각각은 다수의 메모리 디바이스(예를 들어, DRAM)를 포함한다. 몇몇 실시예에서, 각각의 메모리 디바이스는 제 1 ODT 값을 유지하기 위한 제 1 레지스터 및 제 2 ODT 값을 유지하기 위한 제 2 레지스터를 포함한다. 주어진 랭크 내의 메모리 디바이스는 그 제각기 레지스터에 동일한 값을 저장할 수 있다. 따라서, 랭크(516)의 모든 메모리 디바이스는, 예를 들어, 그 제각기 제 1 레지스터 내의 제 1 ODT 값 및 그 제각기 제 2 레지스터 내의 제 2 ODT 값으로 구성될 수 있다.
일 실시예에서, 랭크(516 및 518)의 메모리 디바이스는 제 1 레지스터에 120 오옴의 ODT 값을 저장하고 제 2 레지스터에 40 오옴의 ODT 값을 저장하도록 구성된다. 랭크(520)의 메모리 디바이스는 제 1 레지스터에 120 오옴의 ODT 값을 저장하고 제 2 레지스터에 20 오옴의 ODT 값을 저장하도록 구성된다. 이러한 실시예에서, 모듈(512) 또는 모듈(514)에 대한 유효 저항은 실질적으로 20 오옴인 것으로 보일 수 있다. 실제로, 본 발명의 실시예는 다양한 구성 및/또는 다양한 ODT 값을 가질 수 있다는 것이 이해될 것이다.
도 6은 본 발명의 실시예에 따라 구현된 ODT를 갖는 메모리 디바이스로부터 판독하는 방법의 선택된 측면을 도시하는 흐름도이다. 컴퓨팅 시스템은 (602)에서 초기화된다. 컴퓨팅 시스템을 초기화하는 것은, 시스템을 부팅하고, 저 전력 상태로부터 시스템을 파워 업(power up)하며, 시스템(또는 시스템의 일부분)을 리세트하는 것 등을 포함한다.
프로세스 블록(604)을 참조하면, 컴퓨팅 시스템의 메모리의 측면이 초기화된다. 몇몇 실시예에서, 컴퓨팅 시스템의 BIOS(basic input/putput system)는 초기화의 측면을 관리한다. 다른 실시예에서, 컴퓨팅 시스템의 메모리 제어기는 초기화 프로세스의 측면을 관리한다. 초기화 프로세스는 메모리 시스템 내의 각각의 메모리 디바이스의 하나 이상의 레지스터에 ODT 값을 세팅하는 것을 포함할 수 있다. 예를 들어, 각각의 메모리 디바이스에 대해, 제 1 ODT 값은 제 1 레지스터에 세팅될 수 있고 제 2 ODT 값은 제 2 레지스터에 세팅될 수 있다.
초기화 프로세스 이후에, 컴퓨팅 시스템은 (606)에 의해 도시된 바와 같이 메모리 시스템에 대한 데이터를 판독하고 기입할 수 있다. 메모리 제어기가 기입 커맨드를 송출하면(610), 프로세스 흐름은 (612)에 의해 도시된 바와 같이 도 7에서 계속된다. 대안적으로, 메모리 제어기가 판독 커맨드를 송출하면, 프로세스 흐름은 (628)에서 계속된다. 몇몇 실시예에서, 메모리 제어기의 ODT는 (609)에 의해 도시된 바와 같이 메모리의 랭크로부터 데이터를 판독하기 이전에 적절한 값으로 세팅될 수 있다. 도시된 예에서, (614 및 620에 의해 각각 도시된) 2개의 랭크가 존재하며 판독 커맨드는 양 랭크로 지향될 수 있다. 설명의 용이를 위해, 도 6에 도시된 프로세스 흐름은 판독 커맨드가 랭크 2로 지향되는 경우를 따른다. 따라 서, 랭크 1에 대한 ODT는 랭크 1이 (616) 및 (618)에 의해 각각 도시된 바와 같은 종단을 갖지 않도록 (비활성화되도록 요구되지는 않으나) 비활성화될 수 있다. 랭크 1로부터 판독하기 위한 프로세스 흐름은 랭크 2로부터 판독하기 위한 프로세스 흐름과 실질적으로 유사할 수 있다.
프로세스 블록(622)을 참조하면, 메모리 제어기(또는 다른 집적 회로)는 ODT 활성화 신호를 단정한다. 몇몇 실시예에서, 메모리 제어기는 ODT 제어 로직(도 2에 도시된 ODT 제어 로직(214))에 적어도 부분적으로 근거하여, ODT 활성화 신호를 단정한다. 랭크 2의 메모리 디바이스는 ODT 활성화 신호가 단정되는 것을 검출한다. 몇몇 실시예에서, 각각의 메모리 디바이스는 ODT 핀 상에서 ODT 활성화 신호를 검출하기 위한 제어 로직(예를 들어, 도 2에 도시된 제어 로직(240))을 포함한다. 메모리 디바이스 내의 제어 로직은 래치 상태의 리세트가 부정되는 정의된 시간 구간 동안 ODT 활성화 신호를 래치할 수 있다.
프로세스 블록(624)을 참조하면, 메모리 제어기는 랭크 2의 메모리 디바이스에 대한 ODT 값을 선택한다. 예를 들어, 메모리 제어기는 ODT 값 선택 신호를 랭크 2의 각각의 메모리 디바이스에 전송할 수 있다. 대안적으로, 메모리 제어기는 ODT 값 선택 신호를 랭크 2에 전송할 수 있으며, 이는 다시 랭크 내의 각각의 메모리 디바이스에 대해 신호를 분배할 수 있다. 메모리 디바이스는 그 제각기 ODT 핀 상에서 ODT 값 선택을 수신할 수 있다. 따라서, 몇몇 실시예에서, ODT 활성화 신호 및 ODT 값 선택 신호는 ODT 핀 상에서 시간 멀티플렉싱될 수 있다.
ODT 활성화 신호 및 ODT 값 선택 신호를 수신하는 것에 응답하여, 메모리 디 바이스는 종단의 적절한 레벨을 제공할 수 있다. 몇몇 실시예에서, 메모리 디바이스는 (예를 들어, 도 2에 도시된 TL 제어 로직(250)을 이용하여) 종단의 길이를 내부적으로 제어하고 그 다음에 ODT의 제어를 제어기로 리턴할 수 있다. 이후에, 메모리 제어기는 랭크 2로부터 데이터의 버스트를 또한 판독할 수 있다. 프로세스 블록(626)을 참조하면, 판독 버스트가 완료된다. 몇몇 실시예에서, 메모리 디바이스는 그 내부 제어 로직의 상태(들)(예를 들어, ODT 활성화 상태 및/또는 선택된 ODT 값)가 정의된 시간 구간 이후에 리세트되도록 한다. 메모리 디바이스는 (628)에 의해 도시된 바와 같이 ODT를 비활성화한다.
도 7은 본 발명의 실시예에 따라 구현된 ODT를 갖는 메모리 디바이스로부터 기입하는 방법의 선택된 측면을 도시하는 흐름도이다. 프로세스 블록(702)을 참조하면, 시스템에 초기화된다. 컴퓨팅 시스템을 초기화하는 것은, 시스템을 부팅하고, 저 전력 상태로부터 시스템을 파워 업하며, 시스템(또는 시스템의 일부분)을 리세트하는 것 등을 포함한다. 몇몇 실시예에서, 메모리 제어기의 ODT는 메모리의 랭크에 데이터를 기입하기 이전에 비활성화될 수 있다. 대안적인 실시예에서, 메모리 제어기의 ODT는 메모리의 랭크에 데이터를 기입하기 이전에 적절한 값으로 세팅될 수 있다.
설명의 용이를 위해, 도 7에 도시된 실시예는 참조 번호(706 및 720)에 의해 각각 도시된 바와 같이, 2개의 랭크를 포함한다. 그러나, 본 발명의 실시예는 더 많은 수의 메모리의 랭크 또는 더 적은 수의 메모리의 랭크를 가질 수 있음이 이해될 것이다. 설명의 용이를 위해, 랭크 1에 기입하는 것과 연관된 프로세스 흐름이 이하 기술되어 있다. 랭크 2에 기입하는 프로세스 흐름은 랭크 1에 기입하는 프로세스 흐름과 실질적으로 동일할 수 있음이 이해될 것이다.
프로세스 블록(708)을 참조하면, 메모리 제어기는 랭크 2에 대한 ODT를 활성화할지 여부를 판정한다. 예를 들어, 메모리 제어기는 메모리의 하나 이상의 랭크에 대해 ODT를 활성화할지 및 언제 활성화할지를 판정하기 위한 ODT 제어 로직을 구현할 수 있다. 메모리 제어기가 ODT가 아니면, (710)에 의해 도시된 바와 같이, 랭크 2에 대한 ODT를 비활성화할 수 있다.
대안적으로, 메모리 제어기는 (712)에 의해 도시된 바와 같이 ODT 활성화 신호를 단정함으로써 각각의 메모리 디바이스에 대해 ODT를 활성화할 수 있다. 몇몇 실시예에서, 랭크 2 내의 각각의 메모리 디바이스는, 각각의 메모리 디바이스의 ODT 핀 상에서 수신될 수 있는 ODT 활성화 신호를 인식하고 래치하기 위한 제어 로직을 포함한다. 제어 로직은 2개 이상의 신호가 ODT 핀 상에서 멀티플렉싱될 수 있도록 정의된 시간 구간 동안 래치의 리세트를 방지할 수 있다.
프로세스 블록(714)를 참조하면, 메모리 제어기는 랭크 2의 메모리 디바이스에 대한 ODT 값을 선택한다. 몇몇 실시예에서, 메모리 제어기는 ODT 제어 로직에 적어도 부분적으로 근거하여, 선택을 행한다(예를 들어, 도 4a 및 도 4b 참조). 메모리 제어기는 ODT 활성화 신호가 전송되는 동일한 라인 상에서 ODT 값 선택 신호를 단정할 수 있다. 랭크 2의 각각의 메모리 디바이스는 ODT 값 선택 신호가 수신될 때 그 ODT 값 선택 신호를 인식하고 래치한다. 메모리 디바이스는 ODT 활성화 신호 및 ODT 값 선택 신호를 수신하는 것에 응답하여 적절한 종단의 레벨을 활 성화할 수 있다. 몇몇 실시예에서, 메모리 디바이스는 (예를 들어, 도 2에 도시된 TL 제어 로직(250)을 이용하여) 종단의 길이를 내부적으로 제어하고 (ODT에 대한 제어를 제어기로 리턴할 수 있다.
메모리 제어기는 메모리 디바이스가 적절한 종단의 레벨을 활성화한 이후에 랭크 2에 데이터를 (예를 들어, 기입 버스트로) 기입할 수 있다. 프로세스 블록(716)을 참조하면, 기입 버스트가 완료된다. 몇몇 실시예에서, 메모리 디바이스는 정의된 시간 구간 이후에 ODT 활성화 상태를 리세트하는 제어를 제어기로 리턴한다. 프로세스 블록(718)을 참조하면, 메모리 디바이스는 ODT 활성화 신호를 비활성화한다. 프로세스 블록(722-732)은 랭크 2에 기입하는 프로세스 흐름의 측면을 도시한다. 이러한 프로세스 흐름은 랭크 1에 기입하는 프로세스 흐름과 실질적으로 동일하므로 더 상세하게 기술되어 있지 않다.
도 8a 및 도 8b는 컴퓨팅 시스템(800 및 900)의 선택된 측면을 각각 도시하는 블록도이다. 컴퓨팅 시스템(800)은 인터커넥트(820)와 결합된 프로세서(810)를 포함한다. 몇몇 실시예에서, 프로세서 및 CPU(cnetral processing unit)이란 용어는 상호 교환적으로 사용될 수 있다. 일 실시예에서, 프로세서(810)는 캘리포니아주 산타 클라라에 소재하는 인텔사로부터 입수 가능한 프로세서의 XEON® 패밀리의 프로세서이다. 대안적인 실시예에서, 다른 프로세서가 사용될 수 있다. 또다른 대안적인 실시예에서, 프로세서(810)는 다중 프로세서 코어를 포함할 수 있다.
일 실시예에서, 침(830)은 칩셋의 구성요소이다. 인터커넥트(820)는 포인트 투 포인트(point-to-point) 인터커넥트이거나, 또는 (예를 들어, 칩셋의) 2개 이상 의 칩에 접속될 수 있다. 침(830)은 (예를 들어, 도 1에 도시된 바와 같은) 메인 시스템 메모리와 결합될 수 있는 메모리 제어기(840)를 포함한다. 대안적인 실시예에서, 메모리 제어기(840)는 도 4b에 도시된 바와 같이 프로세서(810)와 동일한 칩 상에 존재할 수 있다.
메모리 시스템(844)은 컴퓨팅 시스템(800)(및 컴퓨팅 시스템(900))에 대한 메인 메모리를 제공할 수 있다. 몇몇 실시예에서, 메모리 시스템(844) 내의 각각의 메모리 디바이스(846)는 제어 로직(848)을 포함한다. 제어 로직(848)은 메모리 디바이스(846)가, 예를 들어, ODT 핀 상에서 2개 이상의 신호를 멀티플렉싱하도록 한다. 또한, 메모리 제어기(840)는 ODT 제어 로직(842)을 포함할 수 있다. 몇몇 실시예에서, ODT 제어 로직(842)은 메모리 제어기(840)가 메모리 시스템(844) 내의 메모리 디바이스에 대한 적절한 ODT 값을 결정하도록 한다.
입/출력(I/O) 제어기(850)는 프로세서(810) 및 하나 이상의 I/O 인터페이스(예를 들어, 유선 및 무선 네트워크 인터페이스) 간의 흐름 및/또는 I/O 디바이스를 제어한다. 예를 들어, 도시된 실시예에서, I/O 제어기(850)는 프로세서(810) 및 무선 전송기와 수신기(860) 사이의 데이터 흐름을 제어한다. 대안적인 실시예에서, 메모리 제어기(840) 및 I/O 제어기(850)는 단일 제어기에 통합될 수 있다.
본 발명의 실시예는 머신 실행 가능한 인스트럭션을 저장하는 머신 판독 가능한 매체로서 또한 제공될 수 있다. 머신 판독 가능한 매체로는 플래시 메모리, 광 디스크, CD-ROM(compact disks-read only memory), DVD(digital versatile/video disks), ROM, RAM(random access memory), EPROM(erasable programmable read-only memory), EEPROM(electrically erasable programmable read-only memory), 자기 또는 광 카드, 전파 매체 또는 전자 인스트럭션을 저장하는데 적합한 다은 유형의 머신 판독 가능한 매체를 들 수 있으며, 이들로만 제한되지 않는다. 예를 들어, 본 발명의 실시예는 통신 링크(예를 들어, 모뎀 또는 네트워크 접속)를 통해 반송파 또는 다른 전파 매체로서 구현된 데이터 신호에 의해 원격 컴퓨터(예를 들어, 서버)로부터 요청 컴퓨터(예를 들어, 클라이언트)로 전송될 수 있는 컴퓨터 프로그램으로서 다운로드될 수 있다.
본 출원 전반에 걸쳐 "일 실시예" 또는 "실시예"라 지칭하는 것은 실시예와 결합하여 기술된 특징, 구조 또는 특성이 본 발명의 적어도 일 실시예에 포함되는 것을 의미한다는 것이 이해되어야 한다. 따라서, 본 출원의 각종 부분에서 "실시예" 또는 "일 실시예" 또는 "대안적인 실시예"라 지칭하는 것의 2개 이상은 모두 동일한 실시예를 반드시 지칭하는 것은 아니라는 것이 강조되어 이해되어야 한다. 또한, 특정의 특징, 구조 또는 특성은 본 발명의 하나 이상의 실시예에서 적절한 것으로 결합될 수 있다.
마찬가지로, 본 발명의 실시예의 전술한 설명에서, 각종 특징은 각종 본 발명의 하나 이상의 개념의 이해를 돕는 개시 내용을 개괄하기 위해 단일 실시예, 도면, 또는 그 설명으로 함께 그룹화된다. 그러나, 본 개시 내용의 방법은 청구하는 요지가 이러한 청구 범위에 명시적으로 기재된 특징 이상을 요구한다는 의도를 반영하는 것으로서 해석되어서는 안 된다. 그 대신에, 후술하는 청구 범위가 반영하는 바와 같이, 본 발명의 개념은 전술한 하나의 개시된 실시예의 모든 특징보다 적 은 범위에 놓여 있다. 따라서, 상세한 설명에 후속하는 청구 범위는 이러한 상세한 설명에 명시적으로 포함되어 있다.

Claims (20)

  1. 커맨드를 수신하는 입/출력(I/O) 회로와,
    하나 이상의 ODT(on-die termination) 신호를 수신하는 ODT 핀과,
    상기 ODT 핀에 결합되며, 상기 ODT 핀 상에서 ODT 활성화 신호 및 ODT 값 선택 신호의 멀티플렉싱을 적어도 부분적으로 인에이블하고, 상기 커맨드에 적어도 부분적으로 근거하여, 종단의 길이를 또한 제어하는 제어 로직을 포함하는
    집적 회로.
  2. 제 1 항에 있어서,
    상기 제어 로직 및 상기 I/O 회로에 결합되어, 상기 I/O 회로의 1차 ODT 저항 및 2차 ODT 저항 중 하나를 동적으로 제공하는 종단 저항 회로를 더 포함하는 집적 회로.
  3. 제 2 항에 있어서,
    상기 제어 로직은,
    제 1 클록 동안 상기 ODT 핀 상에서 ODT 활성화 신호를 검출하는 ODT 활성화 로직과,
    제 2 클록 동안 상기 ODT 핀 상에서 ODT 값 선택 신호를 검출하고, 상기 ODT 값 선택 신호에 적어도 부분적으로 근거하여, 제 1 ODT 값 및 제 2 ODT 값 중 하나를 선택하는 ODT 값 선택 로직을 포함하는 집적 회로.
  4. 제 3 항에 있어서,
    상기 ODT 활성화 로직은 또한 상기 커맨드를 디코딩하고 상기 커맨드에 적어도 부분적으로 근거하여, 종단 길이를 결정하는 집적 회로.
  5. 제 3 항에 있어서,
    상기 1차 ODT 값을 포함하는 제 1 레지스터와,
    상기 2차 ODT 값을 포함하는 제 2 레지스터를 더 포함하는 집적 회로.
  6. 제 5 항에 있어서,
    상기 ODT 값 선택 로직은,
    상기 ODT 값 선택 신호가 논리 1이면, 상기 제 1 레지스터로부터 상기 1차 ODT 값을 선택하고,
    상기 ODT 값 선택 신호가 논리 0이면, 상기 제 2 레지스터로부터 상기 2차 ODT 값을 선택하는 집적 회로.
  7. 제 2 항에 있어서,
    상기 커맨드는 연관된 버스트 길이(burst length : BL)를 포함하며, 또한, 상기 커맨드에 적어도 부분적으로 근거하여, 상기 종단의 길이를 제어하는 상기 제어 로직은, 상기 버스트 길이(BL)에 적어도 부분적으로 근거하여, 상기 종단의 길이를 결정하는 제어 로직을 더 포함하는 집적 회로.
  8. 제 7 항에 있어서,
    상기 버스트 길이(BL)에 적어도 부분적으로 근거하여, 상기 종단의 길이를 결정하는 상기 제어 로직은, 수학식 (BL/M)+N에 적어도 부분적으로 근거하여, 상기 종단의 길이를 결정하는 제어 로직을 포함하는 집적 회로.
  9. 제 8 항에 있어서,
    M 및 N은 2인 집적 회로.
  10. 제 1 항에 있어서,
    상기 집적 회로는 메모리 디바이스인 집적 회로.
  11. 제 1 클록에서, 집적 회로의 입/출력(I/O) 회로 상에서 커맨드를 수신하는 단계와,
    상기 제 1 클록에서, 상기 집적 회로의 ODT(on-die termination) 핀 상에서 ODT 활성화 신호를 수신하는 단계와,
    제 2 클록에서, 상기 집적 회로의 상기 ODT 핀 상에서 ODT 값 선택 신호를 수신하는 단계와,
    외부 제어기로부터의 커맨드에 적어도 부분적으로 근거하여, 종단의 길이를 결정하는 단계와,
    상기 종단의 길이와 실질적으로 동등한 주기 동안 상기 입/출력(I/O) 회로에 대해 종단 저항을 제공하는 단계를 포함하는
    방법.
  12. 제 11 항에 있어서,
    상기 제 2 클록은 상기 제 1 클록에 후속하는 방법.
  13. 제 11 항에 있어서,
    상기 ODT 값 선택 신호를 수신하는 것에 적어도 부분적으로 응답하여, ODT 값을 선택하는 단계를 더 포함하는 방법.
  14. 제 13 항에 있어서,
    상기 ODT 값 선택 신호를 수신하는 것에 적어도 부분적으로 응답하여, ODT 값을 선택하는 단계는,
    상기 ODT 값 선택 신호가 논리 1이면, 1차 ODT 값을 선택하는 단계와,
    상기 ODT 값 선택 신호가 논리 0이면, 2차 ODT 값을 선택하는 단계를 포함하는 방법.
  15. 제 11 항에 있어서,
    상기 외부 제어기로부터의 커맨드에 적어도 부분적으로 근거하여, 종단의 길이를 결정하는 단계는,
    상기 커맨드를 디코딩하는 단계와,
    상기 커맨드와 연관된 버스트 길이(BL)를 결정하는 단계와,
    상기 커맨드와 연관된 상기 버스트 길이(BL)에 적어도 부분적으로 근거하여, 상기 종단의 길이를 결정하는 단계를 포함하는 방법.
  16. 제 15 항에 있어서,
    상기 커맨드와 연관된 상기 버스트 길이(BL)에 적어도 부분적으로 근거하여, 상기 종단의 길이를 결정하는 단계는,
    수학식 (BL/M)+N에 적어도 부분적으로 근거하여, 상기 종단의 길이를 결정하는 단계를 포함하는 방법.
  17. 제 11 항에 있어서,
    상기 제 1 클록에서, 상기 집적 회로의 ODT 핀 상에서 상기 ODT 활성화 신호를 수신하는 단계는,
    상기 ODT 핀 상에서 신호의 시간 멀티플레싱을 허용하는 사전 결정된 시간 구간 동안 상기 ODT 활성화 신호의 상태 리세트를 방지하는 단계를 더 포함하는 방법.
  18. 인터커넥트(interconnect)에 결합된 제 1 집적 회로와,
    상기 인터커넥트를 통해 상기 제 1 집적 회로에 결합된 제 2 집적 회로를 포 함하며,
    상기 제 2 집적 회로는, 커맨드를 수신하는 입/출력(I/O) 회로와, ODT 핀과, 상기 ODT 핀에 결합되며, 상기 ODT 핀 상에서 ODT 활성화 신호 및 ODT 값 선택 신호의 멀티플렉싱을 적어도 부분적으로 인에이블하고, 상기 커맨드에 적어도 부분적으로 근거하여, 종단의 길이를 또한 제어하는 제어 로직을 포함하는
    시스템.
  19. 제 18 항에 있어서,
    상기 제어 로직은,
    제 1 클록 동안 상기 ODT 핀 상에서 ODT 활성화 신호를 검출하는 ODT 활성화 로직과,
    제 2 클록 동안 상기 ODT 핀 상에서 ODT 값 선택 신호를 검출하고, 상기 ODT 값 선택 신호에 적어도 부분적으로 근거하여, 제 1 ODT 값 및 제 2 ODT 값 중 하나를 선택하는 ODT 값 선택 로직을 포함하는 시스템.
  20. 제 19 항에 있어서,
    상기 제어 로직은 상기 ODT 핀 상에서 신호의 시간 멀티플레싱을 인에이블하기 위해 사전 결정된 시간 구간 동안 상기 ODT 활성화 신호의 상태 리세트를 방지 하는 시스템.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7486104B2 (en) 2006-06-02 2009-02-03 Rambus Inc. Integrated circuit with graduated on-die termination
US8118483B2 (en) 2006-06-21 2012-02-21 Intel Corporation Thermal sensor having toggle control
JP5019573B2 (ja) * 2006-10-18 2012-09-05 キヤノン株式会社 メモリ制御回路とメモリシステム、及びそのメモリ制御方法、及び集積回路
GB2452271A (en) * 2007-08-29 2009-03-04 Wolfson Microelectronics Plc Reducing pin count on an integrated circuit
US7944726B2 (en) * 2008-09-30 2011-05-17 Intel Corporation Low power termination for memory modules
US8843722B2 (en) 2010-01-25 2014-09-23 Hewlett-Packard Development Company, L.P. Reset dampener
KR101789077B1 (ko) * 2010-02-23 2017-11-20 삼성전자주식회사 온-다이 터미네이션 회로, 데이터 출력 버퍼, 반도체 메모리 장치, 메모리 모듈, 온-다이 터미네이션 회로의 구동 방법, 데이터 출력 버퍼의 구동 방법 및 온-다이 터미네이션 트레이닝 방법
US9153296B2 (en) 2010-06-28 2015-10-06 Intel Corporation Methods and apparatuses for dynamic memory termination
US8274308B2 (en) * 2010-06-28 2012-09-25 Intel Corporation Method and apparatus for dynamic memory termination
US8312258B2 (en) * 2010-07-22 2012-11-13 Intel Corporation Providing platform independent memory logic
US8649229B2 (en) 2011-06-29 2014-02-11 Intel Corporation Memory module bus termination voltage (VTT) regulation and management
KR101853874B1 (ko) 2011-09-21 2018-05-03 삼성전자주식회사 메모리 장치의 동작 방법 및 상기 방법을 수행하기 위한 장치들
US8379457B1 (en) 2012-01-26 2013-02-19 Stec, Inc. Auto calibration of storage memory controller
KR101950319B1 (ko) * 2012-06-27 2019-02-20 에스케이하이닉스 주식회사 온 다이 터미네이션 회로
US9747230B2 (en) 2012-10-15 2017-08-29 Rambus Inc. Memory rank and ODT configuration in a memory system
US10199084B2 (en) * 2016-03-28 2019-02-05 Intel Corporation Techniques to use chip select signals for a dual in-line memory module
KR102646905B1 (ko) * 2016-07-21 2024-03-12 삼성전자주식회사 온 다이 터미네이션 회로, 이를 구비하는 메모리 장치 및 메모리 시스템
US10340022B2 (en) 2017-05-16 2019-07-02 Samsung Electronics Co., Ltd. Nonvolatile memory including on-die-termination circuit and storage device including the nonvolatile memory
KR102471160B1 (ko) 2017-05-16 2022-11-25 삼성전자주식회사 온-다이-터미네이션 회로를 포함하는 비휘발성 메모리 및 상기 비휘발성 메모리를 포함하는 스토리지 장치
US10566038B2 (en) * 2017-05-29 2020-02-18 Samsung Electronics Co., Ltd. Method of controlling on-die termination and system performing the same
US10068648B1 (en) * 2017-08-30 2018-09-04 Micron Technology, Inc. Distributed mode registers in memory devices
KR102553266B1 (ko) * 2017-11-03 2023-07-07 삼성전자 주식회사 온-다이-터미네이션 회로를 포함하는 메모리 장치
US10565151B2 (en) * 2017-11-09 2020-02-18 Micron Technology, Inc. Memory devices and systems with parallel impedance adjustment circuitry and methods for operating the same
US10692560B2 (en) 2018-06-06 2020-06-23 Intel Corporation Periodic calibrations during memory device self refresh
CN112783824A (zh) * 2019-11-07 2021-05-11 安徽寒武纪信息科技有限公司 一种存储器以及包括该存储器的设备
TW202343702A (zh) * 2022-04-20 2023-11-01 南韓商三星電子股份有限公司 半導體晶粒、多晶片封裝以及記憶體系統

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5467455A (en) * 1993-11-03 1995-11-14 Motorola, Inc. Data processing system and method for performing dynamic bus termination
KR100356576B1 (ko) * 2000-09-15 2002-10-18 삼성전자 주식회사 프로그래머블 온 칩 터미네이션 동작을 갖는 프로그래머블데이터 출력회로 및 그 제어방법
US7102200B2 (en) * 2001-09-04 2006-09-05 Intel Corporation On-die termination resistor with analog compensation
US6754132B2 (en) * 2001-10-19 2004-06-22 Samsung Electronics Co., Ltd. Devices and methods for controlling active termination resistors in a memory system
US6981089B2 (en) * 2001-12-31 2005-12-27 Intel Corporation Memory bus termination with memory unit having termination control
KR100422451B1 (ko) * 2002-05-24 2004-03-11 삼성전자주식회사 온-다이 터미네이션 제어방법 및 그에 따른 제어회로
JP2004021916A (ja) * 2002-06-20 2004-01-22 Renesas Technology Corp データバス
KR100502408B1 (ko) * 2002-06-21 2005-07-19 삼성전자주식회사 액티브 터미네이션을 내장한 메모리 장치의 파워-업시퀀스를 제어하는 메모리 시스템과 그 파워-업 및 초기화방법
KR100464437B1 (ko) * 2002-11-20 2004-12-31 삼성전자주식회사 온칩 ｄｃ 전류 소모를 최소화할 수 있는 ｏｄｔ 회로와ｏｄｔ 방법 및 이를 구비하는 메모리장치를 채용하는메모리 시스템
US7509560B2 (en) * 2003-12-29 2009-03-24 Intel Corporation Mechanism for adjacent-symbol error correction and detection
US7516281B2 (en) * 2004-05-25 2009-04-07 Micron Technology, Inc. On-die termination snooping for 2T applications in a memory system implementing non-self-terminating ODT schemes
US20070046308A1 (en) * 2005-08-26 2007-03-01 Ronald Baker Test modes for a semiconductor integrated circuit device

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