KR20080065138A - 반도체 메모리 장치 - Google Patents

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KR20080065138A
KR20080065138A KR1020070002145A KR20070002145A KR20080065138A KR 20080065138 A KR20080065138 A KR 20080065138A KR 1020070002145 A KR1020070002145 A KR 1020070002145A KR 20070002145 A KR20070002145 A KR 20070002145A KR 20080065138 A KR20080065138 A KR 20080065138A
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Abstract

반도체 메모리 장치가 제공된다. 반도체 기판과, 반도체 기판 내에 제1 방향으로 연장되어 형성된 제1 및 제2 액티브 영역과, 반도체 기판 상에 제2 방향으로 연장되어 형성된 제1 및 제2 스플릿 워드 라인과, 제1 및 제2 액티브 영역 사이에서 제1 방향으로 연장되어 형성되고, 제1 및 제2 액티브 영역과 커플링된 공통 소오스 라인과, 제1 및 제2 스플릿 워드 라인 사이의 제1 액티브 영역 상에 형성된 제1 가변 저항 소자와, 제1 및 제2 스플릿 워드 라인 사이의 제2 액티브 영역 상에 형성된 제2 가변 저항 소자 및 제1 방향으로 연장되어 형성되고, 제1 및 제2 가변 저항 소자와 각각 커플링된 제1 및 제2 비트 라인을 포함한다.
반도체 메모리 장치, 셀 밀도

Description

반도체 메모리 장치{Semiconductor memory device}
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 레이아웃도이다.
도 3b는 도 3a의 공통 소오스 라인(SLk)을 설명하기 위한 레이아웃도이다.
도 4는 도 3a의 A-A'을 따라 절단한 단면도이다.
도 5는 도 3a의 B-B'을 따라 절단한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 사시도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작을 설명하기 위한 회로도이다.
(도면의 주요부분에 대한 부호의 설명)
10, 11: 반도체 메모리 장치 15_1~15_4: 로우 드라이버
20_1, 20_2: 컬럼 디코더 30_1~30_4: 입출력 회로
31: 기입 회로 32: 기입 펄스 생성부
33: 선택부 100_1~100_4: 메모리 뱅크
110 : 반도체 기판 120 : 제1 액티브 영역
130: 제2 액티브 영역 140: 소자 분리 영역
150: 공통 졍션 영역 160: 제1 졍션 영역
170: 제2 졍션 영역
BLj~ BLj+3: 비트 라인
SLk: 공통 소오스 라인
SLk_ax: 축 소오스 라인
SLk_sp1~ SLk_sp4: 가시 소오스 라인
WLi_1~WLi+1_2: 스플릿 워드 라인
M1~M8: 메모리 셀
C1~C8: 컨택
R1, R2: 가변 저항 소자
Tr1~Tr4: 억세스 소자
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 셀 밀도를 향상시킬 수 있는 반도체 메모리 장치에 관한 것이다.
가변 저항 소자를 이용한 반도체 메모리 장치(Resistive RAM, 이하 'RRAM' 이라 함)의 경우, 비트 라인과 소스 라인의 전위차에 따라, 가변 저항 소자에 일정량 이상의 전류를 흐르게 하여 데이터를 기입한다. 이러한 RRAM중에서, 가변 저항 소자를 흐르는 전류의 방향에 따라 서로 다른 데이터가 기입되는 RRAM, 즉 bipolar RRAM이 있다. bipolar RRAM의 경우, 서로 다른 데이터의 기입을 위해, 하나의 메모리 셀당 비트 라인 및 소스 라인이 필요하므로, 메모리 셀 어레이의 사이즈가 커지게 된다.
본 발명이 이루고자 하는 기술적 과제는, 셀 밀도를 향상 시킬수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 반도체 메모리 장치는, 반도체 기판과, 상기 반도체 기판 내에 제1 방향으로 연장되어 형성된 제1 및 제2 액티브 영역과, 상기 반도체 기판 상에 제2 방향으로 연장되어 형성된 제1 및 제2 스플릿 워드 라인과, 상기 제1 및 제2 액티브 영역 사이에서 상기 제1 방향으로 연장되어 형성되고, 상기 제1 및 제2 액티브 영역과 커플링된 공통 소오스 라 인과, 상기 제1 및 제2 스플릿 워드 라인 사이의 상기 제1 액티브 영역 상에 형성된 제1 가변 저항 소자와, 상기 제1 및 제2 스플릿 워드 라인 사이의 상기 제2 액티브 영역 상에 형성된 제2 가변 저항 소자 및 상기 제1 방향으로 연장되어 형성되고, 상기 제1 및 제2 가변 저항 소자와 각각 커플링된 제1 및 제2 비트 라인을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 반도체 메모리 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성된 제1 및 제2 스플릿 워드 라인과, 피쉬본 안테나(fishbone antenna) 형상의 공통 소오스 라인으로, 상기 피쉬본 안테나 형상의 공통 소오스 라인은 상기 제1 및 제2 스플릿 워드 라인과 교차되도록 형성된 축 소오스 라인과, 상기 축 소오스 라인으로부터 돌출되어 형성된 가시 소오스 라인들을 포함하는 공통 소오스 라인과, 상기 제1 및 제2 스플릿 워드 라인과 교차되도록 형성된 제1 및 제2 비트 라인을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 태양에 따른 반도체 메모리 장치는, 제1 및 제2 억세스 소자와, 상기 제1 및 제2 억세스 소자 사이에 커플링된 제1 가변 저항 소자를 포함하는 제1 메모리 셀과, 제3 및 제4 억세스 소자와, 상기 제3 및 제4 억세스 소자 사이에 커플링된 제2 가변 저항 소자를 포함하는 제2 메모리 셀과, 상기 제1 가변 저항과 커플링된 제1 비트 라인과, 상기 제2 가변 저항과 커플링된 제2 비트 라인과, 상기 제1 및 제3 억세스 소자와 커플링된 제1 스플릿 워드 라인과, 상기 제2 및 제4 억세스 소자와 커플링된 제2 스플릿 워드 라인 및 상기 제1 내지 제4 억세스 소자와 커플링된 공통 소오스 라인을 포함한 다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층"위(on)", "접속된(connected to)" 또는 "커플링된(coupled to)"이라고 지칭되는 것은 다른 소자 바로 위에, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)", "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"는 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소, 영역, 배선, 층 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소, 영역, 배선, 층 및/또는 섹션 들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소, 영역, 배선, 층 또는 섹션들을 다른 소자, 구성요소, 영역, 배선, 층 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소, 제1 영역, 제1 배선, 제1 층 또는 제1 섹션은 본 발명의 기술적 사상내에서 제2 소자, 제2 구성요소, 제2 영역, 제2 배선, 제2 층 또는 제2 섹션일 수도 있음은 물론이다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상 의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 명세서에서 또한, 메모리 셀에 "데이터 0을 기입한다"는 것은 "리셋" 또는 "데이터 소거"로 해석될 수 있다.
도 1 및 도 2는 본 발명의 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 블록도 및 회로도이다. 본 발명의 실시예들에서는 설명의 편의를 위해서 4개의 메모리 뱅크를 예로 드나, 이에 제한되는 것은 아니다. 또한, 도 2에서는 설명의 편의상 한 메모리 블록 내의 일부 셀들만을 중심으로 도시한다.
우선 도 1을 참조하면, 반도체 메모리 장치(10)는 메모리 뱅크(100_1, 100_2, 100_3, 100_4), 로우 디코더(12_1, 12_2), 로우 드라이버(15_1, 15_2, 15_3, 15_4), 컬럼 디코더(20_1, 20_2), 입출력 회로(30_1, 30_2, 30_3, 30_4)를 포함한다.
메모리 뱅크(100_1, 100_2, 100_3, 100_4)는 각각 매트릭스 형상으로 배열된 다수의 메모리 셀을 포함한다.
로우 디코더(12_1, 12_2)는 2개의 메모리 뱅크(100_1, 100_2 또는 100_3, 100_4)에 대응하여 배치되어, 메모리 뱅크(100_1, 100_2, 100_3, 100_4)에서의 로우 어드레스를 지정한다. 예를 들어, 로우 디코더(12_1)는 제1 및 제2 메모리 뱅크(100_1, 100_2)의 로우 어드레스를 선택할 수 있다.
로우 드라이버(15_1, 15_2, 15_3, 15_4)는 로우 디코더(12_1, 12_2)로부터 제공된 로우 어드레스에 대응하는 워드 라인의 전압 레벨을 조절한다.
또한, 컬럼 디코더(20_1, 20_2)는 2개의 메모리 뱅크(100_1, 100_3 또는 100_2, 100_4)에 대응하여 배치되어, 메모리 뱅크(100_1, 100_2, 100_3, 100_4)에서의 컬럼 어드레스를 지정한다. 예를 들어, 컬럼 디코더(20_1)는 제1 및 제3 메모리 뱅크(100_1, 100_3)의 컬럼 어드레스를 선택할 수 있다.
입출력 회로(30_1, 30_2, 30_3, 30_4)는 각 메모리 뱅크(100_1, 100_2, 100_3, 100_4)에 대응하여 배치되어, 각 메모리 뱅크(100_1, 100_2, 100_3, 100_4)에서의 기입 및/또는 독출 동작을 한다. 도면에는 표시하지 않았으나, 입출력 회로(30_1, 30_2, 30_3, 30_4)는 기입 회로 및/또는 독출 회로를 포함할 수 있다.
도 2를 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치는, 다수의 워드 라인(WLi, WLi+1), 다수의 비트 라인(BLj, BLj+1, BLj+2, BLj+3), 다수의 공통 소오스 라인(SLk, SLk+1) 및 다수의 메모리 셀(M1~M8)을 포함한다. 인접한 한 쌍의 메모리 셀들, 즉 제1 메모리 셀(M1)과 제2 메모리 셀(M2) 또는 제5 메모리 셀(M5)과 제6 메모리 셀(M6)은 공통 소오스 라인(SLk)을 공유하고, 제3 메모리 셀(M3)과 제4 메모리 셀(M4), 또는 제7 메모리 셀(M7)과 제8 메모리 셀(M8)은 공통 소오스 라인(SLk+1)을 공유한다.
각 워드 라인(WLi, WLi+1)은 제1 및 제2 스플릿 워드 라인(WLi_1, WLi_2)을 포함한다. 제1 및 제2 스플릿 워드 라인(WLi_1, WLi_2)에는 동일한 전기적인 신호가 인가된다.
각 메모리 셀, 예컨데 제1 메모리 셀(M1)은, 제1 억세스 소자(Tr1) 및 제2 억세스 소자(Tr2)와, 제1 및 제2 억세스 소자(Tr1, Tr2) 사이에 커플링된 제1 가변 저항 소자(R1)를 포함한다. 제1 억세스 소자(Tr1)는 제1 스플릿 워드 라인(WLi_1), 제1 가변 저항 소자(R1), 공통 소오스 라인(SLk)과 커플링되어 있으며, 제2 억세스 소자(Tr2)는 제2 스플릿 워드 라인(WLi_2), 제1 가변 저항 소자(R1), 공통 소오스 라인(SLk)과 커플링되어 있다. 여기서 제1 및 제2 억세스 소자(Tr1, Tr2)는 모스 트랜지스터일 수 있다.
각 메모리 셀(M1~M8)은 비트 라인(BLj, BLj+1, BLj+2, BLj+3)과 공통 소오스 라인(SLk, SLk+1)의 전위차에 따라 적어도 2의 서로 다른 데이터가 기입될 수 있다. 예컨데, 제1 메모리 셀(M1)의 경우, 제1 비트 라인(BLj)에 하이 레벨의 전압이 인가되고 공통 소오스 라인(SLk)에 로우 레벨의 전압이 인가되면 1이 기입될 수 있고, 제1 비트 라인(BLj)에 로우 레벨의 전압이 인가되고 공통 소오스 라인(SLk)에 하이 레벨의 전압이 인가되면 0(또는 리셋)이 기입될 수 있다. 즉, 제1 가변 저항 소자(R1)를 흐르는 전류의 방향에 따라 0 또는 1이 기입된다. 0 또는 1이 기입될 때 제1 가변 저항 소자(R1)에 전류가 흐르게 되는데, 제1 및 제2 억세스 소자(Tr1, Tr2)가 인에이블되어 전류가 흐르는 통로(path)가 충분하게 되므로, 데이터가 정확히 기입될 수 있다.
또한, 인접하는 한 쌍의 셀, 에컨데, 제1 메모리 셀(M1) 및 제2 메모리 셀(M2)은 공통 소오스 라인(SLk)을 공유하므로, 반도체 메모리 장치의 셀 밀도가 향상된다.
이하에서 구체적인 실시예들을 통해, 상술한 반도체 메모리 장치의 구조를 좀더 구체적으로 설명한다.
도 3a 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명한다. 도 3a는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 레이아웃도이고, 도 3b는 도 3a의 공통 소오스 라인을 설명하기 위한 레이아웃도이고, 도 4는 도 3a의 A-A'을 따라 절단한 단면도이고, 도 5는 도 3a의 B-B'을 따라 절단한 단면도이고, 도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 사시도이다. 설명의 편의상 도 2의 제1 및 제2 메모리 셀 부분만을 도시하여 설명한다.
먼저 도 3a, 3b 및 도 6을 참조하여 본 발명의 일 실시에에 따른 반도체 메 모리 장치(11)를 개략적으로 설명한다.
반도체 메모리 장치(11)는, 제1 및 제2 스플릿 워드 라인(WLi_1, WLi_2)과, 제1 및 제2 스플릿 워드들(WLi_1, WLi_2)과 교차되어 형성된 제1 및 제2 비트 라인(BLj, BLj+1)과, 제1 및 제2 비트 라인(BLj, BLj+1)사이에 형성된 공통 소오스 라인(SLk)을 포함한다.
공통 소스 라인(SLk)은 피쉬본 안테나(fishbone antenna) 형상으로, 제1 및 제2 스플릿 워드 라인(WLi_1, WLi_2)과 교차되도록 형성된 축(axis) 소오스 라인(SLk_ax)과, 상기 축 소오스 라인(SLk_ax)으로부터 돌출되어 형성된 가시(spine) 소오스 라인(SLk_sp1~ SLk_sp4)들을 포함한다.
또한, 반도체 메모리 장치(11)는 각각 제1 및 제2 스플릿 워드 라인(WLi_1, WLi_2)사이에 형성되고, 축 소오스 라인(SLk_ax)에 대하여 서로 반대편에 형성된 제1 및 제2 가변 저항 소자(R1, R2)를 포함한다. 또한 가시 소오스 라인들(SLk_sp1~ SLk_sp4)중 제1 및 제2 가시 소오스 라인(SLk_sp1, SLk_sp2)은 제1 스플릿 워드 라인(WLi_1)에 대하여 제1 및 제2 가변 저항 소자(R1, R2)와 반대편에서 축 소오스 라인(SLk_ax)으로부터 서로 반대 방향으로 돌출되어 형성된다. 제3 및 제4 가시 소오스 라인(SLk_sp3, SLk_sp4)은 제2 스플릿 워드 라인(WLi_2)에 대하여 제1 및 제2 가변 저항 소자(R1, R2)와 반대편에서 축 소오스 라인(SLk_ax)으로부터 서로 반대 방향으로 돌출되어 형성된 된다.
또한, 반도체 메모리 장치(11)는 제1 내지 제6 컨택(C1~C6)을 포함한다. 제1 컨택(C1)은, 제1 및 제2 스플릿 워드 라인(WLi_1, WLi_2)사이에 형성되고, 제1 액 티브 영역(120)과 제1 가변 저항 소자(R1)를 커플링한다. 제2 컨택(C2)은 제1 액티브 영역(120)과 제1 가시 소오스 라인(SLk_sp1)을 커플링한다. 제3 컨택(C3)은 제1 액티브 영역(120)과 제3 가시 소오스 라인(SLk_sp3)을 커플링한다. 제4 컨택(C4)은 제2 액티브 영역(130)과 제2 가변 저항 소자(R2)를 커플링한다. 제5 컨택(C5)은 제2 액티브 영역(130)과 제2 가시 소오스 라인(SLk_sp2)을 커플링한다. 제6 컨택(C6)은 제2 액티브 영역(130)과 제4 가시 소오스 라인(SLk_sp4)을 커플링한다.
여기서 제1 내지 제3 컨택(C1, C2, C3)은 제1 액티브 영역(120)의 연장 방향으로 얼라인된다. 또한, 제4 내지 제6 컨택(C4, C5, C6)은 제2 액티브 영역(130)의 연장 방향으로 얼라인된다. 이로인해 제1 및 제2 액티브 영역(120, 130)의 폭을 줄일 수 있다. 또한, 인접한 메모리 셀들이 공통 소스 라인(SLk)을 공유하므로, 메모리 셀 밀도가 향상될 수 있다. 이하에서 3a 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 반도체 메모리 장치(11)를 좀더 구체적으로 설명한다.
도 3a 내지 도 6을 참조하면, 도전형(예를 들어, P형)의 반도체 기판(110)에 소자 분리 영역(140)을 형성하여, 제1 및 제2 액티브 영역(120, 130)을 정의한다. 즉, 반도체 기판(110) 내의 제1 및 제2 액티브 영역(120. 130)은, 소자 분리 영역(140)을 사이에 두고, 제1 방향으로 연장되어 형성된다. 반도체 기판(110)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등이 될 수 있다. 또한, 소자 분리 영역(140)은 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)가 될 수 있다.
제1 및 제2 스플릿 워드 라인(WLi_1, WLi_2)은, 반도체 기판(110)상에서 제1 및 제2 액티브 영역(120, 130)과 교차하여, 제2 방향으로 연장되어 형성된다. 제1 및 제2 스플릿 워드 라인(WLi_1, WLi_2)의 하부에는 게이트 절연막이 형성되고, 제1 및 제2 스플릿 워드 라인(WLi_1, WLi_2)의 측벽에는 스페이서(spacer)가 형성될 수 있다. 제1 스플릿 워드 라인(WLi_1)중 제1 액티브 영역(120)과 교차하는 부분이 제1 억세스 소자(Tr1)의 게이트 전극이고, 제2 스플릿 워드 라인(WLi_2)중 제1 액티브 영역(120)과 교차하는 부분이 제2 억세스 소자(Tr2)의 게이트 전극이 된다.
공통 졍션 영역(150), 제1 및 제2 졍션 영역(160, 170)은, 스페이서가 형성되어 있는 제1 및 제2 스플릿 워드 라인(WLi_1, WLi_2)을 자기정렬된 이온주입 마스크로 이용하여 불순물을 이온주입하여 제1 및 제2 액티브 영역(120, 130) 내에 형성될 수 있다. 도 4에 도시된 공통 졍션 영역(150)은 도 2의 제1 및 제2 억세스 소자(Tr1, Tr2)의 드레인 전극이 되고, 제1 졍션 영역(160)은 제1 억세스 소자(Tr1)의 소스 전극이되며, 제2 졍션 영역(170)은 제2 억세스 소자(Tr2)의 소스 전극이 된다. 따라서, 제1 졍션 영역(160), 공통 졍션 영역(150) 및 제1 스플릿 워드 라인(WLi_1)이 제1 억세스 소자(Tr1)를 구성하며, 제2 졍션 영역(170), 공통 졍션 영역(150) 및 제2 스플릿 워드 라인(WLi_2)이 제2 억세스 소자(Tr2)를 구성한다.
반도체 기판(110) 상에는, 제1 졍션 영역(160) 및 제2 졍션 영역(170)의 상면의 일부를 노출하는 다수의 컨택홀을 구비한 층간 절연막(210)(ILD; Inter-Layer Dielectric)이 형성된다. 여기서, 층간 절연막(210)으로는, FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma)막 등을 사용할 수 있다. 층간 절연막(210)은 CVD 계열의 방식을 이용하여 형성될 수 있다. 여기서, CVD 계열의 방식은 ALD(Atomic Layer Deposition), PEALD(Plasma Enhanced Atomic Layer Deposition), MOCVD(Metal Organic Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등을 포함한다.
다수의 컨택홀에는 제1 액티브 영역(120)에 커플링되는 제2 컨택(C2)과 제3 컨택(C3)과, 제2 액티브 영역(130)에 커플링되는 제5 컨택(C5)과 제6 컨택(C6)이 형성된다. 좀더 구체적으로 설명하면, 제1 졍션 영역(160)과 제2 컨택(C2)이 커플링되며, 제2 졍션 영역(170)과 제3 컨택(C3)이 커플링된다.
제2 컨택(C2), 제3 컨택(C3), 제5 컨택(C5), 제6 컨택(C6) 및 층간 절연막(210) 상에는 공통 소오스 라인(SLk)이 형성된다. 공통 소오스 라인(SLk)은 피쉬본 안테나(fishbone antenna)형상으로, 제1 액티브 영역(120)과 제2 액티브 영역(130) 사이에서 제1 방향으로 연장되어 형성된 축 소오스 라인(SLk_ax)과, 축 소오스 라인(SLk_ax)으로부터 돌출되어 형성된 가시 소오스 라인들(SLk_sp1~ SLk_sp4)을 포함한다.
좀더 구체적으로 설명하면, 제1 메모리 셀(M1)과 제2 메모리 셀(M2)이 공통 소오스 라인(SLk)을 공유하도록, 축 소오스 라인(SLk_ax)은 제1 메모리 셀(M1)과 제2 메모리 셀(M2) 사이에 형성되며, 제1 내지 제4 가시 소오스 라인(SLk_sp4)이 축 소오스 라인(SLk_ax)으로부터 각각 돌출되어 각 메모리 셀과 커플링된다. 즉, 제1 가시 소오스 라인(SLk_sp1)은, 제1 액티브 영역(120)과 커플링된 제2 컨택(C2)과 커플링되고, 제2 가시 소오스 라인(SLk_sp2)은 제2 액티브 영역(130)과 커플링된 제5 컨택(C5)과 커플링된다. 또한, 제3 가시 소오스 라인(SLk_sp3)은, 제1 액티브 영역(120)과 커플링된 제3 컨택(C3)과 커플링되고, 제4 가시 소오스 라인(SLk_sp4)은 제2 액티브 영역(130)과 커플링된 제6 컨택(C6)과 커플링된다. 이러한 공통 소오스 라인(SLk)은 알루미늄, 텅스텐 등으로 형성될 수 있다.
공통 소오스 라인(SLk) 상에는 제1 메탈간 절연막(220)이 형성된다. 여기서, 제1 메탈간 절연막(220)은 실리콘 산화막(SiOx), 예를 들어, FOX(Flowable OXide), TOSZ(Tonen SilaZene), USG (Undoped Silicate Glass), BSG (Boro Silicate Glass), PSG (Phospho Silicate Glass), BPSG (BoroPhospho Silicate Glass), PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(high density plasma)일 수 있다.
한편, 층간 절연막(210) 및 제1 메탈간 절연막(220)에는 다수의 컨택홀이 형성되고, 다수의 컨택홀에는 제1 컨택(C1) 및 제4 컨택(C4)이 형성된다. 좀더 구체적으로 설명하면, 제1 컨택(C1)은 공통 졍션 영역(150)과 커플링된다. 제1 메탈간 절연막(220) 상에는, 제1 컨택(C1)과 커플링되도록 제1 가변 저항 소자(R1)가 형성되고, 제4 컨택(C4)과 커플링되도록 제2 가변 저항 소자(R2)가 형성된다. 여기서, 제1 내지 제3 컨택(C1, C2, C3)은 제1 방향으로 얼라인되며, 각각 제1 액티브 영 역(120)과 커플링된다. 또한 제4 내지 제6 컨택(C4, C5, C6)은 제1 방향으로 얼라인되며, 각각 제2 액티브 영역(130)과 커플링된다. 제1 내지 제3 컨택(C1, C2, C3)이 얼라인되고, 제4 내지 제6 컨택(C4, C5, C6)이 얼라인되므로, 제1 및 제2 액티브 영역(120, 130)의 폭을 최소화할 수 있다. 즉, 셀 밀도가 향상될 수 있다. 제1 및 제2 가변 저항 소자(R1, R2)는, 각 가변 저항 소자(R1, R2)를 흐르는 전류의 방향에 따라 저항값이 가변되는 소자일 수 있으며, 예컨데 NiO(Nickel-Oxide)를 포함할 수 있다.
한편, 제1 및 제2 가변 저항 소자(R1, R2) 상에는 제1 및 제2 가변 저항 소자(R1, R2)의 상면의 일부를 각각 노출시키는 컨택홀들을 구비한 제2 메탈간 절연막(230)이 형성된다. 컨택홀에는 제7 컨택(C7)과 제8 컨택(C8)이 형성된다.
제7 컨택(C7), 제8 컨택(C8) 및 제3 층간 절연막(210) 상에는 제1 비트 라인(BLj) 및 제2 비트 라인(BLj+1)이 형성된다. 제1 비트 라인(BLj) 및 제2 비트 라인(BLj+1)은 알루미늄, 텅스텐 등으로 형성될 수 있다.
이러한 구조의 반도체 메모리 장치(11)에 의하면, 인접한 메모리 셀들이 하나의 공통 소오스 라인(SLk)을 공유하므로, 메모리 셀 밀도가 향상될 수 있다. 특히, 상술한 바와 같이, 제1 내지 제3 컨택(C1, C2, C3)이 얼라인되고, 제4 내지 제6 컨택(C4, C5, C6)이 얼라인되어, 제1 및 제2 액티브 영역(120, 130)의 폭을 최소화할 수 있으므로, 셀 밀도가 향상될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다. 도 4와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치(12)는, 이전 실시예와 달리, 공통 소오스 라인(SLk)은, 가변 저항 소자(R1)보다 높은 배설 레벨에 형성될 수 있다.
도 8을 참조하여 상술한 실시예들에 따른 반도체 메모리 장치의 동작을 구체적으로 설명한다. 도 8은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작을 설명하기 위한 회로도이다. 도 2와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다. 이하에서 비트 라인에 하이 레벨의 전압이 인가되고 공통 소오스 라인에 로우 레벨의 전압이 인가되는 경우에, 선택된 메모리 셀에 데이터 1이 기입된다고 가정한다. 다만, 이와 달리, 0이 기입되는 것일 수 있다.
도 8을 참조하면, 반도체 메모리 장치(10)는 다수의 메모리 셀(M1, M2)과, 기입 회로(31) 및 로우 드라이버(15_1)를 포함한다. 다수의 메모리 셀(M1, M2)은 도 1의 하나의 메모리 뱅크(100_1)의 일부분일 수 있으며, 기입 회로(33)는 도 1의 입출력 회로(30_1)의 일부분일 수 있다.
먼저, 데이터 1이 제1 메모리 셀(M1)에 기입되는 동작을 설명한다.
로우 드라이버(15_1)에 의해 제1 워드 라인(WLi_1)이 선택되면, 제1 스플릿 워드 라인(WLi_1) 및 제2 스플릿 워드 라인(WLi_2)에 하이 레벨의 전압이 인가된다. 따라서, 제1 메모리 셀(M1)의 제1 및 제2 억세스 소자(Tr1, Tr2)가 인에이블되고, 제2 메모리 셀(M2)의 제3 및 제4 억세스 소자(Tr3, Tr4)가 인에이블된다.
기입 회로(31)는 기입 펄스 생성부(32)와 선택부(33)를 포함한다. 기입 회로(31)가 제1 메모리 셀(M1)에 데이터 1을 기입하기 위해, 제1 비트 라인(BLj)에 하이 레벨의 전압을 인가하고, 공통 소오스 라인(SLk)에 로우 레벨의 전압을 인가한다. 즉, 전류는 제1 비트 라인(BLj)으로부터 제1 가변 저항 소자(R1)를 통해 공통 소오스 라인(SLk)으로 흐르게 되며, 이 때, 제1 억세스 소자(Tr1) 및 제2 억세스 소자(Tr2)가 인에이블되어 있으므로, 데이터 1을 기입할 만큼의 전류양이 충분히 흐를수 있는 통로가 형성된다.
이 때, 제1 메모리 셀(M1) 및 제2 메모리 셀(M2)은 공통 소오스 라인(SLk)을 공유하므로, 기입 펄스 생성부(32)가 제2 비트 라인(BLj+1)에 하이 레벨의 전압을 인가하는 경우, 제2 메모리 셀(M2)에도 데이터 1이 기입될 수 있다. 즉, 오동작을 할 수 있다. 따라서, 선택부(33)가 제1 메모리 셀(M1)과 제2 메모리 셀(M2)을 각각 개별적으로 제어한다. 즉, 선택부(33)는, 선택 신호(SEL)에 응답하여 제1 비트 라인(BLj) 및 제2 비트 라인(BLj+1)중 어느 하나를 선택한다. 예컨데, 선택 신호(SEL)가 하이 레벨(H)이면, 선택부(33)는 제1 비트 라인(BLj)만을 선택하여, 기입 펄스 생성부(32)로부터 제공된 하이 레벨의 전압을 제1 비트 라인(BLj)에 제공한다.
상술한 것과는 반대로, 공통 소오스 라인(SLk)에 하이 레벨의 전압을 인가하고, 제1 비트 라인(BLj)에 로우 레벨의 전압을 인가하면, 제1 메모리 셀(M1)에 0이 기입될 수 있다.
제1 메모리 셀(M1)로부터 데이터를 독출하는 동작을 설명하면, 예컨데 제1 비트 라인(BLj)에 독출 펄스 전압을 인가하여, 제1 가변 저항 소자(R1)를 통해 공통 소스 라인(SLk)으로 흐르게 되는 전류의 양을 측정함으로써, 데이터를 독출한다. 다만, 이러한 방법에 한정되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 메모리 장치에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다. 메모리 셀 밀도가 향상되며, 각 메모리 셀당 2개의 트랜지스터를 사용하여 전류가 흐를수 있는 충분한 통로를 확보함으로써 데이터를 정확히 기입할 수 있다. 따라서, 반도체 메모리 장치의 크기를 줄이면서도, 동작 신뢰성이 향상된다.

Claims (25)

  1. 반도체 기판;
    상기 반도체 기판 내에 제1 방향으로 연장되어 형성된 제1 및 제2 액티브 영역;
    상기 반도체 기판 상에 제2 방향으로 연장되어 형성된 제1 및 제2 스플릿 워드 라인;
    상기 제1 및 제2 액티브 영역 사이에서 상기 제1 방향으로 연장되어 형성되고, 상기 제1 및 제2 액티브 영역과 커플링된 공통 소오스 라인;
    상기 제1 및 제2 스플릿 워드 라인 사이의 상기 제1 액티브 영역 상에 형성된 제1 가변 저항 소자;
    상기 제1 및 제2 스플릿 워드 라인 사이의 상기 제2 액티브 영역 상에 형성된 제2 가변 저항 소자; 및
    상기 제1 방향으로 연장되어 형성되고, 상기 제1 및 제2 가변 저항 소자와 각각 커플링된 제1 및 제2 비트 라인을 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 액티브 영역과 상기 제1 가변 저항 소자를 커플링하는 제1 컨택과, 상기 제1 스플릿 워드 라인에 대하여 상기 제1 컨택과 반대편에서 상기 제1 액티브 영역과 상기 공통 소오스 라인을 커플링하는 제2 컨택과, 상기 제2 스플릿 워드 라 인에 대하여 상기 제1 컨택과 반대편에서 상기 제1 액티브 영역과 상기 공통 소오스 라인을 커플링하는 제3 컨택과, 상기 제2 액티브 영역과 상기 제2 가변 저항 소자를 커플링하는 제4 컨택과, 상기 제1 스플릿 워드 라인에 대하여 상기 제4 컨택과 반대편에서 상기 제2 액티브 영역과 상기 공통 소오스 라인을 커플링하는 제5 컨택과, 상기 제2 스플릿 워드 라인에 대하여 상기 제4 컨택과 반대편에서 상기 제2 액티브 영역과 상기 공통 소오스 라인을 커플링하는 제6 컨택을 더 포함하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 제1 내지 제3 컨택이 상기 제1 방향으로 얼라인되고, 상기 제4 내지 제6 컨택이 상기 제1 방향으로 얼라인된 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 공통 소오스 라인은 피쉬본 안테나(fishbone antenna) 형상으로서, 상기 제1 방향으로 연장되어 형성된 축(axis) 소오스 라인과, 상기 축 소오스 라인으로부터 돌출되어 형성된 가시(spine) 소오스 라인들을 포함하고,
    상기 각 가시 소오스 라인은 상기 제2 컨택, 제3 컨택, 제5 컨택 및 제6 컨택과 커플링되는 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 제1 및 제2 가변 저항 소자는 상기 공통 소오스 라인 상에 형성된 반도체 메모리 장치.
  6. 제 1항에 있어서,
    상기 제1 및 제2 비트 라인은 상기 공통 소오스 라인 상에 형성된 반도체 메모리 장치.
  7. 제 1항에 있어서,
    상기 각 가변 저항 소자는 NiO(Nickel-Oxide)를 포함하는 반도체 메모리 장치.
  8. 제 1항에 있어서,
    상기 각 가변 저항 소자는 상기 각 가변 저항 소자에 대응되는 비트 라인과 상기 공통 소오스 라인 사이의 전위차에 따라 적어도 2이상의 서로 다른 데이터가 기입되는 반도체 메모리 장치.
  9. 제 8항에 있어서,
    선택 신호에 응답하여 상기 제1 가변 저항 소자 및 제2 가변 저항 소자중 어느 하나를 선택하고, 상기 선택된 가변 저항 소자에 상기 데이터를 기입하는 기입 회로를 더 포함하는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 기입 회로는 상기 선택 신호에 응답하여 상기 제1 및 제2 비트 라인중 어느 하나를 선택하는 선택부를 포함하는 반도체 메모리 장치.
  11. 반도체 기판;
    상기 반도체 기판 상에 형성된 제1 및 제2 스플릿 워드 라인;
    피쉬본 안테나(fishbone antenna) 형상의 공통 소오스 라인으로, 상기 피쉬본 안테나 형상의 공통 소오스 라인은 상기 제1 및 제2 스플릿 워드 라인과 교차되도록 형성된 축 소오스 라인과, 상기 축 소오스 라인으로부터 돌출되어 형성된 가시 소오스 라인들을 포함하는 공통 소오스 라인; 및
    상기 제1 및 제2 스플릿 워드 라인과 교차되도록 형성된 제1 및 제2 비트 라인을 포함하는 반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 제1 및 제2 스플릿 워드 라인 사이에 형성된 제1 및 제2 저항 가변 소자로서, 상기 제1 및 제2 저항 가변 소자는 상기 축 소오스 라인에 대하여 서로 반대편에 형성된 반도체 메모리 장치.
  13. 제 12항에 있어서,
    상기 가시 소오스 라인들중 제1 및 제2 가시 소오스 라인은 상기 제1 스플릿 워드 라인에 대하여 상기 제1 및 제2 저항 가변 소자와 반대편에서 상기 축 소오스 라인으로부터 서로 반대 방향으로 돌출되어 형성되고,
    제3 및 제4 가시 소오스 라인은 상기 제2 스플릿 워드 라인에 대하여 상기 제1 및 제2 저항 가변 소자와 반대편에서 상기 축 소오스 라인으로부터 서로 반대 방향으로 돌출되어 형성된 반도체 메모리 장치.
  14. 제 13항에 있어서,
    상기 제1 및 제2 스플릿 워드 라인과 교차되도록 연장되어 형성된 제1 및 제2 액티브 영역과, 상기 제1 액티브 영역과 상기 제1 가변 저항 소자를 커플링하는 제1 컨택과, 상기 제1 액티브 영역과 상기 제1 가시 소오스 라인을 커플링하는 제2 컨택과, 상기 제1 액티브 영역과 상기 제3 가시 소오스 라인을 커플링하는 제3 컨택과, 상기 제2 액티브 영역과 상기 제2 가변 저항 소자를 커플링하는 제4 컨택과, 상기 제2 액티브 영역과 상기 제2 가시 소오스 라인을 커플링하는 제5 컨택과, 상기 제2 액티브 영역과 상기 제4 가시 소오스 라인을 커플링하는 제6 컨택을 더 포함하는 반도체 메모리 장치.
  15. 제 14항에 있어서,
    상기 제1 내지 제3 컨택이 상기 제1 액티브 영역의 연장 방향으로 얼라인되고, 상기 제4 내지 제6 컨택이 상기 제2 액티브 영역의 연장 방향으로 얼라인된 반 도체 메모리 장치.
  16. 제 11항에 있어서,
    상기 제1 및 제2 가변 저항 소자는 상기 공통 소오스 라인 상에 형성된 반도체 메모리 장치.
  17. 제 11항에 있어서,
    상기 제1 및 제2 비트 라인은 상기 공통 소오스 라인 상에 형성된 반도체 메모리 장치.
  18. 제 11항에 있어서,
    상기 각 가변 저항 소자는 NiO(Nickel-Oxide)를 포함하는 반도체 메모리 장치.
  19. 제 11항에 있어서,
    상기 각 가변 저항 소자는 상기 각 가변 저항 소자에 대응되는 비트 라인과 상기 공통 소오스 라인 사이의 전위차에 따라 적어도 2이상의 서로 다른 데이터가 기입되는 반도체 메모리 장치.
  20. 제1 및 제2 억세스 소자와, 상기 제1 및 제2 억세스 소자 사이에 커플링된 제1 가변 저항 소자를 포함하는 제1 메모리 셀;
    제3 및 제4 억세스 소자와, 상기 제3 및 제4 억세스 소자 사이에 커플링된 제2 가변 저항 소자를 포함하는 제2 메모리 셀;
    상기 제1 가변 저항과 커플링된 제1 비트 라인과, 상기 제2 가변 저항과 커플링된 제2 비트 라인;
    상기 제1 및 제3 억세스 소자와 커플링된 제1 스플릿 워드 라인과, 상기 제2 및 제4 억세스 소자와 커플링된 제2 스플릿 워드 라인; 및
    상기 제1 내지 제4 억세스 소자와 커플링된 공통 소오스 라인을 포함하는 반도체 메모리 장치.
  21. 제 20항에 있어서,
    상기 제1 내지 제4 억세스 소자는 각각 트랜지스터인 반도체 메모리 장치.
  22. 제 20항에 있어서,
    상기 각 가변 저항 소자는 NiO(Nickel-Oxide)를 포함하는 반도체 메모리 장치.
  23. 제 20항에 있어서,
    상기 각 메모리 셀은, 상기 각 가변 저항 소자와 커플링된 비트 라인과 상기 공통 소오스 라인 사이의 전위차에 따라 적어도 2이상의 서로 다른 데이터가 기입 되는 반도체 메모리 장치.
  24. 제 23항에 있어서,
    선택 신호에 응답하여 상기 제1 메모리 셀 및 제2 메모리 셀중 어느 하나를 선택하고, 상기 선택된 메모리 셀에 상기 데이터를 기입하는 기입 회로를 더 포함하는 반도체 메모리 장치.
  25. 제 24항에 있어서,
    상기 기입 회로는 상기 선택 신호에 응답하여 상기 제1 및 제2 비트 라인중 어느 하나를 선택하는 선택부를 포함하는 반도체 메모리 장치.
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