KR20080065138A - 반도체 메모리 장치 - Google Patents
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Abstract
Description
Claims (25)
- 반도체 기판;상기 반도체 기판 내에 제1 방향으로 연장되어 형성된 제1 및 제2 액티브 영역;상기 반도체 기판 상에 제2 방향으로 연장되어 형성된 제1 및 제2 스플릿 워드 라인;상기 제1 및 제2 액티브 영역 사이에서 상기 제1 방향으로 연장되어 형성되고, 상기 제1 및 제2 액티브 영역과 커플링된 공통 소오스 라인;상기 제1 및 제2 스플릿 워드 라인 사이의 상기 제1 액티브 영역 상에 형성된 제1 가변 저항 소자;상기 제1 및 제2 스플릿 워드 라인 사이의 상기 제2 액티브 영역 상에 형성된 제2 가변 저항 소자; 및상기 제1 방향으로 연장되어 형성되고, 상기 제1 및 제2 가변 저항 소자와 각각 커플링된 제1 및 제2 비트 라인을 포함하는 반도체 메모리 장치.
- 제 1항에 있어서,상기 제1 액티브 영역과 상기 제1 가변 저항 소자를 커플링하는 제1 컨택과, 상기 제1 스플릿 워드 라인에 대하여 상기 제1 컨택과 반대편에서 상기 제1 액티브 영역과 상기 공통 소오스 라인을 커플링하는 제2 컨택과, 상기 제2 스플릿 워드 라 인에 대하여 상기 제1 컨택과 반대편에서 상기 제1 액티브 영역과 상기 공통 소오스 라인을 커플링하는 제3 컨택과, 상기 제2 액티브 영역과 상기 제2 가변 저항 소자를 커플링하는 제4 컨택과, 상기 제1 스플릿 워드 라인에 대하여 상기 제4 컨택과 반대편에서 상기 제2 액티브 영역과 상기 공통 소오스 라인을 커플링하는 제5 컨택과, 상기 제2 스플릿 워드 라인에 대하여 상기 제4 컨택과 반대편에서 상기 제2 액티브 영역과 상기 공통 소오스 라인을 커플링하는 제6 컨택을 더 포함하는 반도체 메모리 장치.
- 제 2항에 있어서,상기 제1 내지 제3 컨택이 상기 제1 방향으로 얼라인되고, 상기 제4 내지 제6 컨택이 상기 제1 방향으로 얼라인된 반도체 메모리 장치.
- 제 3항에 있어서,상기 공통 소오스 라인은 피쉬본 안테나(fishbone antenna) 형상으로서, 상기 제1 방향으로 연장되어 형성된 축(axis) 소오스 라인과, 상기 축 소오스 라인으로부터 돌출되어 형성된 가시(spine) 소오스 라인들을 포함하고,상기 각 가시 소오스 라인은 상기 제2 컨택, 제3 컨택, 제5 컨택 및 제6 컨택과 커플링되는 반도체 메모리 장치.
- 제 1항에 있어서,상기 제1 및 제2 가변 저항 소자는 상기 공통 소오스 라인 상에 형성된 반도체 메모리 장치.
- 제 1항에 있어서,상기 제1 및 제2 비트 라인은 상기 공통 소오스 라인 상에 형성된 반도체 메모리 장치.
- 제 1항에 있어서,상기 각 가변 저항 소자는 NiO(Nickel-Oxide)를 포함하는 반도체 메모리 장치.
- 제 1항에 있어서,상기 각 가변 저항 소자는 상기 각 가변 저항 소자에 대응되는 비트 라인과 상기 공통 소오스 라인 사이의 전위차에 따라 적어도 2이상의 서로 다른 데이터가 기입되는 반도체 메모리 장치.
- 제 8항에 있어서,선택 신호에 응답하여 상기 제1 가변 저항 소자 및 제2 가변 저항 소자중 어느 하나를 선택하고, 상기 선택된 가변 저항 소자에 상기 데이터를 기입하는 기입 회로를 더 포함하는 반도체 메모리 장치.
- 제 9항에 있어서,상기 기입 회로는 상기 선택 신호에 응답하여 상기 제1 및 제2 비트 라인중 어느 하나를 선택하는 선택부를 포함하는 반도체 메모리 장치.
- 반도체 기판;상기 반도체 기판 상에 형성된 제1 및 제2 스플릿 워드 라인;피쉬본 안테나(fishbone antenna) 형상의 공통 소오스 라인으로, 상기 피쉬본 안테나 형상의 공통 소오스 라인은 상기 제1 및 제2 스플릿 워드 라인과 교차되도록 형성된 축 소오스 라인과, 상기 축 소오스 라인으로부터 돌출되어 형성된 가시 소오스 라인들을 포함하는 공통 소오스 라인; 및상기 제1 및 제2 스플릿 워드 라인과 교차되도록 형성된 제1 및 제2 비트 라인을 포함하는 반도체 메모리 장치.
- 제 11항에 있어서,상기 제1 및 제2 스플릿 워드 라인 사이에 형성된 제1 및 제2 저항 가변 소자로서, 상기 제1 및 제2 저항 가변 소자는 상기 축 소오스 라인에 대하여 서로 반대편에 형성된 반도체 메모리 장치.
- 제 12항에 있어서,상기 가시 소오스 라인들중 제1 및 제2 가시 소오스 라인은 상기 제1 스플릿 워드 라인에 대하여 상기 제1 및 제2 저항 가변 소자와 반대편에서 상기 축 소오스 라인으로부터 서로 반대 방향으로 돌출되어 형성되고,제3 및 제4 가시 소오스 라인은 상기 제2 스플릿 워드 라인에 대하여 상기 제1 및 제2 저항 가변 소자와 반대편에서 상기 축 소오스 라인으로부터 서로 반대 방향으로 돌출되어 형성된 반도체 메모리 장치.
- 제 13항에 있어서,상기 제1 및 제2 스플릿 워드 라인과 교차되도록 연장되어 형성된 제1 및 제2 액티브 영역과, 상기 제1 액티브 영역과 상기 제1 가변 저항 소자를 커플링하는 제1 컨택과, 상기 제1 액티브 영역과 상기 제1 가시 소오스 라인을 커플링하는 제2 컨택과, 상기 제1 액티브 영역과 상기 제3 가시 소오스 라인을 커플링하는 제3 컨택과, 상기 제2 액티브 영역과 상기 제2 가변 저항 소자를 커플링하는 제4 컨택과, 상기 제2 액티브 영역과 상기 제2 가시 소오스 라인을 커플링하는 제5 컨택과, 상기 제2 액티브 영역과 상기 제4 가시 소오스 라인을 커플링하는 제6 컨택을 더 포함하는 반도체 메모리 장치.
- 제 14항에 있어서,상기 제1 내지 제3 컨택이 상기 제1 액티브 영역의 연장 방향으로 얼라인되고, 상기 제4 내지 제6 컨택이 상기 제2 액티브 영역의 연장 방향으로 얼라인된 반 도체 메모리 장치.
- 제 11항에 있어서,상기 제1 및 제2 가변 저항 소자는 상기 공통 소오스 라인 상에 형성된 반도체 메모리 장치.
- 제 11항에 있어서,상기 제1 및 제2 비트 라인은 상기 공통 소오스 라인 상에 형성된 반도체 메모리 장치.
- 제 11항에 있어서,상기 각 가변 저항 소자는 NiO(Nickel-Oxide)를 포함하는 반도체 메모리 장치.
- 제 11항에 있어서,상기 각 가변 저항 소자는 상기 각 가변 저항 소자에 대응되는 비트 라인과 상기 공통 소오스 라인 사이의 전위차에 따라 적어도 2이상의 서로 다른 데이터가 기입되는 반도체 메모리 장치.
- 제1 및 제2 억세스 소자와, 상기 제1 및 제2 억세스 소자 사이에 커플링된 제1 가변 저항 소자를 포함하는 제1 메모리 셀;제3 및 제4 억세스 소자와, 상기 제3 및 제4 억세스 소자 사이에 커플링된 제2 가변 저항 소자를 포함하는 제2 메모리 셀;상기 제1 가변 저항과 커플링된 제1 비트 라인과, 상기 제2 가변 저항과 커플링된 제2 비트 라인;상기 제1 및 제3 억세스 소자와 커플링된 제1 스플릿 워드 라인과, 상기 제2 및 제4 억세스 소자와 커플링된 제2 스플릿 워드 라인; 및상기 제1 내지 제4 억세스 소자와 커플링된 공통 소오스 라인을 포함하는 반도체 메모리 장치.
- 제 20항에 있어서,상기 제1 내지 제4 억세스 소자는 각각 트랜지스터인 반도체 메모리 장치.
- 제 20항에 있어서,상기 각 가변 저항 소자는 NiO(Nickel-Oxide)를 포함하는 반도체 메모리 장치.
- 제 20항에 있어서,상기 각 메모리 셀은, 상기 각 가변 저항 소자와 커플링된 비트 라인과 상기 공통 소오스 라인 사이의 전위차에 따라 적어도 2이상의 서로 다른 데이터가 기입 되는 반도체 메모리 장치.
- 제 23항에 있어서,선택 신호에 응답하여 상기 제1 메모리 셀 및 제2 메모리 셀중 어느 하나를 선택하고, 상기 선택된 메모리 셀에 상기 데이터를 기입하는 기입 회로를 더 포함하는 반도체 메모리 장치.
- 제 24항에 있어서,상기 기입 회로는 상기 선택 신호에 응답하여 상기 제1 및 제2 비트 라인중 어느 하나를 선택하는 선택부를 포함하는 반도체 메모리 장치.
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