TW202301338A - 記憶體裝置 - Google Patents

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張盟昇
黃家恩
奕 王
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台灣積體電路製造股份有限公司
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Abstract

揭示一種記憶體裝置。記憶體裝置包括具有第一側及與第一側相對的第二側的基板、及設置於基板的第一側上的電晶體。記憶體裝置包括電連接至電晶體並包括第一端子、第二端子、及插入第一端子與第二端子之間的絕緣層的電容器，至少絕緣層設置於基板的第二側上。電晶體與電容器形成一次性可程式(OTP)記憶體單元。

Description

具有背側互連結構的金屬-中介層-金屬記憶體單元
無。
一次性可程式(one-time programmable，OTP)裝置係一類型之非揮發性記憶體(non-volatile memory，NVM)，通常用於唯讀記憶體(read-only memory，ROM)。當OTP裝置經程式化時，裝置無法重新程序化。通用類型包括使用金屬熔絲（例如，電子可程式熔絲(eFuse)）的電熔絲及使用閘極介電質的反熔絲。典型OTP裝置的一個問題係高電壓耐久性，這會導致OTP裝置隨著時間的推移而退化。隨著技術的不斷進步及遵循莫爾定律，期望有需要低電壓及小單元面積的裝置。
無
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭示。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭示在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一（多個）元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。器件可另外定向（旋轉90度或處於其他定向），且本文中所使用之空間相對描述符可類似地加以相應解釋。
在一些實施例中，OTP記憶體單元具有一電晶體一電容器(one-transistor-one-capacitor，1T1C)組態，1T1C組態具有在位元線與地面之間串聯耦合的電容器及電晶體。電晶體的閘極端子耦合至字元線。電容器係電晶體上方的金屬-中介層-金屬（或金屬-絕緣體-金屬）(metal-inter-metal or metal-insulator-metal，MIM)電容器。電容器的絕緣材料用以在施加於絕緣材料上的預定崩潰電壓或更高電壓下崩潰。當絕緣材料尚未崩潰時，記憶體單元儲存第一資料，例如，邏輯「1」。當絕緣材料崩潰解，記憶體單元儲存第二資料，例如，邏輯「0」。
在典型的OTP記憶體單元中，電容器係在中間工序(middle-end-of-line，MEOL)或後工序(back-end-of-line，BEOL)處理期間在電晶體之上製造的。在電晶體之上形成的互連網路具有更多的固有串聯電阻，因為有許多層的互連結構、通孔結構、及許多層的材料貫穿其形成。這可導致更大位元單元區域、小的讀取窗口、及記憶體單元的更低程式化性能。最近的一項改善係在晶圓背側上形成互連結構（例如，電源軌），以降低半導體裝置的標準單元高度，從而降低固有串聯電阻。在本揭示中，OTP記憶體單元中MIM電容器的絕緣層形成於背側上。這可有利地減少位元線與MIM電容器之間的電流路徑。此外，由於絕緣層直接設置於背側互連結構與背側通孔之間，故可減小OTP記憶體的位元單元面積，從而有利地減小絕緣材料的所需面積。此外，可有利地增加OTP記憶體單元的讀取窗口。
第1圖係根據一些實施例的記憶體裝置100的示意方塊圖。記憶體裝置係一類型之IC裝置。在至少一個實施例中，記憶體裝置係單獨IC裝置。在一些實施例中，記憶體裝置包括為更大IC裝置的一部分， IC裝置包含除用於其他功能性的記憶體裝置以外的電路系統。
記憶體裝置100包含至少一個記憶體單元200及經耦合以控制記憶體單元200之操作的控制器（亦稱為「控制電路」）102。在第1圖中的實例組態中，記憶體裝置100包含在記憶體陣列104中以複數個行與列配置的複數個記憶體單元200。記憶體裝置100進一步包含沿記憶體單元200的列延伸的複數個字元線WL_0至WL_m、沿列延伸的複數個源極線SL_0至SL_m、及沿行延伸的複數個位元線（亦稱為「資料線」）BL_0至BL_k。記憶體單元200中之各者藉由字元線中之至少一者、源極線中之至少一者、及位元線中之至少一者耦合至控制器102。字元線的實例包括但不限於用於傳輸待讀取的記憶體單元200的位址的讀取字元線、用於傳輸待寫入的記憶體單元200的位址的寫入字元線、或類似者。在至少一個實施例中，字元線集合用以執行為讀取字元線及寫入字元線兩者。位元線的實例包括用於傳輸自由相應字元線指示的記憶體單元200讀取的資料的讀取位元線、用於傳輸待寫入由相應字元線指示的記憶體單元200的資料的寫入位元線、及類似者。在至少一個實施例中，位元線集合用以執行為讀取位元線及寫入位元線兩者。在一或多個實施例中，各個記憶體單元200耦合至稱為位元線及位元線棒的一對位線。字元線在本文中通常稱為WL，源極線在本文中通常稱為SL，且位元線在本文中通常稱為BL。記憶體裝置100中的各種數目的字元線及/或位元線及/或源極線在各種實施例的範疇內。在至少一個實施例中，源極線SL配置於行中，而非如第1圖中所示的列中。在至少一個實施例中，省略源極線SL。
在第1圖中的實例組態中，控制器102包含字元線驅動器112、源極線驅動器114、位元線驅動器116、及感測放大器(sense amplifier，SA) 118，其用以執行讀取操作或寫入操作中之至少一者。在至少一個實施例中，控制器102進一步包括用於為記憶體裝置100的各種組件提供時脈訊號的一或多個時脈發生器、用於與外部裝置進行資料交換的一或多個輸入/輸出(input/output，I/O)電路、及/或用於控制記憶體裝置100中的各種操作的一或多個控制器。在至少一個實施例中，省略源極線驅動器114。
字元線驅動器112透過字元線WL耦合至記憶體陣列104。字元線驅動器112用以解碼在讀取操作或寫入操作中選擇待存取的記憶體單元200的列位址。字元線驅動器112用以將電壓供應至對應於經解碼列位址的被選字元線WL，並將不同的電壓供應至其他未被選字元線WL。
源極線驅動器114透過源極線SL耦合至記憶體陣列104。源極線驅動器114用以將電壓供應至對應於被選記憶體單元200的被選源極線SL，並將不同的電壓供應至其他未被選源極線SL。
位元線驅動器116（亦稱為寫入驅動器」）透過位元線BL耦合至記憶體陣列104。位元線驅動器116用以解碼在讀取操作或寫入操作中選擇待存取的記憶體單元200的行位址。位元線驅動器116用以將電壓供應至對應於經解碼行位址的被選位元線BL，並將不同電壓供應至其他未被選位元線BL。在寫入操作中，位元線驅動器116用以將寫入電壓（亦稱為「程式化電壓」）供應至被選位元線BL。在讀取操作中，位元線驅動器116用以將讀取電壓供應至被選位元線BL。
SA 118透過位元線BL耦合至記憶體陣列104。在讀取操作中，SA 118用以感測自所存取記憶體單元200讀取並經由相應位元線BL檢索的資料。所述記憶體裝置組態係一實例，其他記憶體裝置組態在各種實施例的範疇內。在至少一個實施例中，記憶體裝置100係OTP非揮發性記憶體，且記憶體單元200係OTP記憶體單元。其他類型之記憶體在各種實施例的範疇內。記憶體裝置100的實例記憶體類型包括但不限於eFuse、反熔絲、磁阻式隨機存取記憶體(magnetoresistive random-access memory，MRAM)、或類似者。
第2A圖至第2C圖係根據一些實施例的在各種操作中的記憶體單元200的電路示意圖。在至少一個實施例中，記憶體單元200對應於記憶體裝置100中的記憶體單元200中之至少一者。
在第2A圖中，記憶體單元200包含電容器C及電晶體T。電晶體T具有耦合至字元線WL的閘極端子222、第一端子224、及第二端子226。電容器C具有耦合至電晶體T的第一端子224的第一末端234、耦合至位元線BL的第二末端236、及第一末端234與第二末端236之間的絕緣材料（第2A圖中未顯示）。絕緣材料用以在施加於第一末端234與第二末端236之間的預定崩潰電壓或更高電壓下崩潰。
在第2A圖中的實例組態中，第二端子226耦合至源極線SL。換言之，電容器C與電晶體T串聯耦合於位元線BL與源極線SL之間。在至少一個實施例中，字元線WL對應於記憶體裝置100中字元線WL中之至少一者，源極線SL對應於記憶體裝置100中源極線SL中之至少一者，且位元線BL對應於記憶體裝置100中位元線BL中之至少一者。在至少一個實施例中，省略源極線SL，且第二端子226耦合至預定電壓的節點。預定電壓的實例包括但不限於地面電壓VSS、正電力供應電壓VDD、或類似者。
電晶體T的實例包括但不限於金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)、互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電晶體、P通道金屬氧化物半導體(P-channel metal-oxide semiconductor，PMOS)、N通道金屬氧化物半導體(N-channel metal-oxide semiconductor，NMOS)、雙極接面電晶體(bipolar junction transistor，BJT)、高壓電晶體、高頻電晶體、P通道及/或N通道場效電晶體(P-channel and/or N-channel field effect transistor，PFET/NFET)、FinFET、具有凸起源極/汲極的平面MOS電晶體、奈米片FET、奈米線FET、或類似者。第一端子224係電晶體T的一源極/汲極(source/drain，S/D)，且第二端子226係電晶體T的另一源極/汲極。在關於第2A圖描述的實例組態中，電晶體T係NMOS電晶體，第一端子224係電晶體T的汲極且第二端子226係源極。包括PMOS電晶體而非NMOS電晶體的其他組態在各種實施例的範疇內。
電容器C的實例包括但不限於MIM電容器。其他電容器組態，例如，MOS電容器，在各種實施例的範疇內。MIM電容器包含對應於第一末端234或第二末端236中之一者的下部電極、對應於第一末端234或第二末端236中之另一者的上部電極、及夾在下部電極與上部電極之間的絕緣材料。絕緣材料的實例材料包括但不限於二氧化矽、ZrO、TiO 2、HfO x、高k介電質、或類似物。高k介電質的實例包括但不限於二氧化鋯、二氧化鉿、矽酸鋯、矽酸鉿、或類似物。在至少一個實施例中，電容器C的絕緣材料與包括於諸如電晶體T的電晶體中的閘極介電質相同或類似。在至少一個實施例中，電晶體T在前工序(front-end-of-line，FEOL)處理中形成於半導體基板上方，接著電容器C在BEOL處理中在電晶體T上方形成為MIM電容器。
在一些實施例中，記憶體單元200的操作由控制器，諸如記憶體裝置100的控制器102控制。舉例而言，當在程式化操作（亦稱為「寫入操作」）中選擇記憶體單元200時，控制器102用以透過字元線WL將導通電壓施加於電晶體T的閘極端子222，以導通電晶體T。控制器102進一步用以透過位元線BL將程式化電壓施加於電容器C的第二末端236，並將地面電壓VSS施加於源極線SL。在至少一個實施例中，源極線SL始終接地。當電晶體T由導通電壓導通並將電容器C的第一末端234電耦合至源極線SL上的地面電壓VSS時，自位元線BL施加於第二末端236的程式化電壓導致在電容器C的第一末端234與第二末端236之間施加預定崩潰電壓或更高的崩潰電壓。結果，在施加之崩潰電壓或更高電壓下，電容器C的絕緣材料發生短路。換言之，絕緣材料崩潰並成為電阻結構，舉例而言，如關於第2B圖所述。崩潰的絕緣材料對應於儲存於記憶體單元200中的第一資料、或第一邏輯值。在至少一個實施例中，對應於崩潰絕緣材料的第一資料係邏輯「0」。
當在程式化操作中未選擇記憶體單元200時，控制器102用以不將導通電壓、程式化電壓、或地面電壓VSS中之至少一者施加於相應閘極端子222、位元線BL、或源極線SL。因此，電容器C的絕緣材料不會崩潰，且電容器C保持電容結構，舉例而言，如關於第2C圖所述。尚未崩潰的絕緣材料對應於儲存於記憶體單元200中的第二資料、或第二邏輯值。在至少一個實施例中，對應於尚未崩潰的絕緣材料的第二資料係邏輯「1」。
當在讀取操作中選擇記憶體單元200時，控制器102用以透過字元線WL將導通電壓施加於電晶體T的閘極端子222，以導通電晶體T。控制器102進一步用以透過位元線BL將讀取電壓施加於電容器C的第二末端236，並將地面電壓VSS施加於源極線SL。在至少一個實施例中，源極線SL始終接地。當電晶體T由導通電壓導通並將電容器C的第一末端234電耦合至源極線SL上的地面電壓VSS時，控制器102用以例如藉由使用SA 118來感測在記憶體單元200中流動的電流，以偵測儲存於記憶體單元200中的資料。
在第2B圖中，當記憶體單元200先前已經程式化為儲存邏輯「0」時，電容器C的絕緣材料已崩潰並成為電阻結構238，施加於位元線BL的讀取電壓使電流I read流動穿過電阻結構238及導通電晶體T至源極線SL處的地面電壓VSS。SA 118用以感測電流I read。控制器102用以基於所感測電流I read而偵測記憶體單元200儲存邏輯「0」。
在第2C圖中，當記憶體單元200先前未經程式化時，記憶體單元200儲存邏輯「1」，電容器C的絕緣材料尚未崩潰，且電容器C保持電容結構。施加於位元線BL的讀取電壓低於崩潰電壓，且導致沒有電流、或接近零的電流I read流動穿過電容器C及導通電晶體T至源極線SL處的地面。SA 118用以感測沒有電流、或接近零的電流I read流動穿過記憶體單元200。因此，控制器102用以偵測記憶體單元200儲存邏輯「1」。
在至少一個實施例中，程式化操作中的導通電壓與讀取操作中的導通電壓相同。在不同操作中施加不同導通電壓的其他組態在各種實施例的範疇內。讀取電壓低於程式化電壓。在至少一個實施例中，程式化電壓約為1.2 V或更低，崩潰電壓約為1.2 V，且讀取電壓約為0.75 V。其他電壓方案在各種實施例的範疇內。
在一些實施例中，與其他方法相比，具有所述1T1C組態的記憶體單元可達成一或多個優點，包括但不限於更小的晶片面積（即，晶圓上記憶體單元佔用的面積）、更低的程式化電壓、更低的干擾電壓、改善的可靠性、增強的資料安全性、或類似者。
第3圖係根據一些實施例的記憶體陣列104（第1圖）的一部分的電路示意圖。如圖所示，記憶體陣列104包含複數個記憶體單元200，例如，200A、200B、200C、200D、200E、200F、200G、及200H。儘管第3圖中顯示八個記憶體單元，但應理解，記憶體陣列104可包括任意數目的記憶體單元200，同時仍在本揭示的範疇內。
記憶體單元200A~200H中之各者具有源極線SL接地的記憶體單元200的1T1C組態，並包含在相應位元線與地面之間串聯耦合的電晶體與電容器。舉例而言，記憶體單元200A~200H相應地包含電容器C0、C1、……、C7及電晶體T0、T1、……、T7。記憶體單元200A~200D的電容器C0、C1、C2、C3通常耦合至位元線BL0。電晶體T0、T1、T2、T3的閘極端子相應地耦合至字元線WL0、WL1、WL2、WL3。記憶體單元200E~200H的電容器C4、C5、C6、C7通常耦合至位元線BL1。電晶體T4、T5、T6、T7的閘極端子相應地耦合至字元線WL0、WL1、WL2、WL3。通常耦合至位元線BL0的記憶體單元200A~200D對應於記憶體單元的第一字串，且通常耦合至位元線BL1的記憶體單元200E~200H對應於記憶體單元的第二字串。在至少一個實施例中，記憶體單元200A~200H中之各者對應於記憶體單元200，位元線BL0、BL1中之各者對應於記憶體裝置100中的位元線BL，且字元線WL0、WL1、WL2、WL3中之各者對應於字元線WL。在至少一個實施例中，本文描述的一或多個優點可在記憶體陣列104中達成。
第4A圖圖示根據一些實施例的記憶體單元400（例如，記憶體單元200）的橫截面圖。記憶體單元400包括形成於基板408的第一側上的電晶體410（例如，電晶體T）、及包括形成於基板408的第二側（與第一側相對）上的絕緣層406的電容器（例如，電容器C）。
在本揭示中，記憶體單元包括堆疊於S/D結構（例如，S/D結構402）上方的複數個背側金屬化層及背側通孔結構。背側金屬化層（或互連結構）係指在BEOL製程期間形成的層，其中形成多個金屬或互連結構，並藉由層間介電質(interlayer dielectric，ILD)彼此側向分離開。ILD的頂表面與底表面可界定金屬化層的邊界。舉例而言，在記憶體單元400中，記憶體單元400中的背側金屬化層包括互連結構BM0、BM1、……、BM頂部，其各個形成於其個別金屬化層中。儘管在第4A圖中形成一定數目的背側互連結構，但實施例並不限於此，且可形成更少或更多的金屬化層及背側互連結構。此外，複數個背側通孔結構VB、BV0、……、BV頂部形成於S/D結構402上方並電連接至相鄰互連結構。舉例而言，背側通孔結構BV1將背側互連結構BM1電連接至背側互連結構BM2，通孔結構BV2將背側互連結構BM2電連接至背側互連結構BM3，以此類推。
電晶體410包括閘極結構PO、S/D結構402（例如，第一端子224）、及S/D結構404（例如，第二端子226）。閘極結構PO電連接至字元線WL，S/D結構404電連接至源極線SL，且S/D結構402經由複數個通孔結構及背側互連結構電連接至位元線BL。
絕緣層406設置於背側互連結構BM0與背側通孔結構BV0之間。具體地，絕緣層406設置於背側互連結構BM0的底表面及背側通孔結構BV0的頂表面之下。因此，記憶體單元400的電容器包括第一端子（包括背側互連結構BM0及背側通孔結構VB）、設置於絕緣層406之下的第二端子（包括背側通孔結構BV0、背側互連結構BM1等）、及第一端子與第二端子之間的絕緣層406。第一端子電連接至S/D結構402，且第二端子電連接至位元線BL。因此，記憶體單元400的電容器設置於基板408的背側上。
第4B圖圖示根據一些實施例的記憶體單元450的一部分的橫截面圖。為了簡單明瞭，僅顯示背側互連結構BMX、BMX+1、通孔結構BVX、及絕緣層406。記憶體單元450係所揭示記憶體單元（記憶體單元400）的通用版本，其中絕緣層406設置於非特定背側互連結構BMX及與非特定背側通孔結構BVX之間，非特定背側通孔結構BVX設置於背側互連結構BMX之下，其間僅具有絕緣層406。舉例而言，「BMX」及「BVX」中之「X」可係0、1、2等，使得絕緣層406形成於背側互連結構BMX的底表面及背側通孔結構BVX的頂表面上。背側互連結構BMX可係電容器（例如，電容器C）的第一端子（例如，第一端子224）的部分，且背側通孔結構BVX可係電容器的第二端子（例如，第二端子226）的部分。
第4C圖圖示根據一些實施例的第4B圖的記憶體單元450的部分的更詳細橫截面圖。第4C圖中所示的部分包括氧化層OX、層間介電質ILD、背側互連結構BM0、背側通孔結構BV0、及絕緣層MIM（例如，絕緣層406）。第4C圖中的部分相對於第4B圖中所示的部分翻轉，以顯示各層係如何在基板的背側上彼此堆疊的。因此，儘管在第4C圖中背側通孔結構BV0位於背側互連結構BM0之上，但背側通孔結構BV0位於比背側互連結構BM0更遠離基板的位置。此外，儘管第4C圖的背側互連結構及背側通孔結構分別為BM0及BV0，但實施例不限於此。舉例而言，背側互連結構可係BM1、BM2、……、BMX及/或背側通孔結構可係VB、BV1、……、BVX。
背側互連結構BM0可由W、TiN、TaN、Ru、Co、Al、Cu、或任何導電材料中之至少一者形成。氧化物OX可由絕緣材料形成，包括但不限於二氧化矽、矽酸鹽玻璃、氧碳化矽、ZrO、TiO 2、HfOx、高 k介電質、或類似物。ILD可由多孔低 k介電材料形成，諸如氧化矽、磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼磷矽玻璃(BPSG)、無摻雜矽玻璃(USG)、或類似物，且可藉由任何適合的方法沉積，諸如CVD、PECVD、或FCVD。絕緣層MIM可由任何適合的絕緣材料形成，諸如SiO 2、SiN、Al 2O 3、HfO、TaO、TiN、W、Ru、Co、Al、Cu、及類似物、及/或其任何組合物。背側通孔結構BV0可由W、TiN、TaN、Ru、Co、Al、Cu、或任何導電材料中之至少一者形成。
如上所述，背側通孔結構BV0可用作記憶體單元500的電容器的第一端子或第二端子（或其一部分），且背側互連結構BM0可用作記憶體單元500的電容器的第一端子或第二端子中之另一者（或其一部分）。
第5A圖圖示根據一些實施例的記憶體單元500的橫截面圖。記憶體單元500包括設置於基板508的第一側上的電晶體510（例如，電晶體T）、及包括設置於基板508的第二側（或相反側）上的絕緣層506的電容器（例如，電容器C）。除第5A圖中絕緣層506的位置不同於第4A圖中絕緣層406的位置以外，記憶體單元500類似於第4A圖的記憶體單元400。
電晶體510包括閘極結構PO、S/D結構502（例如，第一端子224）、及S/D結構504（例如，第二端子226）。閘極結構PO電連接至字元線WL，S/D結構504電連接至源極線SL，且S/D結構502經由複數個通孔結構及背側互連層電連接至位元線BL。
絕緣層506設置於背側通孔結構BV0與背側互連結構BM1之間。具體地，絕緣層506設置於背側通孔結構BV0的底表面及背側互連結構BM1的頂表面之下。因此，記憶體單元500的電容器包括第一端子（包括背側通孔結構BV0、背側互連結構BM0及背側通孔結構VB）、設置於絕緣506之下的第二端子（包括背側互連結構BM1等）、及第一端子與第二端子之間的絕緣層506。第一端子電連接至S/D結構502，且第二端子電連接至位元線BL。
第5B圖圖示根據一些實施例的記憶體單元550的一部分的橫截面圖。為了簡單明瞭，僅顯示背側互連結構BMX、BMX+1、通孔結構BVX、及絕緣層506。記憶體單元550係記憶體單元500的通用版本，其中絕緣層506設置於非特定背側通孔結構BVX與非特定背側互連結構BMX+1之間，非特定背側互連結構BMX+1設置於背側通孔結構BVX之下，其間僅存在絕緣層506。舉例而言，「BMX」及「BVX」中之「X」可係0、1、2等，使得絕緣層506形成於背側通孔結構BVX的底表面及背側互連結構BMX+1的頂表面上。背側通孔結構BVX可係電容器（例如，電容器C）的第一端子（例如，第一端子224）的部分，且背側互連結構BMX+1可係電容器的第二端子（例如，第二端子226）的部分。
第6A圖圖示根據一些實施例的記憶體單元600的橫截面圖。記憶體單元600包括設置於基板608的第一側上的電晶體610（例如，電晶體T）及包括設置於基板608的第二側（或相反側）上的絕緣層606的電容器（例如，電容器C）。除第6A圖中絕緣層606的位置不同於第5A圖中絕緣層506的位置以外，記憶體單元600類似於第5A圖的記憶體單元500。
電晶體610包括閘極結構PO、S/D結構602（例如，第一端子224）、及S/D結構604（例如，第二端子226）。閘極結構PO電連接至字元線WL，S/D結構604電連接至源極線SL，且S/D結構602經由複數個通孔結構及背側互連層電連接至位元線BL。
絕緣層606設置於背側通孔結構BV0內，背側通孔結構BV0包括第一（頂部）部分BV0_0及第二（底部）部分BV0_1。具體地，絕緣層606設置於背側通孔結構BV0的第一部分BV0_0的底表面及背側通孔結構BV0的第二部分BV0_1的頂表面之下。因此，記憶體單元600的電容器包括第一端子（包括頂部部分BV0_0、背側互連結構BM0及背側通孔結構VB）、設置於絕緣層606之下的第二端子（包括第二部分BV0_1、背側互連結構BM1等）、及第一端子與第二端子之間的絕緣層606。第一端子電連接至S/D結構602，且第二端子電連接至位元線BL。
第6B圖圖示根據一些實施例的記憶體單元650的一部分的橫截面圖。為了簡單明瞭，僅顯示背側互連結構BMX、BMX+1、通孔結構BVX、及絕緣層606。記憶體單元650係記憶體單元600的通用版本，其中絕緣層606設置於非特定背側通孔結構BVX的第一部分BVX_0與第二部分BVX_1之間。舉例而言，「BMX」及「BVX」中之「X」可係0、1、2等，使得絕緣層606形成於第一部分BVX_0的底表面及第二部分BVX_1的頂表面上。第一部分BVX_0可係電容器（例如，電容器C）的第一端子（例如，第一端子224）的部分，且第二部分BVX_1可係電容器的第二端子（例如，第二端子226）的部分。
第7A圖至第7C圖分別圖示根據一些實施例的記憶體單元700a、700b、及700c的一部分的橫截面圖。除電容器的絕緣層706a的位置相對於背側通孔結構VB不同以外，記憶體單元700a、700b、及700c中之各者類似於記憶體單元400、500、或600。舉例而言，在第7A圖中，記憶體單元700a包括背側通孔結構VB與背側互連結構BM0之間的絕緣層706a。舉例而言，在第7B圖中，記憶體單元700b包括S/D結構與背側通孔結構VB之間的絕緣層706b。舉例而言，在第7C圖中，記憶體單元700c包括背側通孔結構VB的頂部部分VB_0與背側通孔結構VB的底部部分VB_1之間的絕緣層706c。
第8A圖至第8C圖各個圖示根據一些實施例的記憶體單元800a、800b、及800c（例如，記憶體單元400、450）的一部分的橫截面圖。這些部分包括背側互連結構BMX、絕緣層806a/806b/806c、背側通孔BVX、及背側互連結構BMX+1。絕緣層806a~806c中之各者具有寬度W1。互連結構BMX具有寬度為W2的底表面。在記憶體單元800b中，W2與W1基本相同。在記憶體單元800a及800b中，W1小於W2。在記憶體單元800a中，W1與W2之間的比率約為0.6，而在記憶體單元800c中，比率約為0.2。然而，這些比率並不限於此。舉例而言，比率可係0至1之間的任何數目。
第9A圖至第9C圖各個圖示根據一些實施例的記憶體單元900a、900b、及900c（例如，記憶體單元500、550）的一部分的橫截面圖。這些部分包括背側通孔BVX、絕緣層906a/906b/906c、及背側互連結構BMX+1。絕緣層906a~906c中之各者具有寬度W1。背側通孔BVX具有寬度為W3的底表面。在記憶體單元900b中，W3與W1基本相同。在記憶體單元900a及900b中，W1小於W3。在記憶體單元900a中，W3與W1之間的比率約為0.6，而在記憶體單元900c中，比率約為0.2。然而，這些比率並不限於此。舉例而言，比率可係0至1之間的任何數目。
在本揭示的一個態樣中，揭示一種記憶體裝置。記憶體裝置包括具有第一側及與第一側相對的第二側的基板；電晶體，設置於基板的第一側上；電容器，電連接至電晶體並包括第一端子、第二端子、及插入第一端子與第二端子之間的絕緣層，至少絕緣層設置於基板的第二側上。電晶體與電容器形成OTP記憶體單元。
在本揭示的另一態樣中，揭示一種記憶體陣列。記憶體陣列包括基板；及設置於基板上方的複數個OTP記憶體單元。各個OTP記憶體單元包括設置於基板上並具有源極/汲極端子的電晶體；複數個通孔結構，設置於電晶體的源極/汲極端子之下；複數個互連結構，設置於電晶體的源極/汲極端子之下，其中複數個互連結構中之一者插入複數個通孔結構的相鄰通孔結構之間；及插入複數個通孔結構的第一通孔結構與複數個互連結構的第一互連結構之間的絕緣層。
在本揭示的又另一態樣中，揭示一種記憶體陣列。記憶體陣列包括複數個OTP記憶體單元，各個OTP記憶體單元包含：第一活動區，包含複數個磊晶結構；互連結構，設置於第一活動區之下，其中複數個磊晶結構中之至少一者電耦合至互連結構；及設置於複數個磊晶結構與互連結構之間的絕緣層。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭示的態樣。熟習此項技術者應瞭解，其可易於使用本揭示作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭示的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭示的精神及範疇。
100:記憶體裝置 102:控制器 104:記憶體陣列 112:字元線驅動器 114:源極線驅動器 116:位元線驅動器 118:SA 200:記憶體單元 200A~200H:記憶體單元 222:閘極端子 224:第一端子 226:第二端子 234:第一末端 236:第二末端 238:電阻結構 400:記憶體單元 402:S/D結構 404:S/D結構 406:絕緣層 408:基板 410:電晶體 450:記憶體單元 500:記憶體單元 502:S/D結構 504:S/D結構 506:絕緣層 508:基板 510:電晶體 550:記憶體單元 600:記憶體單元 602:S/D結構 604:S/D結構 606:絕緣層 608:基板 610:電晶體 650:記憶體單元 700a~700c:記憶體單元 706a~706c:絕緣層 800a~800c:記憶體單元 806a~806c:絕緣層 900a~900c:記憶體單元 906a~906c:絕緣層 C:電容器 BVX:背側通孔 BVX_0:BVX的第一部分/BVX的頂部部分 BVX_1:BVX的第二部分/BVX的底部部分 MIM:絕緣層 T:電晶體 VB_0:VB的頂部部分 VB_1:VB的底部部分
本揭示的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。 第1圖圖示根據一些實施例的記憶體裝置的示意方塊圖。 第2A圖、第2B圖、及第2C圖係根據一些實施例的在各種操作中的記憶體單元的電路示意圖。 第3圖係根據一些實施例的記憶體裝置的電路示意圖。 第4A圖圖示根據一些實施例的記憶體單元的橫截面圖。 第4B圖圖示根據一些實施例的記憶體單元的一部分的橫截面圖。 第4C圖圖示根據一些實施例的第4B圖的記憶體單元的部分的更詳細橫截面圖。 第5A圖圖示根據一些實施例的記憶體單元的橫截面圖。 第5B圖圖示根據一些實施例的記憶體單元的一部分的橫截面圖。 第6A圖圖示根據一些實施例的記憶體單元的橫截面圖。 第6B圖圖示根據一些實施例的記憶體單元的一部分的橫截面圖。 第7A圖、第7B圖、及第7C圖各個圖示根據一些實施例的記憶體單元的一部分的橫截面圖。 第8A圖、第8B圖、及第8C圖各個圖示根據一些實施例的記憶體單元的一部分的橫截面圖。 第9A圖、第9B圖、及第9C圖各個圖示根據一些實施例的記憶體單元的一部分的橫截面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
104:記憶體陣列
200A~200H:記憶體單元

Claims (19)

  1. 一種記憶體裝置，其包含： 一基板，其具有一第一側及與該第一側相對的一第二側； 一電晶體，其設置於該基板的該第一側上； 一電容器，其電連接至該電晶體並包括一第一端子、一第二端子、及插入該第一端子與該第二端子之間的一絕緣層，至少該絕緣層設置於該基板的該第二側上； 其中該電晶體與該電容器形成一一次性可程式記憶體單元。
  2. 如請求項1所述之記憶體裝置，其進一步包含設置於該第二側上並設置於該電晶體的該源極/汲極結構上方的一通孔結構，其中該絕緣層相對於該通孔結構設置。
  3. 如請求項2所述之記憶體裝置，其進一步包含設置於該第二側上的該絕緣層上方的一互連結構，其中該通孔結構電連接至該源極/汲極結構並用作該第一端子，且該互連結構用作該第二端子。
  4. 如請求項2所述之記憶體裝置，其中該源極/汲極結構用作該第一端子的至少一部分，且該通孔結構用作該第二端子。
  5. 如請求項1所述之記憶體裝置，其進一步包含： 複數個通孔結構，其在該第二側上；及 複數個互連結構，其在該第二側上； 其中該些通孔結構及該些互連結構各個用以經由該絕緣層將該電晶體的一源極/汲極結構電耦合至一位元線。
  6. 如請求項5所述之記憶體裝置，其中該些通孔結構中之一第一者與該源極/汲極結構直接接觸，且該些互連結構中之一第一者與該第一通孔結構直接接觸，其中該絕緣層與該第一互連結構直接接觸，且其中該些通孔結構中之多個剩餘者及該些互連結構中之多個剩餘者設置於該絕緣層與該位元線之間。
  7. 如請求項5所述之記憶體裝置，其中該些通孔結構中之一第一者與該源極/汲極結構直接接觸，該些互連結構中之一第一者與該第一通孔結構直接接觸，該些通孔結構中之一第二者與該第一互連結構直接接觸，且該絕緣層與該第二通孔結構及該些互連結構中之一第二者直接接觸。
  8. 如請求項5所述之記憶體裝置，其中該些通孔結構中之一第一者與該源極/汲極結構直接接觸，該些互連結構中之一第一者與該第一通孔結構直接接觸，該些通孔結構中之一第二者的一第一部分與該第一互連結構直接接觸，且該絕緣層與該第二通孔結構的該第一部分及該第二通孔結構的一第二部分直接接觸，且其中該第二通孔結構的該第一部分及該第二部分設置於該絕緣層的相對側上。
  9. 如請求項1所述之記憶體裝置，其中該一次性可程式記憶體單元包括一反熔絲單元，且其中該一次性可程式記憶體單元的該電容器的該絕緣層用以不可逆地崩潰。
  10. 一種記憶體陣列，其包含： 一基板；及 複數個一次性可程式記憶體單元，其設置於該基板上方，各個一次性可程式記憶體單元包含： 一電晶體，其設置於一基板上並具有一源極/汲極端子； 複數個通孔結構，其設置於該電晶體的該源極/汲極端子之下； 複數個互連結構，其設置於該電晶體的該源極/汲極端子之下，其中該些互連結構中之一者插入該些通孔結構的多個相鄰通孔結構之間；及 一絕緣層，其插入該些通孔結構的一第一通孔結構與該些互連結構的一第一互連結構之間。
  11. 如請求項10所述之記憶體陣列，其中該絕緣層設置於該第一通孔結構的一頂表面上，且其中該絕緣層設置於該電晶體的該源極/汲極端子的一底表面上。
  12. 如請求項10所述之記憶體陣列，其中該絕緣層設置於該第一通孔結構直接之下。
  13. 如請求項12所述之記憶體陣列，其中該絕緣層的一寬度大於該第一通孔結構的一底表面的一寬度。
  14. 如請求項12所述之記憶體陣列，其中該絕緣層的一寬度與該第一通孔結構的一底表面的一寬度基本相同。
  15. 如請求項10所述之記憶體陣列，其中該絕緣層設置於該第一互連結構直接之下。
  16. 如請求項15所述之記憶體陣列，其中該絕緣層的一寬度小於該第一互連結構的一底表面的一寬度。
  17. 如請求項15所述之記憶體陣列，其中該絕緣層的一寬度與該第一互連結構的一底表面的一寬度基本相同。
  18. 一種記憶體陣列，其包含： 複數個一次性可程式記憶體單元，各個一次性可程式記憶體單元包含： 一第一活動區，其包含複數個磊晶結構； 一互連結構，其設置於該第一活動區之下，其中該些磊晶結構中之至少一者電耦合至該互連結構；及 一絕緣層，其設置於該些磊晶結構與該互連結構之間。
  19. 如請求項18所述之記憶體陣列，其中該絕緣層具有選自由以下各者組成的一群組的一或多個材料：氮化鈦(TiN)、氮化鉭(TaN)、Ti與TiN的一合金、Ta與TaN的一合金、鋁(Al)與氧(O)的一合金、及其組合物。
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JP5487625B2 (ja) * 2009-01-22 2014-05-07 ソニー株式会社 半導体装置
KR101969166B1 (ko) * 2011-11-29 2019-08-21 에스케이하이닉스 주식회사 가변 저항체, 이를 이용한 비휘발성 메모리 장치 및 이들의 제조 방법
US9368552B2 (en) * 2013-11-22 2016-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive memory array and fabricating method thereof
US10763269B2 (en) * 2018-10-28 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Anti-fuse cell and chip having anti-fuse cells

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