KR20080063339A - 소자의 제조 방법 - Google Patents

소자의 제조 방법 Download PDF

Info

Publication number
KR20080063339A
KR20080063339A KR1020087009478A KR20087009478A KR20080063339A KR 20080063339 A KR20080063339 A KR 20080063339A KR 1020087009478 A KR1020087009478 A KR 1020087009478A KR 20087009478 A KR20087009478 A KR 20087009478A KR 20080063339 A KR20080063339 A KR 20080063339A
Authority
KR
South Korea
Prior art keywords
aluminum alloy
alloy film
etching
film
oxide film
Prior art date
Application number
KR1020087009478A
Other languages
English (en)
Inventor
다카시 구보타
요시노리 마츠우라
Original Assignee
미쓰이 긴조꾸 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰이 긴조꾸 고교 가부시키가이샤 filed Critical 미쓰이 긴조꾸 고교 가부시키가이샤
Publication of KR20080063339A publication Critical patent/KR20080063339A/ko

Links

Images

Classifications

    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1343Electrodes
    • G02F1/13439Electrodes characterised by their electrical, optical, physical properties; materials therefor; method of making
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/1368Active matrix addressed cells in which the switching element is a three-electrode device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Liquid Crystal (AREA)
  • Manufacturing & Machinery (AREA)
  • Weting (AREA)

Abstract

[과제]
본 발명은 알루미늄 합금막을 에칭하여 배선 회로를 형성하는 공정을 구비하는 소자의 제조 방법에 관한 것이며, 알루미늄 합금막에 손상을 주는 것을 극력 억제하여, 신뢰성이 높은 소자를 실현 가능하게 하는 제조 기술을 제안한다.
[해결 수단]
기판 위에, 알루미늄 합금막을 형성하고, 그 알루미늄 합금막을 에칭하여 배선 회로를 형성하는 공정을 구비하는 소자의 제조 방법에 있어서, 알루미늄 합금막을 형성후, 알루미늄 합금막 표면을 산화시키기는 것으로 했다. 이 때의 산화 처리는 자연 산화 피막을 구비한 소정 두께의 알루미늄 합금막을, 알루미늄 합금용 에칭액으로 전두께를 에칭했을 때에 산출되는 두께 방향의 에칭 속도에 대하여, 80% 이상의 에칭 속도가 확보될 수 있도록 산화 피막을 형성하도록 한다.
알루미늄 합금막, 알루미늄 합금용 에칭액

Description

소자의 제조 방법{PROCESS FOR PRODUCTION OF DEVICES}
본 발명은 액정 디스플레이 등의 표시 디바이스에 있어서의 소자의 제조 방법에 관한 것이며, 특히, 배선 회로 재료로서 알루미늄 합금막을 사용한 소자의 제조 기술에 관한 것이다.
근래, 액정 디스플레이는 다양한 전자 기기의 표시에 사용되고 있고, 이 액정 디스플레이를 구성하는 표시 디바이스의 개발은 눈부시게 진행되고 있다. 이 액정 디스플레이의 표시 디바이스로서는, 예를 들면 박막 트랜지스터(Thin Film Transistor, 이하, TFT라고 약칭한다)가 알려져 있고, 이 TFT를 구성하는 배선 재료로서는, 알루미늄(Al) 합금이 사용되고 있다.
TFT 등의 표시 디바이스를 제조할 경우, 배선 또는 전극을 구성하는 전극은 알루미늄 합금막에 의해 형성되는데, 이 알루미늄 합금막에 의한 전극(이하, 알루미늄 합금층이라 칭한다)을 형성할 때에는, 종래, ITO나 IZO 등의 투명 전극층과 알루미늄 합금층의 접합 계면에, Mo이나 Cr 등으로 이루어지는, 이른바 콘택트 배리어층(혹은, 캡층이라 불린다)이 마련되어 있다(예를 들면, 비특허문헌 1 참조).
비특허문헌 1 : 우치타 타츠오 편저, 「차세대 액정 디스플레이 기술」, 초판, 주식회사 공업조사회(일본), 1994년 11월 1일, p. 36-38
이 콘택트 배리어층을 개재(介在)시키면, 알루미늄 합금층과 투명 전극층의 산화 환원 전위값의 차이에 의해 생기는, 전기 화학적 반응을 억제하여, 접합 계면의 파괴나 콘택트 저항값의 증가를 방지할 수 있는 것이다. 그러나, 이 콘택트 배리어층을 마련할 경우, 표시 디바이스 구조가 자연히 복잡해져, 생산 비용의 증가로 이어지는 경향이 된다. 또한, 최근에는, 콘택트 배리어층을 구성하는 재료 중 Cr의 사용을 배제하는 시장 동향도 있어, 콘택트 배리어층의 형성 기술에 큰 제약이 생겨나고 있다.
그 때문에, 최근에는, 콘택트 배리어층을 생략하고, 알루미늄 합금층과 투명 전극층의 직접 접합이 가능해지는, 표시 디바이스 구조가 제안되고 있다(예를 들면, 특허문헌 1, 특허문헌 2 참조).
특허문헌 1 : 일본 특개2004-214606호 공보
특허문헌 2 : 일본 특개2003-89864호 공보
그러나, 이들 선행 기술에 개시된 알루미늄 합금 재료는 기본적으로는 알루미늄을 주성분으로 하기 때문에, 표시 디바이스의 제조 공정에서 사용되는 약액, 예를 들면, 현상액, 레지스트의 박리액 등에 직접 접촉하면, 핀 홀 등의 침식이나 오염이 생기기 쉽다. 이 알루미늄 합금층에 핀 홀 등의 결함이 생기면, 소자의 전기적 특성에의 영향, 예를 들면, 알루미늄 합금층과 투명 전극층을 직접 접합했을 때의 접합 특성이 저하하는 것 등이 우려된다. 즉, 알루미늄 합금막을 사용한 표시 디바이스 소자의 제조 방법에 관하여, 보다 유효한 대책에 대하여 구체적인 검토가 충분히 되어 있지 않음이 현상태이다.
[발명의 개시]
[발명이 해결하고자 하는 과제]
본 발명은 이상과 같은 사정을 배경으로 이루어진 것이며, 알루미늄 합금막을 에칭하여 배선 회로를 형성하는 공정을 구비하는 소자의 제조 방법에 관한 것이며, 알루미늄 합금막에 손상을 주는 것을 극력 억제하여, 신뢰성이 높은 소자를 실현 가능하게 하는 제조 기술을 제안하는 것이 목적이다.
[과제를 해결하기 위한 수단]
상기 과제를 해결하고자, 본 발명은 기판 위에, 알루미늄 합금막을 형성하고, 그 알루미늄 합금막을 에칭하여 배선 회로를 형성하는 공정을 구비하는 소자의 제조 방법에 있어서, 알루미늄 합금막을 형성후, 알루미늄 합금막 표면을 산화시키는 것으로 했다.
기판 위에 형성되는 알루미늄 합금막은 막 형성후, 포토리소그래피에 의해 배선 회로로 가공되는 것이 일반적인데, 그 때의 레지스트의 도포, 레지스트의 현상액, 레지스트의 박리액 등의 약액과 알루미늄 합금막이 접촉할 기회가 생긴다. 그 때문에, 알루미늄 합금막의 표면에서는 다양한 약액과의 접촉에 의해, 핀 홀 등의 침식이나 표면 오염이 생길 가능성이 매우 높다. 그래서, 본 발명에서는, 알루미늄 합금막 형성후, 그 알루미늄 합금막의 표면을 적극적으로 산화 처리하여, 보호막으로서 표면 산화 피막을 형성시키기로 했다. 이 알루미늄 합금막의 표면 산화 피막은 주로 알루미늄 산화 피막이다. 이 알루미늄 산화 피막은 내식성이 뛰어나기 때문에, 각종 약액에 접촉해도 알루미늄 합금막의 침식이나 오염을 억제할 수 있다. 본 발명의 소자의 제조 방법에서는, 기판 위에 알루미늄 합금막을 형성한 후에, 산화 처리를 하는 것으로 되어 있지만, 알루미늄 합금막 형성 전에, 기판 위에 그 밖의 성막 처리, 반도체층, 절연층 등이 형성되어 있어도 상관없다. 요지는, 알루미늄 합금막의 형성후, 알루미늄 합금막에 대하여 어떤 처리를 행하기 전에, 산화 처리를 행하여 알루미늄 합금막에 표면 산화 피막을 형성해두면 좋다. 또한, 알루미늄 합금막의 산화 처리는 이른바 어닐링 처리, 산소 가스 애싱(ashing) 처리 등의 주지의 방법을 채용할 수 있다.
그리고, 본 발명에서는, 알루미늄 합금막 표면의 산화 처리는 자연 산화 피막을 구비한 소정 두께의 알루미늄 합금막을, 알루미늄 합금용 에칭액으로 전(全)두께를 에칭했을 때에 산출되는 두께 방향의 에칭 속도에 대하여, 80% 이상의 에칭 속도가 확보될 수 있도록 산화 피막을 형성하는 것이 바람직하다. 이 경우에, 소정의 산화 처리를 실시한 알루미늄 합금막에 있어서의 에칭 속도의 상한은 자연 산화 피막의 에칭 속도의 100% 미만이 되지만, 실질적으로는 자연 산화 피막보다도 표면의 산화 정도가 진행되어 있어, 약액과의 접촉에 의해 알루미늄 합금막 표면이 침식이나 오염되지 않을 정도의 산화 처리를 실시해둘 필요가 있다. 구체적으로는, 본 발명자들의 연구에 의하면, 자연 산화 피막의 에칭 속도의 95% 이하가 되는 산화 처리이면, 약액에 의한 알루미늄 합금막 표면의 침식이나 오염이 생기지 않는 경향이 되는 것이 확인되었다.
표면 산화 피막으로서 형성되는 알루미늄 산화 피막은 내식성이 뛰어나지만, 동시에 전기 절연성도 겸비하고 있다. 그 때문에, 예를 들면, ITO 등의 투명 전극 층과 직접 접합을 행할 경우, 그 접합 계면에 알루미늄 산화 피막이 존재하면 콘택트 저항의 증가를 일으켜, 실용적인 소자를 제조할 수 없게 된다. 그래서, 본 발명자들은 알루미늄 합금막의 표면에 형성하는 표면 산화 피막의 구조에 대하여 검토했다. 그 결과, 산화 처리에 의해 표면 산화 피막을 형성한 알루미늄 합금막이 소정의 에칭 속도이면, 소자의 전기적 특성에 큰 영향을 주지 않고, 알루미늄 합금막의 보호가 도모됨을 알아냈다.
자연적으로 형성되는 알루미늄 산화 피막은 일반적으로 5∼10nm 정도의 두께를 가짐이 알려져 있지만, 어닐링 처리 등의 강제적인 산화 처리에 의해 형성된 표면 산화 피막은 자연 산화 피막의 두께와 비교해도, 그 두께는 크게 변화하지 않고, 알루미늄 산화 피막 자체의 구조가 치밀하게 됨이 알려져 있다. 즉, 표면 산화 피막의 치밀성과 같은 구조 자체를 특정하는 것을 용이하게는 행할 수 없기 때문에, 본 발명자들은 알루미늄 합금막의 두께 방향의 에칭 속도에 주목한 것이다. 알루미늄 합금용 에칭액에 의해, 알루미늄 합금막을 에칭했을 경우, 그 에칭이 진행될 때의 율속(律速) 과정은 알루미늄 합금막의 표면 산화 피막을 에칭할 때이다. 따라서, 동일한 조성의 알루미늄 합금막에 대하여, 두께 방향의 에칭 속도가 변화함은, 그 두께의 차이를 포함하여 표면 산화 피막 자체의 구조가 다름에 대응하는 것이다. 이것으로부터, 본 발명에서의 알루미늄 합금막의 산화 처리는 자연 산화 피막을 구비한, 소정 두께의 알루미늄 합금막을 에칭했을 때에, 그 두께 방향의 에칭 속도를 기준으로 하여 특정한 것이다.
보다 구체적으로는, 1000Å 이상 두께의 알루미늄 합금막을 기판 위에 형성 하고, 아무런 처리를 하지 않고 대기 중에 방치하여, 알루미늄 합금막의 표면에 자연 산화 피막을 생성시킨다. 이 자연 산화 피막을 구비한 알루미늄 합금막에 대하여, 알루미늄 합금용 에칭액, 예를 들면, 인산계 혼산 에칭액(간토가가쿠(주)사제 : 알루미 혼산 에천트, 조성(용량비)/인산:옥살산:아세트산:물=16:1:2:1, 액온 32℃)과 같은 알루미늄 합금을 용해할 수 있는 용액을 사용하여, 알루미늄 합금막의 전두께를 에칭하여, 그 두께 방향에 있어서의 에칭 속도(여기서는, 기준 에칭 속도라 한다)를 산출한다. 그리고, 동일 두께의 알루미늄 합금막을 형성하고, 소정 조건의 산화 처리에 의한 표면 산화 피막을 형성하여, 동일한 에칭액으로 알루미늄 합금막의 전두께를 에칭하여 두께 방향의 에칭 속도를 구한다. 이 소정 조건의 산화 처리를 행했을 경우의 에칭 속도가, 미리 구해둔 기준 에칭 속도의 80% 이상의 에칭 속도이면, 소자의 전기적 특성에 큰 영향을 주지 않고, 알루미늄 합금막의 보호가 도모되는 표면 산화 피막을 형성할 수 있다.
상술한 본 발명에 따른 소자의 제조 방법은 니켈, 코발트, 철, 탄소, 붕소 중 적어도 1종 이상의 원소를 함유하고, 잔부(殘部)가 알루미늄인 알루미늄 합금막이 바람직하다. 특히, 알루미늄 합금막이 Al-Ni계 합금일 경우에 유효하다. 알루미늄에 니켈을 함유한 Al-Ni계 합금은 투명 전극층과의 직접 접합에 있어서의 접합 특성이 뛰어나, 본 발명의 제조 방법을 채용함으로써, 저(低)콘택트 저항값이며, 직접 접합의 접합 상태가 양호한 소자를 제조할 수 있게 된다. 이 Al-Ni계 합금 중에서도 Al-Ni-B합금을 채용하면, 반도체층과의 직접 접합에 있어서도 접합 특성이 뛰어난 소자의 제조가 가능해진다.
상기한 본원 발명의 산화 처리는 이른바 어닐링 처리나 산소 가스에 의한 애싱 처리에 의해 행하는 것이 바람직하다. 어닐링 처리이면, 어닐링 분위기가 산소 분압으로 20%∼100%인 것이 바람직하다. 어닐링 온도나 어닐링 처리 시간은 어닐링 분위기의 산화 능력에 따라 변동하지만, 바람직하게는 150℃∼500℃ 미만의 어닐링 온도이고, 30분간∼24시간 미만의 처리 시간이다. 또한, 애싱 처리에서는, 애싱 분위기의 산소 농도가 80∼100%이고, 처리 시간은 10초∼2분간 미만이고, 애싱시의 투입 전력은 50∼300W인 것이 바람직하다. 이들 산화 처리 조건 범위를 벗어나면, 적정한 산화 피막이 형성되지 않거나, 혹은, 산화 정도가 과도하게 진행되어 직접 접합에 있어서의 콘택트 저항값이 높아지는 경향으로 된다.
도 1은 4단자법에 의한 저항값 측정 소자의 개략도.
도 2는 200℃ 어닐링 처리의 알루미늄 합금막 표면의 SEM 관찰 사진.
도 3은 1분간 산소 가스 애싱 처리의 알루미늄 합금막 표면의 SEM 관찰 사진.
도 4는 미처리의 알루미늄 합금막 표면의 SEM 관찰 사진.
도 5는 도 4의 확대 SEM 관찰 사진.
[발명을 실시하기 위한 최량의 형태]
이하, 본 발명에 관한 최량의 실시 형태에 대하여 설명한다. 본 실시 형태에서는, 알루미늄 합금막으로서 Al-0.4at%B-5.0at%Ni의 Al-Ni계 합금을, 또한, 투 명 전극층으로서 ITO(조성 In2O3-10wt%SnO2)를 사용했다.
우선, 처음에, 산화 처리와 에칭 속도의 관계를 조사한 결과에 대하여 설명한다. 알루미늄 합금막의 성막은 유리 기판 위에, 상기 조성의 Al 합금 타깃을 사용하고, 스퍼터링 조건, 투입 전력 3.0Watt/cm2, 아르곤 가스 유량 100ccm, 아르곤 압력 0.5Pa로서 마그네트론·스퍼터링 장치(도키사제 : 멀티 챔버 타입 스퍼터링 장치 MSL464)를 사용하여, 두께 2000Å의 알루미늄 합금막을 형성했다.
그리고, 이 알루미늄 합금막에 대하여 각 조건의 산화 처리를 행했다. 산화 처리 조건으로서는, 대기 분위기 중 100℃∼300℃의 어닐링 처리(30분간), 및 산소 가스 애싱 처리(산소 가스 유량 50ccm, 압력 10Pa, 투입 전력 100Watt, 실온 : 처리 시간 1∼3분간)를 행한 샘플을 형성했다.
이 산화 처리한 각 샘플에 대하여, 레지스트(OFPR800 : 도쿄오카고교(주))를 피복하고, 20㎛ 폭 회로 형성용 패턴 필름을 배치하고 노광 처리하여, 농도 2.38%, 액온(液溫) 23℃의 테트라메틸암모늄하이드로옥사이드를 함유하는 알칼리 현상액(이하, TMAH 현상액이라 약칭한다)으로 현상 처리를 했다. 현상 처리후, 인산계 혼산 에칭액(간토가가쿠(주)사제 : 알루미 혼산 에천트, 조성(용량비)/인산:옥살산:아세트산:물=16:1:2:1, 액온 32℃)에 의해 회로 형성을 행하고, DMSO(디메틸설폭시드의 약칭, 이하 DMSO라 한다) 박리액에 의해 레지스트의 제거를 행하여, 20㎛ 폭 회로를 형성했다.
이와 같은 회로 형성을 행한 샘플을, 상기 인산계 혼산 에칭액에 의해 회로 전부를 에칭 처리함으로써, 그 에칭 속도를 측정했다. 표 1에 인산계 혼산 에칭액의 결과를 나타낸다. 또, 알루미늄 합금막 형성후, 그대로 대기 분위기로 실온에서 60분간 정도 방치만 한, 자연 산화 피막 형성의 샘플(미처리)에 관해서도 동일한 에칭 처리를 행하고, 그 에칭 속도를 측정했다.
[표 1]
Figure 112008028143112-PCT00001
표 1에 나타내는 바와 같이, 에칭 속도는 동일 산화 처리 조건에서, 2개의 샘플에 대하여 행했다. 또한, 표 중에는, 미처리의 자연 산화 피막 형성 샘플에 있어서의 평균 에칭 속도에 대한, 각 산화 처리 조건에서의 평균 에칭 속도의 비율을 백분율로 나타내고 있다. 표 1의 결과로부터, 산소 가스 애싱을 2분간 이상 행하면, 자연 산화 피막의 경우보다도 80% 미만의 에칭 속도로 됨이 판명되었다.
다음으로, 투명 전극층과의 직접 접합을 행할 경우에, 각 산화 처리와 그 콘택트 저항값에 대하여 조사한 결과에 대하여 설명한다. 이 콘택트 저항값을 측정한 평가 샘플의 제작은 다음과 같이 행했다.
우선, 유리 기판 위에, 상기 조성의 Al 합금 타깃을 사용하고, 상술한 스퍼터링 조건과 동일하게 하여, 두께 2000Å의 알루미늄 합금막을 형성했다. 그리고, 상기한 각 산화 처리를 행한 후, 상술한 회로 형성 조건에 의해, 알루미늄 합금막 으로 이루어지는 20㎛ 폭 회로를 형성했다.
다음으로, 20㎛ 폭 회로를 형성한 기판을, 순수 세정, 건조 처리를 행하고, 그 표면에 SiNx의 절연층(두께 4200Å)을 형성했다. 이 절연층의 성막은 스퍼터링 장치를 사용하고, 투입 전력 RF 3.0Watt/cm2, 아르곤 가스 유량 90ccm, 질소 가스 유량 10ccm, 압력 0.5Pa, 기판 온도 300℃의 스퍼터링 조건에 의해 행했다.
계속해서, 절연층 표면에 포지티브형 레지스트(도쿄오카고교(주)사제 : TFR-970)를 피복하고, 10㎛×10㎛각(角)의 콘택트 홀 개구용 패턴 필름을 배치하고 노광 처리하고, TMAH 현상액에 의해 현상 처리를 했다. 그리고, CF4의 드라이 에칭 가스를 사용하여, 콘택트 홀을 형성했다. 콘택트 홀 형성 조건은 CF4 가스의 경우, CF4 가스 유량 50ccm, 산소 가스 유량 5ccm, 압력 4.0Pa, 출력 150W로 했다. 콘택트 홀 형성후, 이하에 나타내는 레지스트 박리액 DMSO에 의해 레지스트의 박리를 행했다. 레지스트의 박리 처리를 행한 각 평가 샘플은 잔존하는 박리액을 순수 세정한 후, 건조 처리를 행했다.
계속해서, 이 레지스트의 박리 처리가 종료된 각 샘플에 대하여, ITO 타깃(조성 In2O3-10wt%SnO2)을 사용하여, 콘택트 홀 내 및 그 주위에 ITO의 투명 전극층을 형성했다. 투명 전극층의 형성은 스퍼터링(기판 온도 70℃, 투입 전력 1.8Watt/cm2, 아르곤 가스 유량 80ccm, 산소 가스 유량 0.7ccm, 압력 0.37Pa)을 행하여, 투명 전극층이 되는 두께 1000Å의 ITO막을 형성했다.
그리고, 이 ITO막 표면에 레지스트(OFPR800 : 도쿄오카고교(주)사제)를 피복하고, 패턴 필름을 배치하고 노광 처리하여, 농도 2.38%, 액온 23℃의 TMAH 현상액으로 현상 처리하여, 옥살산계 혼산 에칭액(간토가가쿠(주)사제 ITO05N)에 의해 20㎛ 폭 회로의 형성을 행했다. ITO막 회로 형성후, 박리액(DMSO 100wt%)에 의해 레지스트를 제거했다.
이상과 같은 순서에 의해, 콘택트 홀을 형성하고, 콘택트 홀을 거쳐 알루미늄 합금막으로 이루어지는 회로와 투명 전극층이 직접 접합된 평가 샘플에 대하여, 그 콘택트 저항값을 측정했다. 그 측정 결과를 표 2에 나타낸다. 이 콘택트 저항값의 측정법은 도 1에 나타내는 바와 같은 4단자법에 의거하여, 평가 샘플인 소자를 대기중, 250℃, 30분간의 어닐링 처리후, 각 평가 샘플의 저항값 측정을 행했다. 또, 이 도 1에 나타내는 4단자법은 열처리후의 평가 샘플의 단자 부분으로부터 연속 통전(3mA)하여, 그 저항을 측정하는 것이다.
[표 2]
Figure 112008028143112-PCT00002
표 2의 결과로부터, 콘택트 저항값이 200Ω 이하로 되기 위해서는, 100℃∼300℃의 어닐링 처리, 1.5분간 이하의 산소 가스 애싱 처리에 의해 표면 산화 피막을 형성했을 경우임이 판명되었다.
표 1의 에칭 속도의 측정 결과 및 표 2의 콘택트 저항값의 결과로부터, 자연 산화 피막 에칭 속도의 80% 이상의 에칭 처리가 가능한 산화 처리(100℃∼300℃ 어닐링 처리, 산소 가스 애싱 1분간 혹은 1.5분간)이면, ITO막과 직접 접합했을 경우의 콘택트 저항값을 낮게 할 수 있음이 판명되었다.
계속해서, 상기한 콘택트 홀 형성에서, ITO막 형성 전의 콘택트 홀 내의 알루미늄 합금막 표면을 관찰한 결과에 대하여 설명한다. 도 2∼도 5에, 알루미늄 합금막 표면의 SEM 관찰 사진을 나타낸다. 도 2가 200℃ 어닐링 처리의 경우, 도 3이 1분간 산소 가스 애싱의 경우, 도 4는 미처리(자연 산화)의 경우를 나타내고 있다(배율 5만배).
도 5에는, 도 4의 확대 SEM 관찰 사진(배율 20만배)을 나타내고 있는데, 자연 산화 피막의 경우에 있어서의 알루미늄 합금막 표면에는, 다수의 작은 핀 홀이 형성되어 있는 것이 확인되었다. 한편, 도 2 및 도 3에 나타내는 산화 처리의 경우에는, 알루미늄 합금막 표면에는, 핀 홀 등의 침식은 확인되지 않았다. 이상으로부터, 미처리(자연 산화)의 경우에는, 콘택트 저항은 낮아지지만, 핀 홀의 존재로 직접 접합의 신뢰성은 양호하지 않은 것으로 여겨지고, 이에 대하여, 본원 발명의 산화 처리를 행할 경우이면, 실용적인 콘택트 저항값을 만족함과 동시에, 신뢰성이 높은 직접 접합 구조를 실현할 수 있음이 판명되었다.
또한, SEM 관찰 사진은 생략하지만, 100℃의 어닐링 처리의 경우에 있어서의 알루미늄 합금막 표면에는, 매우 개수는 적지만, 작은 핀 홀이 형성되어 있는 것이 확인되었다. 100℃의 어닐링 처리 정도보다도 산화 처리가 진행되어 있지 않을 경우, 핀 홀 등의 침식이 발생할 가능성이 있어, 직접 접합의 신뢰성의 점에서 조금 불충분하다고 여겨진다. 이상으로부터, 표면 산화 피막의 형성 조건으로서는, 자연 산화 피막의 에칭 속도의 80%∼95%가 되는 산화 처리를 행하는 것이 실용상 적합한 소자의 형성이 가능해진다고 판단되었다.
이상과 같이, 본 발명에 의하면, 알루미늄 합금막에 손상을 주지 않고, 신뢰성이 높은 소자가 제조 가능해진다. 또한, 알루미늄 합금막을 투명 전극층이나 반도체층과 직접 접합시킬 경우에도, 본 발명에 의하면 콘택트 저항값이 적은 소자가 제조 가능해진다.

Claims (6)

  1. 기판 위에, 알루미늄 합금막을 형성하고, 그 알루미늄 합금막을 에칭하여 배선 회로를 형성하는 공정을 구비하는 소자의 제조 방법에 있어서,
    알루미늄 합금막을 형성후, 알루미늄 합금막 표면을 산화시키는 것을 특징으로 하는 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 알루미늄 합금막에 의해 형성되는 배선 회로는 투명 전극층 및/또는 반도체층과 직접 접합되는 부분을 갖는 소자의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    알루미늄 합금막 표면의 산화 처리는,
    자연 산화 피막을 구비한 소정 두께의 알루미늄 합금막을, 알루미늄 합금용 에칭액으로 전두께를 에칭했을 때에 산출되는 두께 방향의 에칭 속도에 대하여,
    80% 이상의 에칭 속도가 확보될 수 있도록 산화 피막을 형성하도록 한 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 알루미늄 합금용 에칭액은 용량비로 인산:옥살산:아세트산:물=16:1:2:1 의 조성이며, 에칭시의 액온(液溫)이 32℃인 소자의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 알루미늄 합금막은 니켈, 코발트, 철, 탄소, 붕소 중 적어도 1종 이상의 원소를 함유하고, 잔부(殘部)가 알루미늄인 소자의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 산화 처리는 어닐링 처리 또는 산소 가스에 의한 애싱(ashing) 처리인 소자의 제조 방법.
KR1020087009478A 2005-10-14 2006-10-13 소자의 제조 방법 KR20080063339A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005299666A JP2007109916A (ja) 2005-10-14 2005-10-14 素子の製造方法
JPJP-P-2005-00299666 2005-10-14

Publications (1)

Publication Number Publication Date
KR20080063339A true KR20080063339A (ko) 2008-07-03

Family

ID=37942866

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087009478A KR20080063339A (ko) 2005-10-14 2006-10-13 소자의 제조 방법

Country Status (5)

Country Link
JP (1) JP2007109916A (ko)
KR (1) KR20080063339A (ko)
CN (1) CN101283443A (ko)
TW (1) TWI371082B (ko)
WO (1) WO2007043645A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011091352A (ja) * 2009-09-28 2011-05-06 Kobe Steel Ltd 薄膜トランジスタ基板およびその製造方法並びに表示装置
CN102034832A (zh) * 2009-09-28 2011-04-27 株式会社神户制钢所 薄膜晶体管基板及其制造方法以及显示装置
CN110993694B (zh) * 2019-10-22 2023-08-25 清华大学 自氧化方式制备亚10nm沟道的二维薄膜场效应晶体管

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05102151A (ja) * 1991-10-07 1993-04-23 Fujitsu Ltd 半導体装置の製造方法
JPH0618912A (ja) * 1992-07-03 1994-01-28 Fujitsu Ltd 液晶表示装置及びその製造方法
JP2944336B2 (ja) * 1992-11-02 1999-09-06 シャープ株式会社 配線構造
JPH07169966A (ja) * 1993-12-16 1995-07-04 Sharp Corp 電子部品及びその製造方法
JP4663829B2 (ja) * 1998-03-31 2011-04-06 三菱電機株式会社 薄膜トランジスタおよび該薄膜トランジスタを用いた液晶表示装置
JP2001023990A (ja) * 1999-07-07 2001-01-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003273109A (ja) * 2002-03-14 2003-09-26 Advanced Display Inc Al配線用薄膜及びその製造方法並びにこれを用いた液晶表示装置
JP3940385B2 (ja) * 2002-12-19 2007-07-04 株式会社神戸製鋼所 表示デバイスおよびその製法
JP2005062802A (ja) * 2003-07-28 2005-03-10 Advanced Display Inc 薄膜トランジスタアレイ基板の製法

Also Published As

Publication number Publication date
JP2007109916A (ja) 2007-04-26
CN101283443A (zh) 2008-10-08
TWI371082B (en) 2012-08-21
WO2007043645A1 (ja) 2007-04-19
TW200725805A (en) 2007-07-01

Similar Documents

Publication Publication Date Title
US10395928B2 (en) Depositing a passivation layer on a graphene sheet
CN102265323B (zh) 显示装置
WO2014104296A1 (ja) 薄膜トランジスタおよびその製造方法
US7531904B2 (en) Al-Ni-B alloy wiring material and element structure using the same
JP6077978B2 (ja) 薄膜トランジスタおよびその製造方法
KR101358529B1 (ko) 전자부품용 적층 배선막 및 피복층 형성용 스퍼터링 타겟재
JP3979605B2 (ja) Al−Ni−B合金配線材料及びそれを用いた素子構造
JP4180102B2 (ja) 反射膜用Al−Ni−B合金材料
KR20080063339A (ko) 소자의 제조 방법
JP4657882B2 (ja) 表示デバイスの素子構造
JP2006310814A (ja) 薄膜配線層
KR101010949B1 (ko) 표시 디바이스의 소자 구조 및 그 제조 방법
WO2008047667A1 (en) Multilayer film for wiring and wiring circuit
JP2008060418A (ja) アルミニウム系合金配線回路の形成方法及び表示デバイス素子構造の形成方法
KR101597018B1 (ko) 금속 박막 및 금속 박막 형성용 Mo 합금 스퍼터링 타깃재
JP2005079130A (ja) 薄膜配線層
JP2007072325A (ja) 表示デバイスの製造方法
JP3330844B2 (ja) カラー表示装置用電極板とカラー表示装置
WO2016115026A2 (en) SPUTTERING TARGETS AND DEVICES INCLUDING Mo, Nb, AND Ta, AND METHODS
TWI393785B (zh) 鋁-鎳系合金配線電極材料
JP2007258553A (ja) 表示デバイスの製造方法
JP2003222608A (ja) ガスセンサの製造方法
JP2023144935A (ja) 保護膜付きセンサの製造方法
JP2023105779A (ja) サーミスタ素子及びその製造方法
JP2007186779A (ja) Al−Ni−B合金配線材料及びそれを用いた素子構造

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application