KR20080061974A - 문턱전압 스위칭소자를 구비하는 메모리장치 - Google Patents

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Abstract

집적도가 높고 제조가 용이한 스위칭소자를 구비하는 메모리장치는, 복수의 워드라인과 복수의 비트라인이 규칙적으로 배열되고, 워드라인과 비트라인의 교차 지점에 배치되는 단위 메모리 셀을 복수개 구비하는 메모리장치에 있어서, 단위 메모리 셀은, 워드라인과 비트라인에 그 양단이 연결되고 인가되는 전압에 따라 급격한 저항값의 변화를 나타내어 일정 문턱전압하에서 전류의 흐름을 스위칭할 수 있는 문턱전압 스위칭소자, 문턱전압 스위칭소자의 스위칭동작에 따라 비트라인으로부터의 전하를 충전하는 캐패시터를 구비하여 이루어진다.
문턱전압 스위칭, 메모리소자, 저항체, 상전이

Description

문턱전압 스위칭소자를 구비하는 메모리장치 및 정보저장 방법{Memory device having threshold voltage switching device and method for storing data}
도 1은 문턱전압 스위칭 특성을 설명하기 위하여 도시한 그래프이다.
도 2는 문턱전압 스위칭을 하는 소자를 이용한 메모리장치를 설명하기 위하여 디램(DRAM) 셀 배열을 나타낸 회로도이다.
도 3은 본 발명의 일 실시예에 따른 문턱스위칭 저항체를 스위칭소자로 사용한 메모리장치의 단면도이다.
도 4는 본 발명에 의한 문턱스위칭 소자를 구비하는 메모리장치에 정보를 저장하는 방법을 설명하기 위하여 도시한 회로도이다.
본 발명은 메모리장치 및 정보저장 방법에 관한 것으로, 특히 트랜지스터를 대신하여 문턱전압 스위칭소자를 스위칭소자로 사용하는 메모리장치 및 이에 정보를 저장하는 방법에 관한 것이다.
정보를 기록하여 저장하고 이를 재생하는 방법으로 자기기록, 광기록, 전기기록 등이 있다. 이중 전기기록 방식은 전류를 흘려 정보를 저장하는 매체의 크기 에 제약이 실질적으로 없으므로, 저장밀도를 획기적으로 증가시키는 것이 가능하다. 전기적으로 기록하는 방식으로 일반적으로 고려되는 방식으로는, 주로 디램(DRAM; Dynamic Random Access Memory)을 중심으로 하여 실리콘산화질화물(SiNXOY)층에 전하를 주입하여 정보를 저장하는 플래시 메모리소자나, 고유전물질의 유전분극을 이용하는 에프램(FRAM) 소자를 이용하는 방식 등이 있다. 그 중에서도 반도체 메모리는 소형이며 높은 신뢰도를 가지며, 저렴한 비용으로 제조가 가능하다는 장점외에도 고속 동작이 가능한 장점을 가지고 있어, 컴퓨터 내부에 위치하는 메인 메모리(main memory)나 마이크로 프로세서 내의 매몰 메모리, 캐쉬 메모리 형태로 널리 사용되고 있다.
반도체 메모리로서 가장 많이 사용되는 DRAM의 단위 셀은 로우 어드레스(row address)에 의해 구동되는 워드라인, 칼럼 어드레스(column address)에 의해 구동되는 비트라인, 비트라인에 드레인이 연결되며 워드라인에 게이트가 연결되는 셀 트랜지스터, 그리고 셀 트랜지스터의 소스에 연결되어 전하축적을 위한 캐패시터로 구성된다. DRAM 셀에 정보를 저장하는 쓰기(write)와 저장된 정보를 읽어내는 읽기(read) 동작은 다음과 같이 이루어진다.
임의의 워드라인이 활성화되면, 해당 워드라인에 연결된 셀 트랜지스터가 턴 온(turn on)되고 비트라인의 전압이 셀 트랜지스터의 드레인을 통해 인가되면서 캐패시터의 스토리지 전극에 전하가 저장된다. 이때, 비트라인에는 0V 또는 Vdd(구동 전압)의 전압이 공급된다. 캐패시터의 플레이트 전극에는 고정된 전원전압(Vcc)이 공급되는데, 대개 구동전압(Vdd)의 절반 정도이다.
한편, 반도체 메모리소자의 집적도가 높아지면서 메모리소자를 구성하는 단위소자의 크기도 줄어들고 있다. DRAM의 경우 제한된 면적에 보다 큰 용량의 캐패시터를 형성하기 위하여 트렌치(trench)형 스토리지전극을 형성하거나 고유전율의 유전체막을 사용하는 등의 노력이 이루어지고 있으며, 트랜지스터의 경우에도 좁은 면적에서 적절한 채널길이를 확보하기 위하여 리세스(recess) 채널을 형성하는 등 많은 노력이 이루어지고 있다. 그러나, 메모리소자의 대용량, 고집적화 및 고속화에 대한 요구를 충족시키기에는 부족한 실정이다. 따라서, 트랜지스터를 대체할 수 있으며 좁은 면적에서 구현이 가능하며 제조공정이 단순하여 제작이 용이한 메모리소자의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 좁은 면적에서 구현이 가능하여 집적도를 높일 수 있으며, 제조가 용이한 스위칭소자를 구비하는 메모리장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 문턱전압 스위칭소자를 구비하는 메모리장치에 정보를 저장하는 정보저장 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 메모리장치는, 복수의 워드라인과 복수의 비트라인이 규칙적으로 배열되고, 워드라인과 비트라인의 교차 지점에 배치되는 단위 메모리 셀을 복수개 구비하는 메모리장치에 있어서, 단위 메모리 셀은, 워드라인과 비트라인에 그 양단이 연결되고, 인가되는 전압에 따라 급격한 저항값의 변화를 나타내어 일정 문턱전압하에서 전류의 흐름을 스위칭할 수 있는 문턱전압 스위칭소자; 및 문턱전압 스위칭소자의 스위칭동작에 따라 비트라인으로부터의 전하를 충전하는 캐패시터를 구비하는 것을 특징으로 한다.
본 발명에 있어서, 상기 문턱전압 스위칭소자는 기판과, 상기 기판 상에 형성되며, 인가되는 전압에 따라 급격한 저항값의 변화를 나타내는 물질막, 및 상기 물질막과 접속된 전극을 포함하는 것을 특징으로 하는 문턱전압 스위칭소자를 포함하여 이루어진다.
상기 인가되는 전압에 따라 급격한 저항값의 변화를 나타내는 물질막은 금속 산화물로 구성되는데, 예를 들어 티타늄산화물(TiOX), 지르코늄산화물(ZrOX), 니켈산화물(NiO), 니오븀산화물(Nb2O3) 및 바나듐산화물(V2O3) 중의 어느 하나인 것이 바람직하다.
본 발명에 있어서, 상기 전극은, 상기 물질막의 일 단과 접촉하도록 배치되어 상기 물질막과 캐패시터를 전기적으로 연결하는 제1 전극과, 상기 물질막의 다른 일 단과 접촉하도록 배치되어 상기 물질막과 비트라인을 전기적으로 연결하는 제2 전극과, 상기 물질막 상에 배치되어 상기 물질막에 소정의 바이어스 전압을 인가하는 제3 전극을 포함할 수 있다.
상기 다른 기술적 과제를 이루기 위하여 본 발명에 의한 문턱전압 스위칭소자를 구비하는 메모리장치의 정보저장 방법은, 복수의 워드라인과 복수의 비트라인 이 규칙적으로 배열되고, 상기 워드라인과 비트라인의 교차 지점에 배치되며 일정 문턱전압하에서 전류의 흐름을 스위칭할 수 있는 문턱전압 스위칭소자를 구비하는 메모리장치의 정보저장 방법에 있어서, 선택된 메모리 셀과 연결된 워드라인과 비트라인에 사이에 상기 스위칭소자의 문턱전압 이상의 전위차가 발생하도록 전압을 인가하는 것을 특징으로 한다.
본 발명에 있어서, 상기 선택된 메모리 셀과 연결된 제1 워드라인에는 0V를 인가하고, 상기 선택된 메모리 셀과 연결된 제1 비트라인에는 상기 스위칭소자의 문턱전압에 해당하는 전압을 인가하고, 상기 제1 워드라인을 제외한 워드라인에는 문턱전압보다 낮은 전압을 인가하며, 상기 제1 비트라인을 제외한 비트라인에는 0V를 인가할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
본 발명에서는 DRAM 셀에서 정보를 전송하는 역할을 하는 트랜지스터 대신 문턱전압 스위칭 특성을 지닌 소자(이하, 문턱전압 스위칭소자)를 이용한 메모리장치를 제시한다. 문턱전압 스위칭이라 함은 일정한 전압, 즉 문턱전압(Vth)이 가해지면 저항이 급격하게 작아져서 그 저항값을 유지하다가 인가되는 전압이 문턱전압(Vth) 이하로 줄어들면 다시 높은 저항상태로 돌아가게 되는 것을 말한다. 이러한 문턱스위칭을 하는 물질로는 금속 산화물을 들 수 있다. 금속 산화물 박막은 가 해지는 전압의 크기에 따라 저항값이 변하는 특성을 보일 수 있는데, 이러한 금속 산화물에는 대표적으로 티타늄산화물(TiOX), 지르코늄산화물(ZrOX), 니켈산화물(NiO), 니오븀산화물(Nb2O3) 및 바나듐산화물(V2O3) 등이 있다.
도 1은 문턱전압 스위칭 특성을 설명하기 위하여 도시한 그래프이다.
상기한 금속 산화물 박막에 바이어스 전압을 0V로부터 점차 증가시켜가면서 인가하고 다시 반대 극성의 전압을 점차 인가하면서 금속 산화물을 통해 흐르는 전류를 측정하였다. 그 결과, 도시된 바와 같이, 금속 산화물 박막에 약 3V 정도의 바이어스 전압이 인가될 경우 흐르는 전류의 양이 급격히 증가하여 대략 1 × 10-2 ∼ 1 × 10-1A 정도의 전류가 흐르게 된다. 그리고, 인가하는 전압을 점차 감소시킬 경우 이러한 전류값이 증가된 상태, 즉 저항값이 낮아진 상태를 계속 유지하다 인가전압이 2V를 전후해서 다시 급격히 전류값이 감소하는 특성을 보인다. 이로써 특정 금속산화물 박막은 저항값의 상태 변화가 일정 전압 조건에서 계속 유지되는 메모리효과를 나타낼 수 있음을 알 수 있다. 이러한 전류값이 급격히 증가하는 시점에 인가하는 전압, 예를 들어 대략 3V 정도를 문턱전압(threshold voltage)이라 할 수 있으며, 이러한 문턱전압 이상의 전압을 인가할 경우 금속 산화물 박막의 저항값이 상대적으로 높은 상태에서 상대적으로 낮은 상태로 변화된다.
이와 같이 금속 산화물 박막의 바이어스 전압에 따라 서로 다른 두 저항값을 타내고, 이러한 상태가 일정기간 유지되는 메모리효과를 나타내므로 이러한 현상을 이용하여 메모리소자를 구성할 수가 있다.
도 2는 문턱스위칭을 하는 저항소자를 이용하여 메모리장치를 구성한 예를 설명하기 위한 것으로, 디램(DRAM)의 셀 배열을 나타낸 회로도이다. 도면에는 편의상 두 개의 워드라인과 두 개의 비트라인만 도시하였다.
도 2를 참조하면, 복수의 워드라인(W1, W2)이 배열되어 있고 이 워드라인에 수직하게 복수의 비트라인(B1, B2)이 배열되어 있다. 하나의 워드라인과 하나의 비트라인이 교차하는 지점에 캐패시터(112, 114, 116, 118)와 문턱스위칭 저항소자(122, 124, 126, 128)가 배치된다. 문턱스위칭 저항소자(122, 124, 126, 128)의 일 단은 워드라인(W1, W2)과 연결되고, 다른 일 단은 캐패시터(112, 114, 116, 118)와 연결된다. 상기 워드라인과 비트라인에 인가하는 전압에 의해 상기 문턱스위칭 저항소자의 저항값이 급격한 변화를 보이며 이에 따라 흐르는 전류량이 급격히 변화되므로 이를 온/오프 상태로 인식하여 스위칭소자로 사용할 수 있다.
도 3은 본 발명의 일 실시예에 의한 문턱스위칭 저항소자를 스위칭소자로 사용한 메모리장치의 단면도이다.
도 3을 참조하면, 기판(200) 위에 버퍼층(210)이 배치되고 상기 버퍼층(210) 위에는 금속 산화물막(220)이 배치된다. 상기 버퍼층(210)은 경우에 따라 생략될 수도 있다.
상기 금속 산화물막(220)은 특정 문턱전압(Vth)에서 급격한 저항값의 변화를 나타내는 물질로서, 대표적으로 티타늄산화물(TiOX), 지르코늄산화물(ZrOX), 니켈산 화물(NiO), 니오븀산화물(Nb2O3) 및 바나듐산화물(V2O3) 등이 있다. 상기 문턱스위칭을 하는 금속 산화물막(220)은 기판 또는 버퍼층 상에 화학기상증착, 스퍼터링 등의 방법으로 금속막을 형성한 후 산소가스(O2) 또는 산소 플라즈마 등을 이용한 산화공정을 통해 형성할 수 있다. 또는 원자층증착(ALD: Atomic Layer Deposition) 방법으로 형성할 수 있다. 또는, 소정의 금속막을 증착한 후 금속막에 산소이온(O2)을 주입하거나, 금속막을 형성할 때 산소이온의 농도를 조절하면서 산소가스를 공급하여 저항값을 조절하면서 형성할 수 있다.
상기 금속 산화물막(220)의 양측으로는 제1 및 제2 전극(230, 232)이 배치되며, 금속 산화물막 상부에도 제3 전극(250)이 배치된다. 상기 제1 및 제2 전극(230, 232)은 문턱스위칭 저항체를 비트라인과 캐패시터에 연결시키기 위한 전극들로서, 상기 제1 전극(230)은 문턱스위칭 저항체를 캐패시터의 하부전극(270)과 연결시키기 위한 전극이고, 제2 전극(232)은 문턱스위칭 저항체를 비트라인(260)과 연결시키기 위한 전극이다. 그리고, 제3 전극(250)은 문턱스위칭 저항체(220)에 바이어스 전압을 인가하기 위한 전극으로서, 워드라인과 연결된다.
도 4는 본 발명에 의한 문턱스위칭 소자를 이용하여 정보를 저장하는 방법을 설명하기 위하여 도시한 회로도이다.
복수의 워드라인(W1, W2)이 배열되어 있고 이 워드라인에 수직하게 복수의 비트라인(B1, B2)이 배열되어 있다. 하나의 워드라인과 하나의 비트라인이 교차하는 지점에 캐패시터(112, 114, 116, 118)와 문턱스위칭 저항소자(122, 124, 126, 128)가 배치된다. 문턱스위칭 저항소자(122, 124, 126, 128)의 일 단은 워드라인(W1, W2)과 연결되고, 다른 일 단은 캐패시터(112, 114, 116, 118)와 연결된다. 하나의 문턱스위칭 소자와 하나의 캐패시터가 단위 셀을 이루고 있다. 셀(300)에 정보를 저장하는 경우를 예를 들어 설명하기로 한다.
정보를 저장하고자 하는 셀(300)이 연결되어 있는 워드라인(W1)에는 0V의 바이어스를 인가하고, 나머지 워드라인(W2)에는 문턱전압의 절반 정도의 바이어스 전압(1/2Vth)을 인가한다. 그리고, 정보를 저장하고자 하는 셀(300)이 연결되어 있는 비트라인(B1)에는 문턱전압(Vth) 이상의 바이어스를 인가하고, 나머지 비트라인(B2)에는 0V를 인가한다. 그러면, 저장하고자 하는 셀(300)의 문턱스위칭 소자(322) 양단이 연결되어 있는 비트라인(B1)과 워드라인(W1) 사이에 문턱전압(Vth) 이상의 전위차가 발생하므로 셀(300)의 문턱스위칭 소자(322)는 급격히 낮은 저항값을 가지게 되어 셀(300)에 전류가 흐르게 된다. 따라서, 문턱스위칭 소자(322)에 연결된 캐패시터(312)로 전하가 충전, 즉 정보가 저장된다.
이때, 제1 비트라인(B1)과 제2 워드라인(W2) 사이의 전위차는 1/2Vth로 문턱스위칭 소자(324)가 턴-온되기에 충분한 전위차가 되지 않기 때문에 셀(302)의 경우 정보의 저장이 이루어지지 않는다. 제2 비트라인과(B2) 제1 워드라인(W1)의 경우에도 전위차가 0V이기 때문에 문턱스위칭 소자(326)가 턴-온되지 않으며, 제2 비트라인(B2)과 제2 워드라인(W2)의 경우에도 전위차가 1/2Vth이기 때문에 문턱스위칭 소자(328)은 턴-온되지 못하고 정보저장이 이루어지지 않는다.
이와 같이, 비트라인과 워드라인 사이에 적절한 전위차를 인가하면 원하는 셀에 정보를 저장할 수 있다.
상술한 본 발명에 의한 문턱스위칭 소자를 이용한 메모리장치 및 정보저장 방법에 따르면, 종래의 트랜지스터를 대신하여 특정 전압에서 급격한 저항값의 변화를 나타내는 문턱스위칭 소자를 이용함으로써 복잡한 레이아웃이나 공정이 없이 제작이 용이하고 집적도가 높은 메모리소자를 구현할 수 있다. 또한, 비트라인와 워드라인 사이에 적절한 전위차를 갖도록 전압을 인가함으로써 원하는 셀에 원하는 정보를 용이하게 저장할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (7)

  1. 복수의 워드라인과 복수의 비트라인이 규칙적으로 배열되고, 상기 워드라인과 비트라인의 교차 지점에 배치되는 단위 메모리 셀을 복수개 구비하는 메모리장치에 있어서,
    상기 단위 메모리 셀은,
    상기 워드라인과 비트라인에 그 양단이 연결되고, 인가되는 전압에 따라 급격한 저항값의 변화를 나타내어 일정 문턱전압하에서 전류의 흐름을 스위칭할 수 있는 문턱전압 스위칭소자; 및
    상기 문턱전압 스위칭소자의 스위칭동작에 따라 상기 비트라인으로부터의 전하를 충전하는 캐패시터를 구비하는 것을 특징으로 하는 문턱전압 스위칭소자를 구비하는 메모리장치.
  2. 제1항에 있어서, 상기 문턱전압 스위칭소자는,
    기판과,
    상기 기판 상에 형성되며, 인가되는 전압에 따라 급격한 저항값의 변화를 나타내는 물질막, 및
    상기 물질막과 접속된 전극을 포함하는 것을 특징으로 하는 문턱전압 스위칭소자를 구비하는 메모리장치.
  3. 제2항에 있어서,
    상기 물질막은 금속 산화물로 이루어진 것을 특징으로 하는 문턱전압 스위칭소자를 구비하는 메모리장치.
  4. 제2항에 있어서,
    상기 물질막은 티타늄산화물(TiOX), 지르코늄산화물(ZrOX), 니켈산화물(NiO), 니오븀산화물(Nb2O3) 및 바나듐산화물(V2O3) 중의 어느 하나인 것을 특징으로 하는 문턱전압 스위칭소자를 구비하는 메모리장치.
  5. 제2항에 있어서, 상기 전극은,
    상기 물질막의 일 단과 접촉하도록 배치되어 상기 물질막과 캐패시터를 전기적으로 연결하는 제1 전극과,
    상기 물질막의 다른 일 단과 접촉하도록 배치되어 상기 물질막과 비트라인을 전기적으로 연결하는 제2 전극과,
    상기 물질막 상에 배치되어 상기 물질막에 소정의 바이어스 전압을 인가하는 제3 전극을 포함하는 것을 특징으로 하는 문턱전압 스위칭소자를 구비하는 메모리장치.
  6. 복수의 워드라인과 복수의 비트라인이 규칙적으로 배열되고, 상기 워드라인 과 비트라인의 교차 지점에 배치되며 일정 문턱전압하에서 전류의 흐름을 스위칭할 수 있는 문턱전압 스위칭소자를 구비하는 메모리장치의 정보저장 방법에 있어서,
    선택된 메모리 셀과 연결된 상기 워드라인과 비트라인에 사이에 상기 문턱전압 이상의 전위차가 발생하도록 전압을 인가하는 것을 특징으로 하는 문턱전압 스위칭소자를 구비하는 메모리장치의 정보저장 방법.
  7. 제6항에 있어서,
    상기 선택된 메모리 셀과 연결된 제1 워드라인에는 0V를 인가하고,
    상기 선택된 메모리 셀과 연결된 제1 비트라인에는 상기 스위칭소자의 문턱전압에 해당하는 전압을 인가하고,
    상기 제1 워드라인을 제외한 워드라인에는 문턱전압보다 낮은 전압을 인가하며,
    상기 제1 비트라인을 제외한 비트라인에는 0V를 인가하는 것을 특징으로 하는 문턱전압 스위칭소자를 구비하는 메모리장치의 정보저장 방법.
KR1020060137190A 2006-12-28 2006-12-28 문턱전압 스위칭소자를 구비하는 메모리장치 KR100849717B1 (ko)

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* Cited by examiner, † Cited by third party
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JP5214208B2 (ja) * 2007-10-01 2013-06-19 スパンション エルエルシー 半導体装置及びその制御方法
FR2989212B1 (fr) * 2012-04-10 2014-05-02 Centre Nat Rech Scient Utilisation d'isolants de mott centrosymetriques dans une memoire de stockage de donnees a commutation resistive
KR102464065B1 (ko) * 2016-01-27 2022-11-08 에스케이하이닉스 주식회사 스위칭 소자, 이의 제조 방법, 스위칭 소자를 선택 소자로서 포함하는 저항 변화 메모리 장치
WO2021022410A1 (zh) * 2019-08-02 2021-02-11 北京大学 阻变式存储器的操作电路及操作方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3709770B2 (ja) 2000-07-27 2005-10-26 株式会社村田製作所 半導体スイッチ回路および半導体装置
DE10101744C1 (de) 2001-01-16 2002-08-08 Siemens Ag Elektronische Schalteinrichtung und Betriebsverfahren
KR20030093035A (ko) * 2002-06-01 2003-12-06 삼성전자주식회사 반도체 메모리 소자의 저 전류 소모형 고전압 발생 장치
US7236394B2 (en) * 2003-06-18 2007-06-26 Macronix International Co., Ltd. Transistor-free random access memory
JP4063239B2 (ja) * 2004-04-16 2008-03-19 ソニー株式会社 データ読出し回路及びこの回路を有する半導体装置
KR100621766B1 (ko) * 2004-08-09 2006-09-13 삼성전자주식회사 강유전체 메모리에서의 레퍼런스 전압 발생장치 및 그의구동방법
KR101067582B1 (ko) 2005-01-20 2011-09-27 삼성전자주식회사 메모리 소자의 다중 상태 구동 방법
US7251154B2 (en) * 2005-08-15 2007-07-31 Micron Technology, Inc. Method and apparatus providing a cross-point memory array using a variable resistance memory cell and capacitance
US7295462B2 (en) * 2005-12-12 2007-11-13 Micron Technology, Inc. Method and apparatus processing variable resistance memory cell write operation

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