KR20080060367A - 랜딩플러그콘택을 구비하는 반도체소자의 제조 방법 - Google Patents

랜딩플러그콘택을 구비하는 반도체소자의 제조 방법 Download PDF

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Abstract

본 발명은 랜딩플러그콘택 공정시 게이트라인간의 간격이 좁아지더라도 콘택홀의 낫오픈 불량 및 자기정렬콘택 페일을 방지할 수 있는 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 복수의 라인패턴을 형성하는 단계; 상기 라인패턴 사이를 갭필하는 층간절연막을 형성하는 단계; 자기정렬콘택방식으로 상기 층간절연막을 식각하는 단계; 상기 층간절연막 식각후의 구조 전면에 버퍼막(산화막)을 형성하는 단계; 상기 버퍼막 상에 식각배리어막(질화막)을 형성하는 단계; 및 상기 식각배리어막과 버퍼막을 동시에 식각하여 상기 라인패턴 사이를 노출시키는 단계를 포함하고, 상술한 본 발명은 식각배리어막 증착시 단차피복성이 매우 우수하여 좁은 간격에서도 증착이 잘 되는 특성을 이용하여 버퍼막의 두께를 증가시켜 랜딩플러그콘택 공정 후에, 잔류하는 질화막을 보다 더 많이 남김으로써, 자기정렬콘택페일도 방지 할 수 있고, 아울러 콘택홀의 낫오픈도 방지할 수 있어 안정적으로 랜딩플러그콘택을 형성 할 수 있는 효과가 있다.
랜딩플러그콘택, 자기정렬콘택식각, 질화막, 버퍼막, 단차피복성

Description

랜딩플러그콘택을 구비하는 반도체소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE WITH LANDING PLUG CONTACT}
도 1은 종래기술에 따른 반도체소자의 랜딩플러그콘택 형성 방법을 간략히 도시한 도면.
도 2a 및 도 2b는 종래기술에 따른 문제점을 도시한 도면.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체소자의 랜딩플러그콘택 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 게이트라인
23 : 게이트스페이서 24 : 층간절연막
25 : 제1하드마스크 26 : 제2하드마스크
27 : 랜딩플러그콘택마스크 28, 28A, 28B : 버퍼막
29, 29A : 식각배리어막 30 : 콘택홀
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 랜딩플러그콘택을 구비한 반도체소자의 제조 방법에 관한 것이다.
60nm 이상의 반도체소자에서는 랜딩플러그콘택(Landing Plug Contact) 공정을 진행 한 후 잔류하는 질화막 두께(Remain nitride thick, Rnit)의 보상을 위해 식각배리어막인 질화막을 얇게 증착을 하고, 버퍼막(Buffer layer)을 형성한다.
도 1은 종래기술에 따른 반도체소자의 랜딩플러그콘택 형성 방법을 간략히 도시한 도면이다. 그리고, 도 2a 및 도 2b는 종래기술에 따른 문제점을 도시한 도면이다.
도 1을 참조하면, 반도체기판(11) 상부에 복수의 게이트라인(12)을 형성한 다. 여기서, 게이트라인은 최상부층에 질화막으로 형성된 게이트하드마스크(도면부호 'H/M')가 포함된다.
이어서, 랜딩플러그콘택 공정시 식각배리어막(Etch barrier)으로 사용되는 질화막(이를 'LPC Nitride'라고 함, 13)을 형성한다.
이어서, 식각배리어막(13) 상에 버퍼막(14)을 형성한다. 이때, 버퍼막(14)은 후속 에치백공정시에 게이트라인의 최상부층인 게이트하드마스크가 손실되는 것을 방지하기 위한 것으로서, 산화막으로 형성한다. 일예로, 버퍼막(14)은 게이트라인의 상부(Top)에는 두껍께 증착이 되지만, 측벽과 바닥(side wall & bottom) 부분에는 아주 얇게 증착이 되는 열악한 단차피복성을 갖는다.
이어서, 반도체기판(11)을 일부 손실(loss)되도록 버퍼막과 식각배리어막을 동시에 에치백(etch back)으로 식각하므로써 반도체기판(11)의 표면을 노출시키는 콘택홀을 형성한다.
그러나, 종래기술은 50nm 이하의 고집적 반도체소자에서는 게이트라인(12)간 간격이 너무 좁기 때문에, 식각배리어막(13)을 증착하고, 버퍼막(14)을 증착하게 되면 단차피복성(step coverage)이 매우 좋지 않아 버퍼막(14)의 중간에 브릿지(Bridge, 도 2a의 도면부호 'B' 참조)가 형성되는 문제가 있다.
이와 같은 브릿지는 후속 에치백공정시에 식각배리어막(13)의 바닥에서 버퍼막(14)의 잔류량을 증대시키며(도 2b의 C 참조)이 너무 많아지는 문제가 있다. 이로써, 콘택홀(15) 오픈을 위한 에치백 진행 시 버퍼막(14)의 많은 잔량으로 인해 콘택홀(15)이 오픈되지 않는 낫오픈(Not open) 현상을 초래한다.
한편, 콘택홀의 낫오픈을 방지하기 위해 과도한 식각타겟으로 에치백을 진행하면, 게이트하드마스크(H/M)의 손실이 많아짐으로써 랜딩플러그콘택과 게이트전극간간 숏트(Short) 등의 자기정렬콘택페일(SAC fail)을 초래한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 랜딩플러그콘택 공정시 게이트라인간의 간격이 좁아지더라도 콘택홀의 낫오픈 불량 및 자기정렬콘택 페일을 방지할 수 있는 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 복수의 라인패턴을 형성하는 단계; 상기 라인패턴 사이를 갭필하는 층간절연막을 형성하는 단계; 자기정렬콘택방식으로 상기 층간절연막을 식각하는 단계; 상기 층간절연막 식각후의 구조 전면에 버퍼막을 형성하는 단계; 상기 버퍼막 상에 식각배리어막을 형성하는 단계; 및 상기 식각배리어막과 버퍼막을 동시에 식각하여 상기 라인패턴 사이를 노출시키는 단계를 포함하는 것을 특징으로 하며, 상기 버퍼막은 상기 라인패턴의 상부에서의 두께가 상기 라인패턴의 측벽 및 상기 라인패턴간 사이의 두께보다 더 두껍게 형성하는 것을 특징으로 하고, 상기 버퍼막은 산화막(Oxide)으로 형성하는 것을 특징으로 하고, 상기 식각배리어막은 전 표면에서 균일한 두께로 형성하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시에는 랜딩플러그콘택 식각후 단차피복성(step coverage)이 좋지 않은 버퍼막(Buffer layer)을 식각배리어막(LPC Nitride)보다 먼저 증착한다. 식각배리어막 증착 전에는 버퍼막을 증착하여도 게이트라인간 간격 마진이 있기 때문에 중간에 버퍼막간 브릿지는 발생하지 않는다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체소자의 랜딩플러그콘택 형성 방법을 도시한 공정 단면도이다.
도 3a를 참조하면, 반도체기판(21) 상부에 복수의 게이트라인(22)을 형성한다. 이때, 게이트라인(22)은 게이트절연막(22A), 게이트전극(22B) 및 게이트하드마스크(22C)의 순서로 적층된 라인 패턴(Line pattern)이며, 게이트하드마스크(22C)는 질화막이다.
한편, 게이트라인(22) 형성후에 게이트스페이서(23)로서 질화막을 증착할 수도 있다.
이어서, 게이트라인(22) 상부에 층간절연막(24)을 형성한다. 이때, 층간절연막(24)은 게이트라인(22) 사이의 좁은 간격(Narrow spacing)을 충분히 갭필하도록 BPSG(Boro Phospho Silicate Glass)와 같은 산화막으로 형성하며, 추가로 화학적기계적연마(Chemical Mechanical Polishing, CMP)를 통해 평탄화할 수 있다. 여기서 화학적기계적연마공정은 게이트라인(22) 상부(Top)의 게이트스페이서(23)에서 정지하는 타겟으로 진행한다. 예컨대, 층간절연막(23)이 산화막이고, 게이트스페이서(23)가 질화막이므로, 질화막에 대해 선택비가 높은 슬러리(Slurry)를 이용하여 게이트하드마스크가 드러날때까지 연마를 진행한다. 이처럼, 연마를 통해 평탄화해주므로써 후속 랜딩플러그콘택 공정시 식각부담을 줄인다.
도 3b에 도시된 바와 같이, 평탄화된 층간절연막(24) 상에 제1하드마스크(25)를 형성한다. 이때, 제1하드마스크(25)는 랜딩플러그콘택공정시 감광막을 사용함에 따른 선택비 부족을 해소하기 위해 도입한 것으로, 비정질카본(Amorphous Carbon)으로 형성한다.
이어서, 제1하드마스크(25) 상에 제2하드마스크(26)를 형성한다. 이때, 제2하드마스크(26)는 제1하드마스크(25)를 패터닝하기 위한 것으로서, 산화막, 특히 PETEOS(Plsma Enhanced Tetra Ethyl Ortho Silicate)로 형성한다. 제2하드마스크(26)는 무기질(Inorganic)의 하부반사방지막(Bottom Anti Reflective Coating)을 사용하는데, PETEOS는 무기질 하부반사방지막의 일종이다.
그리고, 제2하드마스크(26)는 후속 랜딩플러그콘택식각 진행시 모두 제거될 수 있는 두께로 형성하는데, 바람직하게는 300Å 두께로 형성한다.
이어서, 제2하드마스크(26) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 랜딩플러그콘택마스크(LPC Mask, 27)를 형성한다.
도 3c에 도시된 바와 같이, 랜딩플러그콘택마스크(27)를 식각마스크로 하여 제2하드마스크(26)를 패터닝한 다음, 남아있는 랜딩플러그콘택마스크(27)와 제2하드마스크(26)를 식각마스크로 하여 제1하드마스크(25)를 패터닝한다. 이때, 랜딩플러그콘택마스크(27)는 모두 소모되어 잔류하지 않을 수 있다.
이어서, 남아있는 제1하드마스크(25)를 식각마스크로 하여 층간절연막(23)을 식각하는 랜딩플러그콘택식각을 진행한다. 즉, 자기정렬콘택 방식의 식각을 통해 층간절연막(24)을 식각한다.
랜딩플러그콘택 식각시, 게이트하드마스크(22C) 및 게이트스페이서(23)로 사용된 질화막과 층간절연막(23)으로 사용된 산화막간의 고선택비 케미스트리(High selectivity chemistry)를 사용한다.
그리고, 자기정렬콘택식각공정시 게이트스페이서(23)에 의해 게이트라인(22) 의 최상부층인 게이트하드마스크(22C)가 손상되는 것을 방지할 수 있다.
도 3d에 도시된 바와 같이, 남아있는 제1하드마스크(25)를 제거한 후에, 전면에 버퍼막(28)을 증착한다. 이때, 버퍼막(28)은 단차피복성이 열악하게 형성하는데, 예를 들면 층간절연막(24) 식각후 노출되는 게이트라인(22)의 상부(Top)에서는 두께가 두껍고 게이트라인의 측벽(sidewall) 및 게이트라인 사이의 바닥(bottom)에서는 상부보다 두께가 더 얇은 형태로 형성한다. 바람직하게, 버퍼막(28)은 산화막이며, USG(Undoped Silicate Glass)막으로 형성한다.
위와 같이, 식각배리어막을 형성하기 전에 버퍼막(28)을 증착하므로써, 게이트라인 사이의 간격 마진이 충분하여 버퍼막(28)의 브릿지가 발생되지 않는다. 또한, 식각배리어막 형성전에 버퍼막을 형성하므로, 버퍼막(28)의 두께가 증가하더라도 브릿지가 발생하지 않는다.
도 3e에 도시된 바와 같이, 게이트라인(22) 사이의 간격에 잔류하고 있는 버퍼막(28)을 일부 제거하기 위해 습식케미컬(Wet chemical)을 사용한 세정을 진행한다. 이때, 과도한 타겟 설정시 게이트라인(22) 상부에서 잔류하는 버퍼막(28A)의 손실이 커지므로 타겟 설정에 유의하도록 한다.
따라서, 세정후에 잔류하는 버퍼막(28A)은 게이트라인(22)의 상부를 덮고 게이트라인(22) 사이의 바닥 부분에서는 잔류하지 않는다.
이와 같이, 세정을 통해 버퍼막(28)을 일부 제거하면 후속 에피백 공정시의 식각부담을 줄일 수 있다. 한편, 버퍼막(28)의 세정시 게이트스페이서(23)에 의해 게이트라인(22)이 어택받지 않는다.
도 3f에 도시된 바와 같이, 남아있는 버퍼막(28A)을 포함한 전면에 식각배리어막(29)을 형성한다. 이때, 식각배리어막(29)은 질화막으로 형성하며, 질화막은 단차피복성이 우수하다. 즉, 전 표면에 걸쳐서 균일한 두께로 질화막을 형성한다.
도 3g에 도시된 바와 같이, 버퍼막(28A)과 식각배리어막(29), 그리고 게이트스페이서(23)를 동시에 에치백하여 게이트라인(22) 사이의 반도체기판(21)의 표면을 노출시킨다. 이때, 게이트라인(22) 상부의 버퍼막(28B)이 모두 제거되더라도 게이트하드마스크(22C)의 손실은 350Å 이하가 되도록 설정한다. 그리고, 에치백 공정시의 레시피는 불화탄소계 가스, 예컨대, CF4 또는 CHF3 가스를 사용한다.
위와 같은 에치백에 의해 게이트라인(22) 사이에 콘택홀(30)이 오픈되고, 게이트라인의 측벽에 식각배리어막(29A)이 잔류한다. 그리고, 게이트라인(22) 상부에는 버퍼막(28B)이 잔류한다.
상술한 본 발명은 식각배리어막과 버퍼막의 증착 순서를 바꿈으로써, 버퍼막의 두께를 더 두껍게 증착할 수 있고, 이는 콘택홀의 낫오픈 및 자기정렬콘택 페일을 동시에 방지한다.
본 발명은 랜딩플러그콘택 외에 구조가 유사한 스토리지노드콘택플러그 공정에서도 적용이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식 을 가진 자에게 있어 명백할 것이다.
상술한 본 발명은 식각배리어막 증착시 단차피복성이 매우 우수하여 좁은 간격에서도 증착이 잘 되는 특성을 이용하여 버퍼막의 두께를 증가시켜 랜딩플러그콘택 공정 후에, 잔류하는 질화막을 보다 더 많이 남김으로써, 자기정렬콘택페일도 방지 할 수 있고, 아울러 콘택홀의 낫오픈도 방지할 수 있어 안정적으로 랜딩플러그콘택을 형성 할 수 있는 효과가 있다.

Claims (17)

  1. 복수의 라인패턴을 형성하는 단계
    상기 라인패턴 사이를 갭필하는 층간절연막을 형성하는 단계;
    자기정렬콘택방식으로 상기 층간절연막을 식각하는 단계;
    상기 층간절연막 식각후의 구조 전면에 버퍼막을 형성하는 단계;
    상기 버퍼막 상에 식각배리어막을 형성하는 단계; 및
    상기 식각배리어막과 버퍼막을 동시에 식각하여 상기 라인패턴 사이를 노출시키는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 버퍼막은 상기 라인패턴의 상부에서의 두께가 상기 라인패턴의 측벽 및 상기 라인패턴간 사이의 두께보다 더 두껍게 형성하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 버퍼막은 산화막(Oxide)으로 형성하는 반도체소자의 제조 방법.
  4. 제3항에 있어서,
    상기 버퍼막은, USG(Undoped Silicate Glass)막으로 형성하는 반도체소자의 제조 방법.
  5. 제1항에 있어서,
    상기 식각배리어막은,
    전 표면에서 균일한 두께로 형성하는 반도체소자의 제조 방법.
  6. 제5항에 있어서,
    상기 식각배리어막은, 질화막(Nitride)으로 형성하는 반도체소자의 제조 방법.
  7. 제1항에 있어서,
    상기 버퍼막을 형성하는 단계는,
    상기 게이트라인 상부에 버퍼막을 형성하는 단계;
    상기 게이트라인 사이의 버퍼막을 제거하는 단계; 및
    를 포함하는 반도체소자의 제조 방법.
  8. 제7항에 있어서,
    상기 버퍼막을 일부 제거하는 단계는,
    습식케미컬을 이용한 세정으로 진행하는 반도체소자의 제조 방법.
  9. 제1항에 있어서,
    상기 게이트스페이서는 질화막으로 형성하는 반도체소자의 제조 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 에치백시,
    상기 식각배리어막과 버퍼막의 식각선택비를 1:1로 하는 반도체소자의 제조 방법.
  11. 제10항에 있어서,
    상기 에치백시,
    적어도 불화탄소 가스를 이용하는 반도체소자의 제조 방법.
  12. 제10항에 있어서,
    상기 불화탄소 가스는 CHF3 또는 CF4 가스를 사용하는 반도체소자의 제조 방법.
  13. 제1항에 있어서,
    상기 라인패턴은 게이트절연막, 게이트전극 및 게이트하드마스크의 순서로 적층된 게이트라인이고, 상기 층간절연막 형성전에 스페이서를 더 형성하는 반도체소자의 제조 방법.
  14. 제13항에 있어서,
    상기 게이트하드마스크와 스페이서는 질화막인 반도체소자의 제조 방법.
  15. 제1항에 있어서,
    상기 자기정렬콘택식각방식으로 층간절연막을 식각하는 단계는,
    상기 층간절연막 상에 적어도 이중 하드마스크를 형성하는 단계;
    상기 하드마스크 상에 콘택마스크를 형성하는 단계;
    상기 콘택마스크로 상기 하드마스크를 식각하는 단계; 및
    남아있는 상기 하드마스크를 식각마스크로 상기 층간절연막을 식각하는 단계
    를 포함하는 반도체소자의 제조 방법.
  16. 제15항에 있어서,
    상기 하드마스크는,
    비정질카본과 PETEOS의 적층으로 형성하는 반도체소자의 제조 방법.
  17. 제1항에 있어서,
    상기 층간절연막을 형성하는 단계는,
    상기 라인패턴 사이를 갭필하는 층간절연막을 형성하는 단계; 및
    상기 라인패턴의 상부가 드러나도록 상기 층간절연막을 평탄화하는 단계
    를 포함하는 반도체소자의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190064375A (ko) * 2017-11-30 2019-06-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 도전성 피처 형성 및 구조물
US12020981B2 (en) 2017-11-30 2024-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030049159A (ko) * 2001-12-14 2003-06-25 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR20050041263A (ko) * 2003-10-30 2005-05-04 주식회사 하이닉스반도체 반도체 장치 제조 방법
KR20050079310A (ko) * 2004-02-05 2005-08-10 주식회사 하이닉스반도체 반도체 장치 제조에서의 랜딩 플러그 콘택 형성 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190064375A (ko) * 2017-11-30 2019-06-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 도전성 피처 형성 및 구조물
US10361120B2 (en) 2017-11-30 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive feature formation and structure
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