KR20080051684A - 반도체 장치의 형성방법 - Google Patents

반도체 장치의 형성방법 Download PDF

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Abstract

본 발명은 반도체 장치의 형성 방법을 제공한다. 이 방법은 마스크 패턴을 식각 마스크로 사용하여 상기 반도체 기판을 리세스하는 것, 리세스된 반도체 기판에 열 산화 공정을 수행하여 리세스된 부분의 제 1 영역 및 마스크 패턴 하부의 제 2 영역을 갖는 절연막을 형성하는 것, 그리고 제 1 영역의 절연막을 평탄화하여 게이트 절연막을 형성하는 것을 포함한다.
리세스, 열 산화 공정, 마스크 패턴

Description

반도체 장치의 형성방법{METHOD OF FORMING SEMICONDUCTOR DEVIC}
도 1a 내지 도 1d는 종래기술에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
본 발명은 반도체 장치의 형성 방법에 관한 것으로, 보다 상세하게는 게이트 절연막을 갖는 반도체 장치의 형성 방법에 관한 것이다.
고전압 트랜지스터는 게이트 절연막, 게이트 전극 및 소오스/드레인 영역을 포함한다. 고전압 트랜지스터는 두꺼운 게이트 절연막이 필요하다. 두꺼운 게이트 절연막의 형성 공정 중에 여러가지 난점들이 있어 신뢰성 있는 고전압 트랜지스터를 형성하는 데 문제가 있다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1a 참조하면, 반도체 기판(10) 상에 제 1 버퍼막(12)이 형성될 수 있다. 예를 들면, 상기 반도체 기판(10)은 실리콘 기판일 수 있고, 상기 제 1 버퍼막(12)은 산화막일 수 있다. 상기 제 1 버퍼막(12) 상에 마스크 패턴(14)이 형성된다. 상기 마스크 패턴(14)은 질화막일 수 있다. 상기 마스크 패턴(14)은 식각 마스크 및/또는 식각 정지막으로 사용될 수 있다.
도 1b를 참조하면, 상기 마스크 패턴(14)을 갖는 반도체 기판(10)에 열 산화 공정을 수행하여 열 산화막이 형성된다.
상기 열 산화막은 제 1 산화막(16a) 및 제 2 산화막(16b)을 포함한다. 상기 제 1 산화막(16a)은 상기 마스크 패턴(14) 사이의 반도체 기판(10)에 형성되고, 상기 제 2 산화막(16b)은 상기 마스크 패턴(14) 하부의 반도체 기판(10)에 형성된다.
상기 제 1 산화막(16a)은 고전압용 게이트 절연막으로 사용되기 위한 충분한 두께를 가질 수 있다. 상기 제 1 산화막(16a) 상부면은 상기 마스크 패턴(14)의 상부면보다 높게 형성될 수 있다. 상기 제 1 산화막(16a)이 성장하면서 자체 부피가 팽창하므로, 상기 마스크 패턴(14)의 양측부가 약간 들릴수 있다. 상기 제 2 산화막(16b)은 상기 마스크 패턴(14)이 상기 반도체 기판을 덮고 있으므로 얇게 형성된다. 상기 제 2 산화막(16b)은 상기 제 1 버퍼막(12)을 포함할 수 있다.
상기 제 1 산화막(16a)을 갖는 반도체 기판(10) 상에 제 2 버퍼막(20)이 형성된다. 상기 제 2 버퍼막(20)은 산화막일 수 있다.
도 1c 및 도 1d를 참조하면, 상기 제 2 버퍼막(20) 및 상기 제 1 산화막(16a)이 평탄화된다. 상기 평탄화 공정은 화학 기계적 연마 장치를 사용하여 수행될 수 있다.
상기 마스크 패턴(14)이 제거된다. 상기 제거 공정은 습식 식각 공정일 수 있다. 상기 평탄화된 제 1 산화막(16a)은 게이트 절연막일 수 있다. 상기 평탄화된 제 1 산화막(16a) 상에 게이트 도전막이 형성된다. 상기 게이트 도전막을 패터닝하여 게이트 도전패턴(22)이 형성된다. 상기 게이트 도전패턴(22)은 게이트 전극일 수 있다. 상기 게이트 도전패턴(22) 양측의 반도체 기판(10)에 이온 주입 공정을 수행하여 불순물 영역(24)이 형성될 수 있다. 상기 불순물 영역(24)은 소오스/드레인 영역일 수 있다. 상기 게이트 도전패턴(22) 양측의 반도체 기판(10)에 형성된 산화막(16c)은 소자분리막일 수 있다.
한편, 상기 제 1 산화막(16a)은 상기 마스크 패턴(14)의 상부면에 비해서 높은 상부면을 가진다. 게다가, 상기 제 1 산화막(16a)은 충분한 두께를 필요로 한다. 이에 따라, 상기 평탄화 공정이 충분히 수행될 수 없다. 그 결과, 상기 평탄화 공정을 수행한 후, 식각 정지막으로 사용되는 상기 마스크 패턴(14)이 다량 남을 수 있다. 게다가, 상기 반도체 기판의 활성영역과의 높은 단차로 인해, 상기 마스크 패턴(14) 상에 형성된 상기 제 2 버퍼막(20)도 잔류할 수 있다. 상기 평탄화 공정을 수행한 후, 상기 마스크 패턴(14)의 제거 공정에 의해 상기 제 1 산화막(16a) 사이의 잔류된 제 2 버퍼막(20a) 및 마스크 패턴(14)이 제거되는 것이 어렵다.
본 발명의 이루고자 하는 기술적 과제는 상술한 제반적인 문제점을 해결하기 위한 것으로서, 고압 트랜지스터의 신뢰성이 개선된 반도체 장치의 형성 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체 장치의 형성 방법을 제공한다. 이 방법은 상기 반도체 기판 상에 마스크 패턴을 형성하고; 상기 마스크 패턴을 식각 마스크로 사용하여 상기 반도체 기판을 리세스하고; 상기 리세스된 반도체 기판에 열 산화 공정을 수행하여 상기 리세스된 부분의 제 1 영역 및 상기 마스크 패턴 하부의 제 2 영역을 갖는 절연막을 형성하고; 상기 제 1 영역의 절연막을 평탄화하여 게이트 절연막을 형성하고; 상기 게이트 절연막 상에 게이트 전극을 형성하고; 그리고 상기 게이트 전극 양측의 반도체 기판에 불순물 영역을 형성하는 것을 포함한다.
본 발명의 실시예에 따르면, 상기 마스크 패턴은 질화막일 수 있다. 상기 게이트 절연막을 형성하는 것은: 상기 마스크 패턴 상에 버퍼막을 형성하여 반도체 기판을 덮고; 상기 버퍼막을 상기 마스크 패턴이 노출될 때까지 평탄화하고; 상기 평탄화된 버퍼막 및 마스크 패턴을 제거할 수 있다. 상기 평탄화된 버퍼막 및 마스크 패턴의 제거 공정은 습식 식각 공정일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 일 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 일 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 일 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 트렌치들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층 (또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 상에 제 1 버퍼막이 형성될 수 있다. 예를 들면, 상기 반도체 기판(100)은 실리콘 기판일 수 있고, 상기 제 1 버퍼막은 산화막일 수 있다. 상기 제 1 버퍼막 상에 마스크 패턴(114)이 형성된다. 상기 마스크 패턴(114)은 질화막일 수 있다. 상기 마스크 패턴(114)은 식각 마스크 및/또는 식각 정지막으로 사용될 수 있다. 상기 마스크 패턴(114)을 식각 마스크로 사용하여 상기 제 1 버퍼막 및 상기 반도체 기판(100)을 식각하여 제 1 버퍼 패턴(112) 및 리세스(115)가 형성될 수 있다.
도 2b를 참조하면, 상기 리세스(115)를 가지는 반도체 기판(100)에 열 산화 공정이 수행된다. 상기 열 산화 공정에 의하여, 상기 마스크 패턴(114) 하부의 반도체 기판(100)에 제 2 산화막(116b)이 형성되고, 상기 마스크 패턴(114) 사이의 반도체 기판(100)에 제 1 산화막(116a)이 형성된다.
상기 제 1 산화막(116a) 상부는 상기 리세스(115)의 바닥면 및 측벽에 열 산화막이 성장하여 상기 마스크 패턴(114)의 하부면까지 상기 리세스(115)를 채워 형성된다. 이에 따라, 상기 제 1 산화막(116a)은 상기 마스크 패턴(114)의 하부면보 다 낮은 상부면을 가질 수 있다.
상기 제 1 산화막(116a)과 상기 반도체 기판(100)의 실리콘의 경계가 상기 리세스(115)로부터 하부로 확장될 수 있다. 따라서, 상기 리세스(115)의 깊이에 상응하여 상기 제 1 산화막(116a)의 깊이가 보다 깊어질 수 있다.
상기 제 2 산화막(116b)은 상기 마스크 패턴(114)이 덮고 있으므로 얇게 형성될 수 있다. 상기 제 2 산화막(116b)은 상기 제 1 버퍼 패턴(112)을 포함할 수 있다.
상기 마스크 패턴(114) 상에 제 2 버퍼막(120)을 형성하여, 상기 제 1 산화막(116a)을 갖는 반도체 기판(100)을 덮는다. 상기 제 2 버퍼막(120)은 산화막일 수 있다.
도 2c를 참조하면, 상기 제 2 버퍼막(120)은 상기 마스크 패턴(114)이 노출될 때까지 평탄화된다. 상기 평탄화 공정은 화학 기계적 연마 장치를 사용하여 수행될 수 있다. 상기 제 1 산화막(116a)의 상부가 상기 평탄화 공정으로 인해 평탄화될 수 있다. 상기 노출된 마스크 패턴(114)이 제거된다. 상기 제거 공정은 습식식각 공정일 수 있다.
본 발명의 실시예에 따르면, 상기 반도체 기판(100)에 리세스(115)를 형성함에 따라, 상기 제 1 산화막(116a)은 상기 마스크 패턴(114)의 하부면보다 낮은 상부면을 가질 수 있다. 즉, 상기 평탄화 공정을 수행 후, 상기 마스크 패턴(114)은 상기 제 1 산화막(116a)의 상부면에 비해 돌출될 수 있다. 이에 따라, 상기 마스크 패턴(114)의 제거 공정시, 상기 마스크 패턴(114)이 용이하게 제거될 수 있다. 상 기 평탄화된 제 1 산화막(116a)은 게이트 절연막일 수 있다.
도 2d를 참조하면, 상기 마스크 패턴(114)이 제거된 반도체 기판(100)에 게이트 도전막이 형성된다. 상기 게이트 도전막을 패터닝하여 상기 평탄화된 제 1 산화막(116a) 상에 게이트 도전패턴(122)이 형성된다. 상기 게이트 도전패턴(122)은 게이트 전극일 수 있다. 상기 게이트 도전패턴(122) 양측의 반도체 기판(100)에 이온 주입 공정을 수행하여 불순물 영역(124)이 형성될 수 있다. 상기 불순물 영역(124)은 소오스/드레인 영역일 수 있다. 상기 게이트 도전패턴(122) 양측의 반도체 기판(100)에 형성된 산화막(116c)은 소자분리막일 수 있다.
상기한 일 실시예들의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명에 따르면, 상기 평탄화 공정을 수행 후, 상기 마스크 패턴은 상기 제 1 산화막의 상부면에 비해 돌출될 수 있다. 이에 따라, 상기 마스크 패턴의 제거 공정시, 상기 마스크 패턴이 용이하게 제거될 수 있다. 그 결과, 고전압 트랜지스터의 신뢰성이 개선될 수 있다.

Claims (4)

  1. 상기 반도체 기판 상에 마스크 패턴을 형성하고;
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 반도체 기판을 리세스하고;
    상기 리세스된 반도체 기판에 열 산화 공정을 수행하여 상기 리세스된 부분의 제 1 영역 및 상기 마스크 패턴 하부의 제 2 영역을 갖는 절연막을 형성하고;
    상기 제 1 영역의 절연막을 평탄화하여 게이트 절연막을 형성하고;
    상기 게이트 절연막 상에 게이트 전극을 형성하고; 그리고
    상기 게이트 전극 양측의 반도체 기판에 불순물 영역을 형성하는 것을 포함하는 반도체 장치의 형성 방법.
  2. 제 1 항에 있어서,
    상기 마스크 패턴은 질화막인 것을 특징으로 하는 반도체 장치의 형성 방법.
  3. 제 1 항에 있어서,
    상기 게이트 절연막을 형성하는 것은:
    상기 마스크 패턴 상에 버퍼막을 형성하여 반도체 기판을 덮고;
    상기 버퍼막을 상기 마스크 패턴이 노출될 때까지 평탄화하고;
    상기 평탄화된 버퍼막 및 마스크 패턴을 제거하는 것을 포함하는 반도체 장 치의 형성 방법.
  4. 제 3 항에 있어서,
    상기 평탄화된 버퍼막 및 마스크 패턴의 제거 공정은 습식 식각 공정인 것을 특징으로 하는 반도체 장치의 형성 방법.
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