KR20080041999A - 기판, 이를 이용한 반도체 장치, 반도체 장치의 검사방법및 반도체 장치의 제조방법 - Google Patents

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KR20080041999A
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히로키 이와무라
나오토 오자와
히로시 히라이
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마쯔시다덴기산교 가부시키가이샤
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Abstract

절연층을 통하여 적층된 복수의 도전체층을 내부에 가지고, 적어도 1개의 반도체 집적회로를 탑재하는 기판으로서, 상기 반도체 집적회로에 접속된 제1 전극단자와, 상기 기판의 상층에 배치되는 상부 기판의 단자와 접속되는 제2 전극단자와, 상기 제1 및 제2 전극단자의 외주의 적어도 일부에 상기 상부 기판의 외연보다도 외측에 위치하는 제3 전극단자를 구비하고 있다.
기판, 반도체 장치, 제조

Description

기판, 이를 이용한 반도체 장치, 반도체 장치의 검사방법 및 반도체 장치의 제조방법{SUBSTRATE, SEMICONDUCTOR DEVICE USING THE SAME, METHOD FOR INSPECTING SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 기판, 이를 이용한 반도체 장치, 반도체 장치의 검사방법 및 반도체 장치의 제조방법에 관한 것으로, 특히 기판의 단자 배치에 관한 것이다.
전자부품의 소형화로의 요구에 따라, 반도체 집적회로나 회로부품을 탑재한 반도체 장치에 있어서는 다수의 집적회로 칩이나 회로부품을 탑재할 필요가 있으며, 배선 스페이스나 실장 스페이스의 유효 활용화로의 요구가 높아지고 있다.
그래서, 예를 들면 기능 또는 메모리 용량에 대한 실장면적을 저감한 후에 적층후의 양품률을 향상하도록 한 적층 반도체 장치가 제안되어 있다(특개2005-302871호 공보)
이 적층 반도체 장치에서는 기판 주면의 단부를 따라 본딩 패드가 설치된 제1 기판의 주면에 제1 본딩 패드가 노출되도록 반도체 칩을 페이스 다운으로 재치하고, 이 제1 본딩 패드를 이용하여 테스트를 행하여 이 반도체 장치의 양품을 선별 하는 동시에, 마찬가지로 형성된 제2 본딩 패드를 가지는 제2 반도체 칩을 탑재한 제2 기판을 상기 제1 기판상에 제1 본딩 패드가 노출되도록 재치하고, 이들 제1 및 제2 본딩 패드를 이용하여 제1 및 제2 반도체 칩을 외부 접속하고 있다.
이러한 적층 반도체 장치에서는 더욱더 고집적화가 진행됨에 따라, 핀 수의 증대는 진행되는 한편, 상호접속에 필요한 단자수도 증대되어 이들 제1 및 제2 본딩 패드만으로는 접속이 불가능하여 기판끼리를 면접촉으로 접속하는 소위 땜납 볼을 이용한 표면 실장이 제안되어 있다.
예를 들면, 도 11에 도시한 바와 같이, 실장기판상에 평평하게 두어 형성되었던 SoC(1010)와, 메모리 장치(1020)를 도 12에 도시한 바와 같이 적층하여 형성한 소위 패키지 온 패키지(PoP)가 제안되어 있다.
이러한 적층 반도체 장치에서는 실장면적의 삭감을 도모할 수 있고, 신호의 배선 길이가 저감되는 만큼, 신호 배선 용량의 저감을 도모할 수 있고, 노이즈의 삭감을 도모하는 것이 가능해진다.
최근, 복잡한 기능 매크로를 하나의 LSI에 집적하는 시스템 온 칩(SoC)이라 불리는 시스템 설계가 진전되고 있다. 여기서, "기능 매크로"는 주로 LSI의 기능설계의 단계로 사용되는 개념이며, 소정의 기능을 실현하기 위한 일군의 회로의 모임을 하나의 셀(블록)로 하여 인식한 것으로, 일반적으로 IP(설계자산)화되어 라이브러리에 등록되어 있다. 이렇게 고집적화된 LSI를 이용하여 적층 반도체 장치를 형성하는 경우에는, 특히 제1 기판에 탑재된 제1 반도체 칩과, 제2 기판에 탑재된 제2 반도체 칩의 상호 접속이 필요하지만, 제1 또는 제2 기판을 통해 상호 접속하면 신호측정 할 수 없는 문제가 있었다.
특히, 100㎒ 이상의 주파수 대역에서 이용하는 고주파 LSI를 이용한 시스템 온 칩에서는 고속으로서 파형화에 대하여 가혹한 것으로, 기판상의 배선 길이나 테스트 회로로의 배선 길이에 기인하는 지연 뿐만 아니라, 전극 패드 등의 접속단자에 의한 감쇠나 매칭의 문제도 심각하여 배선 길이는 가급적 짧고 배선용량을 적게 하기 위하여 고안되고 있다. 이러한 상황중에 기판의 소형화 박형화, 핀 수의 저감 및 도전체층의 층수 저감이 큰 문제가 되고 있다.
또한, 필터 부품이나 바이패스 콘덴서 등을 탑재할 필요가 있는 경우도 많지만, 실장 기판상에 이러한 외부 부품을 탑재한 경우에는 배선 길이에 기인하는 배선 저항이 심각한 문제가 된다.
이와 같이, 특히 반도체 집적회로 칩을 적층 구조로 탑재하는 기판에서는 배선의 라우팅을 작게 하는 동시에, 배선 자체에 기인하는 임피던스의 저감을 도모할 필요가 있었다.
또한, 기능 매크로의 각각은 회로규모, 회로의 성질이나 동작 등이 다르고, 테스트에 필요한 테스트 패턴수가 다르기 때문에, LSI 테스터의 부담이 심하고 따라서 각 기능 매크로의 테스트를 효율적으로 행하는 것은 중요한 과제가 되고 있다.
이와 같이, 기능 매크로의 테스트를 효율적으로 행하는 것도 중요한 과제 중 하나이다. 도 12에 도시한 종래의 적층 반도체 장치에서는 제2 반도체 칩은 제2 기판 및 제1 기판을 통하여 외부 접속되기 때문에, 그것이 계기가 되어 다른 기능 매 크로를 포함한 LSI 전체의 테스트 효율이 저하되는 것이다.
본 발명은 상기 사정을 감안한 것으로, 고주파 대역에서 사용되는 디바이스에서도 소형이고 또한 노이즈의 영향이 적어 신뢰성이 높은 반도체 장치를 제공하는 것을 목적으로 한다.
또한, 본 발명은 용이하고 작업성이 좋게 고정밀도의 테스트가 가능하고, 신호의 와음도 없고 양품율이 높은 반도체 장치를 제공하는 것을 목적으로 한다.
따라서, 본 발명의 기판은 절연층을 통하여 적층된 복수의 도전체층을 내부에 가지는 동시에, 적어도 1개의 반도체 집적회로를 탑재하는 기판으로서, 상기 반도체 집적회로에 접속된 제1 전극단자와, 상기 기판의 상층에 배치된 상부 기판의 단자와 접속된 제2 전극단자와, 상기 제1 및 제2 전극단자의 외주의 적어도 일부에 상기 상부 기판의 외연보다도 외측에 위치하는 제3 전극단자를 구비한 것을 특징으로 한다.
이 구성에 따르면, 상부기판과의 적층후에도 노출하는 제3 전극단자를 이용하여 테스트를 행하는 것도 가능하여 배선 길이를 단축할 수 있기 때문에, 여분의 배선용량의 증대를 방지하여 신뢰성이 높은 반도체 장치를 제공하는 것이 가능해진다. 또한, 고정밀도의 검사공정을 실시한 후 양품만을 실장하도록 하면 제조 수율이 대폭 향상된다.
또한, 본 발명의 반도체 장치는 제1 반도체 집적회로가 탑재된 기판상에 제2 반도체 집적회로가 탑재된 상부기판을 적층한 적층형 반도체 장치로서, 상기 기판은 상기 제1 반도체 집적회로를 탑재하도록 구성되고, 절연층을 통하여 적층된 복수의 반도체층을 내부에 가지는 동시에, 상기 반도체 집적회로에 접속된 제1 전극단자와, 상층에 배치된 상부 기판의 단자와 접속된 제2 전극단자와, 상기 제1 및 제2 전극단자의 외주의 적어도 일부에 상기 상부 기판의 외연보다도 외측에 위치하는 제3 전극단자를 구비하고, 상기 상부기판은 상기 제2 전극단자를 통하여 상기 기판의 상기 제3 전극단자에 전기적으로 접속된 것을 특징으로 한다.
이 구성에 따르면, 제3 전극단자가 상부 기판보다도 외측에 배치되어 있고 기판 및 실장 기판을 통하지 않고 이 제3 전극단자를 이용하여 용이하게 검사를 행할 수 있어 고주파 대역에서도 노이즈 없이 고정밀도의 신호 검출이 실현되어 검사 정밀도의 향상을 도모하는 것이 가능하다.
또한, 본 발명의 반도체 장치의 검사방법은 상기 기판의 상기 제3 전극단자에 프로브를 당접시키고 상기 제1 반도체 집적회로가 탑재된 상기 기판을 테스트함으로써 기판을 통하여 출력되는 신호 특성을 검사한다.
또한, 본 발명의 반도체 장치의 제조방법은 제2 반도체 집적회로가 탑재된 상부 기판을 제1 반도체 집적회로가 탑재된 기판의 제2 전극단자에 가접속하는 공정과, 상기 제1 기판의 상기 제3 전극단자에 프로브를 당접시킴으로써 상기 제2 반도체 집적회로가 탑재된 상기 기판을 검사하는 공정과, 상기 검사하는 공정에서 합격한 것으로 판단된 상기 상부 기판의 상기 제2 전극단자를 통하여 전기적으로 접속되도록 제2 반도체 집적회로 장치를 탑재한 상부기판을 본접속하는 공정을 포함 한다.
이 구성에 따르면, 실제로 적층한 상태에서 기판을 통하여 출력되는 신호 특성을 검출함으로써 고정밀도의 신호출력을 얻을 수 있는 검사공정을 실시하고, 합격인 것으로 판단된 것만을 실장하고 있다. 따라서, 불필요하게 불량품을 내지 않고 고정밀도의 신호 특성 테스트를 실시할 수 있기 때문에, 고정밀도의 검사결과에 기초한 실장이 가능해져 수율의 향상을 도모할 수 있다.
본 발명에 따르면, 특히 고주파 대역에서 사용되는 적층형 반도체 장치에 있어서, 검사를 용이하고 고정밀도로 하는 것이 가능해진다. 또한, 실장 면적의 삭감을 도모하는 동시에, 신호 배선 용량의 저감을 도모하고, 노이즈의 삭감을 도모하는 것이 가능해진다.
예를 들면, 멀티캐리어 신호 등 고주파 신호의 신호처리를 행하도록 구성된 반도체 집적회로가 탑재된 복수의 기판(기판 및 상부기판)을 적층하여 반도체 장치를 형성할 때, 핀 수가 많은 경우라도 실장면적의 증대를 초래하지 않고 기판(기판 및 상부기판)의 두께 방향의 거리의 증대에 따른 인덕턴스의 증대를 최소한으로 억제할 수 있다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 상세히 설명한다.
(실시예 1)
본 실시예 1의 반도체 집적회로 장치에서는 도 1에 단면도를 나타낸 바와 같 이 SoC(시스템 온 칩)이라 불리는 기능 매크로를 집적화한 제1 반도체 집적회로 칩(12)을 3층의 배선 패턴을 구비한 적층 기판으로 이루어진 제1 기판(11)상에 탑재한 제1 모듈(10)상에 메모리를 구성하는 제2 반도체 집적회로 칩(22)을 제2 기판(상부기판)(21)상에 탑재한 제2 모듈(20)을 적층하고, 적층 구조의 회로 모듈(200)을 구성하는 것으로, 제1 모듈(10)의 제1 기판의 외주에 제2 기판의 외연보다도 외측으로 노출하는 제3 전극단자(15)를 구비하고, 이 제3 전극단자(15)를 검사용 프로브를 위한 단자로서 이용하고, 최종적으로는 이 제3 전극단자(15)에 필터나 바이패스 콘덴서 등의 외부 부품(30a)(도 4a 참조) 등을 탑재하여 얻도록 한 것을 특징으로 한다.
도 2a는 이 제1 모듈(10)을 나타낸 요부설명도이며, 도 2b는 제1 모듈(10)의 제1 기판을 나타낸 상면도이다. 여기서, 제1 기판은 절연층(11T)을 통하여 적층된 제1 내지 제3 도전체층(11a 내지 11c)를 가지고, 각 도전체층이 비어 컨택 H를 통하여 소망하는 회로를 구성하도록 접속되어 형성되어 있다.
이 제1 기판은 통상은 도전체층으로 이루어진 배선 패턴을 형성한 필름 캐리어를 절연성 접착제를 통하여 적층하여 형성한 것으로, 각 도전체층은 비어 컨택 H를 통하여 상호 접속되는 동시에, 상방의 최표면에는 비어 컨택 H를 통하여 알루미늄 패드로 이루어진 제1 내지 제3 전극단자(13,14,15)상이 도출되어 있다. 여기에서는, 필름 캐리어와 절연성 접착제를 절연층(11T)으로서 표시하고 있다. 한편, 하방의 최표면에는 마찬가지로 비어 컨택 H를 통하여 땜납 볼로 이루어진 제4 접속단자(16)가 도출되어 있고, 실장기판(100)에 접속되어 있다. 여기에서는, 실장기 판(100)의 배선 패턴(도시하지 않음)에 열압착에 의해 접속되어 있다.
여기서, 제1 기판(10)의 최표면(표면)측에는 제1 반도체 집적회로 칩(12)을 탑재하는 제1 전극단자(13)와, 상부의 제2 모듈(20)의 전극단자에 접속되는 제2 전극단자(14)와, 또한 이 외측에 이들 회로와는 독립하여 형성된 제3 전극단자(15)가 형성되어 있다. 이 제3 전극단자(15)는 상부 기판의 외연 R0에 상당하는 영역보다도 외측에 배치되어 있다. 한편, 이 제1 기판의 이면측에는 상기 도전체층(11a)에 접속하는 패드(17)에 접속하도록 형성된 땜납 볼로 이루어진 제4 접속단자(16)가 설치되고, 이것이 실장기판(100)과의 접속을 실현하도록 구성되어 있다. 제1 반도체 집적회로 칩(12)은 제1 전극단자(13)에 대하여 페이스 다운으로 접속되어 있고, 열경화성 수지(18)로 피복되어 있다.
또한, 제2 기판도 상기 제1 기판과 마찬가지로 적층기판으로 구성되어 있다. 제2 기판(2)도 마찬가지로 절연층을 통하여 적층된 복수층의 도전체층을 가지며, 각 도전체층이 비어 컨택 H를 통하여 소망하는 회로를 구성하도록 접속되어 형성되어 있다. 표면측에는 제2 반도체 집적회로 칩(22)을 탑재하는 패드가 설치된 본딩 와이어(23)를 통하여 와이어 본딩에 의해 접속되어 있고, 비어 컨택을 통하여 이면측의 전극 단자(24)에 접속되어 있다. 이 전극단자(24)는 하부에 위치하는 제1 모듈(10)의 제2 전극단자(14)에 접속되어 있다. 또한, 여기서 제3 전극단자(15)는 필터나 바이패스 콘덴서 등의 전자부품(도 4의 30a,30b,30c 등)을 접속하는 외부 접속 단자와 오픈한채로 비접속 검사용 단자, 즉 비접속으로 방치되어 있는 단자를 포함한다.
다음, 이 반도체 모듈의 제조공정에 대하여 도 3을 참조하여 설명한다.
먼저, 제1 및 제2 모듈을 형성한다(단계S1, 단계S2).
그리고, 제1 모듈상에 제2 모듈을 재치하고, 일시적으로 고착한다(단계S3).
이 후, 제3 전극단자(15)에 검사용 프로브를 충당하여 신호특성 등의 테스트를 행한다(단계S4).
이 테스트에서 합격인 지를 판단한다(단계S5).
이 판단 단계(S5)에서 합격으로 판단되면, 땜납 용융 온도까지 가열하고, 제1 모듈(10)상에 제2 모듈(20)을 고착한다(단계S6).
그리고, 또한 도 4a 및 4b에 도시한 바와 같이 제3 전극단자(15)를 이용하여 필터(30a) 및 바이패스 콘덴서(30b), 증폭기(30c)를 고착한다(단계S7).
이렇게 하여 형성된 회로 모듈(200)을 실장기판(100)상에 재치하고, 땜납 볼을 통하여 고착한다(단계S8).
한편 테스트로 불합격인 것으로 판단되면, 제2 모듈을 폐기한다(단계S9).
또한, 상기 방법에서는 제1 및 제2 모듈(10,20)의 고착 및 필터(30a) 및 바이패스 콘덴서(30b), 증폭기(30c)의 고착은 동일한 가열공정을 이용하여 실시하도록 하여도 무방하다.
이와 같이, 제2 모듈의 출력을 그대로 제1 모듈로부터 제3 전극단자를 통하여 취출하고 특성 테스트를 행하도록 하고 있기 때문에, 불필요한 배선용량을 갖지 않고, 그대로의 신호상황을 검출할 수 있고, 고정밀도의 테스트가 가능해진다. 또 한, 제1 및 제2 모듈을 고착하기 전에 불량 검출을 행할 수 있기 때문에, 제1 모듈은 그대로 사용할 수 있어 제조 수율이 향상된다. 제2 모듈의 적층에 앞서, 먼저 제1 모듈을 검사하도록 하여도 무방하다.
여기서 도 5a 및 5b에 본 발명과 비교예의 회로 모듈의 비교를 행한다. 본 발명의 회로 모듈은 도 5a에 도시한 바와 같이 상층의 제2 모듈과의 접속용 단자로서의 제2 전극단자의 외측, 즉 외주 랜드에 제3 전극단자를 배치하고, 이를 제2 모듈용의 취출 단자, 또는 검사용 단자로 함으로써, 신호배선을 짧게 할 수 있다. 즉, 도 5b에 나타낸 비교예의 경우에는 제3 전극단자가 없고, 제1 기판의 제4 접속단자(16)를 통하여 실장기판(100)에 접속하고, 이 실장기판(100)상에 검사 프로브를 닿게 한다. 도 5b에서 우측에 위치하는 제4 접속단자(16)에도 패드(17)가 접속되어 상층의 제2 반도체 집적회로 장치와 전기적으로 접속되어 있다. 이에 대하여, 본 발명의 경우에는 신호 배선을 극히 단축할 수 있다. 또한, 필터나 바이패스 콘덴서 등의 전자부품의 실장도 종래에는 실장기판(100)에서 행하고, 메모리를 탑재하는 제2 모듈(20)로부터의 배선 길이가 길어져 노이즈의 원인이 되었던 것에 반하여, 제1 기판상의 제3 전극단자를 통하여 접속할 수 있기 때문에 실장기판으로부터의 노이즈 등의 영향도 회피할 수 있다.
또한, 상기 실시예에서 제4 접속단자는 땜납 볼로 구성하였지만, 땜납 볼에 한정되지 않고 범프를 이용하거나 또는 이방성 도전막을 이용하여 하부기판과 접속하는 것도 가능하다.
(실시예 2)
다음, 본 발명의 실시예 2에 대하여 설명한다.
본 실시예 2에서는 상기 실시예 1에서 도 5a에 나타낸 제3 전극단자(15)에 상당하는 부분의 단자구조에 대하여 설명한다. 상기 실시예 1에서 제1 기판(11)에서는 최표층에 제1 내지 제3 전극단자를 형성하였지만, 본 실시예의 제1 기판에서는 도 6b에 도시한 바와 같이 제3 전극단자(15S)를 요부내에 노출하는 제2 도전체층(11b)으로 구성한 것이다. 즉, 본 실시예에서는 제1 기판에 상당하는 기판의 제3층 배선을 구성하는 제3 도전체층(11c) 및 그 아래의 절연층(11T)(필름 캐리어를 포함)을 제거하고, 요부를 형성하고 이 요부에 노출하는 제2 도전체층(11b)으로 구성한 것을 특징으로 한다.
제조시에는 도 6a에 도시한 바와 같이 제1 내지 제3 도전체층(11a 내지 11c)이 절연층(11T)을 통하여 적층된 적층기판을 포토리소그라피에 의해 에칭하여 제2 도전체층을 노출시킴으로써 형성할 수 있다. 또는 필름 캐리어상의 도전체층을 미리 패터닝한 상태로 적층하여도 무방하다.
도 7a 및 7b는 이 실시예 2의 구조를 갖는 제3 전극단자를 이용한 회로 모듈 및 이 회로 모듈에 필터(30a) 등의 전자부품을 실장한 상태를 나타낸 도면이다. 이 반도체 장치에서는 제1 기판의 제3 전극단자(15S)가 제3층 배선을 구성하는 제3 도전체층(11c) 및 그 아래의 절연층(11T)(필름 캐리어를 포함)을 제거하여 형성된 요부에 노출하는 제2 도전체층(11b)으로 구성되어 있다. 그 외는 도 1 및 도 4에 도시한 실시예 1의 회로 모듈과 같이 형성되어 있다.
이 구성에 따르면, 프로브를 검사를 행하는 경우 이 요부에 프로브가 들어가서 위치 결정이 매우 용이하며, 또한 접촉성도 양호하게 유지할 수 있다.
또한, 필터나 바이패스 콘덴서 등의 부품을 실장할 때도 위치결정이 용이해져 실장 작업성의 향상을 도모할 수 있다.
또한, 도 6c에 도시한 바와 같이, 최표층의 제3 도전체층(11c)에 제3 전극단자를 형성하는 것도 가능하다. 이 경우에는 위치 맞춤은 어렵지만, 배선 길이는 짧아질 수 있기 때문에 신호 특성의 향상을 도모할 수 있다.
또한, 본 실시예에서는 3층 배선 구조의 적층 기판을 이용하였지만, 상기 실시예 1과 마찬가지로 5층 배선구조 또는 그 이외의 복수층의 배선층을 갖는 다층 배선 구조의 적층 기판을 이용하는 경우에도 적용가능하다.
(실시예 3)
다음, 본 발명의 실시예 3에 대하여 설명한다.
본 실시예 3에서는 상기 실시예 1에서, 도 1b에 나타낸 제1 기판의 제3 전극단자(15)의 배치를 변경한 단자 구조를 가지는 변형예에 대하여 설명한다. 상기 실시예 1에서 제1 기판(11)에서는 외주에 배치한 제3 전극단자(15)는 같은 피치로 같은 크기가 되도록 형성하여 배열하였지만, 본 실시예에서는 제3 전극단자(15)를 도 8a 및 8b에 도시한 바와 같이 일 개소의 대면적 영역과 등피치로 형성된 통상 면적 영역으로 형성된 접지용 제3 전극단자(15G)와, 일개소의 대면적 영역으로 구성된 전원용 제3 전극단자(15v)와, 통상의 신호 취출용의 제3 전극단자(15s)로 구성된 것을 특징으로 한다. 여기서, 도 8b는 도 8a의 코너부의 한점 영역으로 둘러싸인 영역의 확대설명도이다. 여기에서는 제3 전극단자(15)는 모두 같아지도록 형성하고, 내주측에 2열로 배열된 제2 전극단자와 접속하도록 제1 기판(11)의 내부배선(도전체층)을 통하여 접속되지만, 지그재그 방식으로 내측 외측 상호 와이어 본딩을 행함으로써 전기적 접속이 되어 있다.
이 구성에 따르면, 접속 단자의 핀 수가 많은 경우에도 관통 비어로 기판의 이면, 즉 집적회로가 실장되지 않는 면의 실장 면적이 저하되는 일도 없다. 또한, 차동 프로브 등은 신호와 접지 단자가 가깝지 않으면 측정이 어렵지만, 이 경우에는 신호단자에 가까운 영역에 접지단자가 존재하고 있기 때문에 용이하게 측정이 가능하다. 또한, 기판의 두께 방향의 거리의 증대에 의한 인덕턴스의 증대도 최소한으로 억제할 수 있다. 이와 같이, 전원 및 접지를 적절히 배치하는 것이 가능해져 특성 편차의 저감을 도모할 수 있다.
(실시예 4)
다음 본 발명의 실시예 4에 대하여 설명한다.
본 실시예 4에서는 제3 전극단자(15)의 형상의 변형예에 대하여 설명한다. 실시예 3에서는 제3 전극단자(15)를 같은 형상으로 배열 형성하였지만, 본 실시예에서는 신호의 분별을 용이하게 하도록 형상이나 간격을 불규칙적으로 하고 표시를 형성한 것을 특징으로 한다. 도 9 및 도 10에 도시한 바와 같이 기수번째와 우수번째에서 형상이 상호 다르도록 한 것이다.
여기에서는 인접하는 2개의 제3 전극단자(15)는 상술한 바와 같이 상보 형상을 이루거나 또는 그에 근접한 형상을 이루고, 좌우 비대칭이 되도록 구성하였다. 그리고, 여기에서도 제3 전극단자(15)의 내주측에 2열로 배열된 제2 전극단자(14)와 접속하도록 제1 기판(11)의 내부배선(도전체층)을 통하여 접속되거나 지그재그 방식으로 내측 외측 교대로 와이어 본딩을 행함으로써 전기적 접속이 된다.
이 구성에 따르면, 무리하게 형상이나 간격을 규칙적으로 하고 표시를 형성함으로써 특성 편차의 저감을 도모할 수 있다.
이와 같이, 회로 모듈(200)을 구성하는 집적회로 실장기판으로서 제1 및 제2 기판(11,21)이 이용된다.
이 구성에서는 메모리를 구성하는 제2 집적회로(22)의 신호가 하층측의 제1 기판(11)의 제2 전극단자(14)를 통하여 그 외주의 제3 전극단자(15)에 취출되도록 구성된다.
여기서, 제1 기판(11) 및 제2 기판은 함께 필름 캐리어를 구성하는 수지 필름에 점착된 동박을 패터닝하고, 적층하여 고착함으로써 형성된다.
이 제1 및 제2 기판(11,21)은 절연층(11T)과, 이들 절연층(11T)의 사이에 접지층, 전원층, 배선층 등의 패턴을 구성하는 도전체층(11a,11b,11c)을 끼우는 동시에 표면 및 이면에 접속용 전극 패드를 구성하는 배선 패턴을 배치하고, 이들을 절연층(11T)에 형성된 비어 홀 H에서 전기적으로 접속하도록 구성되어 있다. 그 비어 홀의 천공은 예를 들면 레이저 가공, 드릴에 의한 가공, 또는 금형에 의한 가공으로 형성할 수 있다. 레이저 가공은 미세한 피치로 관통공을 형성할 수 있기 때문에 깎아낸 층이 발생하지 않아 바람직하다. 레이저 가공에서는 CO2 레이저나 엑시머 레이저를 이용하면 가공이 용이하다. 전기적 접속의 방법으로서는 무전해 도금 등으로 형성하여도 무방하고, 도전성 물질을 충진함으로써 형성하여도 무방하다.
또한, 배선패턴이나 접지층, 전원층을 구성하는 도전체층(11a,11b,11c)은 동박으로 구성되지만, 이에 한정되지 않고 도전성 수지 조성물 등 전기 도전성을 가지는 물질이면 무방하다. 예를 들면, 배선 패턴으로서 동박을 이용하는 경우 예를 들면 전해 도금에 의해 제작된 두께 12㎛ ~ 35㎛ 정도의 동박이 적용가능하다. 동박은 절연층과의 접착성을 향상시키기 때문에 절연층과 접촉하는 면을 조면화하는 것이 바람직하다. 또한, 동박으로서는 접착성 및 내산화성 향상 때문에 동박 표면을 커플링 처리한 것이나, 동박 표면에 주석, 아연 또는 니켈을 도금한 것도 사용가능하다. 또한, 이 금속층으로서는 에칭법 또는 천공법으로 형성된 금속판의 리드 프레임을 이용하여도 무방하다. 리드 프레임을 이용하는 경우에는 리드 프레임상에 인쇄법 등에 의해 그린 시트를 1 유닛 마다 분할 형성하여 고착후 필요에 따라 부품 실장을 행하고, 다음 층의 절연층을 더 적층하고, 또한 다음 층의 도전체층 … 과 같이 순차 겹쳐 쌓아 적층하여 마지막으로 유닛을 구성하는 적층 기판으로 분할함으로써 용이하게 형성가능하다.
또한, 본 발명의 제1 및 제2 기판(11,21)의 형성은 이하와 같이 형성하여도 무방하다. 예를 들면, 무기 필러와 열경화성 수지를 포함하는 혼합물로 구성되고, 소위 그린 시트라 불리는 합성 시트를 이용하고, 미경화의 상태에서 필요에 따라 회로부품용이나 도전로용의 천공을 한 상태에서 적층하여 200℃ 정도로 건조 경화시킴으로써 회로부품이나 도전로를 내장한 상태로 적층된다. 회로부품용이나 도전로용의 구멍은 예를 들면 레이저 가공, 드릴에 의한 가공, 또는 금형에 의한 가공으로 형성할 수 있다. 레이저 가공은 미세한 피치로 관통공을 형성할 수 있어 깎아낸 층이 발생하지 않기 때문에 바람직하다. 레이저 가공에서는 CO2 레이저나 엑시머 레이저를 이용하면 가공이 용이하다. 또한, 혼합물을 성형하여 그린시트를 형성할 때에 동시에 형성하여도 무방하다. 무기 필러로는 예를 들면 Al203, MgO, BN, AlN 또는 SiO2 등을 이용할 수 있다. 열경화성 수지로는 예를 들면 내열성이 높은 에폭시 수지, 페놀 수지 또는 시아네이트 수지가 바람직하다. 에폭시 수지는 내열성이 특히 높기 때문에 특히 바람직하다. 또한, 혼합물은 분산제, 커플링제, 또는 이형제를 더 포함하여도 무방하다.
또한, 절연 시트의 재료로서 무기 필러와 열경화성 수지와의 혼합물을 이용한 경우, 세라믹 기판과 달리 고온에서 소성할 필요가 없고 200℃ 정도에서 건조함으로써 형성되기 때문에 제조가 용이하다.
또한, 절연 시트에 이용하는 무기 필러를 선택함으로써 절연 시트의 선팽창 계수, 열전도도, 유전율 등을 용이하게 제어할 수 있다. 절연 시트의 선팽창 계수를 반도체 소자와 거의 같아지게 하면, 온도 변화에 의한 크랙의 발생 등을 방지할 수 있어 신뢰성이 높은 기판을 구성할 수 있다. 절연 시트의 열전도성을 향상시키면 고온도에서 회로부품을 실장한 경우에도 신뢰성이 높은 집적회로 실장 기판을 얻을 수 있다.
또한, 상기 실시예에서 이용한 제1 및 제2 반도체 집적회로 칩에 대해서는 메모리에 한정되지 않고 다양한 기능소자에 적용가능하다.
본 발명의 기판에 따르면, 노이즈의 영향을 받지 않도록 구성되어 있기 때문에, 고주파 회로를 포함하는 다양한 분야에 적용가능하다.
도 1은 본 발명의 실시예 1의 회로 모듈을 나타낸 도면.
도 2는 본 발명의 실시예 1의 회로 모듈을 구성하는 제1 모듈을 나타낸 도면.
도 3은 본 발명의 실시예 1의 회로 모듈의 제조공정을 나타낸 흐름도.
도 4는 본 발명의 실시예 1의 반도체 집적회로 장치의 분해사시도.
도 5는 본 발명의 실시예 1의 회로 모듈의 요부 확대도.
도 6은 본 발명의 실시예 2의 회로 모듈을 나타낸 도면.
도 7은 본 발명의 실시예 3의 기판의 요부를 나타낸 도면.
도 8은 본 발명의 실시예 3의 기판의 요부를 나타낸 도면.
도 9는 본 발명의 실시예 4의 기판의 요부를 나타낸 도면.
도 10은 본 발명의 실시예 4의 기판의 요부를 나타낸 도면.
도 11은 종래예의 회로 모듈을 나타낸 도면.
도 12는 종래예의 회로 모듈을 나타낸 도면.

Claims (18)

  1. 절연층을 통하여 적층된 복수의 도전체층을 내부에 가지고, 적어도 1개의 반도체 적층회로를 탑재하는 기판으로서,
    상기 반도체 적층회로에 접속된 제1 전극단자;
    상기 기판의 상층에 배치된 상부 기판의 단자와 접속된 제2 전극단자; 및
    상기 제1 및 제2 전극단자의 외주의 적어도 일부에, 상기 상부 기판의 외연보다도 외측에 위치하는 제3 전극단자를 구비한 기판.
  2. 제1항에 있어서,
    상기 제1 내지 제3 전극단자 형성면과 서로 대향하는 면에 상기 기판의 하층에 배치된 하부 기판 또는 실장 기판과 접속하기 위한 제4 접속단자를 더 구비한 기판.
  3. 제2항에 있어서,
    상기 제4 접속단자는 땜납 볼인 기판.
  4. 제1 반도체 집적회로가 탑재된 기판상에 제2 반도체 집적회로가 탑재된 상부기판을 적층한 적층형 반도체 장치로서,
    상기 기판은 상기 제1 반도체 집적회로를 탑재하도록 구성되고, 절연층을 통 하여 적층된 복수의 도전체층을 내부에 가지고,
    상기 제1 반도체 집적회로에 접속된 제1 전극단자와,
    상층에 배치된 상부 기판의 단자와 접속된 제2 전극단자와,
    상기 제1 및 제2 전극단자의 외주의 적어도 일부에, 상기 상부기판의 외연보다도 외측에 위치하는 제3 전극단자를 구비하고,
    상기 상부기판은 상기 제2 전극단자를 통하여 상기 기판의 상기 제3 전극단자에 전기적으로 접속된 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 내지 제3 전극단자 형성면과 서로 대향하는 면에 상기 기판의 하층에 배치된 하부기판 또는 실장기판과 접속하기 위한 제4 접속단자를 더 구비한 반도체 장치.
  6. 제5항에 있어서,
    상기 제4 접속단자는 땜납 볼인 반도체 장치.
  7. 제5항에 있어서,
    상기 제3 전극단자에 전자부품이 탑재된 반도체 장치.
  8. 제7항에 있어서,
    상기 전자부품은 필터인 반도체 장치.
  9. 제7항에 있어서,
    상기 전자부품은 바이패스 콘덴서인 반도체 장치.
  10. 제7항에 있어서,
    상기 전자부품은 증폭회로인 반도체 장치.
  11. 제4항에 있어서,
    상기 제3 접속단자는 상기 기판의 최표층의 도전체층보다도 하층에 위치하는 도전층으로 구성되고, 상기 제3 접속단자의 주위가 상기 기판을 구성하는 절연성 기판으로 둘러싸인 반도체 장치.
  12. 제4항에 있어서,
    상기 제3 전극단자는 상기 기판의 주연부 전체에 걸쳐 일렬로 형성된 전극 패드인 반도체 장치.
  13. 제12항에 있어서,
    상기 제3 전극단자는 상기 제2 접속단자보다도 협 피치의 부분을 가지는 반도체 장치.
  14. 제12항에 있어서,
    상기 제3 전극단자는 복수 피치에 걸쳐 일체적으로 접속된 영역을 가지는 반도체 장치.
  15. 제4항에 있어서,
    상기 제3 전극단자는 외부 접속 단자와 비접속의 검사용 단자를 포함하는 반도체 장치.
  16. 절연층을 통하여 적층된 복수의 도전체층을 내부에 가지고, 적어도 1개의 제1 반도체 집적회로를 탑재하도록 구성되고, 상기 제1 반도체 집적회로에 접속된 제1 전극단자와, 상층에 배치된 상부 기판의 단자와 접속된 제2 전극단자와, 상기 제1 및 제2 전극단자의 외주의 적어도 일부에 상기 상부기판의 외연보다도 외측에 위치하는 제3 전극단자를 구비한 기판을 준비하는 공정; 및
    상기 기판의 상기 제3 전극단자에 프로브를 당접시킴으로써 상기 제1 반도체 집적회로가 탑재된 상기 기판을 검사하는 공정을 포함하는 반도체 장치의 검사방법.
  17. 절연층을 통하여 적층된 복수의 도전체층을 내부에 가지고, 적어도 1개의 제1 반도체 집적회로를 탑재하도록 구성되고, 상기 제1 반도체 집적회로에 접속된 제 1 전극단자와, 상층에 배치된 상부 기판의 단자와 접속된 제2 전극단자와, 상기 제1 및 제2 전극단자의 외주의 적어도 일부에 상기 상부 기판의 외연보다도 외측에 위치하는 제3 전극단자를 구비한 기판을 준비하는 공정;
    상기 기판의 상기 제1 전극단자를 통하여 상기 제1 반도체 집적회로를 접속하는 공정;
    제2 반도체 집적회로가 탑재된 상부 기판을 상기 제2 전극단자에 가접속하는 공정;
    상기 기판의 상기 제3 전극단자에 프로브를 당접시킴으로써 상기 제2 반도체 집적회로가 탑재된 상기 기판을 검사하는 공정; 및
    상기 검사하는 공정에서 합격한 것으로 판단된 상기 상부 기판의 상기 제2 전극단자를 통하여 전기적으로 접속되도록 상기 제2 반도체 집적회로를 탑재한 상부 기판을 본접속하는 공정을 포함하는 반도체 장치의 제조방법.
  18. 제17항에 있어서,
    상기 제3 전극단자를 이용하여 상기 제1 기판과 상부 기판과의 사이의 신호를 측정하는 공정을 더 포함하는 반도체 장치의 제조방법.
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