KR20080040133A - 피크 전류를 줄일 수 있는 영상 데이터 구동 장치와 방법 - Google Patents

피크 전류를 줄일 수 있는 영상 데이터 구동 장치와 방법 Download PDF

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Abstract

소스 드라이버 장치, 소스 드라이버 모듈 및 디스플레이 장치가 개시된다. 상기 소스 드라이버 장치는 디지털 영상 데이터를 저장하는 홀드 메모리 블록, 상기 디지털 영상 데이터에 기초하여 제1 로직 레벨을 갖는 적어도 하나의 비트를 포함하는 데이터 코드를 생성하고, 상기 데이터 코드에 기초하여 다수의 인에이블 신호들을 생성하는 프리 디코딩 블록, 상기 다수의 인에이블 신호들에 기초하여 상기 데이터 코드를 레벨쉬프팅하는 레벨쉬프팅 블록, 및 레벨쉬프팅 블록으로부터 출력된 레벨쉬프트된 데이터 코드에 기초하여 선택된 계조 전압을 생성하는 DAC(Digital to Analogue Converter) 블록을 구비한다. 상기 소스 드라이버 모듈 및 상기 디스플레이 장치는 상술한 소스 드라이버 장치를 다수 포함한다.
소스 드라이버 장치(Source Driver Device), 레벨쉬프터(Level Shifter)

Description

피크 전류를 줄일 수 있는 영상 데이터 구동 장치와 방법{Image Data Driving Apparatus and Method capable of reducing peak current}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 소스 드라이버 장치의 블록도이다.
도 2는 도 1에 도시된 소스 드라이버 장치의 6비트 디지털 영상 데이터에 대한 1개 채널의 블록도이다.
도 3은 도 2에 도시된 레벨쉬프터의 회로도이다.
도 4는 본 발명의 실시 예들에 따른 소스 드라이버 장치의 블록도이다.
도 5는 도 4에 도시된 제1프리 디코딩부를 나타내는 블록도이다.
도 6은 본 발명의 실시 예들에 따른 6비트 디지털 영상 데이터에 대한 소스 드라이버 장치의 1개 채널의 블록도이다.
도 7은 도 6에 도시된 제1 프리디코딩부를 나타내는 회로도이다.
도 8은 도 7에 도시된 제1프리 디코딩부의 디코딩 결과를 나타내는 진리표이다.
도 9는 도 6에 도시된 제1 레벨쉬프터의 회로도이다.
도 10은 도 6에 도시된 (8×8) 메트릭스형 DAC 블록을 나타내는 회로도이다.
도 11은 도 4에 도시된 소스 드라이버 장치가 디지털 영상 데이터를 레벨쉬프팅하는 방법을 나타내는 플로차트이다.
본 발명은 소스 드라이버 장치에 관한 것으로, 보다 상세하게는 디지털 영상데이터에 프리디코딩 스킴(pre-decoding scheme)을 사용하여 피크 전류를 감소시킬 수 있는 영상 데이터 구동 장치 및 방법에 관한 것이다.
디스플레이 장치는 소스 드라이버 장치, 게이트 드라이버 및 화소 어레이(pixel array)를 포함한다. 상기 디스플레이 장치의 상기 화소 어레이에 디지털 영상 데이터를 표시(또는 저장)하고자 할 때, 상기 게이트 드라이버는 게이트 라인을 순차적으로 구동하고, 상기 소스 드라이버 장치는 상기 구동된 게이트 라인에 접속된 상기 화소 어레이의 화소들에 상기 디지털 영상 데이터를 표시(또는 저장)한다.
도 1은 종래의 소스 드라이버 장치(10)의 블록도이다. 도 1을 참조하면, 상기 소스 드라이버 장치(10)는 쉬프트 레지스터 블록(20), 샘플링 메모리 블록(sampling memory block, 30), 홀드 메모리 블록(hold memory block, 40), 레벨 쉬프팅 블록(50), DAC 블록(Digital Analogue Converter block, 60), 계조 전압 발생부(65), 및 출력 버퍼 블록(70)을 구비한다.
상기 쉬프트 레지스터 블록(20)은 컨트롤러(미도시)로부터 입력된 스타트 펄 스 신호(SP)를 클럭 신호(CLK)에 응답하여 쉬프트한다. 상기 샘플링 메모리 블록(30)은 상기 쉬프트 레지스터 블록(20)으로부터 출력된 신호들(S1 내지 Sn)에 응답하여 상기 컨트롤러로부터 입력된 디지털 영상 데이터(R/G/B)를 샘플링하고, 상기 홀드 메모리 블록(40)은 샘플링된 상기 디지털 영상 데이터(R/G/B)를 수평 스캔 기간(horizantal scan time) 동안 저장한다.
상기 홀드 메모리 블록(40)은 저전압(예컨대, 0.6V ~ 3.3V)에서 구동되고 상기 DAC 블록(60) 및 출력 버퍼(70)는 고전압(예컨대, 3.8 ~ 18V)에서 구동되기 때문에, 상기 레벨쉬프팅 블록(50)은 상기 홀드 메모리(40)에 저장된 디지털 영상 데이터(R/G/B)의 전압 레벨을 변환하여 상기 DAC 블록(60)으로 제공한다.
상기 DAC 블록(60)은 전압 레벨 변환된 상기 디지털 영상 데이터에 기초하여 상기 계조 전압 발생부(65)로부터 발생된 계조 전압들(V0 ~ Vz) 중 어느 하나의 전압을 상기 출력 버퍼 블록(70)으로 출력한다. 상기 출력 버퍼 블록(70)은 상기 DAC블록(60)으로부터 출력된 계조 전압들(V0 ~ Vz)을 채널들(CH1 내지 CHn)로 출력한다.
도 2는 도 1에 도시된 소스 드라이버 장치(10)의 6비트 디지털 영상 데이터(R/G/B)에 대한 1개 채널의 블록도(200)이다. 도 2를 참조하면, 상기 홀드 메모리 블록(40)은 상기 샘플링 메모리 블록(30)에 의해 샘플링된 6비트 디지털 영상 데이터 신호(R/G/B)를 저장하기 위한 6개의 래치들(211 내지 216)을 포함한다.
상기 레벨 쉬프터 블록(50)은 상기 래치들(211 내지 216) 각각의 출력 전압을 레벨쉬프팅하기 위한 6개의 레벨쉬프터들(221 내지 226)을 포함한다.
상기 DAC블록(60)은 상기 6개의 레벨쉬프터들(221 내지 226)의 출력들에 기초하여 64 레벨의 계조 전압들(V0~Vz, z=63) 중 어느 하나의 계조 전압을 선택하여 출력한다. 상기 DAC 블록(60)은 상기 64 레벨의 계조 전압들(V0~Vz, z=63) 중 어느 하나의 계조 전압을 선택하기 위하여 128개의 트랜지스터들을 구비하는 2진 검색 DAC(binary search DAC)로 구현될 수 있다.
상기 레벨쉬프터들(221 내지 226) 각각은 차동 증폭기 형태로 구현될 수 있으며, 이 때 상기 차동 증폭기의 입력단들 각각으로 상기 디지털 영상 데이터 각각의 비트 데이터와 반전 비트 데이터가 입력된다.
도 3은 도 2에 도시된 레벨쉬프터(221)의 회로도이다. 도 3을 참조하면, 상기 레벨쉬프터(221)로 입력되는 상기 디지털 영상 데이터의 비트 데이터와 반전 비트 데이터(D1 및 DB1)는 천이(transition)가 발생될 수 있다. 예컨대, 상기 디지털 영상 데이터의 비트 데이터(D1)는 제2 로직 레벨의 비트 데이터('0')에서 제1로직 레벨의 비트 데이터('1')로 천이가 발생될 수 있다.
상기 천이가 발생되자마자 도 3에 도시된 상기 레벨쉬프터(221)의 트랜지스터들(T1, T2, 및 T3)은 동시에 턴 온(turn on) 상태가 될 수 있다. 이 때 상기 레벨쉬프터(221)의 공급 전압(VDD)과 그라운드 전압(VSS) 사이에 피크 전류(peak)가 발생될 수 있다.
도 1에 도시된 소스 드라이버 장치(10)는 6비트 디지털 영상 데이터(D1 내지 D6)를 도 2에 도시된 6개의 레벨쉬프터들(221 내지 226)로 출력하고, 상기 6개의 레벨쉬프터들(221 내지 226)이 모두 동작하는 구조이다. 따라서 상기 소스 드라이 버 장치(10)의 한 채널당 총 6개의 레벨쉬프터들(221 내지 226)에 상응하는 피크 전류들이 발생될 수 있다.
상기 레벨쉬프터들(221 내지 226)의 동작을 위하여 상술한 바와 같이 고전압(예컨대, VDD=18V)이 사용되기 때문에 상기 피크 전류에 의하여 큰 전력이 소모된다. 따라서 소스 드라이버 장치에서 이러한 피크 전류를 줄이는 것이 필요하다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 피크 전류를 줄일 수 있는 이는 소스 드라이버 장치, 소스 드라이버 모듈, 디스플레이 장치 및 방법을 제공하기 위함이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 소스 드라이버 장치는 홀드 메모리 블록, 프리 디코딩 블록, 레벨쉬프팅 블록, 및 DAC 블록(Digital to Analogue Converter Block)을 구비한다.
상기 홀드 메모리 블록은 디지털 영상 데이터를 저장한다. 상기 프리 디코딩 블록은 상기 디지털 영상 데이터에 기초하여 제1 로직 레벨을 갖는 적어도 하나의 비트를 포함하는 데이터 코드를 생성하고, 상기 데이터 코드에 기초하여 다수의 인에이블 신호들을 생성한다.
상기 레벨쉬프팅 블록은 상기 다수의 인에이블 신호들에 기초하여 상기 데이터 코드를 레벨쉬프팅한다. 상기 DAC 블록은 상기 레벨쉬프팅 블록으로부터 출력된 레벨쉬프트된 데이터 코드에 기초하여 선택된 계조 전압을 생성한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 소스 드라이버 모듈은 상술한 소스 드라이버 장치들을 다수 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 디스플레이 장치는 게이트 라인들, 소스 라인들 및 상기 게이트 라인들 각각과 상기 소스 라인들 각각의 교차점에 배치된 다수의 픽셀들을 구비하는 디스플레이 패널, 상기 게이트 라인들을 구동하기 위한 게이트 드라이버, 및 상기 소스 라인들에 접속된 소스 드라이버 장치들을 구비한다.
상기 소스 드라이버 장치는 홀드 메모리 블록, 프리 디코딩 블록, 레벨쉬프팅 블록, DAC블록, 및 출력 버퍼 블록을 구비한다. 상기 홀드 메모리 블록은 디지털 영상 데이터를 저장한다. 상기 프리 디코딩 블록은 상기 디지털 영상 데이터에 기초하여 제1 로직 레벨을 갖는 적어도 하나의 비트를 포함하는 데이터 코드를 생성하고, 상기 데이터 코드에 기초하여 다수의 인에이블 신호들을 생성한다.
상기 레벨쉬프팅 블록은 상기 다수의 인에이블 신호들에 기초하여 상기 데이터 코드를 레벨쉬프팅한다. 상기 DAC블록은 상기 레벨쉬프팅 블록으로부터 출력된 레벨쉬프트된 데이터 코드에 기초하여 선택된 계조 전압을 출력한다. 상기 출력 버퍼 블록은 상기 DAC 블록으로부터 출력된 계조 전압을 상기 소스 라인들 중 대응하는 어느 하나의 소스 라인으로 출력한다.
상기 기술적 과제를 달성하기 하기 위한 본 발명에 따른 소스 드라이버 장치의 디지털 영상 데이터를 레벨쉬프팅하는 방법은 프리 디코딩 단계, 레벨쉬프팅 단계, 및 계조 전압 생성 단계를 포함한다.
상기 프리 디코딩 단계는 상기 소스 드라이버 장치가 디지털 영상 데이터에 기초하여 제1로직 레벨을 갖는 적어도 하나의 비트를 포함하는 데이터 코드를 생성하고, 상기 데이터 코드에 기초하여 다수의 인에이블 신호들을 생성한다.
상기 레벨쉬프팅 단게는 상기 소스 드라이버 장치가 상기 다수의 인에이블 신호들에 기초하여 상기 데이터 코드를 레벨쉬프팅한다.
상기 계조 전압 생성 단계는 상기 소스 드라이버 장치가 레벨쉬프트된 상기 데이터 코드에 기초하여 선택된 계조 전압을 생성한다.
본 발명은 LDI(LCD Driver IC, 예컨대, 소스 드라이버 장치)에서 고전압의 전원과 그라운드 간의 피크 전류를 감소시키기 위해 프리 디코더(predecorder)와 디폴트 하이 레벨 쉬프터(default high level shifter)를 적용하여 소스 드라이버의 DAC(digital to analogue converter)의 사이즈(size)를 감소시킬 수 있다.
상기 프리 디코더는 소스 드라이버 장치의 출력 버퍼가 출력할 64G/S(Gray/Scale)을 선택하는 6비트의 디지털 영상 데이터를 로직 영역에서 미리 디코딩함으로써 상기 소스 드라이버 장치의 상기 출력 버퍼 전단의 레벨쉬프터의 데이터 천이를 최소화시키는 역할을 한다.
즉 상기 6비트의 디지털 영상 데이터의 최상위 3비트는 8비트의 제1데이터 코드(또는 컬럼 데이터 코드)로 변화하고 최하위 3비트는 8비트의 제2데이터 코드(또는 로우 데이터 코드)로 변환된다.
상기 8비트의 제1데이터 코드에서 컬럼 1비트(column 1bit)와 상기 제2데이터 코드에서 로우 1비트(row 1bit)만 제1로직 레벨(예컨대, 로직 하이 레 벨(logical high level))로 전송하고, 나머지 7비트들 각각은 제2로직 레벨(예컨대, 로직 로우 레벨(logical low level))로 전송하는 방식을 사용한다.
상기 기술적 과제를 달성하기 위한 본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시 예들에 따른 소스 드라이버 장치(400)의 블록도이다. 도 4를 참조하면, 상기 소스 드라이버 장치(400)는 쉬프트 레지스터 블록(20), 샘플링 메모리 블록(30), 홀드 메모리 블록(40), 프리 디코딩 블록(410 및 415), 레벨쉬프팅 블록(420 및 425), 메트릭스형 DAC(matrix type Digital-Analogue Converter, 430), 및 출력 버퍼 블록(70)을 구비한다.
상기 쉬프트 레지스터 블록(20), 샘플링 메모리 블록(30), 홀드 메모리 블록(40), 및 출력 버퍼 블록(70)은 도 1에서 설명한 바와 동일하므로 설명을 생략한다.
상기 프리 디코딩 블록(predecording block, 410 및 415)은 상기 홀드 메모리 블록(40)에 저장된 m비트의 디지털 영상 데이터(R/G/B)에 기초하여 제1 로직 레벨(예컨대, 1)을 갖는 적어도 하나의 비트를 포함하는 데이터 코드(C1 내지 Ck, 및 R1 내지 Rk)를 생성하고, 상기 데이터 코드(C1 내지 Ck, 및 R1 내지 Rk)에 기초하 여 다수의 인에이블 신호들(E1 내지 E(k/2) 및 E1' 내지 E(k/2)')을 생성한다.
상기 프리 디코딩 블록(410 및 415)은 상기 m비트의 디지털 영상데이터(R/G/B)의 소정의 하위 비트들(D1 내지 D(m/2))과 상위 비트들(D((m+1)/2) 내지 Dm) 각각에 기초하여 제1데이터 코드(C1 내지 Ck) 및 제2데이터 코드(R1 내지 Rk)를 생성한다.
상기 프리 디코딩 블록(410 및 415)은 상기 제1데이터 코드(C1 내지 Ck)의 인접 비트들의 로직 레벨 값들에 기초하여 제1인에이블 신호(E1 내지 E(k/2))들을 생성하고, 상기 제2데이터 코드(R1 내지 Rk)의 인접 비트들의 로직 레벨 값들에 기초하여 제2인에이블 신호들(E1' 내지 E(k/2)')을 생성한다.
상기 프리 디코딩 블록(410, 및 415)은 제1 프리디코딩부(predecording unit, 410) 및 제2 프리디코딩부(415)를 구비한다.
도 5는 도 4에 도시된 제1 프리디코딩부(410)를 나타내는 블록도이다. 도 4 및 도 5를 참조하면, 상기 제1 프리디코딩부(410)는 제1 프리 디코더(predecorder, 512) 및 제1인에이블 신호 생성부(514)를 구비한다.
상기 제1 프리디코더(512)는 상기 m비트의 디지털 영상 데이터(R/G/B)의 소정의 하위 비트들(D1 내지 D(m/2))에 기초하여 상기 제1 로직 레벨(예컨대, 1)을 갖는 적어도 하나의 비트를 포함하는 상기 제1데이터 코드(C1 내지 Ck)를 생성한다.
상기 제1인에이블 신호 생성부(514)는 상기 제1데이터 코드(C1 내지 Ck)의 인접 비트들 간의 로직 레벨 값들에 기초하여 상기 제1인에이블 신호들(E1 내지 E(k/2))을 생성한다.
상기 제2 프리디코딩부(415)는 상기 제1 프리 디코딩부와 입력 및 출력만 다를 뿐 동일한 구조이다. 따라서 상기 제2프리디코딩부(415)는 제2데이터 코드(R1 내지 Rk)를 생성하는 제2 프리디코더(미도시), 및 제2 인에이블 신호들(E1' 내지 E(k/2)')을 생성하는 제2인에이블 신호 생성부(미도시)를 구비할 수 있다.
상기 레벨쉬프팅 블록(420 및 425)은 상기 다수의 인에이블 신호들(E1 내지 E(k/2) 및 E1' 내지 E(k/2)')에 기초하여 상기 데이터 코드(C1 내지 Ck, 및 R1 내지 Rk)를 레벨쉬프팅한다.
상기 레벨쉬프팅 블록(420 및 425)은 다수의 제1레벨쉬프터들(미도시)을 구비하는 제1레벨쉬프팅부(420) 및 다수의 제2레벨쉬프터들(미도시)을 구비하는 제2레벨쉬프팅부(425)를 구비한다.
상기 다수의 제1레벨쉬프터들 각각은 상기 제1인에이블 신호들(E1 내지 E(k/2)) 중 대응하는 제1인에이블 신호(예컨대, E1)에 기초하여, 상기 제1데이터 코드(C1 내지 Ck)의 상기 인접 비트들(예컨대, C1 및 C2)의 전압들을 레벨쉬프팅한다.
또한 상기 다수의 제1레벨쉬프터들 각각은 상기 인접 비트들(예컨대, C1 및 C2)이 모두 제2 로직 레벨 값(예컨대, 0)을 갖는 경우 상기 인접 비트들(예컨대, C1 및 C2) 모두를 제1로직 레벨 값(예컨대, 1)으로 레벨쉬프팅한다.
마찬가지로 상기 다수의 제2레벨쉬프터들 각각은 상기 제2인에이블 신호들(E 1' 내지 E(k/2)')중 대응하는 제2인에이블 신호(예컨대, E1')에 기초하여, 상기 제 2데이터 코드(R1 내지 Rk)의 상기 인접 비트들(예컨대, R1 내지 R2)의 전압들을 레벨쉬프팅하고, 상기 인접 비트들(예컨대, R1 내지 R2)이 모두 제2로직 레벨 값(예컨대. 0)을 갖는 경우 상기 인접 비트들(예컨대, R1 내지 R2) 모두를 제1로직 레벨 값(예컨대, 1)으로 레벨쉬프팅한다.
상기 메트릭스형 DAC(430)는 상기 레벨쉬프팅 블록(425)으로부터 출력된 레벨쉬프트된 데이터 코드(CB1 내지 CBk, 및 RB1 내지 RBk)에 기초하여 상기 계조 전압 발생부(65)로부터 공급된 계조 전압들(예컨대, V0 내지 Vz) 중 어느 하나의 계조 전압을 선택하고, 선택된 계조 전압을 상기 출력 버퍼 블록(70)으로 출력한다.
도 6은 본 발명의 실시 예들에 따른 6비트 디지털 영상 데이터에 대한 소스 드라이버 장치(400)의 1개 채널의 블록도이다. 도 6을 참조하면, 상기 홀드 메모리 블록(40)은 상기 샘플링 메모리 블록(30)에 의해 샘플링된 6비트 디지털 영상데이터(D1 내지 D6)를 저장하기 위한 6개의 래치들(611 내지 616)을 포함할 수 있다.
상기 6비트의 디지털 영상 데이터(D1 내지 D6)의 하위 3비트들(D1,D2, 및 D3)은 상기 제1래치(611), 제2래치(612), 및 제3래치(613) 각각에 저장되고, 상위 3비트들(D4,D5, 및 D6)은 상기 제4래치(614), 제5래치(615), 및 제6래치(616) 각각에 저장된다.
상기 제1 프리디코딩부(410)는 상기 하위 3비트들(D1,D2, 및 D3)을 디코딩하고 디코딩된 8비트 제1 데이터 코드(C1 내지 C8)를 생성한다. 상기 제1데이터 코드(C1 내지 C8)는 제1 로직 레벨(예컨대, 1)을 갖는 적어도 하나의 비트를 포함한다.
상기 제1 프리디코딩부(410)는 상기 제1 데이터 코드(C1 내지 C8)의 인접 비트들 간의 로직 레벨 값들에 기초하여 제1인에이블 신호들(E1 내지 E4)을 생성한다.
마찬가지로 상기 제2 프리디코딩부(415)는 상기 상위 3비트들(D4,D5, 및 D6)을 디코딩하고, 디코딩된 8비트 제2 데이터 코드(R1 내지 R8)를 생성한다. 상기 제2데이터 코드(R1 내지 R8)는 제1 로직 레벨(예컨대, 1)을 갖는 적어도 하나의 비트를 포함한다.
상기 제2 프리디코딩부(415)는 상기 제2 데이터 코드(R1 내지 R8)의 인접 비트들 간의 로직 레벨 값들에 기초하여 제2인에이블 신호들(E1' 내지 E4')을 생성한다.
도 7은 도 6에 도시된 제1 프리디코딩부(410)를 나타내는 회로도이다. 도 7을 참조하면, 상기 제1 프리디코딩부(410)는 제1프리디코더(710) 및 제1인에이블 생성부(730)를 구비한다.
상기 제1프리디코더(710)는 2개의 인버터들(703 및 705), 4개의 낸드 게이트들(NAND Gates, 711 내지 717), 및 8개의 제1 노아 게이트들(NOR Gates, 721 내지 728)을 구비한다.
상기 인버터들(703 및 705) 각각은 상기 하위 3비트들(D1, D2, 및 D3) 중 선택된 2개의 비트들(예컨대, D1 및 D2)을 반전시키고 반전된 비트들(예컨대, DB1 및 DB2)을 출력한다.
상기 낸드 게이트들(711 내지 717) 각각은 상기 선택된 2개의 비트들(예컨 대, D1 및 D2) 및 상기 반전된 비트들(예컨대, DB1 및 DB2) 중 서로 다른 2개의 비트들을 논리 연산하고 그 결과를 출력한다.
상기 제1 노아 게이트들(721 내지 728) 각각은 상기 낸드 게이트들(711 내지 717)의 출력들 중 대응하는 어느 하나의 출력과 상기 하위 3비트들(D1,D2,및 D3) 중 선택되지 않은 나머지 비트(예컨대, D3)를 논리 연산하고, 논리 연산된 결과를 출력한다. 상기 제1 노아 게이트들(721 내지 717)로부터 출력된 8비트의 데이터 코드는 상기 제1데이터 코드(C1 내지 C8)가 된다.
상기 제1 인에이블 생성부(730)는 4개의 제2 노아 게이트들(732 내지 738)을 구비한다. 상기 제2 노아 게이트들(732 내지 738) 각각은 상기 8비트의 제1데이터 코드(C1 내지 C8) 중 인접하는 비트들(예컨대, C1 및 C2, C3 및 C4, C5 및 C6, C7 및 C8) 각각을 논리 연산하고 그 결과를 출력한다. 상기 제2 노아 게이트들(732 내지 738)로부터 출력된 4개의 출력들 각각이 상기 제1인에이블 신호들(E1 내지 E4) 각각이 된다.
결국 상기 8비트의 제1데이터 코드(C1 내지 C8) 중 인접하는 비트들(예컨대, C1 및 C2, C3 및 C4, C5 및 C6, C7 및 C8)이 제2로직 레벨 값(0)을 갖는 경우에만 상기 제1인에이블 신호들(E1 내지 E4) 각각은 제1로직 레벨 값(1)을 갖는다.
마찬가지로 도 6에 도시된 제2 프리디코딩부(415) 또한 도 7에 도시된 제1프리디코딩부(410)와 입력과 출력만이 다를 뿐 동일한 구조이다.
도 7에 도시된 제1 프리디코딩부(410)는 상기 디지털 영상 데이터(D1 내지 D6)의 상기 3비트의 하위 비트들(D1 내지 D3)을 디코딩하고, 그 결과 8비트의 제1 데이터 코드(C1 내지 C8) 중 1비트만이 제1로직 레벨 값(예컨대, 1)을 갖고, 나머지 비트들은 제2로직 레벨 값(0)을 갖는다.
도 7에 도시된 제1 프리디코딩부(410)는 본 발명의 실시 예들에 지나지 않으며, 상기 제1 프리디코딩부(410)는 상기 디지털 영상 데이터(D1 내지 D6)의 상기 3비트의 하위 비트들(D1 내지 D3)을 디코딩하고, 그 결과 제1데이터 코드(C1 내지 C8) 중 1비트만이 제2로직 레벨 값(0)을 갖고, 나머지 비트들은 제1로직 레벨 값(1)을 갖도록 디코딩할 수 있다.
또한 상기 제1프리디코딩부(410)는 상기 하위 비트들(D1 내지 D3)에 기초하여, 제1로직 레벨 값(예컨대, 1)을 갖는 2개 이상의 비트들을 포함하는 제1데이터 코드(C1 내지 C8)를 생성할 수 있도록 구현될 수 있다. 이때는 계조 전압의 선택을 위하여 레벨쉬프팅 블록의 출력들 중 적어도 하나의 출력을 인버팅하기 위한 인버터들이 필요하다.
도 8은 도 7에 도시된 제1프리 디코딩부(410)의 디코딩 결과를 나타내는 진리표이다. 도 7 및 도 8을 참조하면, 상기 하위 비트들(D1 내지 D3)에 기초하여 제1로직 레벨(예컨대, 1)을 갖는 하나의 비트를 포함하는 8비트의 제1데이터 코드(C1 내지 C8)가 생성된다.
상기 제1데이터 코드(C1 내지 C8) 중 인접 비트들(예컨대, C1 및 C2, C3 및 C4, C5 및 C6, 또는 C7 및 C8) 각각은 도 7에 도시된 상기 제2 노아 게이트들(732 내지 738) 각각에 의해 논리 연산된다.
따라서 상기 제1인에이블 신호들(E1 내지 E4) 각각은 상기 인접 비트들(예컨 대, C1 및 C2, C3 및 C4, C5 및 C6, 또는 C7 및 C8)이 모두 제2로직 레벨 값(예컨대, 0)인 경우에만, 제1로직 레벨 값(예컨대, 1)을 갖고, 그 외의 경우에는 제2로직 레벨 값(예컨대, 0)을 갖는다.
도 6에 도시된 제2프리 디코딩부(415)의 디코딩 결과를 나타내는 진리표도 도 8에 도시된 상기 제1프리 디코딩부(410)의 디코딩 결과를 나타낸는 진리표와 동일하다. 따라서 상기 디지털 영상 데이터(D1 내지 D6)의 하위 비트들 및 상위 비트들 각각에 상응하는 디코딩 결과 생성되는 데이터 코드들은 총 64개의 서로 다른 데이터 코드들이 될 수 있다.
레벨쉬프팅 블록(420 및 425)은 인에이블 신호들(E1 내지 E4, 및 E1' 내지 E4') 각각에 기초하여 상기 제1데이터 코드(C1 및 C8) 및 상기 제2데이터 코드(R 내지 R8) 각각을 레벨쉬프트한다. 상기 레벨쉬프팅 블록은(420 및 425)은 제1레벨쉬프팅부(420) 및 제2레벨쉬프팅부(425)를 구비한다.
상기 제1레벨 쉬프팅부(420)는 4개의 제1 레벨쉬프터들(621 내지 624)을 구비한다. 상기 제1 레벨쉬프터들(621 내지 624) 각각은 상기 제1 프리디코딩부(410)로부터 출력된 제1인에이블 신호들(E1 내지 E4) 각각에 기초하여 상기 제1데이터 코드(C1 내지 C8)의 상기 인접 비트들(예컨대, C1 및 C2, C3 및 C4, C5 및 C6, 또는 C7 및 C8) 각각을 레벨쉬프트한다.
도 9는 도 6에 도시된 제1레벨쉬프터(621)의 회로도이다. 상기 제1레벨쉬프터들(621 내지 624) 각각은 입력 및 출력만 서로 다를 뿐 동일한 구조이다. 도 9를 참조하면, 상기 제1레벨쉬프터(621)는 차동 증폭기 형태로 구현될 수 있다.
상기 제1레벨쉬프터(621)는 한 쌍의 차동 증폭 트랜지스터 쌍(911 및 913)의 게이트 단자들 각각으로 입력된 상기 인접 비트들(C1 및 C2)을 레벨쉬프트한다. 상기 차동 증폭 트랜지스터 쌍(911 및 913)은 NMOS 트랜지스터 쌍이 될 수 있다.
이 때 차동 증폭기의 특성상 상기 레벨쉬프터(621)의 출력단들(out1 및 out2) 각각으로 상기 인접 비트들(예컨대, C1 및 C2) 각각이 반전 레벨쉬프트된 출력들(CB1 및 CB2)이 출력된다.
상기 인접 비트들(예컨대, C1 및 C2)이 모두 제2로직 레벨 값(예컨대, 0)을 갖는 경우 상기 제1레벨쉬프터(621)가 동작하지 않는 문제점이 있을 수 있다.
이를 해결하기 위하여 상기 제1레벨쉬프터(621)는 상기 제1인에이블 신호(E1)를 이용하여 상기 인접 비트들(예컨대, C1 및 C2)이 모두 제2로직 레벨 값(예컨대, 0)을 갖는 경우 상기 제1레벨쉬프터(621)의 출력들(out1 및 out2)이 모두 로직 하이 레벨로 디폴트(default)되도록 구현된다.
도 7에 도시된 바와 같이 상기 인접 비트들(예컨대, C1 및 C2)이 모두 제2로직 레벨 값(예컨대, 0)을 갖는 경우 상기 제1인에이블 신호들(예컨대, E1)은 제1로직 레벨 값(예컨대, 1)을 갖는다.
이 때 상기 제1인에이블 신호(예컨대, E1)에 응답하여 상기 제1레벨쉬프터의 상기 인에이블 트랜지스터들(921 및 923) 각각은 턴 온(turn on)되고, 상기 제1레벨쉬프터(621)의 출력들(예컨대, CB1 및 CB2)은 모두 하이 레벨 값을 갖는다. 이러한 이유로 상기 제1레벨쉬프터(621)를 디폴트 하이 레벨쉬프터(default high level shifter)라 한다.
구체적으로 상기 제1인에이블 신호(E1)가 제1로직 레벨(예컨대, 1)인 경우 인에이블 트랜지스터(921 및 923)는 턴 온되고, 상기 제1레벨쉬프터(621)의 출력들(CB1 및 CB2)은 모두 로직 하이 레벨이 된다. 상기 제1 레벨쉬프터(621)는 상기 인에이블 신호(E1)가 제1로직 레벨(예컨대, 1)인 경우 아이들 상태(idle state)에 있게 되고, 제2로직 레벨(예컨대, 0)인 경우 레벨 쉬프팅 동작을 수행한다.
상기 제1레벨쉬프터(621)가 상기 아이들 상태인 경우에는 도 9에 도시한 차동 증폭 트랜지스터 쌍(911 및 913)은 턴 오프(turn off)되므로 전원 전압(VDD)과 그라운드 전압(VSS) 사이에 전류 패스(current path)가 존재하지 않는다. 이 때 상기 레벨쉬프터(621)에는 피크 전류(peak current)가 발생되지 않는다.
따라서 도 6에 도시한 소스 드라이버 장치(400)의 한 채널 당 상기 제1레벨쉬프터들(621 내지 624) 및 상기 제2레벨쉬프터들(625 내지 628)은 각각 1개의 제1레벨쉬프터 및 제2레벨쉬프터(예컨대, 621 및 625)만 동작하고, 나머지 레벨쉬프터들(예컨대, 622 내지 624 및 626 내지 628)은 동작하지 않고 아이들 상태에 있게 된다.
예컨대, 도 8의 진리표에 따르면, 상기 디지털 영상 데이터(D1 내지 D6)의 하위 3비트(D1 내지 D3)에 상응하는 상기 제1데이터 코드(C1 내지 C8)가 10000000인 경우 상기 제1레벨쉬프터들(621 내지 624) 중 제1레벨쉬프터(621)만 동작하고, 나머지 제1레벨쉬프터들(622 내지 624)은 동작하지 않는다.
도 8에 도시된 진리표에 따르면 상기 제1데이터 코드(C1 내지 C8)는 모두 상기 제1로직 레벨(예컨대, 1)을 갖는 1비트만을 포함하고 있으므로 상기 제1레벨쉬 프터들(621 내지 624) 중 어느 하나만 동작하고, 나머지들은 아이들 상태에 있게 된다.
마찬가지로 상기 디지털 영상 데이터(D1 내지 D6)의 상위 3비트(D4 내지 D6)에 상응하는 상기 제2데이터 코드(R1 내지 R8)의 경우에도 상기 제2레벨쉬프터들(625 내지 628) 중 어느 하나의 제2레벨쉬프터만 동작하고, 나머지들은 아이들 상태에 있게 된다.
따라서 상기 6비트의 디지털 영상 데이터(D1 내지 D6)를 디코딩한 후 레벨쉬프팅하는 경우 상기 제1레벨쉬프터들(621 내지 624) 및 상기 제2레벨쉬프터들(625 내지 628) 중 각각 하나의 레벨쉬프터(예컨대, 621 및 625)만 동작하므로 상기 피크 전류가 도 2에 도시된 소스 드라이버 장치(200)의 한 채널 당 발생하는 피크 전류보다 3분의 1 감소될 수 있다.
도 10은 도 6에 도시된 (8×8) 메트릭스형 DAC 블록(430)을 나타내는 회로도이다. 도 10을 참조하면, 상기 (8×8) 메트릭스형 DAC 블록(430)은 다수의 NMOS 트랜지스터들을 구비한다.
상기 제1레벨쉬프팅부(420)로부터 출력된 신호들(CB1 내지 CB8)과 상기 제2레벨쉬프팅부(425)로부터 출력된 신호들(RB1 내지 RB8)에 기초하여 상기 다수의 NMOS 트랜지스터들은 턴 온 또는 턴 오프된다.
상기 (8×8) 메트릭스형 DAC 블록(430)은 상기 다수의 NMOS 트랜지스터들의 턴 온 및 턴 오프에 기초하여, 상기 계조 전압 발생부(65)로부터 발생된 64레벨의 계조 전압들(V0 내지 V63) 중 어느 하나의 계조 전압을 선택하여 출력한다.
예컨대, 상기 제1레벨쉬프팅부(420)로 출력된 신호들(CB1 내지 CB8)이 1110111이고, 상기 제2레벨쉬프팅부(425)로부터 출력된 신호들(RB1 내지 RB8)이 10111111인 경우, 상기 (8×8) 메트릭스형 DAC 블록(430)의 출력(out1)은 V52이다.
도 10에 도시된 (8×8) 메트릭스형 DAC 블록(430)은 본 발명의 실시 예들에 지나지 않으며, 상기 제1데이터 코드(C1 내지 C8) 및 상기 제2데이터 코드 각각이 제2로직 레벨(로직 로우 레벨, 0)을 갖는 1개의 비트를 포함하도록 디코딩된 경우에는 상기 (8×8) 메트릭스형 DAC 블록(430)은 다수의 PMOS 트랜지스터들로 구현될 수 있다.
상기 디지털 영상 데이터(D1 내지 D6)에 기초하여 상기 제1데이터 코드(C1 내지 C8) 및 상기 제2데이터 코드 각각이 제1 로직 레벨 값(1)을 갖는 2개 이상의 비트들을 포함하도록 디코딩될 수 있다.
이 때 상기 (8×8) 메트릭스형 DAC 블록(430)이 상기 64레벨의 계조 전압들(V0 내지 Vz, z=63) 중 어느 하나의 계조 전압을 선택하기 위하여 상기 제1레벨쉬프팅 블록(420) 및 상기 제2레벨쉬프팅 블록(425)은 상기 제1레벨쉬프터들(621 내지 624) 및 제2레벨쉬프터들(625 내지 628)의 출력들 중 적어도 하나의 출력들을 반전시키기 위한 인버터들을 구비할 수 있다.
(8×8) 메트릭스형 DAC 블록(430)은 총 72개의 트랜지스터들을 사용하므로 128개의 트랜지스터들을 사용하는 도 2 도시된 2진 검색 DAC 블록(60)에 비하여 트랜지스터들의 수가 감소한다.
또한 계조 전압이 출력되기 위하여 상기 (8×8) 메트릭스형 DAC 블록(430)의 경우는 단지 2개의 트랜지스터들에 의한 균일한 전압 강하만이 있으나, 상기 2진 검색 DAC 블록(60)의 경우는 데이터 패스(path)가 균일하지 않고 많게는 6개에서 적게는 2개의 트랜지스터들에 의한 전압 강하가 있다. 따라서 (8×8) 메트릭스형 DAC 블록(430)으로부터 출력된 계조 전압이 상기 2진 검색 DAC 블록(60)으로부터 출력된 계조 전압보다 정확하다.
소스 드라이버 모듈은 다수의 소스 드라이버 장치들을 구비할 수 있으며, 상기 다수의 소스 드라이버 장치들 각각은 도 6에 도시된 소스 드라이버 장치(400)가 될 수 있다.
디스플레이 장치는 게이트 라인들, 소스 라인들 및 상기 게이트 라인들 각각과 상기 소스 라인들 각각의 교차점에 존재하는 다수의 픽셀들을 구비하는 디스플레이 패널, 게이트 드라이버, 및 소스 드라이버 장치들을 구비할 수 있다. 상기 소스 드라이버 장치들 각각은 도 6에 도시된 소스 드라이버 장치(400)가 될 수 있다.
도 11은 도 4에 도시된 소스 드라이버 장치(400)가 디지털 영상 데이터(D1 내지 Dm)를 레벨쉬프팅하는 방법을 나타내는 플로차트이다. 도 11을 참조하면, 상기 소스 드라이버 장치(400)는 m비트의 디지털 영상 데이터(D1 내지 Dm)를 저장한다(S1101).
상기 소스 드라이버 장치(400)는 사기 디지털 영상 데이터(D1 내지 Dm)에 기초하여 제1로직 레벨(예커대, 1)을 갖는 적어도 하나의 비트를 포함하는 데이터 코드(C1 내지 Ck, 및 R1 내지 Rk)를 생성하고, 상기 데이터 코드(C1 내지 Ck, 및 R1 내지 Rk)에 기초하여 다수의 인에이블 신호들(E1 내지 E(k/2) 및 E1' 내지 E(k/2)')을 생성한다(S1103).
상기 소스 드라이버 장치(400)는 상기 다수의 인에이블 신호들((E1 내지 E(k/2) 및 E1' 내지 E(k/2)')에 기초하여 상기 데이터 코드(C1 내지 Ck, 및 R1 내지 Rk)를 레벨쉬프팅한다(S1105).
상기 소스 드라이버 장치(400)는 레벨쉬프트된 상기 데이터 코드(CB1 내지 CBk, 및 RB1 내지 RBk)에 기초하여 선택된 계조 전압을 생성한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 소스 드라이버 장치, 소스 드라이버 모듈, 및 디스플레이 장치는 디지털 영상 데이터의 천이에 따른 레벨쉬프터에서 발생하는 피크 전류를 감소시킬 수 있다.
또한 메트릭스 형 DAC를 사용함으로써 2진 검색 DAC를 사용할 때보다 계조 전압의 전압 강하를 줄이는 효과가 있다.

Claims (12)

  1. 디지털 영상 데이터를 저장하는 홀드 메모리 블록;
    상기 디지털 영상 데이터에 기초하여 제1 로직 레벨을 갖는 적어도 하나의 비트를 포함하는 데이터 코드를 생성하고, 상기 데이터 코드에 기초하여 다수의 인에이블 신호들을 생성하는 프리 디코딩 블록;
    상기 다수의 인에이블 신호들에 기초하여 상기 데이터 코드를 레벨쉬프팅하는 레벨쉬프팅 블록; 및
    상기 레벨쉬프팅 블록으로부터 출력된 레벨쉬프트된 데이터 코드에 기초하여 선택된 계조 전압을 출력하는 DAC(Digital to Analogue Converter) 블록을 구비하는 소스 드라이버 장치.
  2. 제1항에 있어서, 상기 프리 디코딩 블록은,
    상기 디지털 영상데이터의 상위 비트들에 기초하여 상기 제1데이터 코드를 생성하고, 하위 비트들에 기초하여 상기 제2데이터 코드를 생성하며, 상기 제1데이터 코드 및 상기 제2데이터 코드 각각의 인접 비트들의 로직 레벨 값들에 기초하여 제1인에이블 신호들 및 제2인에이블 신호들 각각을 생성하는 소스 드라이버 장치.
  3. 제1항에 있어서, 상기 프리 디코딩 블록은,
    상기 디지털 영상 데이터의 상위 비트들에 기초하여 상기 제1 로직 레벨을 갖는 적어도 하나의 비트를 포함하는 상기 제1데이터 코드를 생성하는 제1프리디코더;
    상기 디지털 영상 데이터의 하위 비트들에 기초하여 상기 제1 로직 레벨을 갖는 적어도 하나의 비트를 포함하는 상기 제2데이터 코드를 생성하는 제2프리디코더;
    상기 제1데이터 코드의 인접 비트들 간의 로직 레벨 값들에 기초하여 상기 제1인에이블 신호를 생성하는 제1인에이블 신호 생성부; 및
    상기 제2데이터 코드의 인접 비트들 간의 로직 레벨 값들에 기초하여 상기 제2인에이블 신호를 생성하는 제2인에이블 신호 생성부를 구비하는 소스 드라이버 장치.
  4. 제1항에 있어서, 상기 레벨쉬프팅 블록은,
    각각이 상기 제1인에이블 신호들 중 대응하는 제1인에이블 신호에 기초하여, 상기 제1데이터 코드의 상기 인접 비트들의 전압들을 레벨쉬프팅하고, 상기 인접 비트들이 동일한 제2로직 레벨 값을 갖는 경우 상기 인접 비트들 모두를 제1로직 레벨 값으로 레벨쉬프팅하는 다수의 제1레벨쉬프터들; 및
    각각이 상기 제2인에이블 신호들 중 대응하는 제2인에이블 신호에 기초하여, 상기 제2데이터 코드의 상기 인접 비트들의 전압들을 레벨쉬프팅하고, 상기 인접 비트들이 동일한 제2로직 레벨 값을 갖는 경우 상기 인접 비트들 모두를 제1로직 레벨 값으로 레벨쉬프팅하는 다수의 제2레벨쉬프터들을 구비하는 소스 드라이버 장 치.
  5. 제4항에 있어서, 상기 DAC 블록은,
    레벨쉬프트된 상기 제1데이터 코드 및 상기 제2데이터 코드에 기초하여, 다수의 레벨 값들을 갖는 계조 전압들 중 어느 하나를 선택하는 메트릭스형 DAC인 소스 드라이버 장치.
  6. 제4항에 있어서, 상기 레벨쉬프팅 블록은,
    상기 다수의 제1레벨쉬프터들의 출력들 및 상기 다수의 제2레벨쉬프터들의 출력들 중 적어도 하나의 출력을 인버팅하기 위한 적어도 하나의 인버터들을 더 구비하는 소스 드라이버 장치.
  7. 청구항 제1항에 기재된 상기 소스 드라이버 장치를 다수 구비하는 소스드라이버모듈.
  8. 게이트 라인들, 소스 라인들 및 상기 게이트 라인들 각각과 상기 소스 라인들 각각의 교차점에 배치된 다수의 픽셀들을 구비하는 디스플레이 패널;
    상기 게이트 라인들을 구동하기 위한 게이트 드라이버; 및
    상기 소스 라인들에 접속된 소스 드라이버 장치들을 구비하며,
    상기 소스 드라이버 장치는,
    디지털 영상 데이터를 저장하는 홀드 메모리 블록;
    상기 디지털 영상 데이터에 기초하여 제1 로직 레벨을 갖는 적어도 하나의 비트를 포함하는 데이터 코드를 생성하고, 상기 데이터 코드에 기초하여 다수의 인에이블 신호들을 생성하는 프리 디코딩 블록;
    상기 다수의 인에이블 신호들에 기초하여 상기 데이터 코드를 레벨쉬프팅하는 레벨쉬프팅 블록;
    상기 레벨쉬프팅 블록으로부터 출력된 레벨쉬프트된 데이터 코드에 기초하여 선택된 계조 전압을 출력하는 DAC(Digital to Analogue Converter) 블록; 및
    상기 DAC 블록으로부터 출력된 계조 전압을 상기 소스 라인들 중 대응하는 어느 하나의 소스 라인으로 출력하기 위한 출력 버퍼 블록을 구비하는 디스플레이 장치.
  9. 디지털 영상 데이터에 기초하여 제1로직 레벨을 갖는 적어도 하나의 비트를 포함하는 데이터 코드를 생성하고, 상기 데이터 코드에 기초하여 다수의 인에이블 신호들을 생성하는 프리 디코딩 단계;
    상기 다수의 인에이블 신호들에 기초하여 상기 데이터 코드를 레벨쉬프팅하는 단계; 및
    레벨쉬프트된 상기 데이터 코드에 기초하여 선택된 계조 전압을 출력하는 단계를 구비하는 소스 드라이버 장치의 디지털 영상 데이터를 레벨쉬프팅하는 방법.
  10. 제9항에 있어서, 상기 프리 디코딩 단계는,
    상기 디지털 영상데이터의 상위 비트들과 하위 비트들 각각에 기초하여 제1데이터 코드 및 제2데이터 코드 각각을 생성하는 단계;
    상기 제1데이터 코드의 인접 비트들 간의 로직 레벨 값들에 기초하여 제1인에이블 신호들을 생성하는 단계; 및
    상기 제2데이터 코드의 인접 비트들 간의 로직 레벨 값들에 기초하여 제2인에이블 신호들을 생성하는 단계를 구비하는 소스 드라이버 장치의 디지털 영상 데이터를 레벨쉬프팅하는 방법..
  11. 제10항에 있어서, 상기 레벨쉬프팅하는 단계는,
    상기 제1인에이블 신호들 중 대응하는 제1인에이블 신호에 기초하여, 상기 제1데이터 코드의 상기 인접 비트들의 전압들을 레벨쉬프팅하고, 상기 인접 비트들이 동일한 제2로직 레벨 값을 갖는 경우 상기 인접 비트들 모두를 제1로직 레벨 값으로 레벨쉬프팅하는 단계; 및
    상기 제2인에이블 신호들 중 대응하는 제2인에이블 신호에 기초하여, 상기 제2데이터 코드의 상기 인접 비트들의 전압들을 레벨쉬프팅하고, 상기 인접 비트들이 동일한 제2로직 레벨 값을 갖는 경우 상기 인접 비트들 모두를 제1로직 레벨 값으로 레벨쉬프팅하는 단계를 구비하는 소스 드라이버 장치의 디지털 영상 데이터를 레벨쉬프팅하는 방법.
  12. 제11항에 있어서, 상기 레벨쉬프팅하는 단계는,
    레벨쉬프트된 상기 인접 비트들의 전압들 중 적어도 하나의 비트의 전압을 반전하는 단계를 더 구비하는 소스 드라이버 장치의 디지털 영상 데이터를 레벨쉬프팅하는 방법.
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