KR20080036158A

KR20080036158A - 통신 시스템의 송신기 구조들을 위한 방법 및 장치

Info

Publication number: KR20080036158A
Application number: KR1020087008711A
Authority: KR
Inventors: 새드 유니스; 에밀리자 시믹; 토마스 윌본; 하이타오 짱; 다니엘 필리포빅; 랄프 카우프만; 지안 린
Original assignee: 콸콤 인코포레이티드
Priority date: 2000-03-04
Filing date: 2001-03-02
Publication date: 2008-04-24
Also published as: ES2356515T3; CA2739521A1; IL190862A; IL151084A; CA2401891C; MY127914A; HK1060404A1; HK1081737A1; CA2739554C; CN100588116C; CN101557206A; EP2148435A2; RU2258309C2; CN1697316A; JP5384579B2; AU4338401A; ATE492941T1; BR0108969A; JP2012010366A; JP5221717B2

Abstract

종래 송신기 구조들에 비해 개선된 성능을 갖는 통신 시스템을 위한 송신기의 구조들. 상기 개선들은 다음의 조합을 포함한다: 제어 신호들에 대한 보다 빠른 시간 응답, 개선된 선형성, 감소된 방해, 감소된 전력 소비, 회로의 덜 복잡함 및 더 낮은 비용들. 셀룰러 응용에 대해, 이러한 개선점들은 증가된 시스템 용량, 더 작은 전화기 크기, 증가된 통화 시간과 대기 시간 및 더 커진 상기 생산물의 수용(acceptance of the product)을 유도한다. 회로는 제어 신호의 응답 시간을 빠르게 하기 위해 제공된다. 송신 신호 경로의 여러 엘리먼트들에 대한 제어 루프는 통합되어 있다. 이득 제어 메커니즘은 출력 송신 전력 레벨의 정확한 조절을 허용한다. 제어 메커니즘들은 전력 증폭기 또는 전체 송신 신호 경로가 필요하지 않을 때, 전력 증폭기 또는 전체 송신 신호 경로의 전력을 감소시키도록 제공된다. 송신 신호 경로의 여러 엘리먼트들의 이득들은 출력 송신 전력의 과도들을 제거하도록 제어되고 또한 상기 과도들이 하향하도록 보장한다.

Description

통신 시스템의 송신기 구조들을 위한 방법 및 장치{APPARATUS AND METHOD FOR TRANSMITTER ARCHITECTURES IN COMMUNICATIONS SYSTEMS}

본 발명은 통신 시스템에 있는 전자 회로에 관한 것이며, 보다 구체적으로 개선된 성능을 제공하는 송신기 구조들을 제공한다.

고성능 송신기의 디자인은 여러 디자인 고찰에 의해 만들어진다. 많은 응용에서, 고성능 송신기는 시스템 규격을 만족하여야 한다. 고성능 송신기는 송신 신호 경로의 선형성과 송신 전력을 제어하기 위한 넓은 동적 범위(dynamic range) 및 다른 특징들에 의해 특성화될 수 있다. 게다가, 셀룰러 통신 시스템과 같은 응용들에서, 셀룰러 전화의 휴대성 때문에 전력 소비는 중요한 고려 사항이다. 또한, 대량 생산되는 소비 물품에 통합되는 많은 송신기 디자인에 대해 가격은 주요한 고려 사항이다. 고성능, 저전력 소비, 및 저가는 디자인 고려시 일반적으로 문제가 된다.

이러한 디자인 고려 사항은 셀룰러 전화와 같은 소비 물품의 성능과 허용에 영향을 준다. 셀룰러 통신 시스템의 예들은 코드분할다중접속(CDMA), 시간분할 다중접속(TDMA) 및 아날로그 주파수 변조(FM) 통신 시스템을 포함한다. CDMA 통신 시스템들은 "위성 또는 중계기를 사용하는 대역 확산 다중 접속 통신 시스템"이라는 제하의 미국 특허 제4,901,307과 "CDMA 셀룰러 전화 시스템에서 파형을 발생하는 방법 및 시스템"이라는 제하의 미국 특허 제 5,103,459에 공시되어 있으며, 양 발명은 본 발명의 출원인에게 양도되어 있다. CDMA 통신 시스템은 또한 "TIA/EIA/IS-95-A 듀얼-모드 광대역 대역 확산 셀룰러 시스템"과 "TIA/EIA/IS-95-B 광대역 대역 확산 셀룰러 시스템을 위한 이동국-기지국 호환성 규격"에 정의되어 있으며, 이것들은 본 발명의 참고로 통합되어 있다.

CDMA 시스템에서, 송신기의 비선형성은 시스템의 성능을 저하시키고, 잡음으로 작동하는 상호변조 일그러짐을 발생한다. 비선형성을 제거하기 위해, 송신 신호 경로에 있는 엘리먼트들은 그들의 선형 범위에서 작동하도록 설계되며, 결국 많은 양의 전력을 소비한다. 넓은 동적 범위는 적절히 출력 송신 전력을 제어하기 위해 요구된다. CDMA 시스템에서, 상기 송신 전력 레벨은 요구되는 시스템 성능(즉, 특정한 비트 에러율), 다른 유닛에 대한 적은 방해, 및 감소된 전력 소비를 제공하도록 조절된다. 송신기의 낮은 전력 소비는 더 작은 배터리의 사용이 가능하도록 하며, 이것은 전화기의 크기를 더 작게 변화시킨다. 전화기의 휴대 특성 때문에 소형이 매우 바람직하다. 송신기의 낮은 전력 소비는 일정한 크기의 배터리로 더 오랫동안 통화하고 대기할 수 있도록 한다.

따라서, 고성능, 낮은 전력 소비, 저비용의 송신기 구조가 매우 요구된다.

본 발명은 통신 시스템의 송신기 작동을 제어하여 종래의 송신기에 비해 개선된 성능을 제공하는 제어 회로를 제공한다. 상기 개선된 성능은 다음의 것들의 조합을 포함한다: 상기 제어 신호에 대한 빠른 응답 시간, 출력 전력 조절의 개선된 선형성, 감소된 전력 소비, 간단해진 회로 및 낮은 비용. 셀룰러 응용에서, 이러한 개선점들은 시스템 용량을 증가시키고, 전화의 크기를 더 작게 하며, 통화시간과 대기 시간을 증가시키고, 상기 물품의 대중성(public acceptance of the products)을 증가시킨다.

본 발명의 한 관점은 가변(VARIABLE) 이득 엘리먼트, 전력 증폭기 부분 및 제어 회로를 포함하는 통신 시스템의 송신기를 제공한다. 상기 가변 이득 엘리먼트는 특정 범위의 이득을 커버하는 가변 이득을 가지고 있다. 상기 전력 증폭기 부분은 가변 이득 엘리먼트에 연결되어 있고, 다수의 이산 이득 세팅을 포함하는데, 상기 이득 세팅 중 하나는 바이패스 세팅이다. 상기 제어 회로는 상기 여러 이득 엘리먼트와 전력 증폭기에 제어 신호를 제공한다. 상기 여러 이득 엘리먼트의 이득과 전력 증폭기 부분은 과도(transients) 출력 송신 전력을 제거하고 상기 출력 송신 전력 레벨의 선형 조절을 제공하는 방법으로 업데이트된다. 또한, 상기 여러 이득 엘리먼트와 전력 증폭기 섹션은 하나 이상의 섹션이 필요하지 않을 때 전력을 낮춤으로써 전력 소비를 줄이도록 제어된다.

본 발명의 다른 관점은 송신기 회로 엘리먼트(circuit element)의 이득을 조절하는 방법 및 장치를 제공한다. 이러한 방법 및 장치에 상응하여, 상기 회로 엘 리먼트에 대한 이득 세팅 값을 포함하는 이득 제어 신호를 수신한다. 이득 세팅 값의 변화에 상응하는 오버드라이브 펄스가 발생된다. 상기 오버드라이브 펄스는 상기 이득 세팅 값과 합산되어 조절된 제어 신호를 발생하고, 이것은 필터링되어 필터링된 제어 신호를 발생한다. 상기 회로 엘리먼트의 이득은 상기 필터링된 제어 신호에 상응하도록 조절된다. 상기 오버드라이브 펄스는 이득 세팅 변화의 크기와 관련된 진폭을 가질 수 있으며, 또한 프로그램할 수 있는 듀레이션을 가질 수 있다.

본 발명의 다른 관점은 제1 이득 엘리먼트와 제2 이득 엘리먼트를 갖는 송신기의 신호 이득을 조절하는 방법 및 장치를 제공한다. 제1 이득 엘리먼트는 제1 업데이트 클록에 응답하며, 제2 이득 엘리먼트는 제2 업데이트 클록에 응답한다. 제1 업데이트 클록과 제2 업데이트 클록은 비동기화되어 있다. 이러한 방법 및 장치에 상응하여, 제1 및 제2 이득 엘리먼트의 제1 및 제2 이득 전송 특성들이 각각 결정된다. 그 다음에 상기 제1 및 제2 전송 특성들에 근거하여 이득 보상 테이블(gain compensation table)이 발생된다. 일반적인 작동 중에, 제1 및 제2 엘리먼트에 대한 제1 및 제2 이득 세팅 값이 각각 수신된다. 상기 제2 이득 세팅 값은 상기 제1 이득 세팅 값에 근거한 특정한 이득 오프셋 값에 따라 조절된다. 상기 조절된 제2 이득 세팅값에 상응하는 선형화된 이득 세팅 값은 상기 이득 보상 테이블에서 뽑을 수 있다. 상기 제1 및 제2 이득 엘리먼트들의 이득들은 각각 제1 및 선형화된 이득 세팅 값에 따라 조절된다.

본 발명의 다른 관점은 제1 이득 엘리먼트와 제2 이득 엘리먼트를 갖는 송신 기의 신호 이득을 조절하는 방법 및 장치를 제공한다. 제1 이득 엘리먼트는 제1 업데이트 클록에 응답하며, 제2 이득 엘리먼트는 제2 업데이트 클록에 응답한다. 제2 업데이트 클록은 제1 업데이트 클록보다 빠르며 제1 및 제2 업데이트 클록은 비동기이다. 상기 방법과 장치에 상응하여, 제1 및 제2 이득 세팅 값은 각각 제1 및 제2 이득 엘리먼트를 위해 수신된다. 제1 및 제2 이득 세팅 값을 나타내는 제1 및 제2 이득 제어 신호들이 각각 발생된다. 제1 및 제2 이득 제어 신호는 상기 제1 및 제2 업데이트 클록과 각각 정렬된다. 제1 이득 엘리먼트의 이득 세팅 값의 변화들이 탐지된다. 만약 이득 세팅 값의 변화를 탐지하면, 제2 이득 제어 신호는 제1 업데이트 클록과 정렬되며; 만약 이득 세팅 값의 변화를 탐지하지 못하면, 제2 이득 제어 신호는 제2 업데이트 클록과 정렬된다. 제1 및 제2 이득 엘리먼트의 이득들은 각각 상기 정렬된 제1 및 제2 이득 제어 신호에 따라 조절된다.

본 발명의 다른 관점은 송신기로부터의 선형 출력 전력 레벨의 조절을 제공하는 방법과 장치를 제공한다. 상기 송신기는 수 개의 이산 이득 세팅들을 갖는 엘리먼트와 연속적인 가변 이득 세팅을 갖는 엘리먼트를 포함한다. 상기 방법 및 장치에 상응하여, 송신기의 이득 전달 함수는 상기 각 이산 이득 세팅에 대해서 결정된다. 각 이산 이득 세팅에 대해, 이득 보상 테이블은 결정된 이득 전달 함수에 근거하여 발생된다. 이산 이득 세팅을 갖는 상기 엘리먼트에 대한 제1 이득 세팅 값이 수신된다. 제1 이득세팅 값은 상기 이산 이득 세팅들 중 하나를 식별한다. 가변 이득 세팅을 갖는 엘리먼트에 대한 제2 이득 세팅 값이 또한 수신된다. 보상된 이득 세팅 값은 상기 제1 이득 세팅 값에 의해 식별된 이산 이득 세팅에 상응하 는 상기 이득 보상 테이블로부터 구해진다. 이산 이득 세팅들을 갖는 엘리먼트들의 이득은 제1 이득 세팅 값에 따라 조절되며, 가변 이득 세팅을 갖는 엘리먼트는 상기 보상된 이득 세팅 값에 따라 조절된다.

본 발명은 신호를 송신하는 동안에, 송신기의 출력 전력의 과도 현상을 제어하는 방법 및 장치를 제공한다. 상기 송신기는 제1 시간 응답을 갖는 제1 엘리먼트와 제2 시간 응답을 갖는 제2 이득 엘리먼트를 포함한다. 제1 시간 응답은 제2 시간 응답보다 더 빠르다. 상기 방법 및 장치에 상응하여, 제1 및 제2 명령들이 각각 제1 및 제2 엘리먼트의 이득을 조절하기 위해 수신된다. 제1 명령은 특정한 시간 동안 지연된다. 제1 및 제2 이득 엘리먼트의 이득들은 지연된 제1 명령과 제2 명령에 따라 각각 조절된다. 제1 및 제2 엘리먼트들의 이득 조절에 기인한 송신기의 출력 전력 레벨의 증가를 줄이기 위해 특정한 시간 주기가 선택된다. 실시예에서, 제1 명령은 제1 엘리먼트 이득의 증가가 탐지될 때 지연된다.

본 발명의 다른 관점은 신호를 송신하는 동안 송신기의 전력 증폭기를 제어하기 위한 방법 및 장치를 제공한다. 이러한 방법 및 장치에 상응하여, 상기 요구되는 출력 송신 전력 레벨이 처음으로 결정된다. 만약 상기 요구된 출력 송신 전력 레벨이 특정한 임계값 이하이면, 상기 전력 증폭기는 바이패스(bypass)되고 전력이 감소한다. 만약 상기 요구되는 출력 송신 전력 레벨이 특정한 임계값을 초과하면, 상기 전력 증폭기는 전력을 최소한의 웜 업(warm up, 작동 준비)주기 동안에 증가시키며, 그 후에 사용하기 위해 선택된다. 상기 전력 증폭기는 사용되지 않을 때에는 전력이 감소할 수 있다. 전력 증폭기의 선택 및 바이패싱과 전력 감소는 때때로 시스템 성능 저하를 최소화하는 송신된 코드 심벌들의 경계(boundaries)에 상응하여 수행될 수 있다. 유사한 방법으로, 바이어싱(biasing) 회로뿐만 아니라, 상기 송신 신호 경로(예를 들어, 송신 RF 및 IF 체인)는 사용되지 않을 때 전력이 감소될 수 있다.

본 발명의 다른 관점들과 함께, 상기 상술한 것들은 다음의 상세한 설명, 청구항, 및 수반된 도면을 참고로 더욱 명확해질 것이다.

송신기 구조들(Transmitter Architectures)

도1은 통신 시스템을 위한 송신기(100)의 블럭 다이어그램이다. 도1에서 보여지는 송신기는 셀룰러 전화, 고선명 텔레비전(HDTV), 케이블 텔레비전 및 다른 것들을 포함하는 여러 응용 기기에 사용될 수 있다. 송신 경로에서, 중간 주파수(IF) 신호는 가변 이득 증폭기(VGA, 120)에 의해 증폭되며, 국부 발진기(LO, 124)에서의 싸인 함수와 함께 믹서(122)에 의해 무선 주파수(RF)로 상향 변환하며, 드라이버(126)에 의해 증폭되고, 안테나(130)로 전달되는 전력 증폭기(PA, 128)에 의해 버퍼된다. 드라이버(126)와 전력 증폭기(128)는 요구되는 선형성에 근거하여, 제어 신호 PA_R1에 의해 제어되는 스위치(132)를 통해 높은 공급 소스(VDD_high) 또는 낮은 공급 소스(VDD_low)들 중 하나에 연결되어 있다. 송신기(100)의 송신 체인은 송신 신호 경로의 엘리먼트를 포함하지만(즉, 믹서(122)에서 안테나(130)까지), 국부 발진기(124)와 같은 회로는 지원하지 않는다. 상기 송신 체인은 믹서(122), 드라이버(126) 및 PA(128)을 포함한다.

도1의 실시예에서, PA(128)은 제어 신호 PA_ON에 의해 인에이블될 때 고정된 이득(예를 들어, 29dB)을 제공하며, 드라이버(126)는 상기 제어 신호 PA_R0의 상태에 따라 제1 이득 또는 제2 이득(예를 들어, 26dB 또는 -2dB)을 제공한다. VGA(120)은 시스템 규격이 요구하는 동적 범위(예를 들어, 85dB)를 커버하기 위해 적절한 이득 제어를 제공한다. 제어기(140)는 PA(128)를 활성화하고, 드라이버(126)의 이득을 설정하며, PA(128)과 드라이버(126)의 바이어싱을 제어하며 VGA(120)의 이득을 설정하는 제어 신호들을 발생한다.

송신기(100)는 여러 시스템 규격을 만족할 것을 요구한다. CDMA 응용에서, 상기 송신기는 일정한 양의 비선형성으로도 작동할 것을 요구하며, 일정한 동적 범위를 제공할 것을 요구한다. 드라이버(126)와 PA(128)에 높은 송신 전력 레벨로 높은 전력 공급(VDD_high)을 제공하고 드라이버(126)에 대해 적절한 이득(예를 들어, 높은 이득)을 선택함으로써, 비선형성은 부분적으로 줄어든다. 비록 드라이버(126)가 두 개의 이득 세팅 중 하나로 작동을 할 수 있다고 하더라도, 이하 설명되는 이유 때문에 요구되는 동적 범위는 VGA(120)에 의해 제공된다.

도1의 송신기 구조에서, 드라이버(126)와 PA(128)는 제1 업데이트 속도를 갖는 메커니즘에 의해 제어되며, VGA(120)은 제2 업데이트 속도를 갖는 다른 메커니즘에 의해 제어된다. 전형적으로, 드라이버(126)의 상기 낮은 이득 상태는 바이패싱에 의해 이루어지거나 또는 높은 전력 드라이버 상태에서 전력을 낮춤으로써 이루어진다. 드라이버(126)가 이득 상태를 변화할 때, 이득 글리치(glitch) 및 원하지 않고 예상할 수 없는 위상 이동이 종종 발생한다. 이러한 불리한 영향들은 시 스템의 성능을 저하시킨다. 결국, 드라이버(126)의 이득은 해로운 영향을 제거하기 위해 낮은 속도로 스위치 된다. 반대로, VGA(120)의 이득 제어 메커니즘이 드라이버(126)의 속도보다 빠른 업데이트 속도를 가진다. 이러한 더 빠른 업데이트 속도는 작동 상황에서 빠른 변화에 응답하여 송신 신호 경로의 이득을 빠르게 조절하기 위해 사용된다.

CDMA 통신 시스템에서, 드라이버_PA 제어 메커니즘에 대한 업데이트 클록과 VGA 제어 메커니즘에 대한 업데이트 클록은 주파수에 고정되지만 위상에는 고정되지 않을 수 있다(일반적이지는 않다). 본질적으로, 이렇나 업데이트 클록들은 비동기로 보여질 수 있다. 이하 설명하는 시스템 디자인 고려사항들 때문에, 드라이버_PA 제어 메커니즘에 대한 업데이트 클록은 송신기에 있는 변조기 유닛(예를 들어, 가입자 유닛)에서 유도되며, VGA 제어 메커니즘에 대한 업데이트 클록은 복조기로부터 유도될 수 있다.

드라이버(126)와 PA(128)을 제어하는 메커니즘은 일반적으로 VGA(120)을 제어하는 메커니즘의 응답 시간보다 더 빠른 응답 시간을 가진다. 도1에서 보여지는 것과 같이, 드라이버(126)와 PA(128)에 대한 제어 신호들(PA_R0 및 PA_R1)은 본질적으로 디지털이며 상대적으로 빠른 전이(transition) 시간을 가진다. 반대로, VGA(120)에 대한 제어 신호 VGA_GAIN은 특정한 시간 응답(τ₁)을 갖는 저대역 필터(142)에 의해 필터링된다. 필터(142)의 대역폭은 시스템 규격이 요구하는 것과 같이, 이득 제어 신호 TX_AGC 리플(ripple)의 진폭을 특정한 값으로 제거하기 위해 좁게 디자인되었다. 상기 좁은 대역폭은 상기 제어 신호 VGA_GAIN의 스텝 변화에 대해 상대적으로 긴 시간 응답(예를 들어, τ₁≡330㎲)을 초래한다.

상기 언급한 이유(즉, 다른 업데이트 속도, 비동기 업데이트 클록 및 서로 다른 응답 시간)들 때문에, 드라이버_PA 제어 메커니즘과 VGA 제어 메커니즘은 전형적으로 서로 독립적으로 작동하도록 디자인되었다. 그러나 드라이버(126)의 이득이 낮은 이득 세팅에서 높은 이득 세팅으로 스위치 되거나 그 반대의 경우에, 거의 일정한 출력 송신 전력 레벨을 유지하기 위해, 상기 두 메커니즘은 서로 연결되어 있다. 드라이버(126)의 이득이 이득 세팅들 사이에서 스위치될 때, 갑작스런 이득 스텝은 출력 송신 전력 레벨의 변화를 가져오는 송신 체인에 소개된다. 이러한 이득 스텝을 보상하기 위해, VGA(120)의 이득은 드라이버(126)가 스위치 되기 전이나 후에 거의 유사한 전체적인 송신 신호 경로 이득을 제공하기 위해 오프세팅 이득으로 조절된다. 예를 들어, 드라이버(126)가 -2dB의 이득에서 26dB의 이득으로 스위치되면, VGA의 이득은 드라이버의 이득 변화를 보상하기 위해 거의 동시에 28dB만큼 감소한다. VGA(120)의 응답 시간은 드라이버의 시간 응답과 거의 일치하여야 한다. 만약 드라이버(126)의 이득이 스위치되고 VGA(120)의 이득이 적절히 조절되지 않으면(즉, 느린 시간 응답 때문에), 과도 이득이 발생하고 이는 상응하는 과도 출력 송신 전력을 초래한다. 상기 과도 전력은 송신기의 성능을 저하하도록 한다.

도1은 드라이버가 스위치될 때, 과도 이득을 제거하기 위해 두 제어 메커니 즘을 동기화하도록 하는 구현을 보여주고 있다. 저대역 필터(142)는 제어기(140)에 연결되어 있으며, 가변 제어 신호 VGA_GAIN을 수신하고 필터링하여 합산 증폭기(148)에 제공되는 아날로그 전압을 발생한다. 드라이버(126)에 대한 제어 신호 PA_R0은 저대역 필터(146)와 합산 증폭기(148) 사이에 연결된 스위치(144)에 연결되며 스위치(144)를 제어한다. 필터(146)는 제어기(140)에 연결되어 있으며, 일정한 제어 신호를 수신하고 필터링하여 합산 증폭기(148)에 제공되는 일정한 아날로그 전압을 발생한다. 증폭기(148)는 상기 수신된 전압들을 합산하여 VGA 제어 신호 TX_AGC를 발생한다.

따라서, 드라이버(126)의 이득이 스위치되면, 상응하는 고정된 이득 오프셋 전압(즉, 상기 필터링된 OS_GAIN)이 VGA(120)에 제공된다. 이러한 이득 오프셋 전압은 거의 일정한 전체 송신 신호 경로 이득을 유지하기 위해 반대 방향으로 VGA(120)의 이득을 조절한다. 증폭기(148)의 시간 응답은 무시되고, 드라이버(126)의 시간 응답을 제어 신호PA_R0의 변화에 접근시킨다. 필터(142)의 시간 응답(거의 330㎲)은 빠른 드라이버(126)의 응답 시간에 비해 상대적으로 느리기 때문에, 이득 오프셋 전압은 필터(142) 앞에서(즉, 제어기(140)에서) 디지털로 더해지지 않는다.

도1에서 보여지는 송신기의 구조는 여러 이유에서 적합하지 않다. 처음으로, 드라이버(126)와 VGA(120)에 대한 이득 제어 메커니즘의 독립적인 작동 때문에, 전체적인 동적 범위 요구(예를 들어, 85dB)가 VGA(120)에 부과된다. 이렇게 넓은 동적 범위 요구는 결국 전력을 소비하는 VGA 디자인을 초래한다. 둘째로, 드 라이버(126)가 스위치 할 때 거의 일정한 출력 송신 전력 레벨을 유지하기 위해 필요한 추가적인 엘리먼트들(예를 들어, 외부적으로는 스위치(144), 필터(146) 및 합산 증폭기(148); 내부적으로 추가되는 신호 OS_GAIN의 D/A변환을 위한 PDM)은 송신 하드웨어의 복잡성과 비용을 증가시킨다.

도1의 송신기 구조는 또한 일정한 시스템 요구를 만족시키지 못한다. 예를 들어, TIA/EIA/IS-98-A는 유효한 전력 제어 비트의 수신 이후에 따라오는 500㎲보다 적은 시간 후에 송신기로부터의 평균 출력 전력 레벨이 0.3dB 안에 있을 것을 요구한다. 빠른 세팅 시간을 갖는 넓은 대역폭 전력 제어 메커니즘은 이러한 규격을 만족할 것을 요구한다. 전력 제어 비트를 수신하고 그 유효성을 결정하는데 요구되는 프로세싱 시간은 400㎲일 수 있으며, 상기 탐지된 유효 전력 제어 비트에 응답하기 위해 단지 100㎲만을 상기 송신기에 남겨둔다. 만약 필터(142)의 응답 시간이 100㎲보다 크면(보통 전형적으로는 330㎲으로 디자인함), 이러한 규격은 만족하기 어렵다.

알 수 있는 것과 같이, 여러 디자인 고려 사항과 시스템 요구는 상기 송신 체인을 위한 이득 제어 메커니즘에 빠르고 정확한 요구를 부과한다.

*도2는 도1에서 보여지는 송신기(100)에 비해 장점들을 제공하는 송신기(200)의 블럭 다이어그램이다. 송신 경로에서, 중간 주파수(IF) 신호는 가변 이득 증폭기(VGA,220)에 의해 증폭되며, 국부 발진기(LO, 224)에서의 싸인(sin) 함수와 함께 믹서(222)에 의해 무선 주파수(RF)로 상향 변환되며, 드라이버(226)에 의 해 증폭되고, 안테나(230)로 전달되는 PA(128)에 의해 버퍼된다. 드라이버(226)와 PA(228)는 제어기(240)에서 제어 신호들 (PA_R0과 PA_R1)을 수신하는 PA 제어 회로(232)에 연결되어 있다. 송신기(200)의 송신 체인은 VGA(220), 믹서(222), 드라이버(226), 및 PA(228)을 포함한다. PA 제어 회로(232)는 또한 제어기(240)안에서 구현될 수 있다.

도2의 실시예에서, PA(228)은 세 개의 이득 세팅을 갖고 있으며, 드라이버(226)는 두 개의 이득 세팅을 가지고 있다. 상기 PA 이득은 낮은 이득, 높은 이득, 바이패스를 포함하고 있으며, 상기 드라이버 이득 세팅은 낮은 이득과 높은 이득을 포함하고 있다. 제어기(240)는 PA(228)을 활성화하고, 드라이버(226)와 PA(228)의 이득을 설정하고, 드라이버(226)와 PA(228)의 바이어싱을 제어하고, VGA(220)의 이득을 설정하는 제어 신호들을 발생한다. VGA 이득 제어 신호 VGA_GAIN은 필터(242)에 제공되며, 상기 필터는 상기 신호를 필터링하여 VGA(220)에 제공되는 이득 제어 신호 TX_AGC를 발생하도록 한다.

송신기(200)는 다음의 특징들과 장점들을 포함하고 있다. 처음으로, 이득 엘리먼트(VGA(220), 드라이브(226), 및 PA(228))을 위한 이득 제어 메커니즘은 이하 설명되는 것과 같이 개선된 성능을 제공하기 위해 통합되어 있다. 제어 메커니즘의 통합은 상기 VGA 이득 제어 신호에 대해 보다 빠른 응답 시간을 제공하는 회로에 의해 부분적으로 가능하다.

둘째로, 상기 동적 범위의 요구는 송신 체인의 이득 엘리먼트를 통해 분포되어 있다. 상기 통합된 이득 제어 메커니즘을 가지고, 잠재적으로 PA(228)을 위한 세 개의 이득 세팅과 드라이버(226)를 위한 두 개의 이득 세팅이 요구되는 동적 범위 중 일정 범위를 제공하기 위해 사용되며, 따라서 VGA(220)에 대한 동적 범위를 줄인다. 예를 들어, 85dB의 동적 범위 요구(도1에서는 VGA(220)에 의해 제공됨)는 분포될 수 있으며, 따라서 드라이버(226)와 PA(228)은 동적 범위의 55dB을 제공하고 VGA(220)이 동적 범위의 나머지(30dB)를 제공한다. 더 낮은 동적 범위 요구를 가지면, VGA(220)은 더 전력 효율적으로 디자인될 수 있으며, 따라서 전력 소비를 줄일 수 있고, 또한 RF로 구현될 수 있다(이것은 상향 변화 송신기 구조에서 요구될 수 있다).

도2의 송신기 구조에서 개선된 추가적인 장점은 이하 더 자세히 설명되어 있다.

도3은 도2의 송신기(200)에 대한 제어 신호를 발생하는 제어기(240)의 블럭 다이어그램이다. 제어기(240)에서, 자동 이득 제어(AGC)신호는 루프 필터(310)에 제공되어, 상기 제어 신호를 필터링한다. 상향/하향 명령은 폐루프전력 제어 회로(312)에 제공되며, 상기 수신된 상향/하향 명령에 응답하여 스텝 이득 값을 발생한다. 루프 필터(310)로부터의 출력과 전력 제어 회로(312)로부터의 출력은 합산기(314)에 제공되어, 결합된다. 상기 합산기(314)로부터의 상기 결합된 신호는 전력 제한기(316)에 제공되는데, 이것은 송신기로부터 초과적인 송신을 막기 위해 신호를 제한한다. 제한기(316)로부터의 상기 제한된 신호는 합산기(318)에 제공되며, 이것은 또한 이득 오프셋 회로(320)로부터 이득 오프셋 신호를 수신한다. 합산기(318)는 상기 두 개의 입력 신호를 합산하여, 이득 선형화 회로(330)에 제공되 는 이득 신호를 발생한다. 이득 선형화 회로(330)는 송신 체인에 있는 이득 엘리먼트의 비선형성을 고려한 보상된 제어 신호를 발생한다(즉, 선형화한다). 상기 보상된 제어 신호는 제어 신호VGA_GAIN을 발생하는 인터페이스 회로(350)에 제공된다. 제어 회로(360)는 응답으로, 이득 선형화 회로(330)의 작동을 지시하고, 제어 신호들 PA_R0, PA_R1 및 PA_ON을 발생한다. 타이밍 동기화 회로(340)는 상기 VGA 제어 신호를 상기 드라이버_PA 제어 신호들과 동기화시킨다. 제어기(240)의 각 엘리먼트의 작동은 이하 더 자세히 설명된다.

빠른 응답 시간을 가지고 있는 이득 제어 메커니즘(Gain Control Mechanism Having Fast Response Time)

빠른 응답 시간을 가지고 있는 이득 제어 메커니즘은 여러 장점을 제공한다. 처음으로, 빠른 응답 시간을 가지고, VGA에 대한 제어 신호와 VGA에 대한 이득 오프셋 신호는 모두 디지털로 발생될 수 있으며, 결합된 VGA 이득 제어 신호를 생성하기 위해 결합될 수 있다. 도1에서 보여지는 송신기의 구조에서, op-amp 합산 회로(148)뿐만 아니라, 추가적인 PDM, 추가적인 스위치 셋(144) 및 필터(146)는 드라이브-PA의 이득에서 가능한 각 변화에 대한 특정한 이득 오프셋 신호를 발생하여 연결하는 것을 요구한다. 따라서, 네 개의 가능한 이득 세팅들, 세 개의 PDM 셋들, 및 필터들이 일반적인 드라이브-PA이득으로부터 드라이브_PA의 가능한 세 개의 변화에 상응하도록 세 개의 오프셋 신호를 발생하기 위해 op-amp 합산 회로뿐만 아니라, 드라이브-PA가 필요할 것이다. 상기 추가적인 스위치들, 필터들, 및 op-amp 합산 회로는 송신기 하드웨어를 복잡하게 할 것이다. 게다가, 네 개의 가능한 이 득 세팅들에 대해, 현재 사용 가능한 제어기(140)는 추가적으로 필요한 PDMs를 제공하지 못한다. 본 발명에 상응하여, VGA에 대한 이득 오프셋 신호들은 디지털로 발생되고 VGA에 대한 이득 제어 신호와 디지털로 합산되어, 상기 VGA에 대한 전체 이득 제어 신호를 발생한다. 결국, 단지 하나의 PDM과 하나의 외부 저대역 필터가 VGA 이득 제어 신호를 발생하기 위해 요구된다. 그러나 위에서 설명된 것과 같이, 드라이브(226)와 PA(228)은 그들의 제어 신호의 변화에 대한 응답 시간이 상대적으로 빠를 수 있다. 상기 VGA에 대한 이득 오프세팅 신호들은 송신기의 신호 경로에서의 과도 이득을 최소로 하기 위해 거의 유사한 시간 응답을 가지고 있어야 한다. 이것은 저대역 필터(242)가 넓은 대역폭을 가지도록 디자인하여, 드라이버(226)와 PA(228)의 응답 시간에 거의 일치하는 응답 시간을 제공함으로써 이루어진다. 일정한 실시예에서, 필터는 거의 10㎲인 70%의 세팅 시간을 가지며, 이것은 송신기가 IS-98A요구를 수행하도록 한다.

필터(242)의 시정수를 증가시키는 것은 제어 신호 TX_AGC의 리플 진폭을 증가시키게 한다. 전형적인 구현에서, 상기 제어 신호 VGA_GAIN은 높고 낮은 값의 시퀀스를 포함하는 펄스 밀도 변조된(PDM) 신호이다. 상기 높고 낮은 값들은 필터(242)에 의해 필터링되어 평균적인 값이 얻어진다. 평균화된 값에 상응하는 아날로그 제어 신호가 상기 VGA를 생성한다. 상기 높고 낮은 값들은 아날로그 제어 신호에서 송신기의 성능을 저하시키는 리플을 생산한다. 상기 리플 진폭을 제거하기 위해, 추가적인 필터링이 수행될 수 있다(즉, 상기 필터의 대역폭 줄임으로써). 리플 진폭을 줄일 수 있지만, 상기 추가적인 필터링은 상응하게 응답 시간을 느리 게 한다.

도4는 인터페이스(350)를 포함하는 이득 제어 메커니즘 부분의 다이어그램이다. 인터페이스 회로는 리플 진폭을 유지하면서( 또는 감소하면서), 개선된 응답 시간을 제공한다. 상기 이득 선형화 회로(330)로부터의 상기 보상된 제어 신호는 인터페이스 회로(350)에 있는 시간 응답 조절 회로(412)에 제공된다. 회로(412)는 이하 설명되는 것과 같이, 조절된 시간 응답을 갖는 조절된 제어 신호를 발생한다. 상기 조절된 신호는 변조기 신호를 발생하는 시그마-델타 변조기(414)에 제공된다. 상기 변조기 신호는 상기 조절된 제어 신호의 값들에 상응하는 파형 시퀀스를 포함한다. 필터(242)는 상기 변조된 신호를 수신하고 필터링하여 상기 VGA 제어 신호 TX_AGC를 제공한다.

도5는 인터페이스 회로(350)의 실시예에 대한 다이어그램이다. 인터페이스 회로(350)는 시간 응답 조절 회로(412)의 제1차 시그마-델타 변조기(412)를 포함한다. 상기 보상된 제어 신호 x[n]는 시간 응답 조절 회로(412)에 제공되며, 상기 시간 응답 조절 회로는 상기 조절된 제어 신호 y[n]을 발생한다. 실시예에서, 상기 조절된 제어 신호 회로는 더 빠르거나 또는 수정된 응답 시간을 제공하는 보상된 제어 신호의 수정을 제공한다.

시간 응답 조절 회로(412)에서, 상기 신호 x[n]은 이득 엘리먼트(520)와 지연 엘리먼트(522)에 제공된다. 이득 엘리먼트(520)는 고정되거나 또는 프로그램할 수 있는 스케일링 요인(Av)에 의해 신호 x[n]을 스케일한다. 실시예에서, 상기 스케일링 요인은 두 개이다. 지연 엘리먼트(522)는 고정되거나 또는 프로그램할 수 있는 시간 주기 만큼 신호 x[n]을 지연한다. 상기 스케일링 요인과 지연 양은 인터페이스 회로(350)가 사용되는 특정한 응용의 요구에 의존한다. 이득 엘리먼트(520)에서 스케일된 신호와 지연 엘리먼트(522)에서 상기 지연된 신호는 스케일된 신호에서 상기 지연된 신호를 빼는 합산기(524)에 제공된다. 실시예에서, 합산기(524)는 상기 출력이 N-비트로 제한되는 포화 합산기이며, 뒤따르는 시그마-델타 변조기(414)의 입력 범위로 떨어진다. 합산기(524)로부터의 상기 신호 y[n]는 시그마-델타 변조기(414)에 제공된다.

시그마-델타 변조기(414)에서, 상기 신호 y[n]는 합산기(530)로 제공되어, 상기 신호 y[n]는 레지스터(532)의 최하위 비트(LSBs)와 더해진다. 합산기(530)에서의 (n+1) 비트의 출력은 레지스터(532)에 제공되어 저장된다. 레지스터(532)의 최상의 비트(MSB)는 필터(242)로 제공되는 양자화된 변조기 신호 k[n]을 포함한다. 도5의 실시예에서 보여지는 것과 같이, 지연 회로(522)와 레지스터(532) 모두는 동일한 클록 신호(SYS CLK)에 의해 클록되는데, 이것은 필수적인 요건은 아니다.

필터(242)는 변조기(414)에서의 변조기 신호를 필터링하여 아날로그 제어 신호 TX_AGC를 발생한다. 도5에서 보여지는 실시예에서, 필터(242)는 두 개의 레지스터와 두 개의 커패시터를 포함하는 2차 저대역 필터이다.

상기 제어 신호 TX_AGC의 응답 시간을 개선하기 위해, 시간 응답 조절 회로(412)는 필터 응답(242)을 보조하는 오버드라이브 펄스들을 발생하도록 프로그램된다. 예를 들어, 이득 엘리먼트(520)의 이득이 2(Av=2)로 설정될 때, 회로(412)는 신호x[n]에서의 변화와 동일한 진폭을 갖는 오버드라이브 펄스를 발생한다. 상 기 오버드라이브 펄스의 진폭은 x[n]의 값과 x[n]에서의 변화 크기에 의존하여, 어떤 경우에는 더 작을 수 있다. 각 오버드라이브 펄스는 상기 지연 엘리먼트에 의해 결정되는 M·T_s의 기간을 가지고 있다.

시그마-델타 변조기(414)는 입력신호인 조절된 제어 신호 y[n]에 상응하는 높고 낮은 값의 시퀀스를 포함하고 있는 변조기 신호 k[n]을 제공한다(즉, 출력 파형의 시퀀스). 시그마-델타 변조기(414)는 종래의 PDMs 뿐만 아니라 종래의 펄스폭 변조기(PWMs)보다 개선된 정적 리플 성능을 제공하기 위해 출력 파형의 높은 값들 사이에 간격을 정규적으로 분포한다. 필터(242)에 있는 커패시터들은 높거나 낮은 값들의 각 세트를 충전하거나 배출하는 거의 동일한 양의 시간을 가지고 있기 때문에 이러한 특징은 더 작은 리플 진폭을 가져온다. 분석은 아홉 비트의 결정(N=9)을 가지고 있는 시그마-델타 변조기(414)는 3 이상의 요인에 의해 최악의 경우인 피크 대 피크 진폭을 줄일 수 있다는 것을 지시한다. 리플 진폭에서 이러한 개선은 더 빠른 응답 시간을 이용할 수 있다. 특히, 저역 필터의 밴드 폭을 요인 3에 의해 증가시킴으로써, 응답 시간에서 3배의 개선이 동일한 리플 진폭에서 이루어진다.

1차 저역 필터는 전형적으로 상기 변조기로부터의 변조기 신호k[n]을 필터링하기 위해 사용된다. 1차 필터는 단일 레지스터와 단일 커패시터로 구현될 수 있다. 비록 1차 필터는 낮은 엘리먼트 카운트이지만, 상기 응답 시간과 리플 성능은 어떤 응용에는 충족되지 못한다.

두 개의 극을 갖는 제2차 필터에 대해, 필터의 주파수 응답은 제1과 제2 극 주파수 사이에서는 1/f로 떨어지며, 제2 극의 주파수 이후에는 1/f²로 떨어진다. 두 극의 주파수를 상기 리플 엘리먼트보다 낮게 선택함으로써(즉, f_p1및 f_p2 < f_ripple), 상기 리플은 40dB/데케이드(decade) 기울기로 감소하고, 이것은 제1차 필터에 의해 이루어지는 20dB/데케이드 기울기보다 빠르다. 리플에서의 개선은 필터의 응답 시간에서의 개선을 이룬다. 다르게 말하면, 특정한 리플 요구를 만족하기 위해, 제2 차 필터의 극은 제1차 필터의 극보다 더 높으며, 따라서 리플 성능의 저하를 막으면서 응답 시간을 보다 빠르게 한다.

상기 리플 성능은 변조기 타입(예를 들어, 종래의 PDMs, 시그마-델타 변조기, 등등), 저역 필터의 밴드폭 및 변조기 클록 속도의 함수이다. 시그마-델타 변조기의 상기 클록 주파수의 속도를 증가시키면, 리플 양에서의 상응하는 감소가 일어난다는 것을 알 수 있다. 리플 성능의 개선은 아날로그 필터의 밴드폭을 증가시킴으로써, 더 빠른 응답 시간을 가질 수 있다.

회로(412), 시그마-델타 변조기(414), 및 필터(242)의 구현과 작동이 관련된 특허 출원 번호 제19622-2에 보다 자세히 설명되어 있다.

송신 체인을 위한 통합된 이득 제어 메커니즘(Integrated Gain Control Mechanism for the Transmit Chain)

상기 VGA 이득을 제어하기 위한 빠른 응답 시간을 제공하는 회로에 의해, 드라이버(226)와 PA(228)을 위한 이득 제어 메커니즘은 VGA(220)을 위한 이득 제어 메커니즘과 통합될 수 있다. 실시예에서, 드라이버(226)와 PA(228)에 대한 이득들은 일반적인 방법으로 제어 신호 PA_R0과 PA_R1에 의해 제어될 수 있다. 드라이버(226) 또는 PA(228) 중 하나의 이득 또는 두 개 모두의 이득이 변화하면, 드라이버-PA의 변화에 상응하는 이득 오프셋 값은 상기 VGA 제어 신호로부터 디지털적으로 빼진다. 전체 VGA 제어 신호는 필터링되고 VGA(220)에 제공된다.

도2의 실시예에서, 드라이버(226)는 두 개의 이득 세팅들을 포함하며, PA(228)은 세 개의 이득 세팅들을 포함하고 있다. 이러한 이득 세팅들은 결합하여 세 개에서 여섯 개의 드라이버-PA이득 세팅들을 형성할 수 있다. 특별한 실시예에서, 이러한 엘리먼트들은 테이블1에서 정의되는 것과 같이 네 개의 이득 세팅을 형성할 수 있다.

테이블 1 - 드라이버 및 PA에 대한 이득 상태들

드라이버-PA 이득 상태	출력 송신 전력 범위	드라이버 이득 세팅	PA 이득 세팅	드라이버-PA 이득
0	-52dBm에서 -17dBm	낮은 이득	바이패스됨	0 dB
1	-32dBm에서 +3dBm	높은 이득	바이패스됨	20 dB
2	-14dBm에서 +21dBm	높은 이득	낮은 이득	38 dB
3	+5dBm에서 +28dBm	높은 이득	높은 이득	56 dB

상기 드라이버-PA가 변화할 때, VGA(220)의 이득은 드라이버-PA 이득 변화의 전후에 거의 동일한 송신 전력 레벨을 유지하기 위해 드라이버-PA 이득의 변화 양에 상응하는 오프셋이다. 예를 들어, 드라이버-PA 이득이 이득 상태1에서 이득 상태2로 변화될 때, 드라이버-PA이득은 거의 18dB만큼 증가한다. 따라서, VGA의 이득을 18dB만큼 줄이는 이득 오프셋 값이 VGA 제어 신호에 더해진다. 드라이버-PA 의 이득이 변화하는 거의 같은 시간에, VGA 이득은 조절되고 따라서 출력 송신 전력에서의 과도는 최소화된다.

도6은 이득 오프셋 회로의 실시예를 보여주는 블럭 다이어그램이다. 네 개의 이득 오프셋 값들이 멀티플렉서(MUX, 612)에 제공되는데, 각각은 드라이버-PA 이득 상태에 상응하는 하나의 이득 오프셋 신호이다. 이러한 오프셋 값들은 메모리(예를 들어, 램, 플래시 메모리, 또는 다른 메모리 기술들), 레지스터 세트, 제어기, 또는 다른 회로들에 저장될 수 있다. MUX(612)는 또한 상기 이득 오프셋 값들 중 하나를 선택해서 합산기(318)에 제공하는 제어 신호 PA_RANGE_STATE[1:0]을 수신한다. 합산기(318)는 상기 VGA이득 값으로부터 이득 오프셋 값을 빼고 전체 VGA 이득 값을 제공한다.

드라이버 및 PA에 대한 네 개의 이득 상태들에 의해, 일반적인 이득 값으로부터의 단지 세 개의 이득 오프셋 값들만이 요구된다. 따라서 MUX(612)의 복잡성은 감소된다. 그러나 각각 드라이버-PA 이득 상태들을 위한 네 개의 이득 오프셋 값들을 가지고 구현하는 것은 송신기 디자인에서의 더 큰 유연성과 데이터 경로의 포화를 막을 수 있다.

상기 지시한 것과 같이, CDMA통신 시스템에서, 드라이버(226)와 PA(228)을 위한 제어 신호들은 전형적으로 하나의 업데이트 클록을 사용하여 발생되며, VGA(220)을 위한 제어 신호는 다른 업데이트 클록을 이용하여 발생된다. 이러한 두 개의 클록은 전형적으로 주파수 고정되어 있지만, 위상에는 고정되어 있지 않 다. 이러한 두 클록의 위상 차이는 출력 송신 전력에서 과도 현상(transient)을 줄이기 위해 드라이버-PA와 VGA에 대한 제어 신호들을 정렬할 필요가 있기 때문에 송신 이득 제어 메커니즘에서 특히 문제가 된다.

IS-95-A 호환 CDMA 통신 시스템에서, 가입자 유닛에서 기지국으로의 송신은 왈시 심벌들을 통해 이루어진다. 가입자 유닛에서, 데이터 비트가 발생되고, 인코드되며, 6개의 코드된 데이터 비트의 그룹들로 그룹된다. 왈시 코드는 64비트들의 시퀀스이며, 208기간을 가지며, 따라서 왈시 코드 속도는 4.8kHz이다. 상기 왈시 코드들은 변조되고 기지국으로 송신된다. 기지국에서, 송신된 신호가 수신되고 복조된다. 종래에는, 코히런트한 복조가 각 왈시 심벌 기간에 이루어지며, 논-코히런트한 복조가 복수의 왈시 심벌들에 대해 이루어졌다. 코히런트 복조에서, 수신된 신호의 상기 위상 정보는 복조 성능에 큰 효과가 있다.

실시예에서, 드라이버 또는 상기 PA 이득의 스위칭은 출력 송신 신호에서 과도 위상 변동과 불연속을 발생하는 경향이 있으므로, 드라이버와 PA의 스위칭은 성능 저하를 최소로 하기 위해 왈시 심벌의 경계에 제한된다. 드라이버와 PA의 이득 스위칭을 왈시 심벌의 경계에 정렬함으로써, 출력 송신 전력에서의 과도는 심벌의 경계에서 발생하며 시스템 성능의 저하는 줄어든다. 이러한 디자인 선택은 드라이버와 PA가 4.8kHz왈시 심벌 속도로 스위치 되도록 한다.

4.8kHz 업데이트 속도는 이득 상태들 사이를 스위칭하기에는 적절하지만, 상기 VGA 이득 제어에 대해서는 적절하지 않다. 작동 상황에서 빠른 변화에 응답하여 상기 VGA가 빠르게 출력 송신 전력 레벨을 조절하기 위해 더 빠른 업데이트 속 도가 필요하다. 실시예에서, VGA의 업데이트 속도는 38.4kHz이다. 실시예에서, 드라이버-PA이득 세팅 회로에 대한 업데이트 클록은 가입자 유닛의 송신 섹션 부분에 있는 변조기에서 얻어지는 4.8kHz 클록이며, VGA이득 세팅 회로를 위한 업데이트 클록은 가입자 유닛의 수신 섹션에 있는 복조기에서 얻어지는 38.4 kHz 클록이다.

IS-95-A 호환 통신 시스템에서, 수신 프레임 경계와 송신 프레임 경계 사이에서 타이밍 지연은 10㎲이 요구된다. 이 지연은 가입자 유닛의 프로세싱 지연보다 전형적으로 작다. 따라서, 송신기의 어떤 프로세싱은 수신된 프레임을 수신하기 전에 미리 수행된다. 상기 송신기의 타이밍은 수신기의 타이밍에 비해 상대적으로 동적이며, 따라서 송신기와 수신기 사이에 비동기화 타이밍이 된다. 이러한 결과는 상기 송신기 타이밍에서 얻어지는 드라이버-PA 제어 신호와 수신기 타이밍에서 얻어지는 VGA 제어 신호 사이에 비동기 타이밍이 된다.

통합된 이득 제어 메커니즘을 제공하기 위해, 드라이버-PA와 VGA에 대한 제어 신호들의 타이밍은 이하 설명되는 것과 같이(예를 들어, 드라이버-PA가 이득 상태를 바꿀 때) 동기화가 된다.

도7a는 드라이버-PA와 VGA에 대한 제어 신호를 설명하는 블럭 다이어그램이다. 드라이버-PA에 대한 4.8kHz 업데이트 클록은 VGA에 대한 38.4kHz의 업데이트 클록과 정렬되지 않는다는 것에 유의하여야 한다. t₁에서, 현재와 이전의 이득 상태들은 동일하며(예를 들어, 모두 이득 상태는 00이다), 인터페이스 회로(350)의 입력은 38.4kHz의 평범한 방법에서 제어 값으로 업데이트된다. t₂에서, 현재와 이전의 이득 상태들은 동일하지 않으며(예를 들어, 이득 상태00에서 이득 상태01로 변화됨), 인터페이스 회로(350)의 입력은 4.8kHz 클록을 이용하여 제어 값으로 업데이트된다. 중간 제어 신호 SAME과 ALIGN은 상기 VGA 제어 신호를 적절한 업데이트 클록에 정렬하는 것을 돕기 위해 발생된다. 실시예에서, 만약 상기 SAME 제어 신호가 낮으면, 드라이버-PA 상태의 변화를 지시하며, 4.8kHz의 선두 모서리 전후에 상기 ALIGN 제어 신호는 인터페이스 회로(350)가 38.4kHz클록 주기로 업데이트되는 것을 막는다. 이것은 이득 상태의 변화에 응답하여 VGA신호에 대한 큰 언더-드라이브 또는 오버-드라이버를 발생하지 않도록 하며, 상기 PDM 필터는 상기 큰 이득 단계를 필터링하는 적절한 시간을 가지고 있다. 만약 상기 SAME 제어 신호가 높으면, 드라이버-PA의 무변화를 지시하며, 인터페이스 회로(350)의 입력은 평범한 방법으로 업데이트된다. 제어 신호들 SAME와 ALIGN은 도7a의 맨 위에서 볼 수 있는 4.8kHz_E라고 라벨된 4.8kHz 클록의 "이른(early)" 버전에 근거하여 발생된다. 도 7a의 맨 밑에 있는 제어 신호 LOAD_EN1 입력 인터페이스 회로(350)의 업데이트 시간을 도시하고 있다.

도7b는 드라이버-PA와 VGA에 대한 제어 신호들을 발생하는 실시예에 대한 블럭 다이어그램이다. 상기 이득 상태는 PA_RANGE 제어 회로(360)에 의해 결정되며(즉, 제어 입력들과 TX_AGC에 근거하여), 타이밍 동기화 회로(340)에 있는 비교기(722)에 제공된다. 비교기는 또한 클록 신호 SYS CLK와 4.8kHz_E클록을 수신하 고, 현재의 이득 상태를 이전의 드라이버_PA에 비교하고, 드라이버-PA이득 상태에 변화가 발생하였는지를 지시하는 SAME와 ALIGN 제어 신호를 발생한다. 상기 SAME와 ALIGN 제어 신호들은 로직 회로(724)에 제공되며, 상기 로직 회로는 이득 선형화 회로(330)와 인터페이스 회로(350)로 향하는 로드 인에이블(load enable) 신호들을 발생한다. 상기 로드 인에이블 신호 LOAD_EN0는 이득 선형화 회로(330)의 출력을 래치하는데 사용되는데, 상기 출력은 인터페이스 회로(350)의 입력이며, 상기 로드 인에이블 신호 LOAD_EN1은 인터페이스 회로(350)에 있는 지연 엘리먼트(522)를 인에이블한다. 상기 신호들 LOAD_EN0과 LOAD_EN1은 인터페이스 회로(350)와 인터페이스 회로(350)에 있는 지연 엘리먼트(522)로의 입력들이 업데이트되고 동시에 인에이블되는 것을 보장한다. 도7a에서 보여지는 것과 같이, 상기 로드 인에이블 신호 LOAD_EN1은 일반적인 작동 동안에는 38.4kHz 클록에 정렬되는 인에이블 펄스들과 드라이버-PA 이득 상태의 변화가 발생할 때 4.8kHz 클록에 정렬되는 인에이블 펄스들을 포함하고 있다. 인터페이스 회로(350)의 출력 VGA_GAIN과 제어 회로(360)의 출력 PA_R0, PA_R1 및 PA_ON은 이러한 제어 신호의 위상을 정렬하기 위해 시스템 클록 SYS CLK(또는 유사한 위상을 가진 클록들)에 의해 래치된다.

도7c는 비교기(722)의 실시예를 보여주는 다이어그램이다. 비교기(722)에서, PA_범위_상태(PA_RANGE_STATE) 신호는 레지스터(732)의 데이터 입력과 비교기(734와 736)의 A입력으로 제공된다. 레지스터(732)는 클록 신호 SYS CLK와 클록되지만 4.8kHz_E클록에 인에이블되고, 레지스터(732)의 출력은 비교기(734, 736)의 B 입력에 제공된다. 레지스터(732)는 이전의 드라이버-PA 이득 상태 값을 유지한 다. 비교기(734와 736)는 각각 A(즉, 현재의 드라이버-PA 이득 상태)와 B(이전 드라이버-PA 이득 상태) 입력 값들을 비교한다. 비교기(734와 736)는 각각 SAME 와 BIGGER제어 신호들을 발생한다.

4.8kHz 클록과 4.8kHz_E 클록은 각각 지연 엘리먼트(742와 744)에 제공된다. 지연 엘리먼트(742)는 상기 38.4kHz 클록의 한 사이클의 지연을 제공하며, 지연 엘리먼트(744)는 VGA 제어 값의 계산에서 지연을 처리하기 위해 평가에 지연(t_PROC)을 제공한다(즉, 이득 선형화 회로(330)의 지연 프로세싱을 포함). 상기 4.8kHz클록과 4.8 kHz_E 사이의 지연은 두 개의 38.4kHz클록 주기들이며, 적절한 드라이버-PA오프셋(상기 TX_AGC 블록 상에서 최대 프로세싱 지연)으로 상기 VGA 이득 선형화 블럭을 업데이트하는데 충분한 시간이며, 따라서 드라이버-PA 이득들은 특정한 시간에 준비가 될 것이다(예를 들어, 왈시 경계). 상기 4.8 kHz와 4.8kHz_E 클록 사이의 상기 지연은 발생될 수 있는데, 왜냐하면 그들이 비록 위상 고정(즉, 다른 메커니즘을 사용하여 유도됨)이 되지 않더라고 4.8 kHz클록 과 38.4kHz 클록은 주파수 고정(즉, 공통 시스템 클록으로부터 유도됨)이 되어 있기 때문이다. 지연 엘리먼트(742와 744)로부터의 지연된 클록들은 래치(746)의 R과 S의 입력으로 각각 제공된다. 래치(746)의 출력은 OR게이트(748)의 한 입력으로 제공되며, 지연 엘리먼트(742)로부터의 지연 4.8kHz클록은 OR게이트(748)의 다른 입력으로 제공된다. OR 게이트(748)의 출력은 정렬 신호를 포함한다.

도7d는 로직 회로(724) 실시예에 대한 다이어그램을 보여주고 있다. 로직 회로(724)에서, 상기 4.8kHz 클록과 정렬(ALIGN) 및 동일(SAME)의 신호들이 OR 게이트(752)의 입력으로 제공된다. OR 게이트(752)의 출력은 로드 인에이블 신호 LOAD_EN0을 포함한다. 상기 4.8kHz 클록과 상기 동일 신호는 논-인버팅 입력과 AND 게이트(754)의 인버팅 입력으로 제공되다. 상기 정렬 및 동일 신호는 OR(754)의 입력으로 제공된다. 이전의 38.4kHz 클록과 OR 게이트(756)의 출력은 AND(758)의 입력으로 제공된다. AND 게이트(754, 756)의 출력은 OR 게이트(760)의 입력으로 제공된다. OR 게이트(760)의 출력은 로드 인에이블 신호 LOAD_EN1을 포함한다.

송신 체인을 위한 분산된 동적 범위(Distributed Dynamic Range for the Transmit Chain)

상기 통합된 이득 제어 메커니즘에서, 상기 송신기의 동적 범위의 요구는 송신기 체인의 여러 이득 엘리먼트에 걸쳐 분산될 수 있다. 도2의 송신기(200) 실시예에서, 드라이버(226)와 PA(228)은 상기 요구되는 동적 범위인 55dB을 제공하며, VGA(220)은 상기 요구되는 동적 범위인 나머지 30dB을 제공한다. 상기 요구되는 동적 범위의 다른 분산이 가능하며 이는 본 발명의 범위에 포함된다.

도8a는 복수의 이득 세팅들과 바이패스 세팅들을 갖는 고효율 전력 증폭기(HEPA, 800)의 실시예를 보여주는 다이어그램이다. HEPA(800)은 도2의 드라이버(226)와 PA(228)의 조합으로 대체할 수 있다. HEPA(800)에서, 상기 RF신호가 스위치(812)의 입력으로 제공된다. 스위치(812)의 한 출력은 증폭기(814)의 입력에 연결되어 있으며, 스위치(812)의 다른 출력은 스위치(816)의 입력에 연결되어 있다. 스위치(816)의 한 출력은 바이패스 경로(818)의 한쪽 끝에 연결되어 있으며, 스위치(816)의 다른 출력은 감쇠기(820)의 한쪽 끝에 연결되어 있다. 감쇠기(820) 및 바이패스 경로(818)의 다른 쪽 끝은 스위치(822)의 두 입력에 연결된다. 스위치(822)의 출력과 증폭기(814)의 출력은 스위치(824)의 두 입력에 연결되어 있다. 스위치(824)의 상기 출력은 HEPA(800)의 RF출력을 포함한다. 도8a의 실시예에서, 증폭기(814)는 낮은 이득 상태와 높은 이득 상태를 포함한다.

스위치(816, 822)는 제어 신호 SW0에 의해 제어되며, 스위치(812, 824)는 다른 제어 신호SW1에 의해 제어된다. 증폭기(814)의 이득은 제어 신호 PA_GAIN에 의해 제어된다. 증폭기(814)는 또한 제어 신호 PA_ON에 의해 전원이 공급되거나 차단된다. 제어 신호들 SW0, SW1 및 PA_GAIN은 제어 신호들 PA_R0과 PA_R1으로부터 PA제어 회로(232, 도2에 도시)에 의해 발생된다.

테이블2_ HEPA을 위한 이득 세팅들

HEPA 이득 상태	출력 송신 전력 범위	감쇠기 세팅	증폭기 세팅	HEPA 이득
0	-52dB에서 -17dB	ON	바이패스됨	0 dB
1	-32dB에서 +3dB	바이패스됨	바이패스됨	20 dB
2	-14dB에서 +21dB	바이패스됨	낮은 이득	38 dB
3	+5dB에서 +28dB	바이패스됨	높은 이득	56 dB

HEPA(800)는 여러 장점들을 제공한다. 처음으로, HEPA(800)은 송신 경로에 대해 요구되는 동적 범위의 부분을 제공하며, 따라서 상기 VGA의 동적 범위 요구를 줄인다. 더 낮은 동적 범위 요구에서, 상기 VGA는 더 적은 전력을 소비하도록 디자인될 수 있으며, 더 적은 통화 불능(die) 지역을 가지고 있다. 전형적으로, 높은 동적 범위는 많은 양의 전력을 가지고 증폭기를 바이어싱함으로써 이루어지거나, 복수의 이득 상태들을 제공하거나 또는 모두를 제공함으로써 이루어진다. 상 기 동적 범위 요구를 줄임으로써, 바이어스 전류는 줄어들 수 있거나 또는 하나 이상의 증폭기가 줄어들 수 있다.

또한, VGA의 상기 동적 범위 요구를 줄이는 것은 송신기 구조에서 더 많은 개선점을 제공한다. 도2를 참고로, VGA(220)으로 입력되는 IF 신호가 도2에는 도시되지 않은 이전 상향변환 상태에 의해 기저대역에서 IF 주파수로 상향변환된다. 상기 IF 신호는 믹서(222)에 의해 구현되는 제2 상향변환 상태에 의해 RF로 상향변환된다. 어떤 송신기 디자인에서, 단일 직접 상향변환 상태에 의해 기저대역 신호에서 RF주파수로 직접 상향변환하는 것이 바람직하다. 상기 직접 상향변환 구조는 송신기 회로의 복잡성을 줄이며, 회로의 크기와 가격을 줄일 수 있다. 상기 직접 상향변환 구조는 또한 개선된 성능을 제공한다. 직접 상향변환 구조에서, 상기 VGA는 RF 주파수로 구현된다. 전체 동적 범위 요구(예를 들어, 85dB)를 제공할 수 있는 RF주파수에서의 VGA를 디자인하는 것은 매우 어렵다. 따라서, 직접 상향변환 구조는 VGA의 동적 범위 요구를 줄이도록 한다.

도8b는 복수의 이득 세팅들과 바이패스 세팅들을 갖는 전력 증폭기 회로(840)의 다이어그램이다. PA(840) 회로는 도2의 PA(228)로 대체된다. PA(840)회로에서, 드라이브(226)로부터 상기 RF 신호는 스위치(842)의 입력으로 제공된다. 스위치(842)의 한 출력은 PA(844)의 입력에 연결되어 있으며, 스위치(842)의 다른 출력은 바이패스 경로(846)의 한쪽 끝에 연결되어 있다. 바이패스 경로(846)의 다른 끝은 스위치(848)의 한쪽 입력에 연결되어 있으며, PA(844)의 출력은 스위치(848)의 다른 입력에 연결되어 있다. 스위치(848)의 출력은 PA회로(840)의 RF출 력을 포함한다. PA회로(840)와 드라이버(226)는 결합하여 네 개까지의 이득 세팅들을 제공한다.

스위치(842, 848)는 제어 신호 SW1에 의해 제어되며, PA(844)의 바이어스는 스위치(850)를 통해 다른 제어 신호 SW0에 의해 제어된다. 제어 신호들(SW0, SW1)은 두 개의 제어 신호들 PA_R0과 PA_R1로부터 PA 제어 회로(232, 도2에 도시)에 의해 발생된다.

도8c는 복수의 이득 세팅들을 가지고 있지만 바이패스 세팅들은 가지지 않는 PA(860)의 다이어그램이다. PA(860)은 도2의 PA(228)로 대체된다. PA(860)과 드라이버(246)는 결합되어 네 개의 이득 세팅들까지 제공한다. 이러한 구현은 도8a,8B의 구현보다 덜 복잡하며, 어떤 응용에서는 바람직하다. 상기 제어 신호들 PA_R0과 PA_R1은 도2의 제어기에 의해 발생된다.

송신 전력의 선형화( Linearization of the Transmit Power)

CDMA 통신 시스템에서, 가입자 유닛(예를 들어, 셀룰러 전화)의 송신 전력 레벨은 기지국과 통신을 하는 중에 조절된다. 역방향 링크에서, 각 송신 가입자 유닛은 네트워크에 있는 다른 가입자 유닛에 방해로 작동한다. 역방향 링크 용량은 셀 안에 있는 다른 송신 가입자 유닛으로부터 가입자 유닛이 겪는 전체 방해에 의해 제한된다. 방해를 최소로 하고 역방향 링크 용량을 최대로 하기 위해, 각 가입자 유닛의 송신 전력은 두 개의 전력 제어 루프에 의해 제한된다. 제1 전력 제어 루프는 가입자 유닛의 송신 전력을 조절하며, 따라서 잡음과 방해를 더한 것에 대한 비트당 에너지의 비(Eb/(No+Io))로 측정되는 기지국에서 수신된 신호의 신호 품질은 일정한 레벨로 유지된다. 상기 레벨은 Eb/(No+Io) 세팅 포인트로 언급된다. 제2 전력 제어 루프는 상기 세트 포인트를 조절하며, 따라서 프레임 에러 속도(FER)로 측정되는 바람직한 성능 레벨이 유지된다. 상기 제1 전력 제어 루프는 역방향 링크 펠프 전력 제어로 언급되며, 제2 전력 제어 루프는 종종 역방향 링크 출력 제어 루프로 언급된다. 역방향 링크를 위한 전력 제어 메커니즘은 본 발명의 출원인에게 양도되고 이하 참고되는 "CDMA 셀룰러 이동 전화 시스템에서 송신 전력을 제어하는 방법 및 장치"라는 제하의 미국 특허 출원 제 5,056,109에 공시되어 있다.

역방향 전력 제어 폐루프, 기지국은 각 가입자 유닛에서 수신한 Eb/(No+Io)를 측정하고 상기 측정된 값을 임계값과 비교한다. 만약 Eb/(No+Io)가 상기 임계값보다 낮으면, 기지국은 특정 양만큼(예를 들어, IS-95-A 호환 CDMA 통신 시스템에 대해서는 1dB) 송신 전력을 증가시키라는 것을 지시하는 한-비트 명령(또한 전력 제어 비트로 언급)을 가입자 유닛으로 전송한다. 선택적으로, Eb/(No+Io)가 상기 임계값보다 높으면, 기지국은 특정 양만큼(IS-95-A 호환 CDMA 통신 시스템에 대해서는 1dB) 송신 전력을 감소시키라는 것을 지시하는 한-비트 명령을 가입자 유닛으로 전송한다. 상기 한 비트 명령에 근거하여, 가입자 유닛의 상기 폐루프 전력 제어 메커니즘은 출력 송신 전력 레벨을 상/하향 조절한다.

TIA/EIA/IS-95-B는 유효한 전력 제어 비트의 수신 후에, 가입자 유닛으로부터의 평균 출력 송신 전력이 한 전력 제어 그룹의 1dB 스텝에서 최종 값의 ±0.5dB에 있을 것을 요구한다. 정확한 이득 세팅 메커니즘이 이러한 규격을 만족하도록 요구된다. 또한, 각 송신 가입자 유닛은 다른 가입자 유닛에 대해 방해를 발생하므로, 출력 송신 전력 레벨의 정확한 제어가 개선된 시스템 성능과 증가한 시스템 용량을 위해 바람직하다.

도9a는 대표적인 회로 엘리먼트(예를 들어, VGA, 드라이버, 또는 PA)의 이득 송신 함수(커브, 910) 플랏을 보여주고 있다. (912) 지역의 낮은 출력 전력 레벨에서, 회로 엘리먼트는 선형 이득을 갖는다. 만약 상기 회로 엘리먼트가 클래스AB이면, (910) 지역의 중간 전력 레벨에서 상기 회로 엘리먼트는 보다 높은 이득을 제공한다. (914) 지역의 높은 출력 전력 레벨에서, 회로 엘리먼트의 이득은 줄어든다. 따라서, 회로 엘리먼트의 이득은 중간 출력 전력 레벨에서 확장될 수 있으며 더 높은 출력 전력 레벨에서는 압축된다. 이득 선형화 메커니즘은 상기 출력 송신 전력의 선형 제어에 사용된다(즉, IS-95-A 규격에서 요구되는 것과 같이 1dB의 증분으로 선형 제어).

이득 선형화 메커니즘의 한 실시예는 이득 스케일링 테이블을 사용한다. 특정한 회로 엘리먼트를 선형화하기 위해, 이득 송신 커브가 맨 처음 상기 회로 엘리먼트에 대해 측정된다. 이득 스케일링 테이블이 상기 측정된 이득 송신 커브에 근거하여 발생된다. 상기 이득 스케일링 테이블은 측정된 이득 송신 커브의 반대인 스케일링 커브를 포함한다. 스케일링 커브와 이득 송신 커브의 조합은 거의 선형이다. 이득 스케일링 테이블은 이득 엘리먼트를 설정하는 출력 이득 제어 값들을 제공하며, 따라서 상기 이득은 스케일링 테이블의 입력에 의해 선형으로 변화한다.

출력 송신 전력은 송신 신호 경로에 있는 엘리먼트들의 함수이다. 출력 송 신 전력의 선형 제어를 위해, 이득 스케일링 테이블은 송신 신호 경로에 있는 모든 엘리먼트들의 비선형을 중요하게 생각하며, 이로부터 발생된다.

도9b는 두 개의 이득 상태를 가지고 있는 회로 엘리먼트(예를 들어, 도2의 드라이버(226))에 대한 전력 히스테리시스를 보여주는 플랏이다. 전력 히스테리시스는 전형적으로 이득 세팅들 사이에서 빠른 토글링(toggling)을 방지하기 위해 제공된다. 예를 들어, 드라이버는 출력 송신 전력 레벨이 상승 임계값(예를 들어, -4dBm)을 초과할 때 낮은 이득 세팅에서 높은 이득 세팅으로 스위치될 수 있지만, 출력 송신 전력 레벨이 하강 임계값(예를 들어, -8dBm) 이하로 떨어지지 않으면 낮은 이득 세팅으로 다시 스위치 되지 않는다. 출력 송신 전력 레벨이 상승과 하강 임계값(예를 들어, -4dBm와 -8dBm 사이) 사이에 있더라도, 드라이버의 이득은 변하지 않는다. 상승과 하강 임계값 사이의 범위는 출력 송신 전력 레벨에서의 일반적인 변화에 기인한 드라이버 이득의 토글링을 방지하는 전력 히스테리시스를 포함한다. 도1과 도2에서 보여지는 송신기에서, 드라이버-PA는 낮은 출력 송신 전력 레벨에 대해서는 낮은 이득 세팅으로 작동하며, 높은 출력 송신 전력 레벨에 대해서는 높은 이득 세팅으로 작동한다.

단순화를 위해, 하나의 스케일링 테이블은 전형적으로 신호 경로에 대해 측정된 이득 송신 커브에 근거하여 전체 송신 신호 경로에 대해 발생된다. 예를 들어, 도1의 송신 경로의 이득 송신 커브를 측정하기 위해, 드라이버-PA는 하나의 이득 세팅으로 설정되며(예를 들어, 낮은 이득), VGA 제어 이득 신호(예를 들어, VGA_GAIN)는 낮은 이득에서 높은 이득으로 스텝되며, 출력 송신 전력은 상기 VGA 제어 신호가 스텝될 때 측정된다. 상기 측정된 출력 송신 전력은 송신 신호 경로의 이득 송신 커브를 결정하는데 사용된다. 출력 송신 전력 레벨이 상승과 하강 임계값(예를 들어, -6dBm) 사이의 중간 지점을 교차하면, 드라이버-PA는 다른 이득 세팅(예를 들어, 높은 이득)으로 설정되고, 상기 OS_GAIN(도1에 도시)는 전체 송신 출력 전력이 마지막 값으로 돌아올 때까지 조절되며, 상기 처리는 계속된다. 이득 스케일링 테이블은 상기 측정된 이득 송신 커브로부터 발생된다. 상기 스케일링 테이블은 송신 신호 경로를 선형화하고 VGA에 대한 제어 값을 제공하며, 따라서 출력 송신 전력 레벨은 상기 스케일링 테이블의 입력으로 선형적으로 변화한다. OS_GAIN의 최종값은 고정된 이득 스텝으로 기록된다.

드라이버-PA 상태들을 모두 커버하는 하나의 이득 스케일링 테이블에서, 이득 스텝 OS_GAIN의 스케일링은 전형적으로 상승과 하강 임계값의 중간 지점(예를 들어, -6dBm)에서 수행된다. 도9b에서 보여지는 것과 같이, 상승과 하강 임계값 사이의 히스테리시스에서, 동일한 출력 송신 전력 레벨은 두 개의 세팅들 중 하나에 의해 얻을 수 있다:(10) 낮은 이득 세팅과 높은 VGA 이득의 드라이버-PA 또는(2) 높은 이득 세팅과 낮은 VGA 이득의 드라이버-PA. 하강 임계값(Fall1) 근처에 있는 포인트(922)에서, 스케일링은 낮은 이득 세팅의 드라이버-PA와 높은 VGA이득으로 수행된다. 그러나 실제 송신에서, 송신기는 드라이버-PA에 대한 높은 이득 세팅과 낮은 VGA 이득에 대해서는 포인트(924)의 히스테리시스에서 작동할 수 있다. 이러한 조건은 스케일링되지 않으며, 포인트(924)의 VGA의 이득은 전형적으로 스케일링 테이블의 가용 데이터로부터 외삽법에 의해 추정된다(extrapolated). 그 러나 송신 신호 경로(도9에 도시)에 있는 회로 엘리먼트의 이득 확장과 압축에 기인한 비선형화는 선형 응답으로부터의 편이를 일으킨다. 결국, 외삽법에 의해 추정된 이득(예를 들어, 포인트(924)는 선형 응답으로부터 일탈된다. 이러한 일탈은 전형적으로 상승 또는 하강 포인트에서는 더욱 심하며(즉, 상기 이득 스텝 OS_GAIN이 측정되는 곳에서 멀어짐), 요구되는 선형성을 초과할 수 있다(즉, IS-98-B에 요구되는 것과 같이 ±0.5dB). 예를 들어, 상기 일탈은 출력 전력 레벨이 상기 선형화된 출력 송신 전력 레벨로부터 1dB을 초과하게 하며, 따라서 IS-98-B 규격을 초과하게 한다.

게다가, 일시적인 히스테리시스를 사용하는 디자인에서, 특정한 송신 전력 레벨은 전력 히스테리시스 지역을 넘어서 상승과 하강 임계값들 사이의 복수 이득 상태들에서 이루어질 수 있다. 이것은 선형 응답으로부터의 일탈을 보다 심하게 만들며, 하나의 스케일링 테이블을 가지고 요구되는 선형성으로 선형화를 불가능하게 하거나 비실용적으로 한다. 이러한 현상을 보다 잘 이해하기 위해, 타이밍 히스테리시스에 관한 간단한 개관이 제공된다.

어떤 CDMA 구현들에서, 드라이버-PA이득 상태는 시스템의 성능을 고려하여야 하기 때문에 느린 속도 클록을 사용하여 스위치된다. 게다가, 드라이버-PA 이득 상태는 일정한 시간 지연 이후에만 스위치된다. 예를 들어, 한 시스템 구현에서, 새로운 드라이버-PA 이득 상태로의 변화 요구가 탐지될 때, 타이머는 작동된다. 타이머 만료시, 새로운 이득 상태로의 변화 요구가 지속된다면(또는 이전 요구와 같은 이득 방향으로 다른 이득 상태로의 변화 요구가 수신된다면), 이득 상태가 변 경된다. 이러한 지연 기간은 작동 조건에서의 빠른 변동에 기인한 이득 상태에서의 빠른 변화(즉 이득 상태들 사이에서의 토글링)를 방지하는 일시적인 히스테리시스를 모방한다(emulate).

도9c는 단지 하향 전이하도록 구현되는(즉, 타이머는 더 높은 곳에서 더 낮은 드라이버-PA 상태로 갈 때만 제시된다) 추가적인 타이밍 히스테리시스에서, 두 개의 드라이버-PA 이득 상태들을 갖는 회로 엘리먼트에 대한 전력 히스테리시스를 보여주는 플랏이다. 타이머 기간과 수신된 전력 레벨의 변화에 근거하여, 임계값은 도9c에서 도시된 것과 같이 효율적으로 이동하며, 잠재적으로 최초 하강 임계값보다 낮은 값을 취한다. 이러한 경우에, 동일한 출력 전력은 이전에 설명한 두 개의 세팅들- 하나는 낮은 드라이버-PA 이득 세팅과 높은 VGA 이득, 다른 하나는 높은 드라이버-PA 이득 세팅과 높은 VGA 이득, 중 하나에 의해 얻어진다. 상기 높은 드라이버-PA 이득 세팅과 낮은 VGA 이득은 최초 상승과 하강 임계값 사이의 히스테리시스 지역에서 사용될 수 있으며, 또한 최초 하강 임계값보다 작게 요구되는 송신 출력 전력을 위해 사용된다. 예를 들어, 도 9c의 포인트(930)에서 포인트(933)까지, 송신 체인의 상기 스케일링은 낮은 이득 세팅의 드라이버-PA에 의해 이루어진다. 그러나 실제 송신에서, 송신기는 높은 드라이버-PA 이득 세팅을 갖는 타이밍 히스테리시스에 기인한, 스케일링되지 않은 상태의 포인트들(940, 941, 942 또는 943)에서 수행된다. 상기 실제 응답은 요구되는 선형 응답으로부터 일탈할 것이며, 따라서 상기 IS-98 규격에 요구되는 선형성을 보장하지 못하게 된다.

도9d는 네 개의 이득 상태들을 갖는 송신기에 대한 히스테리시스를 보여주는 플랏이다. 각 이득 상태는 상승 또는 하강 임계값과 연결되어, 상기 설명된 두 개의 이득 상태들 플랏과 유사하게 전력 히스테리시스를 제공한다.

도9e는 하향 전이들에서만 구현되는 타이밍 히스테리시스를 추가함으로써의 효과를 설명하고 있다. 이득 상태의 수가 증가할수록, 선형 응답으로부터의 일탈(deviation)은 축적되고 더욱 심하게 된다. 상기 일탈은 특히 특정 출력 송신 전력 레벨이 다중 이득 상태들에서 이루어질 때 심하다. 예를 들어, 특정 출력 송신 전력 레벨은 허용되는 모든 이득 상태들(타이밍 히스테리시스 지역에서와 같이 도9e의 포인트 950, 952, 954 및 956)뿐만 아니라 두 개의 이득 상태들(타이밍 히스테리시스 지역에서와 같이, 도9d의 예에서 도시된 설명과 같이)에 의해 이루어질 수 있다.

본 발명의 한 관점과 상응하여, 다중 스케일링 테이블들은 송신 신호 경로를 위해 발생되는데, 각각의 테이블은 송신기의 각 이득 상태를 위한 것이다. 각 이득 상태들에 대한 상기 스케일링 테이블은 상기 이득 상태에 대해 측정된 이득 전송 커브로부터 결정된다. 상기 이득 전송 커브는 상기 드라이버-PA를 특정한 이득 상태로 설정하고, 전체 가능한 VGA 이득 조절 범위로 스텝하며(예를 들어, 도2의 VGA(220) 이득 범위), 조절할 수 있는 이득 엘리먼트(즉, VGA)가 변화할 때 출력 송신 전력 레벨을 측정하고 각 드라이버-PA 이득 상태에 대해 상기 처리를 반복함으로써 결정된다.

예를 들어, 네 개의 이득 상태들을 갖는 도2의 송신기에 대해, 제1 이득 전송 커브는 상기 드라이버-PA를 이득 상태(00)로 설정하고, 상기 VGA의 전체 이득 범위에 걸쳐 변화하고, 상기 VGA이득이 변화할 때 출력 송신 전력을 측정함으로써 측정된다. 제2 이득 전송 커브는 상기 드라이버-PA를 이득 상태(01)로 설정하고, 상기 VGA의 이득 범위에 걸쳐 스텝하고, 출력 송신 전력을 측정함으로써 측정된다. 제3및 제4 커브들은 상기 드라이버-PA를 각각 이득 상태(10, 11)로 설정하고, 상기 동일한 측정 처리를 반복함으로써 측정된다. 이러한 네 개의 이득 전송 커브들은 네 개의 독립적인 스케일링 테이블들을 유도하기 위해 사용된다.

각 이득 상태에 대한 스케일링 테이블의 사용은 여러 장점들을 제공한다. 처음으로, 출력 송신 전력 레벨은 비록 상기 출력 송신 전력 레벨이 전력 히스테리시스 지역 안으로 하강하더라고, 정확하고 선형적으로 송신기의 모든 이득 상태들을 제어할 수 있다. VGA의 전체 이득 조절 범위가 측정되어 모든 이득 상태에 대해 저장되기 때문에 선형 제어가 이루어진다. 예를 들어, 네 개의 이득 상태들과 85dB의 동적 범위를 갖는 VGA를 생각해보자. 네 개의 드라이버-PA 이득 상태들 중 어느 하나에서 출력 송신 전력 레벨을 특정 레벨(예를 들어, -20dB)로 설정하면, 적절한 스케일링 테이블이 상기 특정 드라이버-PA 이득 상태에 대한 바람직한 출력 송신 전력 레벨을 제공하는 VGA 이득 제어 값을 뽑아내기 위해 접속된다.

복수의 스케일링 테이블의 이용은 비록 타이밍 히스테리시스가 존재하는 경우에도 출력 송신 전력 레벨의 선형적이고 정확한 제어가 가능하도록 한다. 이러한 복수 스케일링 테이블은 각 가능한 드라이버-PA 이득 상태들에 대한 송신 체인 응답을 전체 출력 송신 전력 범위로 스케일링을 측정함으로써 타이밍 히스테리시스가 존재하는 경우에 송신기가 상기 언급된 IS-98-B 규격을 만족하도록 한다.

상기 언급한 것과 같이, 드라이버-PA는 업데이트 속도(예를 들어, 4.8kHz)로 스위치 되는데, 이것은 VGA의 업데이트 속도보다 상대적으로 느리다. 시간 지연 기간 동안, 상기 출력 송신 전력은 VGA의 이득을 조절함으로써 적절한 전력 레벨로 조절된다. 상기 시간 지연 기간이 종료할 때, 요구되는 새로운 이득 상태는 현재의 이득 상태들에서 멀어지는 여러 개의 이득 상태들일 것이다. 각 드라이버-PA 이득 상태에 대해 하나의 스케일링 테이블을 사용하고 각 이득 상태가 분리되어 스케일링되도록 함으로써, 출력 송신 전력 레벨은 비록 전이가 복수 드라이버-PA 이득 범위들(예를 들어, 도 9e의 포인트950, 952, 954 및 956)에서 이루어지더라도, 어느 이득 상태들 사이의 전이에 대해 정확히 설정될 수 있다. 적절한 선형화 값들은 선택된 드라이버-PA 이득 상태들에 근거하여 네 개의 테이블 중 하나에서 뽑아진다. 예를 들어, 상기 드라이버-PA 이득 상태가 "0"이면(예를 들어, 포인트 950) 출력 전력은 테이블 #1로 선형화되고, 만약 드라이버-PA 이득 상태가 "1"이면(예를 들어, 포인트 952) 출력 전력은 테이블#2로 선형화되며, 드라이버-PA 이득 상태가 "2"이면(예를 들어, 포인트 954) 출력 전력은 테이블 #3으로 선형화되며, 드라이버-PA 이득 상태가 "3"이면(예를 들어, 포인트 956) 출력 전력은 테이블#4로 선형화된다.

실시예에서, 이득 선형화 메커니즘은 조사표(look up table)로 구현된다. 각 조사표는 입력 이득 제어 값을 상응하는 VGA 이득 제어 값들에 맵(map)하는데, 상기 VGA 이득 제어 값들은 선형 출력 송신 전력 레벨을 제공한다. 예를 들어, 10 비트의 입력 결정(resolution)과 9 비트의 출력 결정을 갖는 스케일링 테이블에 대 해, 512의 엔트리에 의해 1024를 갖는 테이블이 사용된다. 상기 테이블은 ROM, RAM, 플래시 메모리, 또는 다른 메모리 기술에 의해 구현된다.

출력 송신 전력 과도들(transients)

드라이버-PA의 변화와 VGA의 오프세팅 이득의 변화는 출력 송신 전력에서 과도(전류의 순간적인 이상, glitches)를 최소화하기 위해 동시에 일어나야 한다. VGA에 대한 이득 제어 신호 TX_AGC는 VGA에 제공되기 전에 저역 필터에 의해 필터링된다. 다른 제어 메커니즘은 드라이버-PA 이득을 조절하기 위해 제어 신호들 PA_R0과 PA_R1에 응답한다. 저역 필터 응답 시간은 드라이버-PA에 대한 제어 메커니즘의 응답시간에 접근하도록 디자인된다. 그러나 두 개의 응답 시간의 차이가 드라이버-PA의 이득이 스위치될 때, 출력 송신 전력에서 과도나 순간 이상 전류를 일으킨다는 것을 확신하지 못한다. 상기 순간 이상 전류는 심할 수 있으며, 드라이버-PA의 이득의 변화 크기(예를 들어, +20dB 또는 그 이상의 순간 이상 전류)에 접근할 수 있다.

도10a와 도10b는 각각 하향 또는 상향 이득 스텝 변화에 대한 드라이버-PA와 VGA의 응답 시간의 불일치에 기인한 출력 송신 전력에서의 과도의 플랏을 보여주고 있다. 도10a에서 보여지는 것과 같이, 드라이버-PA의 응답 시간은 VGA의 응답 시간 보다 빠르다. 따라서, 출력 송신 전력은 상기 드라이버-PA 이득이 감소할 때 감소되며, VGA의 최종 값에 VGA의 이득이 도달 후 짧은 시간이 지나서 일반적인 값으로 돌아온다. 도10b에서, 응답 시간에서 동일한 불일치는 드라이버-PA가 낮은 이득에서 높은 이득으로 스위치될 때, 출력 송신 전력에서 상향 일시적 전류 이상 을 일으킨다.

출력 송신 전력의 과도는 시스템의 성능을 저하시킬 수 있다. CDMA 통신 시스템의 요량은 제한된 방해이며, 가입자 유닛의 출력 송신 전력에서의 상향 일시적 전류 이상은 다른 가입자 유닛에 추가적인 방해를 생성하도록 하며, 셀의 용량을 감소하도록 한다. 게다가, 상향 순간 이상 전류는 가입자 유닛이 송신을 할 때, 유사 방사(spurious emissions) 때문에 CDMA 파형이 IS-98-A 규격을 만족하지 못하도록 한다.

본 발명의 한 관점에 상응하여, 드라이버-PA와 VGA의 이득들은 제어가 되며, 따라서 출력 송신 전력의 과도들은 방해를 줄이고 CDMA 파형이 IS-98-A 규격을 수행하도록 하기 위해 상향(도10b에 도시)되기 보다는 하향된다(도10a에 도시). 상기 과도들의 기간은 충분히 짧은 기간 동안만 유지된다. 과도들이 하향되는 것을 보장하기 위해, 더 높은 이득 상태로 변화할 때, 회로는 드라이버-PA 이득을 지연하기 위해 제공된다.

도10c와 도10d는 두 개의 서로 다른 시간 지연 동안에, 드라이버-PA와 VGA에 대한 제어 신호들의 시간 정렬의 불일치에 기인한 출력 송신 전력의 과도 플랏을 보여주고 있다. 도10c에서, 드라이버-PA를 위한 제어 신호는 VGA에 대한 제어 신호의 응답 시간보다 작은 시간 지연t_d1에 의해 지연된다. 따라서, 출력 송신 전력 전이는 드라이버-PA의 이득이 스위치될 때까지 하향한다. 그러면, 출력 송신 전력은 상향으로 순간 이상 전류를 발생하고, 일반적인 출력 전력 레벨을 초과하며, 그 다음 전이는 하향된다. 도10d에서, 드라이버-PA에 대한 제어 신호는 VGA에 대한 제어 신호의 지연 시간에 접근하도록 시간 지연 t_d2에 의해 지연된다. 따라서, 출력 송신 전력 전이들은 드라이버-PA의 이득이 스위치될 때까지 하향하며, 이 시간에 출력 송신 전력은 그것의 일반적인 값으로 돌아간다. 도10c와 도10d에서 보여지는 것과 같이, 다른 전이 응답들이 드라이버-PA 제어 신호에서의 다른 양의 지연에 대해 얻어진다. 실시예에서, 드라이버-PA와 VGA에 대한 제어 신호들에 대한 타이밍은 하향 드라이버-PA 이득 스텝들에 대해 조절되지 않는다(즉, 신호들은 일반적인 방법으로 정렬된다).

도10e는 드라이버-PA 이득이 스위치될 때, 출력 송신 전력에서 과도 제어가 가능하도록 드라이버-PA에 대한 제어 신호들을 지연하는 회로의 실시예를 보여주는 다이어그램이다. 상기에서 언급한 것과 같이, 드라이버-PA에 대한 제어 신호들은 4.8kHz 클록을 사용하여 업데이트된다. PA_범위 제어 회로(360)에서, 4.8kHz 클록은 지연 엘리먼트(1012)와 MUX(1014)의 한 입력으로 제공된다. 지연 엘리먼트(1012)의 출력은 MUX(1014)의 다른 입력으로 제공된다. 제어 신호 BIGGER는 MUX(1014)의 제어 입력을 제공된다. 제어 신호 BIGGER는 도 7b와 7C에서 보여지는 회로에 의해 발생되며, 드라이버-PA가 더 높은 이득 상태로 변할 때 활성(assert)화된다. MUX(1014)의 출력은 래치(770)에 대한 인에이블 신호이다. 래치(770)는 드라이버-PA에 대해 제어 신호PA_R0와 PA_R1을 제공한다. 제어 신호 BIGGER가 높 을 때, 더 높은 드라이버-PA이득 세팅으로의 변화를 지시하며, 지연된 4.8kHz 클록은 래치(770)의 인에이블 입력에 제공되며, 따라서 드라이버-PA제어 신호들을 지연된다. 지연 엘리먼트(1012)에 의해 제공되는 시간 지연은 지연 제어 신호에 의해 제어될 수 있다. 실시예에서, 지연 엘리먼트(1012)는 프로그램할 수 있는 지연들 26, 13 및 6.5를 제공한다. 지연 엘리먼트(1012)는 또한 도4의 시간 응답 조절 회로(412)에 기이한 VGA 제어 신호의 서로 다른 시간응답을 위한 평가에 사용될 수 있다. 다른 지연 값들이 송신기의 특정한 구현과 시스템 요구들에 근거하여 사용될 수 있다.

전력 보존(Power Conservation)

방해를 최소로 하고 전력을 보존하기 위해, 각 가입자 유닛은 사용자의 대화의 음성 활성 레벨에 근거하여 서로 다른 비트 속도로 송신한다. 가입자 유닛에서, 가변율 음성 보코더는 사용자가 활성적으로 말할 때에는 최대(full) 속도로 음성 데이터를 제공하며, 침묵 기간(예들 들어, 말을 중단하는 경우)에는 낮은 속도를 제공한다. 가변율 보코더는 본 발명의 출원인에게 양도되고 이하 참고되는 "가변율 보코더"라는 제하의 미국 특허 제 5,414,796에 상세히 설명되어 있다. CDMA 통신 시스템은 사용자가 음성 활성을 줄이거나 또는 말하는 것을 중단할 때, 더 적은 비트들을 송신함으로써 역방향 링크 용량을 증가시키며, 따라서 더 적은 전력을 사용하고 방해를 줄일 수 있다.

역방향 링크에서, 음성 활성이 낮은 일부 시간(fraction of time) 동안 송신기를 작동 중단함으로써 방해를 줄일 수 있다. IS-95-A 규격과 상응하여, 송신기 는 "전력 제어 그룹"으로 언급되는 특정한 시간 증분(예를 들어, 1.25) 동안에 작동하거나 작동 중단된다. 전력 제어 그룹은 데이터가 상기 시간 증분 동안에 송신되면 "유효함(valid)"이라고 생각된다.

본 발명의 관점에 상응하여, 송신이 일어나지 않을 때 전력 제어 그룹들 동안에 PA를 작동 중단할 뿐만 아니라, 제어 메커니즘은 (1)"유효한" 전력 제어 그룹들일 경우에도, 요구되는 출력 전력 웜 업 송신 레벨을 제공할 필요가 없을 때 PA 전력을 낮추고 (2) 전하가 송신을 하지 않을 때, 바이어싱 회로에 연결된 것뿐만 아니라 송신 체인 전체 신호 경로의 전력을 낮추거나 또는 (1)과 (2) 모두를 제공한다. 일정한 경우 동안에(예를 들어, 낮은 출력 송신 전력 레벨들), 송신 중 요구되는 출력 송신 전력 레벨은 드라이버만으로 제공될 수 있다. 이러한 경우들에, 상기 PA는 바이패스될 수 있으며, 전력을 보존하기 위해 전력이 낮추어진다는 것을 알 수 있다. 또한, 일정한 다른 경우에(예를 들어, 송신이 발생하지 않는 전력 제어 그룹들 동안에), 전체 송신 신호 경로는 더 큰 전력 절약을 제공하도록 전력이 낮추어질 수 있다. 상기 전력 절약은 특히 이동 가입자 유닛에서 유리하며, 대기 시간이나 통신 시간을 늘린다.

PAs는 전형적으로 작동되고, 일정한 웜-업(warm-up)기간동안 웜 업되며, 그들이 사용되기 전 적절한 바이어스로 안정된다(즉, RF 신호로 제공된다). 상기 PAs를 적절히 웜 업하지 못하면, 출력 송신 전력에서 과도들을 일으키며, 이것은 시스템 성능을 저하시킨다. 상기 웜 업 시간은 150㎲에서 500㎲의 범위이며, 특정 PA디자인에 따라 더 클 수 있다.

도11a와 11B는 본 발명에 상응하여 PA와 송신 체인을 제어하는데 사용되는 신호의 타이밍 다이어그램을 보여준다. 제어 신호 TX_OUT는 유효한 전력 제어 그룹들, 또는 가입자 유닛이 데이터를 송신하는 시간을 지시한다. 상기 언급한 것과 같이, 각 전력 제어 그룹은 특정한 기간(예를 들어, IS-95-A 호환 시스템들에 대해서는 1.25㎳)을 가진다. 상기 제어 신호 TX_OUT는 예를 들어, 사용자의 음성 활성에 의존한다. 상기 제어 신호 PA_INTERNAL_STATE1은 상기 PA의 전력 이득이 요구되는 시간을 지시한다. 일정한 출력 송신 전력 레벨 이하에서, 드라이버만이 요구되는 전력 레벨을 제공할 수 있으므로, 상기 PA는 바이패스되거나 전력이 낮추어 질 수 있다는 것을 알 수 있다. 제어 신호 PA_INTERNAL_STATE1은 예를 들어, 가입자 유닛의 작동에 의존한다. 그 이후에, 상기 제어 신호 PA_INTERNAL_STATE1은 제어 신호 PA_POWERUP과 PA_R1을 유발하도록 사용된다. 상기 제어 신호PA_POWERUP는 상기 PA는 송신 동안에 동작될 필요가 있다는 것을 지시하며, 제어 신호 PA_R1은 상기 웜 업된 PA가 사용된다는 것을 지시한다.

도 8a와 8B를 참고하여, 이러한 PA구조는 바이패스 경로를 통해 입력 RF 신호를 출력으로 스위치함으로써, 상기 PA가 바이패스되도록 한다. PA를 바이패스 하는 스위치들에 대한 상기 제어 신호들 SW0과 SW1은 또한 PA의 이득을 제어하며, 드라이버-PA 이득 상태를 식별하는 제어 신호PA_R0과 PA_R1으로부터 유도될 수 있다. 예를 들어, 도8a와 8B에서 보여지는 양 구조에서, 상기 제어 신호 PA_R1은 스위치 제어 신호 SW1과 관련되어 있다(도8a의 구조에서, 제어 신호 PA_R0은 스위치 제어 신호 SW0과 연결되어 있다). 제어 신호 PA_WARMUP는 PA를 작동시키거나 작동 중단시키는 것을 제어하는 신호 PA_ON을 발생하는데 사용된다.

드라이버-PA 이득은 전형적으로 높은 출력 송신 전력이 요구될 때, 높은 이득으로 설정된다. 도9d를 참고로, 출력 송신 전력 레벨이 증가할수록, 더 많은 이득이 드라이버-PA에 의해 제공된다. 테이블1에서 보여지는 실시예에서, 상기 PA는 작동되고, 두 개의 가장 높은 드라이버-PA 이득 세팅에 상응하는 이득 상태들(10, 11)을 위해 사용된다.

실시예에서, 도11c에서 보여지고, 도11a와 도11b의 타이밍 다이어그램에서 도시되어 있는 것과 같이, 상기 PA를 작동시키거나 작동중단시키는 제어 신호 PA_ON는 PA_ON_OLD 및 PA_POWERUP 제어 신호들로부터 유도된다. 제어 신호 PA_ON_OLD는 "유효하지 않은" 전력 제어 그룹들 동안에 상기 PA를 작동시키거나/작동중단시키며, 제어 신호 PA_POWERUP는 "유효한" 전력 제어 그룹들 동안에 상기 PA를 작동시키거나/작동중단시키도록 제어한다. 실시예에서, 유효 전력 제어 그룹(송신기가 데이터를 송신할 때) 동안과 상기 PA가 요구되는 전력 레벨을 제공하는 것이 필요할 때, PA를 작동시킨다. 따라서, 제어 신호들 PA_ON_old와 PA_WARMUP이 모두 작동할 때, 상기 제어 신호 PA_ON는 작동한다. 그러나 상기 제어 신호 PA_ON은 RF 신호가 PA입력에 도착하기 전 특정한 양의 시간(t_{PA_WARM_UP})에만 작동한다(예를 들어, t_A와 t_C에서). 상기 PA 웜 업 시간(t_{PA_WARM_UP})은 특정한 PA 디자인의 요구에 근거하여 프로그램될 수 있다. 상기 PA는 전형적으로 필요하지 않을 때(예를 들어, t_B와 t_D)에는 시스템의 성능을 저하시키지 않으면서 전력을 즉시 줄일 수 있다.

실시예에서, 송신 신호 경로와 바이어싱 회로는 유효한 전력 제어 그룹들 동안에는 작동을 하며, 데이터 송신이 발생하지 않을 때에는 작동하지 않는다. 상기 제어 신호 TX_ON는 제어 신호 TX_OUT가 활성화할 때 활성화된다. 그러나 제어 신호 TX_ON은 송신기 신호 경로의 입력에 신호가 도착하기 전 특정한 양의 시간 동안(t_TX _{_WARM_UP})만 작동한다(예를 들어, t_A와 t_B). 상기 송신기 신호 경로의 웜 업 시간(t_TX _{_WARM_UP})은 또한 특정한 송신 신호 경로 디자인의 요구에 근거하여 프로그램될 수 있다. 또한, 상기 체인의 웜 업 시간은 PA의 웜 업 시간(t_{PA_WARM_UP})과 유사할 수도 있거나 또는 다를 수 있다. 도2에서 보여지는 송신기의 구조를 참고로, 제어 신호 TX_ON은 VGA(220), 믹서(222), 드라이버(226)의 전력을 줄이는데 사용될 수 있다.

도11c는 상기 PA를 작동시키거나 또는 작동중단시키는 제어 신호 PA_ON을 발생하는 회로의 실시예에 대한 다이어그램을 보여주고 있다. 제어 신호들 PA_R1과 PA_INTERNAL_STATE1은 AND(1112) 게이트의 인버팅 입력과 논-인버팅 입력에 각각 제공된다. 제어 신호 PA_POWERUP[n-1]의 이전 값은 AND(1112) 게이트 입력의 다른 인버팅 입력에 제공된다. AND(1112)게이트의 출력은 상기 PA가 웜 업되는 것이 요구된다는 것을 지시하는 신호이며, 지연 엘리먼트(1114)의 입력으로 제공된다. 지연 엘리먼트(1114)는 제어 신호 입력 PA_WARMUP에 의해 지시되는 것과 같이 특정한 지연만큼 상기 신호를 지연한다. 지연 엘리먼트(1114)로부터의 출력은 상기 PA에 대해 요구되는 웜 업 시간에 상응하는 펄스이며, OR(1118) 게이트의 입력으로 제공 된다. PA가 요구될 때 작동하는 제어 신호 PA_INTERNAL_STATE1은 OR(1118) 게이트의 다른 입력으로 제공된다. OR 게이트의 출력은 상기 제어 신호와 송신 신호 경로에 대한 다른 제어 신호들을 서로 동기화하는 래치(1122)의 데이터 입력으로 제공된다. 래치(1122)로부터의 출력은 제어 신호 PA_POWERUP을 포함한다. 제어 신호들 PA_POWERUP과 PA_ON_OLD는 AND되어 제어 신호 PA_ON에 제공된다.

제어 신호 TX_ON은 제어 신호 PA_ON_OLD의 발생과 유사한 방법으로 발생될 수 있다.

도11d는 제어 신호들 PA_R[1:0]을 발생하는 회로의 예를 보여주는 다이어그램이다. 상기 제어 신호들 PA_R[1:3]_상승과 PA_R[1:3]_하강, 이전 제어 신호들 PA_RANGE_STATE[1:0]및 TX_AGC_VALUE들은 히스테리시스를 가지고 있는 우선 순위 인코더(1140)에 제공되는데, 그것은 제어 신호의 세트를 제공한다. 이러한 신호들은 4.8kHz_E 클록을 갖는 플립-플롭(1142)에 의해 래치되어 제어 신호들 PA_INTERNAL_STATE[1:0]을 제공한다. 상기 제어 신호들 PA_INTERNAL_STATE[1:0]과 PA_R[1:0]은 MUX(1144)에 제공되어, 상기 MUX는 제어 신호 WARMING에 근거하여 제어 신호 세트 중 하나를 선택한다. MUX(1144)로부터의 출력은 4.8kHz 클록을 갖는 플립-플롭(1146)에 의해 래치되어 제어 신호 PA_R[1:0]을 제공한다.

요약하면, 요구되는 송신 전력이 PA 범위 상태에서 바이패스된 것으로부터(예를 들어, 00, 10)에서 논-바이패스된(예를 들어, 10, 11) 것으로의 변화에 대한 요구를 지시하거나, 동등하게 0에서 1로의 PA_INTERNAL_STATE1 전이 및 PA_POWERUP가 0일 때, 상기 PA_POWERUP는 다음의 4.8kHz 클록에서 높은 상태에서 작동한다. PA_POWERUP이 적어도 PA_WARMUP 기간 동안 높은 상태를 유지하고, 따라서 상기 PA는 사용되기 전에 웜 업된다. PA_POWERUP은 PA_INTERNAL1이 높은 상태로 남아 있는 동안 또는 PA가 사용되는 동안에는 높은 상태로 남아있는다. 이것은 도11c에 설명되어 있다. WARMING가 높은 상태 동안 진정한 내부 상태 PA_RANGE_STATE[1:0]은 PA_R[1:0]을 고정할 뿐만 아니라, 비록 PA_INTERNAL_STATE[1:0]이 논-바이패스 상태들(10, 11)로의 변화를 지시하더라도 이전 바이패스 PA 상태들(00, 01)을 유지할 것이라는 것을 도11d는 설명한다. 이것은 상기 PA가 웜 업되기 전에는 사용되지 않도록 보장한다. 상기 PA_WARMUP 시간이 종료한 후에, 신호 WARMING은 상기 PA 가 웜 업되고 사용할 준비가 되었다는 것을 지시하는 낮은 상태로 전이한다. 도11d에 있는 MUX(1144)는 그 다음에 PA_R[1:0]을 고정할 뿐만 아니라, 상기 PA가 지금 사용될 수 있다는 것을 지시하는 진정한 PA 내부 상태PA_RANGE_STATE[1:0]에 새로운 논-바이패스(10, 11)가 전송되도록 한다. 도8a와 도8에서 PA주위에 있는 스위치(SW1)는 작동 중단될 수 있고(즉, PA_R1은 높음), 상기 웜 업된 PA는 지금 사용되며, 적절한 이득 스텝이 상기 VGA이득에서 빼진다. 도6에서 보이는 것과 같이, PA_RANGE_STATE[1:0]은 VGA에서 적절한 이득 스텝 GAIN_OFFSET[0-3]을 빼도록 제어한다. 상기 PA는 작동 조건이 논-바이패스 PA상태들(10, 11)을 지시하는 동안(즉, PA_INTERNAL1이 높음)에는 사용 상태로 남아 있다.

도 11a에서 보여지는 실시예에서, 송신기가 게이트 오프되거나(예를 들어, 데이터 송신이 없는 동안) 상기 PA가 요구되지 않을 때(예를 들어, 낮은 출력 송신 전력 레벨이 요구될 때), 상기 PA는 송신 동안에 전력이 낮추어진다.

당업자가 본 발명을 만들고 실시할 수 있도록 본 발명의 바람직한 실시예가 설명되었다. 이러한 실시예에 대한 여러 수정들이 당업자에게는 명확하며, 여기서 정의된 일반적인 원칙들이 발명적인 능력을 발휘하지 않더라고 다른 실시예에 적용될 수 있다. 따라서, 본 발명은 이상 설명된 실시예에 한정되지 않으며, 여기서 공시된 원칙과 신규한 특징들에 상응하는 최광의로 해석된다.

도1은 통신 시스템을 위한 송신기의 블럭 다이어그램을 보여주고 있다.

도2는 도1에서 보여지는 송신기에 비해 장점을 제공하는 송신기의 블럭 다이어그램이다.

도3은 도2의 송신기에 대한 제어 신호를 발생하는 제어기의 블럭 다이어그램이다.

도4는 인터페이스 회로의 실시예를 포함하는 이득 제어 메커니즘 부분의 다이어그램이다.

도5는 특정한 인터페이스 회로의 다이어그램을 보여주고 있다.

도6은 이득 오프셋 회로의 블럭 다이어그램을 보여주고 있다.

도7a는 드라이버-PA 및 VGA을 위한 제어 신호들의 타이밍 다이어그램이다.

도7b는 드라이버-PA 및 VGA을 위한 제어 신호들을 발생하는 블럭 다이어그램을 보여주고 있다.

도7c 및 7D는 타이밍 동기화 회로에 있는 비교기와 논리 회로를 각각 보여주는 다이어그램을 보여주고 있다.

도8a 및 도8b는 다중 이득 세팅들과 바이패스 세팅을 가지고 있는 고효율 전력 증폭기(HEPA)와 전력 증폭기 회로의 다이어그램을 보여주고 있다.

도8c는 다중 이득 세팅들을 가지고 있지만 바이패스 세팅은 가지지 않는 PA의 다이어그램이다.

도9a는 VGA, 드라이버, 또는 PA와 같은 회로 엘리먼트를 나타내는 이득 전달 함수(또는 커브)의 플랏을 보여주고 있다.

도9b 및 9C는 두 개의 이득 상태들을 갖는 회로 엘리먼트에 대한 전력 히스테리시스(hysteresis) 및 전력과 타이밍 히스테리시스를 각각 보여주는 플랏이다.

도9d 및 도9e는 네 개의 이득 상태들을 갖는 회로 엘리먼트에 대한 전력 히스테리시스(hysteresis) 및 전력과 타이밍 히스테리시스를 각각 보여주는 플랏이다.

도10a 및 도10b는 각각 하향 및 상향 이득 스텝 변화에 대한 드라이버-PA 및 VGA의 시간 응답 시간의 불일치에 기인한 일시적인 출력 송신 전력의 플랏을 보여주고 있다.

도10c 및 도10d는 두 개의 서로 다른 시간 지연을 갖는 드라이버-PA 및 VGA에 대한 제어 신호의 시간 정렬의 불일치에 기인한 일시적인 출력 송신 전력의 플랏을 보여주고 있다.

도10e는 상기 PA-드라이버 이득이 스위치될 때, 일시적인 출력 송신 전력을 제어할 수 있도록 PA-드라이버의 제어 신호를 지연하는 회로의 다이어그램이다.

도11a 및 도11b는 본 발명에 상응하여 PA와 송신 체인을 제어하기 위해 사용되는 신호들의 타이밍 다이어그램을 보여주고 있다.

도11c는 PA을 파워 온(power on)하거나 파워 오프(off)하는 제어 신호 PA_ON을 발생하는 회로의 다이어그램이다.

도11d는 제어 신호 PA_R[1:0]을 발생하는 회로의 다이어그램을 나타낸다.

Claims

송신기의 신호 이득을 조절하기 위한 장치로서, 상기 송신기는 제 2 이득 엘리먼트와 연속된(in series) 제 1 이득 엘리먼트를 포함하며, 상기 장치는 상기 제 1 이득 엘리먼트에 대한 제 1 이득과 상기 제 2 엘리먼트에 대한 공칭(nominal) 제 2 이득을 수신하고, 상기 공칭 제 2 이득으로부터 상기 제 2 이득 엘리먼트로 연결될 선형화된 제 2 이득을 발생시키며,

상기 장치는,

상기 제 1 이득에 기반하여 상기 공칭 제 2 이득을 조절하고 조절된 제 2 이득을 생성하는 조절 회로; 및

상기 조절된 제 2 이득에 기반하여 선형화된 제 2 이득 값을 발생시키는 선형화 회로를 포함하는 것을 특징으로 하는 장치.
제 1 항에 있어서,

상기 선형화된 제 2 이득의 조절과 상기 제 1 이득의 조절을 동기화하기 위한 타이밍 동기화 회로를 더 포함하는 것을 특징으로 하는 장치.
제 1 항에 있어서,

상기 조절 회로는 상기 공칭 제 2 이득으로부터 상기 제 1 이득을 감산하기 위한 감산 회로를 포함하는 것을 특징으로 하는 장치.
제 1 항에 있어서,

상기 선형화 회로는 조절된 제 2 이득 값들과 제 1 이득 값들의 다수의 가능한 조합들 각각에 대한 값들을 결정하도록 구성되는 것을 특징으로 하는 장치.
제 4 항에 있어서,

상기 선형화 회로는 조절된 제 2 이득 값들과 제 1 이득 값들의 상기 다수의 가능한 조합들 각각에 대한 조사표(look up table)를 포함하는 것을 특징으로 하는 장치.
송신기에서 신호 이득을 조절하기 위한 방법으로서, 상기 송신기는 제 2 이득 엘리먼트와 연속된 제 1 이득 엘리먼트를 포함하며, 상기 방법은,

상기 제 1 이득 엘리먼트에 대한 제 1 이득과 상기 제 2 엘리먼트에 대한 공칭 제 2 이득을 수신하는 단계;

조절된 제 2 이득을 생성하기 위해 상기 제 1 이득에 기반하여 상기 공칭 제 2 이득을 조절하는 단계; 및

상기 조절된 제 2 이득에 기반하여 상기 제 2 이득 엘리먼트에 연결될 선형화된 제 2 이득 값을 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.