JP5384579B2 - 通信システムのための送信機のアーキテクチャ - Google Patents

Description

本発明は、通信システム内の電子回路、とくに性能を向上した送信機のアーキテクチャに関する。

高性能送信機の設計は、種々の設計上の問題により困難になっている。多くの応用では、システムの仕様を満たす高い性能が要求されている。高性能を特徴付けているものは、伝送信号路の線形性、伝送電力を制御する幅広いダイナミックレンジ、および他の特徴である。さらに加えて、セルラ通信システムのようないくつかの応用では、セルラ電話の携帯性のために、電力消費は重要な問題である。多くの送信機の設計は、大量生産される消費財に取り入れられているので、コストも主要な問題である。高性能、低電力消費、および低コストは、概して、対立する設計上の問題である。

これらの種々の設計上の問題は、例えばセルラ電話のような多くの消費財の性能および受け入れに影響を与える。セルラ通信システムの例には、符号分割多重アクセス（Code Division Multiple Access, CDMA）、時分割多重アクセス（Time Division Multiple Access, TDMA）、アナログ周波数変調（frequency modulation, FM）通信システムを含む。ＣＤＭＡ通信システムは、米国特許第4,901,307号（“SPREAD SPECTRUM MULTIPLE ACCESS COMMUNICATION SYSTEM USING SATELLITE OR TERRESTRIAL REPEATERS”）、および米国特許第5,103,459号（“SYSTEM AND METHOD FOR GENERATING WAVEFORMS IN A CDMA CELLULAR TELEPHONE SYSTEM”）に記載されており、両文献は本発明の譲受人に譲渡され、ここでは参考文献として取り上げている。ＣＤＭＡ通信システムはさらに、“TIA/EIA/IS-95-A Mobile Station Compatibility Standard for Dual-Mode Wideband Spread Spectrum Cellular System”および“TIA/EIA/IS-95-B Mobile Station - Base Station Compatibility Standard for Wideband Spread Spectrum Cellular System”によっても規定されており、この両者はここでは参考文献として取り上げている。

ＣＤＭＡ通信システムでは、送信機が非線形性であるために、相互変調歪みが生成され、相互変調歪みはノイズとして働いて、システムの性能を劣化する。非線形性を低減するために、伝送信号路内の素子は線形領域内で動作するように設計され、その結果、大量の電力を消費している。出力伝送電力を適切に制御するには、幅広いダイナミックレンジが必要である。ＣＤＭＡシステムでは、要求されるシステム性能（すなわち、特定のビットエラーレート）をもち、他のユニットへの干渉が低く、電力消費量を低減するように、伝送電力レベルを調節する。送信機による電力消費量が少ないときは、より小さいサイズのバッテリを使用でき、したがって多くの場合に、電話のサイズはより小型化される。電話の携帯性のために、サイズがより小型化されることは非常に望ましい。送信機の電力消費量が少ないときは、特定のバッテリサイズにおける通話およびスタンドバイ時間を増加することもできる。

高性能で、低電力消費で、かつ低コストの送信機のアーキテクチャが非常に望ましいことが分かるであろう。

本発明では、通信システムの送信機の動作を制御し、従来の送信機の性能を向上した制御装置回路を提供する。性能の向上には、制御信号に対する応答時間の迅速化、出力電力の調整における線形性の向上、干渉の低減、電力消費量の低減、回路の複雑性の緩和、およびコストの低減の組み合わせを含む。セルラの応用では、これらの改良により、システム容量の増加、電話サイズの小型化、通話およびスタンドバイ時間の増加、および製品に対する社会的な受入れの増加を得ることができる。

本発明の態様では、種々の利得素子、電力増幅器部、および制御装置回路を含む通信システムの送信機を提供する。可変利得素子は、特定の利得範囲をカバーする可変利得をもつ。電力増幅器部は、可変利得素子に接続され、多数の個別の利得設定を含み、利得設定の１つはバイパス設定である。制御装置回路は、可変利得素子および電力増幅器部への制御信号を供給する。可変利得素子および電力増幅器部の利得は、出力伝送電力における過渡電流（transient）を低減し、出力伝送電力レベルの線形調節を行うように更新される。可変利得素子および電力増幅器部は、例えば、必要がないときは電力増幅器部の電源を切ることによって、電力消費量を低減するように制御される。

本発明の別の態様では、送信機内の回路素子の利得を調節する方法および装置を提供する。この方法および装置にしたがって、回路素子の利得設定値を含む利得制御信号が受信される。次に利得設定値の変化に対応するオーバードライブパルスが生成される。オーバードライブパルスは、利得設定値と加算されて、調節された制御信号を生成し、この調節された制御信号はフィルタされ、フィルタされた制御信号を生成する。次に回路素子の利得が、フィルタされた制御信号にしたがって調節される。オーバードライブパルスは、利得設定値の変化の大きさに関係する振幅をもち、さらに加えてプログラム可能な継続期間をもつこともできる。

本発明の別の態様では、第１の利得素子と第２の利得素子とをもつ送信機において、信号利得を調節する方法および装置を提供する。第１の利得素子は第１の更新クロックに応答し、第２の利得素子は第２の更新クロックに応答する。第１および第２の更新クロックは非同期である。この方法および装置にしたがって、第１および第２の利得素子の第１および第２の利得伝達特性がそれぞれ判断される。次に第１および第２の利得伝達特性に基づいて、利得補償表が生成される。通常の動作中は、第１および第２の利得素子の第１および第２の利得設定値が受信される。第２の利得設定値は、第１の利得設定値に基づく特定の利得のオフセット値で調節される。次に、調節された第２の利得設定値に対応する線形化された利得設定値は、利得補償表から検索される。第１および第２の利得素子の利得は、第１の利得設定値および線形化された利得設定値でそれぞれ調節される。

本発明の別の態様では、第１の利得素子と第２の利得素子とをもつ送信機において信号利得を調節する方法および装置を提供する。第１の利得素子は第１の更新クロックに応答し、第２の利得素子は第２の更新クロックに応答する。第２の更新クロックは第１の更新クロックよりも高速であり、第１および第２の更新クロックは非同期である。この方法および装置にしたがって、第１および第２の利得設定値は、第１および第２の利得素子へそれぞれ受信される。第１および第２の利得制御信号がそれぞれ生成され、第１および第２の利得制御信号は第１および第２の利得設定値を表わす。第１および第２の利得制御信号は、第１および第２の更新クロックとそれぞれ合わせる。第１の利得素子の利得設定値の変化が検出される。利得設定値の変化が検出されるとき、第２の利得制御値は第１の更新クロックと合わせ、利得設定値が検出されないときは、第２の利得制御値は第２の更新クロックと合わせる。第１および第２の利得素子の利得は、合わした第１および第２の利得制御信号でそれぞれ調節される。

本発明の別の態様では、送信機から出力電力レベルの線形調節を行うための方法および装置を提供する。送信機は、多数の別個の利得設定と連続的に変化する利得設定とをもつ素子を含む。方法および装置にしたがって、別個の利得設定の各々について送信機の利得伝達関数が判断される。別個の利得設定の各々について、判断された利得伝達関数に基づく利得補償表が生成される。別個の利得設定をもつ素子の第１の利得設定値が受信される。第１の利得設定値は、別個の利得設定の１つを識別する。可変利得設定をもつ素子の第２の利得設定値も受信される。補償された利得設定値は、第１の利得設定値によって識別される別個の利得設定に対応する利得補償表から検索される。別個の利得設定をもつ素子の利得は第１の利得設定値で調節され、可変利得設定をもつ素子の利得は補償された利得設定値で調節される。

本発明の別の態様では、信号送信中の送信機の出力電力における過渡電流を制御するための方法および装置を提供する。送信機には、第１の時間応答をもつ第１の素子と第２の時間応答をもつ第２の利得素子とを含む。第１の時間応答は、第２の時間応答よりも高速である。方法および装置にしたがって、第１および第２の素子の利得を調節する第１および第２のコマンドがそれぞれ受信される。第１のコマンドは特定の時間期間だけ遅延させられる。第１および第２の利得素子の利得は、遅延した第１のコマンドおよび第２のコマンドでそれぞれ調節される。第１および第２の素子の利得の調節によって、送信機の出力電力レベルを増減する特定の時間期間を選択する。実施形態では、第１の素子の利得の増加が検出されるとき、第１のコマンドが遅延させられる。

本発明の別の態様では、信号送信中の送信機内の電力増幅器を制御する方法および装置を提供する。方法および装置にしたがって、要求される出力伝送電力レベルが最初に検出される。要求される出力伝送電力レベルが特定の閾値未満であるときは、電力増幅器はバイパスされて、電源を切られる。要求される出力伝送電力レベルが特定の閾値を越えるときは、電力増幅器は、少なくとも特定のウオームアップ期間の間は電力を投入され、使用を選択される。電力増幅器は、使用中でないときは、電源を切ることができる。電力増幅器の選択およびバイパス／電力切断は、送られたコード符号の範囲に対応する時間において実行され、システムの性能の劣化を最少にすることができる。同様のやり方で、伝送信号路（例えば、送信ＲＦとＩＦとの連鎖）、並びにバイアス回路は、使用していないときは、電源を切ることができる。

本発明の上述の態様、およびその他の態様は、後述の明細、特許請求項、および添付の図面を参照するとき、より明らかになるであろう。

通信システムの送信機の実施形態のブロック図。 図１の送信機に長所を与えた送信機の実施形態のブロック図。 図２の送信機への制御信号を生成する制御装置の実施形態のブロック図。 インターフェイス回路の実施形態を含む利得制御機構の一部分の図。 インターフェイス回路の特定の実施形態のブロック図。 利得オフセット回路の実施形態のブロック図。 ドライバ−ＰＡおよびＶＧＡへの制御信号のタイミング図。 ドライバ−ＰＡおよびＶＧＡへの制御信号を生成する実施形態のブロック図。 タイミング同期回路内の比較器の実施形態の図。 タイミング同期回路内の論理回路の実施形態の図。 多数の利得設定および１つのバイパス設定をもつ高効率電力増幅器（ＨＥＰＡ）の実施形態の図。 多数の利得設定および１つのバイパス設定をもつ電力増幅器回路の実施形態の図。 多数の利得設定をもつが、バイパス設定をもたないＰＡの実施形態の図。 ＶＧＡ、ドライバ、またはＰＡのような代表的な回路素子の利得伝達関数（または曲線）のグラフ。 ２つの利得状態をもつ回路素子における電力ヒステリシスを示すグラフ。 ２つの利得状態をもつ回路素子における電力およびタイミングヒステリシスを示すグラフ。 ４つの利得状態をもつ回路素子における電力ヒステリシスを示すグラフ。 ２つの利得状態をもつ回路素子における電力およびタイミングヒステリシスを示すグラフ。 それぞれ下降および上昇の利得の階段状の変化において、ドライバ−ＰＡおよびＶＧＡの応答時間の不整合によって生じる出力伝送電力における過渡電流のグラフ。 それぞれ下降および上昇の利得の階段状の変化において、ドライバ−ＰＡおよびＶＧＡの応答時間の不整合によって生じる出力伝送電力における過渡電流のグラフ。 図１０ｄとは異なる時間遅延について、ドライバ−ＰＡおよびＶＧＡの制御信号の時間的整合における（意図的に取り入れられた）不整合によって生じる出力伝送電力における過渡電流のグラフ。 図１０ｃとは異なる時間遅延について、ドライバ−ＰＡおよびＶＧＡの制御信号の時間的整合における（意図的に取り入れられた）不整合によって生じる出力伝送電力における過渡電流のグラフ。 ドライバ−ＰＡの利得がスイッチされたときに、ドライバ−ＰＡの制御信号を遅延させて、出力伝送電力における過渡電流の制御を可能にする回路の実施形態のブロック図。 本発明の態様にしたがって、ＰＡをおよび送信連鎖制御するのに使用される信号のタイミング図。 本発明の態様にしたがって、ＰＡおよび送信連鎖を制御するのに使用される信号のタイミング図。 制御信号ＰＡ ＯＮを生成して、ＰＡの電力をオンおよびオフにする回路の実施形態の図。 制御信号ＰＡ Ｒ[１：０]を生成する回路の実施形態の図。

送信機のアーキテクチャ
図１は、通信システムの送信機100の実施形態のブロック図を示している。図１に示した送信機は、セルラ電話、高精細度テレビジョン（high definition television, HDTV）、ケーブルテレビジョン、およびその他を含む種々の応用に使用することができる。伝送路内では、中間周波数（intermediate frequency, IF）信号は、可変利得増幅器（variable gain amplifier, VGA）120によって増幅され、ローカルオシレータ（local oscillator, LO）124からの正弦波でミクサー122によって無線周波数（radio frequency, RF）へアップコンバートされ、ドライバ126によって増幅され、アンテナ130をドライブする電力増幅器（power amplifier, PA）128によって緩衝される。ドライバ126および電力増幅器128は、要求される線形性に依存して、制御信号ＰＡ Ｒ１によって制御されるスイッチ132を介して、高電源（ＶＤＤ ｈｉｇｈ）または低電源（ＶＤＤ ｌｏｗ）の何れかに接続される。送信機100の送信連鎖（transmit chain）には、伝送信号路内の素子（すなわち、ミクサー122からアンテナ130）を含むが、ローカルオシレータ124のような支援回路は含まない。送信連鎖には、ミクサー122、ドライバ124、およびＰＡ128を含む。

図１に示した実施形態では、ＰＡ128は、制御信号PA ONによってイネーブルされるときに固定利得（例えば、２９デシベル）を供給し、ドライバ126は、制御信号ＰＡ Ｒ０の状態に依存して、第１の利得および第２の利得（例えば、それぞれ、２６デシベルまたは−２デシベル）を供給する。ＶＧＡ120は、システムの仕様によって要求されているダイナミックレンジ（例えば、８５デシベル）をカバーしている適切な利得制御を供給する。制御装置140は、ＰＡ128を活動状態にし、ドライバ126の利得を設定し、ＰＡ128およびドライバ126のバイアシングを制御して、ＶＧＡ120の利得を設定する。

送信機100は、種々のシステムの仕様を満たすことが要求されている。ＣＤＭＡの応用では、送信機は特定量までの非線形性で動作し、かつ特定のダイナミックレンジを与えることが要求されている。高伝送電力レベルのドライバ126およびＰＡ128へ高電源（ＶＤＤ ｈｉｇｈ）を与え、かつドライバ126に対して適切な利得（例えば、高利得）を選択することによって、非線形性は部分的に低減される。ドライバ126は２つの利得設定の一方で動作できるが、要求されているダイナミックレンジはＶＧＡ120によって与えられ、その理由については別途記載する。

図１に示した送信機のアーキテクチャにおいて、ドライバ126およびＰＡ128は、１つの更新レートをもつ機構によって制御され、ＶＧＡ120は第２の更新レートをもつ別の機構によって制御される。通常は、ドライバ126の低利得状態は、高電力ドライバの段（stage）をバイパスするか、または電力を切ることによって実現される。ドライバ126が利得状態を変更すると、利得のグリッチおよび望ましくなく予測できない位相ずれがしばしば発生する。これらの悪影響はシステムの性能を劣化する。その結果、ドライバ126の利得は低速でスイッチされ、劣化影響を軽減する。対照的に、ＶＧＡ120の利得制御機構は、通常はドライバ126よりも高速の更新速度をもつ。動作状態の迅速な変化に応答して伝送信号路の利得を素早く調節するために、より高速の更新レートが使用される。

ＣＤＭＡ通信システムでは、ドライバ−ＰＡ制御機構の更新クロックとＶＧＡ制御機構の更新クロックとは、周波数はロックされるが、位相はロックできない（または通常はロックされない）。これらの更新クロックは、本質的に、非同期とみることができる。別途記載するシステム設計の問題のために、ドライバ−ＰＡ制御機構の更新クロックは、送信機（例えば、加入者ユニット）が位置するユニットの変調器から求められ、ＶＧＡ制御機構の更新クロックは復調器から求められる。

ドライバ126およびＰＡ128を制御する機構は、通常は、ＶＧＡ120を制御する機構の応答時間よりも高速の応答時間をもつ。図１に示したように、ドライバ126およびＰＡ128の制御信号（ＰＡ Ｒ０およびＰＡ Ｒ１）は、ディジタル形式であって、（比較的に）迅速な遷移時間をもつ。対照的に、ＶＧＡ120の制御信号ＶＧＡ ＧＡＩＮは、特定の時間応答τ１をもつローパスフィルタ142によってフィルタされる。フィルタ142のバンド幅は、システムの仕様によって要求されているように、利得制御信号ＴＸ ＡＧＣに対するリップルの振幅を特定の値まで低減するために狭く設計されている。バンド幅が狭いために、制御信号ＶＧＡ ＧＡＩＮにおけるステップ変更の応答時間は（比較的に）長く（例えば、τ１≒３３０μ秒）になる。

上述の理由（すなわち、異なる更新レート、非同期更新クロック、および異なる応答時間）の少なくとも幾つかのために、ドライバ−ＰＡ制御機構およびＶＧＡ制御機構は、概して、互いに独立して動作するように設計されている。しかしながら、ドライバ126の利得が低利得設定から高利得設定へ、およびその逆へスイッチされるときに、ほぼ一定の出力伝送電力を維持するために、２つの制御機構は接続されている。ドライバ126の利得が利得設定間でスイッチされるとき、送信連鎖に突然の利得ステップが取り入れられ、その結果出力伝送電力レベルが変化する。この利得ステップを補償するために、ＶＧＡ120の利得は、オフセット利得で調節され、ドライバ126がスイッチされる前および後に、ほぼ同様の全伝送信号路の利得を供給する。例えば、ドライバ126が−２デシベルから＋２６デシベルの利得へスイッチされるとき、ＶＧＡの利得は、ほぼ同時に２８デシベルだけ低減され、ドライバの利得の変化を補償する。ＶＧＡ120の応答時間は、ドライバ126の応答時間にぴったりと整合する。ドライバ126の利得がスイッチされ、ＶＧＡ120の利得が（緩慢な応答時間のために）適切に調節されないときは、利得の過渡電流が発生し、このために出力伝送電力において対応する過渡電流が発生する。電力の過渡電流は、送信機の性能を劣化する。

図１は、ドライバがスイッチされるときに、２つの制御機構を同期して、利得の過渡電流を低減する構成を示している。ローパスフィルタ142は制御装置140に接続され、種々の利得信号ＶＧＡ ＧＡＩＮを受信してフィルタして、アナログ電圧を生成し、アナログ電圧は加算増幅器148へ供給される。ドライバ126への制御信号ＰＡ Ｒ０は、ローパスフィルタ146と加算増幅器148との間に接続されているスイッチ144を接続して制御する。フィルタ146は制御装置140に接続され、一定の制御信号ＯＳ ＧＡＩＮを受信してフィルタして、一定のアナログ電圧を生成し、このアナログ電圧は加算増幅器148へ供給される。次に増幅器148は受信した電圧を加算して、ＶＧＡ制御信号ＴＸ ＡＧＣを生成する。

したがって、ドライバ126の利得がスイッチされるとき、対応する固定利得のオフセット電圧（すなわち、フィルタされたＯＳ ＧＡＩＮ）がＶＧＡ120へ供給される。この利得オフセット電圧は、反対方向でＶＧＡ120の利得を調節し、ほぼ一定の全体的な伝送信号路の利得を維持する。増幅器148の応答時間は非常に短く、ドライバ126の応答時間を制御信号ＰＡ Ｒ０の変化に近付ける。フィルタ142の応答時間（約３３０μ秒）は、ドライバ126の高速の（通常は非常に短い）応答時間に比べて緩慢過ぎるので、利得のオフセット電圧はフィルタ142の前に（すなわち、制御装置140内で）ディジタル形式で加算されない。

図１に示した送信機のアーキテクチャは幾つかの理由のために最適状態におよばない。その理由は、第１に、ドライバ126およびＶＧＡ120の利得制御機構の動作が独立しているために、全体的なダイナミックレンジの要件（例えば、８５デシベル）がＶＧＡ120に対して課される。この幅広いダイナミックレンジ要件のために、ＶＧＡ設計は困難で、かつ電力消費量の多いものになるからである。第２に、ドライバ126がスイッチされるときに、ほぼ一定の出力伝送電力レベルを維持するために、追加の構成要素（例えば、外部には−スイッチ144、フィルタ146、および加算増幅器148、内部には−信号のＯＳ ＧＡＩＮのＤ／Ａ変換のための追加のＰＤＭ）が必要であり、送信機のハードウエアの複雑性およびコストを増加するからである。

図１に示した送信機のアーキテクチャは、さらに加えて一定のシステムの要件を満たしていない。例えば、ＴＩＡ／ＥＩＡ／ＩＳ−９８−Ａでは、送信機からの平均出力電力レベルが、有効電力制御ビットを受信してから５００μ秒未満内に最終値の０．３デシベル以下であることを要求している。高速の処理時間をもつ幅広いバンド幅の電力制御機構は、この仕様を満たすことを要求されている。電力制御ビットを受信して、その有効性を判断するのに必要な処理時間は、長くても４００μ秒であり、送信機が検出された有効電力制御ビットに応答するのに１００μ秒だけ残している。フィルタ142の応答時間が１００μ秒よりも長い（一般的な設計では約３３０μ秒）であるときは、この仕様を満たすのは（不可能でないときは）困難である。

種々の設計上の問題およびシステムの要件は、送信連鎖のための利得制御機構に対する速度および精度の要件を加えていることが分かるであろう。

図２は、図１の送信機に長所を与えた送信機200の実施形態のブロック図である。伝送路内では、ＩＦ信号がＶＧＡ220によって増幅され、ローカルオシレータ224からの正弦波と共にミクサー222によってＲＦへアップコンバートされ、ドライバ226によって増幅され、アンテナ230をドライブするＰＡ228によって緩衝される。ドライバ226およびＰＡ228はＰＡ制御回路232に接続され、ＰＡ制御回路232は制御装置240から制御信号ＰＡ Ｒ０およびＰＡ Ｒ１を受信する。送信機200の送信連鎖にはＶＧＡ220、ミクサー222、ドライバ226、およびＰＡ228を含む。ＰＡ制御回路232は制御装置240内に構成されていてもよい。

図２に示した特定の実施形態では、ＰＡ228は３つの利得設定をもち、ドライバ226は２つの利得設定をもつ。ＰＡの利得設定には低利得、高利得、およびバイパスを含み、ドライバの利得設定には低利得および高利得を含む。制御装置240は制御信号を生成し、制御信号はＰＡ228を活動状態にし、ドライバ226およびＰＡ228の利得を設定し、ドライバ226およびＰＡ228のバイアシングを制御し、ＶＧＡ220の利得を設定する。ＶＧＡの利得制御信号ＶＧＡ ＧＡＩＮはフィルタ242へ供給され、フィルタ242は信号をフィルタして、利得制御信号ＴＸ ＡＣＧを生成し、利得制御信号ＴＸ ＡＣＧはＶＧＡ220へ供給される。

送信機200は次の特徴および長所を含む。第１に、利得素子（ＶＧＡ220、ドライバ226、およびＰＡ228）の利得制御機構は、別途記載するように、性能を向上するために統合されている。制御機構は、ＶＧＡ利得制御信号の応答時間をより高速化する回路によって、部分的に統合することができる。

第２に、ダイナミックレンジ要件は、送信連鎖内の利得素子間で分散されている。統合された利得制御機構では、ＰＡ228に対しては潜在的に３つの利得利得設定、ドライバ226に対しては２つの利得設定を使用して、要求されるダイナミックレンジの一部を与え、ＶＧＡ220に対するダイナミックレンジ要件を低減することができる。例えば、（図１のＶＧＡ120によって与えられている）８５デシベルのダイナミックレンジ要件を分散して、ドライバ226およびＰＡ228には５５デシベルのダイナミックレンジを与え、ＶＧＡ220は残りの３０デシベルのダイナミックレンジを与えるようにすることができる。より小さいダイナミックレンジ要件では、ＶＧＡ220は電力効率がより高く、したがって電力消費量がより少なくなるように設計することができ、ＲＦでも実行することができる（これは、送信機のアーキテクチャを直接的なアップコンバートするのに必要である）。

図２の送信機のアーキテクチャの向上に基づく追加の効果および長所は、別途記載する。

図３は、送信機200の制御信号を生成する制御装置240の実施形態のブロック図を示している。制御装置240内では、自動利得制御（automatic gain control, AGC）信号がループフィルタ310に供給され、ループフィルタ310は制御信号をフィルタする。アップ／ダウンコマンドは閉ループ電力制御回路312へ供給され、閉ループ電力制御回路312は、受信したアップ／ダウンコマンドに応答してステップ利得値を生成する。ループフィルタ310からの出力および電力制御回路312からの出力は、加算器314へ供給され、合成される。加算器314からの合成された信号は電力リミッター316へ供給され、電力リミッター316は信号を制限して、送信機200から信号を出力し過ぎるのを防ぐ。リミッターからの制限された信号は加算器318へ供給され、加算器318は利得オフセット回路320からの利得オフセット信号を受信する。加算器318は２つの入力信号を加算して、利得信号を生成し、利得信号は利得線形化回路330へ供給される。利得線形化回路330は補償（“線形化”）制御信号を生成し、送信連鎖内の利得素子の非線形性を相殺する。補償制御信号はインターフェイス回路350へ供給され、インターフェイス回路350は制御信号ＶＧＡ ＧＡＩＮを生成する。ＰＡ ＲＡＮＧＥ制御回路360は、送信機の動作モード、所望の動作特性、およびＴＸ ＡＧＣ値を示す制御入力を受信する。次に、制御回路360は、応答して、利得線形化回路330の動作を管理して、制御信号ＰＡ Ｒ０、ＰＡ Ｒ１、およびＰＡ ＯＮを生成する。タイミング同期回路340はＶＧＡ制御信号をドライバ−ＰＡ制御信号と同期させる。制御装置240内の各々の素子の動作については、別途詳しく記載する。

高速応答時間をもつ利得制御機構
高速応答時間をもつ利得制御機構は、幾つかの長所を備えている。第１に、高速応答時間で、ＶＧＡのための制御信号およびＶＧＡのための利得オフセット信号の両者は、（すなわち、ドライバ−ＰＡの利得のスイッチングによって）ディジタル形式で生成され、合成され、単一の合成されたＶＧＡ利得制御信号を生成する。図１に示した送信機のアーキテクチャでは追加のパルス密度変調（pulse density modulated, PDM）、追加の組のスイッチ144、およびフィルタ146、並びに演算増幅器加算回路148はドライバ−ＰＡの利得における各可能な変化に対して特定の利得のオフセット信号を生成して、合成することが要求される。したがって、ドライバ−ＰＡが４つの可能な利得設定をもつとき、３つの組のＰＤＭ、スイッチ、およびフィルタは、演算増幅器加算回路と同様に、公称のドライバ−ＰＡの利得からのドライバ−ＰＡの利得における３つの可能な変化に対応する３つのオフセット信号を生成することが必要である。追加のスイッチ、フィルタ、および演算増幅器加算回路は送信機のハードウエアの複雑性を増す。さらに加えて、現在使用可能な制御装置140は、４つの可能な利得設定に対して追加の要求されるＰＤＭを与えることができない。

本発明の１つの態様にしたがって、（ドライバ−ＰＡの利得の変化による）ＶＧＡへの利得オフセット信号は、ディジタル形式で生成され、ＶＧＡの利得制御信号とディジタル形式で加算されて、ＶＧＡへの単一の全利得制御信号を生成する。その結果、ＶＧＡの利得制御信号を生成するには、１つのみのＰＤＭおよび１つの外部のローパスフィルタが必要とされる。しかしながら、別途記載するように、制御信号の変化に対するドライバ226およびＰＡ228の時間応答は比較的に高速である。ＶＧＡへの利得オフセット信号は、伝送信号路における利得の過渡電流を最少にするのとほぼ同じ時間応答をもつ。これは、ローパスフィルタ242を幅広いバンド幅で設計して、ドライバ226およびＰＡ228の応答時間にほぼ整合する応答時間を供給することによって実現する。特定の実施形態では、フィルタ242はほぼ１０μ秒の７０％の処理時間をもち、これにより送信機はＩＳ−９８Ａの要件にしたがうことができる。

フィルタ242の時間定数を増加すると、制御信号ＴＸ ＡＧＣに対するリップル振幅が増加する。一般的な構成では、制御信号ＶＧＡ ＧＡＩＮは、一連の高い値と低い値とを含むパルス密度変調（pulse density modulated, PDM）信号である。高い値および低い値をフィルタ242によってフィルタして、平均値を求める。平均値に対応するアナログ制御信号は、ＶＧＡを駆動する。高い値および低い値はアナログ制御信号内にリップルを生成し、送信機の性能を劣化する。リップル振幅を低減するために、（フィルタバンド幅を低減することによって）追加のフィルタリングを行うことができる。追加のフィルタリングは、リップル振幅を低減するが、一方でそれに対応して応答時間を緩慢にする。

図４は、インターフェイス回路350の実施形態を含む利得制御機構の一部分の図を示している。インターフェイス回路は、応答時間を向上するが、一方でリップルの振幅を維持（または低減する）。利得線形化回路330からの補償された制御信号は、インターフェイス回路350内の時間応答調節回路412へ供給される。回路412は、別途記載するように、調節された時間応答をもつ“調節された”制御信号を生成する。調節された信号はシグマ−デルタ変調器414へ供給され、シグマ−デルタ変調器414は変調器信号を生成する。変調器信号は、調節された制御信号において値に対応する一連の波形を含む。フィルタ242は変調器信号を受信してフィルタし、ＶＧＡ制御信号ＴＸ ＡＣＧを供給する。

図５は、インターフェイス回路350の特定の実施形態の図を示している。インターフェイス回路350は、時間応答調節回路412および一次シグマ−デルタ変調器（first order sigma-delta modulator）414を含んでいる。補償された制御信号ｘ[ｎ]は時間応答調節回路412へ供給され、時間応答調節回路412は調節された制御信号ｙ[ｎ]を生成する。実施形態では、調節された制御信号は、より高速か、または変調された応答時間を与える補償された制御信号への変調を含んでいる。

時間応答調節回路412内では、信号ｘ[ｎ]は利得素子520および遅延素子522へ供給される。利得素子520は、一定か、またはプログラム可能な換算係数（scaling factor, Av）によって信号ｘ[ｎ]を基準化（scale）する。特定の実施形態では、換算係数は２である。遅延素子522は、同じく一定か、またはプログラム可能な時間期間によって信号ｘ[ｎ]を遅延する。換算係数および遅延量は、インターフェイス回路350が使用されている特定の応用の要件に依存する。利得素子520からの基準化された信号および遅延素子522からの遅延された信号は加算器524へ供給され、加算器524は基準化された信号から遅延された信号を減算する。実施形態では、加算器524は飽和加算器であり、飽和加算器は出力を、次のシグマ−デルタ変調器414の入力範囲内に収まるＮビット値に制限する。加算器524からの信号ｙ[ｎ]はシグマ−デルタ変調器414へ供給される。

シグマ−デルタ変調器414内では、信号ｙ[ｎ]は加算器530へ供給され、加算器530は、レジスタ532からのＮの最下位のビット（least significant bit, LSB）と信号を加算する。加算器530から出力された（Ｎ＋１）ビットはレジスタ532へ供給されて記憶される。レジスタ532からの最上位のビット（most significant bit, MSB）は量子化された変調器信号ｋ[ｎ]を含み、量子化された変調器信号ｋ[ｎ]はフィルタ242へ供給される。図５の特定の実施形態に示したように、遅延素子522およびレジスタ532の両者は同じクロック信号（same clock, SYS CLK）によってクロックされるが、これは必要条件ではない。

フィルタ242は、変調器414から変調器信号をフィルタし、アナログ制御信号ＴＸ ＡＧＣを生成する。図５に示した特定の実施形態では、フィルタ242は、２つの抵抗および２つのコンデンサを含む二次ローパスフィルタである。

制御信号ＴＸ ＡＧＣの応答時間を向上するために、時間応答調節回路412は、フィルタ242の応答を補助するオーバードライブパルスを生成するようにプログラムされている。例えば、利得素子520の利得が２（Ａｖ＝２）に設定されるとき、回路412は、信号ｘ[ｎ]の変化に等しい振幅をもつオーバードライブパルスを生成する。オーバードライブパルスの振幅は、幾つかの例では、ｘ[ｎ]の値およびｘ[ｎ]における変化の大きさに依存してより小さくてもよい。各オーバードライブパルスは、遅延素子によって判断されるＭ・Ｔｓの遅延をもつ。

シグマ−デルタ変調器414は、入力における調節された制御信号ｙ[ｎ]に対応する一連の高い値と低い値（すなわち、一連の出力波形）を含む変調器信号ｋ[ｎ]を供給する。シグマ−デルタ変調器414は、出力波形における高い値間の間隔を均一に分配し、従来のパルス幅変調器（pulse width modulators, PWM）と従来のＰＤＭとの性能よりも向上した定常状態のリップルの性能を与える。したがってこの特徴により、フィルタ242内のコンデンサ（capacitor）は、高い値および低い値の各組を充電および放電するのにほぼ同じ時間量がかかるので、リップルの振幅はより小さくなる。解析では、シグマ−デルタ変調器414は、９ビットの分解能（Ｎ＝９）をもち、３以上の係数によって劣悪な場合の最高最低リップル振幅を低減することができる。リップル振幅におけるこの向上により、応答時間をより高速化することができる。とくに、ローパスフィルタのバンド幅を３の係数だけ増加することによって、同じリップル振幅について、応答時間は３倍に向上する。

第１のローパスフィルタは、通常は、変調器から変調器信号ｋ[ｎ]をフィルタするのに使用される。一次フィルタは単一の抵抗および単一のコンデンサで構成することができる。一次フィルタは構成要素数が少なくなるが、応答時間およびリップルの性能は一部の応用には不十分である。

２つの極をもつ二次フィルタでは、フィルタの周波数応答は、第１と第２の極の周波数の間では１／ｆに低下し、第２の極の周波数の後では１／ｆ２に低下する。リップル成分（すなわち、ｆｐ１およびｆｐ２＜ｆｒｉｐｐｌｅ）よりも低い２つの極の周波数を選択することによって、リップルは４０デシベル／１０進のスロープによって減衰され、なお４０デシベル／１０進のスロープは、一次フィルタで到達する２０デシベル／１０進のスロープよりも高速である。したがってリップルにおける向上は、フィルタの応答時間における向上となる。上述とは異なるが、特定のリップルの要件を満たすために、二次フィルタの極を一次フィルタの極よりも高くして、リップルの性能を犠牲にすることなく、応答時間を高速化することができる。

リップルの性能は、変調器のタイプ（例えば、従来のＰＤＭ、シグマ−デルタ変調器、など）、ローパスフィルタのバンド幅、および変調器クロックの速度の関数である。シグマ−デルタ変調器のクロック周波数を高速化すると、対応してリップル量が低減することが分かっている。リップルの性能が向上すると、アナログフィルタのバンド幅を増加することによって、応答時間を高速化することができる。

回路412、シグマ−デルタ変調器414、およびフィルタ242の構成および動作は、関連する特許出願第19622-2号にさらに詳しく記載されている。

送信連鎖のための統合された利得制御機構
回路が高速応答時間でＶＧＡの利得を制御するとき、ドライバ226およびＰＡ228のための利得制御機構は、ＶＧＡ220の利得制御機構と統合することができる。構成において、ドライバ226およびＰＡ228の利得は、制御信号ＰＡ Ｒ０およびＰＡ Ｒ１によって名目的に制御することができる。ドライバ226またはＰＡ228の何れか、あるいはこの両者の利得が変化すると、ドライバ−ＰＡの利得の変化に対応する利得オフセット値はディジタル形式でＶＧＡの制御信号から減算される。全ＶＧＡ制御信号はフィルタされ、ＶＧＡ220へ供給される。

図２に示した実施形態では、ドライバ226は２つの利得設定を含み、ＰＡ228は３つの利得設定を含む。これらの利得設定を結合して、３ないし６のドライバ−ＰＡ利得設定を生成することができる。特定の実施形態では、これらの素子を結合して、表１によって規定される４つの利得設定を生成する。

ドライバ−ＰＡの利得が変化するとき、ＶＧＡ220の利得はドライバ−ＰＡの利得の変化に対応してオフセットであり、ドライバ−ＰＡの利得が変化する前および後とほぼ同じ伝送電力レベルを維持する。例えば、ドライバ−ＰＡの利得が利得状態１から利得状態２へ変化するとき、ドライバ−ＰＡの利得は約１８デシベルだけ増加する。したがって、ＶＧＡの利得を１８デシベルだけ低減した利得オフセット値が、ＶＧＡの制御信号へ加えられる。ドライバ−ＰＡの利得が変化するのとほぼ同時に、ＶＧＡの利得は調節され、出力伝送電力における過渡電流は最小化される。

図６は、利得オフセット回路の実施形態のブロック図を示している。４つの利得オフセット値はマルチプレクサ（multiplexer, MUX）612へ供給され、１つの利得オフセット信号はドライバ−ＰＡの利得状態の各々に対応している。これらの利得オフセット値は、メモリ（例えば、ＲＡＭ、ＲＯＭ、フラッシュメモリ、または他のメモリ技術）、１組のレジスタ、制御装置、または他の回路内に記憶することができる。ＭＵＸ612はさらに制御信号ＰＡ ＲＡＮＧＥ ＳＴＡＴＥ[１：０]を受信し、制御信号ＰＡ ＲＡＮＧＥ ＳＴＡＴＥ[１：０]は利得オフセット値の１つを選択して、加算器318へ供給する。次に加算器318は選択された利得オフセット値をＶＧＡの利得値から減算して、全ＶＧＡ利得値を供給する。

ドライバおよびＰＡの利得状態が４つであるとき、（公称利得値からの）利得オフセット値は３つだけ必要である。したがってＭＵＸ612の複雑性を低減することができる。しかしながら、４つの利得オフセット値をもつ構成では、各ドライバ−ＰＡ利得状態の各利得オフセット値により、送信機の設計の融通性を増し、さらに加えてデータ経路の飽和を避けることができる。

既に記載したように、ＣＤＭＡの通信システムにおいて、ドライバ226およびＰＡ228の制御信号は、通常は、１つの更新クロックを使用して生成され、ＶＧＡ220の制御信号は別の更新クロックを使用して生成される。これらの２つのクロックは通常は周波数においてロックされているが、普通は位相はロックされていない。ドライバ−ＰＡおよびＶＧＡの制御信号を合わせて、出力伝送電力における過渡電流を低減する必要があるので、２つのクロックの位相の差は、伝送利得制御機構に対してとくに問題である。

ＩＳ−９５−ＡにしたがうＣＤＭＡ通信システムでは、加入者ユニットから基地局へのデータ伝送は、ウオルシュ符号（Walsh symbol）を送ることによって行われる。加入者ユニット内では、データビットが生成され、６つのコード化されたデータビットのグループへまとめられる。各グループは、ウオルシュ符号の表を示すのに使用される。各ウオルシュ符号は６４ビットのシーケンスであり、２０８μ秒の継続期間をもち、４．８キロヘルツのウオルシュ符号レートを生成する。ウオルシュ符号は変調され、基地局へ送られる。基地局では、送信信号が受信され、復調される。通常は、各ウオルシュ符号の期間でコヒーレントに復調が行われ、多重ウオルシュ符号では非コヒーレントに復調が行われる。コヒーレントな復調では、受信した信号の位相情報が、復調の性能に大きな影響を与える。

特定の実施形態では、ドライバまたはＰＡにおいて利得をスイッチングすると、出力伝送信号における過渡電流の位相を変動して不連続にする傾向があるので、ドライバおよびＰＡのスイッチングはウオルシュ符号の範囲に制限されて、性能の劣化を最小化する。ドライバおよびＰＡの利得のスイッチングをウオルシュ符号の範囲に合わせることによって、出力伝送電力における過渡電流は、符号の範囲において発生し、システムの性能における劣化は低減する。この設計の選択の結果、ドライバおよびＰＡは４．８キロヘルツのウオルシュ符号レートでスイッチされることになる。

４．８キロヘルツの更新レートは、一般的に利得状態間でスイッチングするのには適しているが、通常はＶＧＡの利得制御には不適切である。ＶＧＡが動作状態の迅速な変化に応答して出力伝送電力レベルを素早く調節するのには、通常は、より高速の更新レートが必要である。特定の構成では、ＶＧＡの更新レートは３８．４キロヘルツである。特定の構成では、ドライバ−ＰＡの利得設定回路の更新クロックは４．８キロヘルツのクロックであり、これは加入者ユニットの送信部内の変調器から求められ、ＶＧＡの利得設定回路の更新クロックは３８．４キロヘルツのクロックであり、これは加入者ユニットの受信部内の復調器から求められる。

ＩＳ−９５−Ａにしたがう通信システムでは、１．０μ秒の要件では、受信フレームの範囲と送信フレームの範囲との間にタイミング遅延が加えられる。この遅延は、通常は、加入者ユニットの処理遅延よりも短い。したがって、送信機の処理の一部は、受信フレームを受信する前に、前もって行われる。送信機のタイミングは受信機のタイミングに対して動的であり、送信機と受信機との間のタイミングは非同期になる。したがって、送信機のタイミングから求められたドライバ−ＰＡの制御信号と受信機のタイミングから求められたＶＧＡの制御信号との間のタイミングは非同期になる。

統合された利得制御機構を用意するために、別途記載するように、必要なとき（すなわち、ドライバ−ＰＡが利得状態を変更するとき）、ドライバ−ＰＡおよびＶＧＡの制御信号のタイミングは同期する。

図７ａは、ドライバ−ＰＡおよびＶＧＡの制御信号を示すタイミング図である。ドライバ−ＰＡの４．８キロヘルツの更新クロックは、ＶＧＡの３８．４キロヘルツの更新クロックと合わせないことに注意すべきである。時間ｔ１では、現在の利得状態と前の利得状態とは同じ（例えば、両者は利得状態００）であり、インターフェイス回路350の入力は、名目的に３８．４キロヘルツのクロックでの制御値で更新される。時間ｔ２では、現在の利得状態と前の利得状態とは異なり（例えば、利得状態００から利得状態０１へ変化し）、インターフェイス回路350の入力は、４．８キロヘルツのクロックを使用する制御値で更新される。ＶＧＡの制御値を適切な更新クロックと合わせるのを助けるのに、中間の制御信号ＳＡＭＥおよびＡＬＩＧＮを生成する。実施形態では、ＳＡＭＥの制御信号がロー（low）であり、ドライバ−ＰＡの状態の変化を示すとき、ＡＬＩＧＮの制御信号は４．８キロヘルツのクロックの立ち上がり（leading edge）の前後の３８．４キロヘルツのクロックの１期間の間インターフェイス回路350の更新を防ぐ。したがって、インターフェイス回路350は利得状態の変化に応答してＶＧＡに対して大きいアンダードライブまたはオーバードライブの信号を生成しないことと、ＰＤＡフィルタは大きい利得ステップをフィルタする適切な時間をもつことが保証される。ＳＡＭＥの制御信号がハイ（high）であり、ドライバ−ＰＡの状態の変化がないことを示すときは、インターフェイス回路350の入力は通常のやり方で更新される。制御信号ＳＡＭＥおよびＡＬＩＧＮは、図７の上の方に示した“初期”の４．８キロヘルツのクロック（４．８ｋＨｚ Ｅと示されている）に基づいて生成される。図７ａの下の方に示した制御信号ＬＯＡＤ ＥＮ１は、インターフェイス回路350の入力の更新時間を示している。

図７ｂは、ドライバ−ＰＡおよびＶＧＡの制御信号を生成する実施形態のブロック図を示している。利得状態は、ＰＡ ＲＡＮＧＥ制御回路360によって（すなわち、制御入力およびＴＸ ＡＧＣ値に基づいて）判断され、タイミング同期回路340内の比較器722へ供給される。比較器はクロック信号ＳＹＳ ＣＬＫおよび４．８ｋＨｚ Ｅクロックも受信し、現在の利得状態を前のドライバ−ＰＡの利得状態と比較し、ＳＡＭＥおよびＡＬＩＧＮ制御信号を生成し、ドライバ−ＰＡの利得状態が変化したかどうかを示す。ＳＡＭＥおよびＡＬＩＧＮ制御信号は論理回路724へ供給され、論理回路724は利得線形化回路330およびインターフェイス回路350のためのロードイネーブル信号を生成する。ロードイネーブル信号ＬＯＡＤ ＥＮ０を使用して利得線形化回路330の出力をラッチし、ロードイネーブル信号ＬＯＡＤ ＥＮ１を使用してインターフェイス回路350内の遅延素子522をイネーブルする。信号ＬＯＡＤ ＥＮ０およびＬＯＡＤ ＥＮ１は、インターフェイス回路350への入力およびインターフェイス回路350内の遅延素子522が同時に更新／イネーブルされることを保証する。図７ａに示したように、ロードイネーブル信号ＬＯＡＤ ＥＮ１はイネーブルパルスを含んでおり、イネーブルパルスは、通常の動作中は３８．４キロヘルツのクロックと合わせ、ドライバ−ＰＡの利得状態が変化したときは、４．８キロヘルツのクロックと合わせる。インターフェイス回路350からのＶＧＡ ＧＡＩＮ出力と、制御回路360からのＰＡ Ｒ０、ＰＡ Ｒ１、およびＰＡ ＯＮとは、システムクロックＳＹＳ ＣＬＫ（または、同様の位相をもつクロック）によってラッチされ、これらの制御信号を合わせる。

図７ｃは、比較器722の実施形態のダイヤグラムを示している。比較器722内では、ＰＡ ＲＡＮＧＥ ＳＴＡＴＥ信号は、レジスタ732のデータ入力および比較器734および736のＡ入力へ供給される。レジスタ732はクロック信号ＳＹＳ ＣＬＫでクロックされるが、４．８ｋＨｚ Ｅのクロックでイネーブルされ、レジスタ732からの出力は比較器734および736のＢ入力へ供給される。レジスタ732は、前のドライバ−ＰＡの利得状態値を保持する。比較器734および736の各々は、Ａの値（すなわち、現在のドライバ−ＰＡの利得状態）とＢの値（すなわち、前のドライバ−ＰＡの利得状態）の入力の値を比較する。次に比較器734および736はＳＡＭＥおよびＢＩＧＧＥＲの制御信号をそれぞれ生成する。

４．８ｋＨｚのクロックと４．８ｋＨｚ Ｅのクロックとは遅延素子742および744へそれぞれ供給される。遅延素子742は３８．４ｋＨｚのクロックの１周期の遅延を与え、遅延素子744はＶＧＡの制御値を計算するときの処理遅延に相当する（すなわち、利得線形化回路330の処理遅延を含む）遅延（ｔＰＲＯＣ）を与える。４．８ｋＨｚのクロックと４．８ｋＨｚ Ｅのクロックとの間の遅延が、２つの３８．４キロヘルツのクロック期間であり、この期間は、ＶＧＡの利得線形化ブロックが、適切なドライバ−ＰＡのオフセットで（ＴＸ ＡＧＣブロックの最大処理遅延で）更新されるのに十分な時間であり、したがってＶＧＡおよびドライバ−ＰＡの利得は特定の時間（例えば、ウオルシュ符号の範囲）において準備ができる。４．８キロヘルツのクロックと３８．４キロヘルツのクロックが、（異なる機構を使用して求められるように）位相はロックされていないが、（共通のシステムクロックから求められるように）周波数をロックされているので、４．８ｋＨｚのクロックと４．８ｋＨｚ Ｅのクロックとの間にこの遅延が生じる。遅延素子742および744からの遅延クロックは、ラッチ746のＲ入力およびＳ入力へそれぞれ供給される。ラッチ746の出力は、ＯＲゲート748の１つの入力へ供給され、遅延素子742からの遅延の４．８キロヘルツのクロックはＯＲゲート748の他の入力へ供給される。ＯＲゲート748の出力はＡＬＩＧＮ信号を含んでいる。

図７ｄは、論理回路724の１つの実施形態の図を示している。論理回路724内では、４．８キロヘルツのクロックとＡＬＩＧＮおよびＳＡＭＥ信号とがＯＲゲート752の入力へ供給される。ＯＲゲート752の出力はロードイネーブル信号ＬＯＡＤ ＥＮ０を含む。４．８キロヘルツのクロックとＳＡＭＥ信号とは、ＡＮＤゲート754の非反転入力と反転入力とへそれぞれ供給される。ＡＬＩＧＮおよびＳＡＭＥ信号は、ＯＲゲート754の入力へそれぞれ供給される。初期の３８．４キロヘルツのクロックと、ＯＲゲート756の出力とは、ＡＮＤゲート758の入力へ供給される。ＡＮＤゲート754および756の出力は、ＯＲゲート760の入力へ供給される。ＯＲゲート760の出力は、ロードイネーブル信号ＬＯＡＤ ＥＮ１を含む。

送信連鎖における分散したダイナミックレンジ
統合された利得制御機構を使用して、送信機のダイナミックレンジの要件は、送信連鎖内の種々の利得素子において分散することができる。図２の送信機200の特定の実施形態では、ドライバ226およびＰＡ228は要求されているダイナミックレンジの約５５デシベルを供給し、ＶＧＡ220は要求されているダイナミックレンジの残りの３０デシベルを供給する。要求されているダイナミックレンジの種々の分散が可能であり、これは本発明の技術的範囲内である。

図８ａは、多数の利得設定およびバイパス設定をもつ高効率の電力増幅器（high efficiency power amplifier, HEPA）800の実施形態の図を示している。ＨＥＰＡ800は、図２のドライバ226およびＰＡ228の組合せに代わる。ＨＥＰＡ800内では、ＲＦ信号がスイッチ812の入力へ供給される。スイッチ812の一方の出力は増幅器814の入力に接続され、スイッチ812の他方の出力はスイッチ816の入力へ接続される。スイッチ816の一方の出力はバイパス経路818の一方の端部に接続され、スイッチ816の他方の出力は減衰器820の一方の端部へ接続される。減衰器820およびバイパス経路818の他方の端部は、スイッチ822の２つの入力に接続される。スイッチ822の出力および増幅器814の出力はスイッチ824の２つの入力に接続される。スイッチ824の出力はＨＥＰＡ800のＲＦ出力を構成している。図８ａに示した特定の実施形態では、増幅器814は低利得状態および高利得状態を含む。

スイッチ816および822は制御信号ＳＷ０によって制御され、スイッチ812および824は別の制御信号ＳＷ１によって制御される。増幅器814の利得は制御信号ＰＡ ＧＡＩＮによって制御される。増幅器814は制御信号ＰＡ ＯＮによって電源を投入または切断することもできる。制御信号ＳＷ０、ＳＷ１、およびＰＡ ＧＡＩＮは、２つの制御信号ＰＡ Ｒ０およびＰＡ Ｒ１からＰＡ制御回路232（図２参照）によって生成することができる。

ＨＥＰＡ800には幾つかの長所がある。第１に、ＨＥＰＡ800は要求されているダイナミックレンジの一部を伝送路へ供給し、ＶＧＡのダイナミックレンジの要件を低減する。ダイナミックレンジの要件がより低いときは、ＶＧＡはより少ない電力を消費し、かつより小さいダイ領域（die area）を占めるように設計することができる。通常は、大量の電流で増幅器にバイアスをかけるか、または多数の利得段を用意するか、あるいはこの両者を行うことによって、高ダイナミックレンジが実現される。ダイナミックレンジの要件を低減することによって、バイアス電流を低減するか、または増幅器段を削除することができる。

ＶＧＡのダイナミックレンジ要件を低減すると、送信機のアーキテクチャをさらに向上することもできる。図２を参照すると、ＶＧＡ220へのＩＦ信号は、図２には示されていない前のアップコンバージョン段によってベースバンドからＩＦ周波数へアップコンバートされる。次にこのＩＦ信号は、ミクサー222で実行される第２のアップコンバージョン段によってＲＦへアップコンバートされる。いくつかの送信機の設計では、単一の直接アップコンバージョン段でベースバンド信号をＲＦ周波数へ直接にアップコンバートすることが好都合である。直接アップコンバージョンのアーキテクチャでは、送信機回路の複雑性を緩和して、回路のサイズおよびコストを低減する。直接アップコンバージョンのアーキテクチャは、向上した性能も与える。直接アップコンバージョンアーキテクチャでは、ＶＧＡはＲＦ周波数で実行される。ＲＦ周波数で動作するＶＧＡを設計し、これが全ダイナミックレンジ要件（例えば、８５デシベル）を備えることは、非常に難しい。したがって、直接アップコンバージョンアーキテクチャは、ＶＧＡのダイナミックレンジ要件の低減を前提にしている。

図８ｂは、多数の利得設定と１つのバイパス設定とをもつ電力増幅器回路840の実施形態の図である。ＰＡ回路840は、図２のＰＡ228に代わる。ＰＡ回路840内では、ドライバ226からのＲＦ信号はスイッチ842の入力へ供給される。スイッチ842の一方の出力はＰＡ844の入力へ接続され、スイッチ842の他方の出力はバイパス経路846の一方の端部へ接続される。バイパス経路846の他方の端部はスイッチ848の一方の入力へ接続され、ＰＡ844の出力はスイッチ848の他方の入力へ接続される。スイッチ848の出力はＰＡ回路840のＲＦ出力を含む。ＰＡ回路840およびドライバ226は接続され、最高で４つの利得設定を与える。

スイッチ842および848は制御信号ＳＷ１によって制御され、ＰＡ844のバイアスはスイッチ850を介して別の制御信号ＳＷ０によって制御される。制御信号ＳＷ０およびＳＷ１は、２つの制御信号ＰＡ Ｒ０およびＰＡ Ｒ１からＰＡ制御回路232（図２参照）によって生成することができる。

図８ｃは、多数の利得設定をもつが、バイパス設定をもたないＰＡ860の実施形態の図を示している。ＰＡ860は、図２のＰＡ228に代わる。ＰＡ860およびドライバ246は接続され、最高で４つの利得設定を与えることができる。図８ｃの構成は、図８ａおよび８ｂの構成よりも複雑さが緩和されており、幾つかの応用において好ましい。制御信号ＰＡ Ｒ０およびＰＡ Ｒ１は、図２の制御装置240によって生成することができる。

伝送電力の線形化
ＣＤＭＡの通信システムでは、加入者ユニット（例えば、セルラ電話）の伝送電力レベルは基地局との通信中に調節される。逆方向リンク上では、各送信側の加入者ユニットは、ネットワーク内の他の加入者ユニットへの干渉として働く。逆方向リンクの容量は、加入者ユニットが経験するセル内の他の送信側の加入者ユニットからの全干渉によって制限される。

干渉を最小化し、逆方向リンク容量を最大化するために、各加入者ユニットの伝送電力は、２つの電力制御ループによって制御される。第1の電力制御ループは、加入者ユニットの伝送電力を調節して、基地局で受信した信号についての１ビット当りのエネルギ−対−ノイズと干渉との和の比（energy-per-bit-to-noise-plus-interference, Eb/(No+Io)）によって測定されるように、信号品質は一定のレベルに維持される。このレベルは、Ｅｂ／（Ｎｏ＋Ｉｏ）の設定点と呼ばれる。第２の電力制御ループは設定点を調節し、フレームエラーレート（frame-error-rate, FER）によって測定されるように、所望のレベルの性能が維持される。第１の電力制御ループは、しばしば逆方向リンク閉電力制御ループと呼ばれ、第２の電力制御ループは、しばしば逆方向リンク外側電力制御ループと呼ばれる。逆方向リンクの電力制御機構は、米国特許第5,056,109号（“Method and Apparatus for Controlling Transmission Power in a CDMA Cellular Mobile Telephone System”）に詳しく記載されており、これは本発明の譲受人に譲渡されており、ここでは参考文献として取り上げている。

逆方向リンク閉電力制御ループでは、基地局は各加入者ユニットから受信したＥｂ／（Ｎｏ＋Ｉｏ）を測定し、測定値と閾値を比較する。測定されたＥｂ／（Ｎｏ＋Ｉｏ）が閾値より低いときは、基地局は１ビットのコマンド（電力制御ビットとも呼ばれる）を加入者ユニットへ送り、伝送電力を特定量（例えば、ＩＳ−９５−ＡにしたがうＣＤＭＡ通信システムでは１デシベル）だけ増加する。その代わりに、測定されたＥｂ／（Ｎｏ＋Ｉｏ）が閾値よりも高いときは、基地局は１ビットのコマンドを加入者ユニットへ送り、伝送電力を特定量（ここでも、ＩＳ−９５−ＡにしたがうＣＤＭＡ通信システムでは１デシベル）だけ低減するように加入者ユニットに命令する。この１ビットのコマンドを受信すると、対応して、加入者ユニットの閉ループ電力制御機構はその出力電力レベルを増減して調節する。

ＴＩＡ／ＥＩＡ／ＩＳ−９５−Ｂでは、加入者ユニットからの平均出力伝送電力が有効電力制御ビットの受信後に、１電力制御グループ内で１デシベルのステップに対して最終値が±０．５デシベル以内になることを要求している。この仕様を満足させるには、正確な利得設定機構が必要である。さらに加えて、各送信側の加入者ユニットは他の加入者ユニットへの干渉を生成するので、出力伝送電力レベルを正確に制御することは、システム性能の向上およびシステム容量の増加に好都合である。

図９ａは、代表的な回路素子（例えば、ＶＧＡ、ドライバ、またはＰＡ）の利得伝達関数（または曲線）910のグラフを示している。領域912の低出力電力レベルでは、回路素子は線形利得をもつ傾向がある。回路素子が、領域910の中点の電力レベルにおいてクラスＡＢであるときは、回路素子は、（比較的に）より高い利得を与える傾向がある。領域914の高出力電力レベルでは、回路素子の利得は低減する。回路素子の利得は、中間の出力電力レベルで拡張し（expand）、より高い出力電力レベルで圧縮する(compress)。利得線形化機構を使用して、出力伝送電力の線形制御（すなわち、ＩＳ−９５−Ａの仕様によって要求されているように１デシベルのインクリメントにおける線形制御）が可能である。

利得線形化機構は、例えば、利得校正表を使用して実行される。特定の回路素子を線形化するために、最初に、利得伝達曲線は、その回路素子について測定される。次に、測定された利得伝達曲線に基づいて、利得校正表が生成される。利得校正表には、測定された利得伝達曲線の逆関数である校正曲線が含まれている。校正曲線と利得伝達曲線とを組合せると、ほぼ線形になる。利得校正表には、出力された利得制御値が与えられていて、この利得制御値によって利得素子は設定され、利得は校正表への入力で線形に変化する。

出力伝送電力は、伝送信号路内の全ての素子の関数である。出力伝送電力の線形制御を可能にするために、通常は利得校正表が、伝送信号路内の全てについて生成され、その素子の非線形性を検討する。

図９ｂは、２つの利得状態をもつ回路素子（例えば、図２に示したドライバ226）の電力ヒステリシスを示すグラフである。電力ヒステリシスは、一般的に利得設定間の迅速なトグリングを妨げるために与えられる。例えば、出力伝送電力レベルが上閾値（rise threshold）（例えば、−４ミリワットデシベル）を越えるとき、ドライバは低利得設定から高利得設定へスイッチされるが、出力伝送電力が下閾値（fall threshold）（例えば、−８ミリワットデシベル）より低くならない限り、低利得設定へ再びスイッチされない。出力伝送電力レベルが上閾値と下閾値との間（例えば、−４ミリワットデシベルと−８ミリワットデシベルとの間）であるとき、ドライバの利得は変化しない。上閾値と下閾値との間の範囲には電力ヒステリシスが含まれていて、出力伝送電力レベルの通常の変化によるドライバ利得のトグリングを防いでいる。図１および２に示した送信では、ドライバ−ＰＡは、低出力伝送電力レベルの低利得設定と、高出力伝送電力レベルの高利得設定とで動作する。

簡単にするために、１つの利得校正表は、通常は、信号経路についての測定された利得伝達曲線に基づいて全伝送信号路に対して生成される。例えば、図１の伝達信号経路の利得伝達曲線を測定するために、ドライバ−ＰＡは１つの利得設定（例えば、低利得）に設定され、ＶＧＡ制御信号（例えば、ＶＧＡ ＧＡＩＮ）は低利得から高利得へ進み、ＶＧＡ制御信号が進むときに、出力伝送電力が測定される。測定された出力伝送電力を使用して、伝送信号路の利得伝達曲線を判断する。出力伝送電力レベルが上閾値と下閾値との間の中点（例えば、−６ミリワットデシベル）を交差するとき、ドライバ−ＰＡは他方の利得設定（例えば、高利得）へ設定され、全伝送出力電力レベルが最終値に戻るまで、ＯＳ ＧＡＩＮ（図１参照）は調節され、処理は続く。次に利得校正表は測定された利得伝達曲線から生成される。校正表は伝送信号路を“線形化”し、制御値をＶＧＡに与え、その結果出力伝送電力レベルは、校正表への入力値で線形に変化する。ＯＳ ＧＡＩＮの最終値は固定利得ステップとして記録される。

ドライバ−ＰＡの利得状態の両者をカバーする1つの利得校正表では、利得ステップＯＳ ＧＡＩＮの校正は、通常は、上閾値と下閾値との間の中点（例えば、−６ミリワットデシベル）で実行される。図９ｂに示したように、上閾値と下閾値との間のヒステリシス区間では、同じ出力伝送電力レベルは、２つの設定、すなわち（１）低利得設定および高ＶＧＡ利得のドライバ−ＰＡ、または（２）高利得設定およびＶＧＡの低利得のドライバ−ＰＡの一方によって得ることができる。下閾値（フォール１（FALL 1））近くの点922では、低利得設定および高ＶＧＡ利得のドライバ−ＰＡで校正が行われる。しかしながら、実際の送信中は、送信機はドライバ−ＰＡの高利得設定およびＶＧＡの低利得でヒステリシス区間内の点924において動作することができる。この動作状態は校正されず、点924におけるＶＧＡの利得は、通常は、校正表内の使用可能なデータから補外される。しかしながら、（図９ａに示したように）伝送信号路内の回路素子の利得の拡張および圧縮による非線形性のために、線形応答からずれ（deviation）が生じることがある。その結果、（例えば、点924における）補外されたＶＧＡ利得は、普通は、線形応答からずれている。このずれは、通常は、上閾値点および下閾値点とへ向かってより大きくなり（すなわち、利得ステップＯＳ ＧＡＩＮが測定されるところから離れ）、要求されている線形性（例えば、ＩＳ−９８−Ｂによって要求されているように±０．５デシベル）を越えることができる。例えば、ずれは、線形化された出力伝送電力レベルから１デシベル上回り、したがってＩＳ−９８−Ｂの仕様を越えた出力伝送電力レベルになる。

さらに、仮のヒステリシスを使用した設計では、特定の出力電力伝送レベルは、上閾値と下閾値との間の電力ヒステリシス区間を越えていても多数の利得状態において実現することができる。これは、線形応答からのずれをより大きくし、１つのみの校正表を使用して要求される線形性へ線形化することを実現不可能（または不可能）にすることができる。この現象をよりよく理解するために、タイミングヒステリシスの背後にある発想を簡単に再検討する。

幾つかのＣＤＭＡの構成では、ドライバ−ＰＡの利得状態は、システム性能を検討するために、低速のクロックを使用してスイッチされる。さらに、ドライバ−ＰＡの利得状態は、特定の時間遅延の後でのみスイッチされる。例えば、１つのシステム構成では、新しいドライバ−ＰＡの利得状態の変更要求が検出されたとき、タイマが作動する。タイマが切れたときに、引き続き新しい利得状態への変更が要求されるとき（または、受信した新しい要求が、前の要求と同じ利得方向の別の利得状態への変更を要求しているとき）、利得状態が変更する。この遅延期間は仮のヒステリシスをエミュレートし、仮のヒステリシスは、動作状態の迅速な変動による利得状態の迅速な変更（すなわち、利得状態間のトグリング）を防ぐ。

図９ｃは、２つのドライバ−ＰＡの利得状態をもつ回路素子の電力ヒステリシスと、下降への移動のみに対して実行される追加のタイミングヒステリシス（したがって、ドライバ−ＰＡの利得状態が高い方から低い方へ移るときのみ、タイマが存在する）とのグラフである。タイマの継続期間および受信した電力レベルの変化に依存して、図９ｃに示したように、下閾値は効率的にシフトして、元の下閾値よりも低い値を潜在的にとることができる。この情況では、同じ出力電力は、既に記載した２つの設定、すなわちドライバ−ＰＡの低利得設定および高ＶＧＡ利得をもつ設定およびドライバ−ＰＡの高利得設定およびＶＧＡの低利得とをもつ設定の一方によって得ることができる。ドライバ−ＰＡの高利得設定およびＶＧＡの低利得とは、元の上閾値と下閾値との間のヒステリシス区間内、かつ元の下閾値よりも低い要求されている伝送電力に対して使用できる。例えば、図９ｃの点930ないし933では、送信連鎖の校正は、低利得設定のドライバ−ＰＡで実現される。しかしながら、実際の伝送中は、送信機は、タイミングヒステリシスによって、点940、941、942、または943において、ドライバ−ＰＡの高利得設定で、校正されていない状態で動作することができる。実際の応答は、所望の線形応答からずれることが多く、したがってＩＳ−９８の標準規格によって求められている線形性を保証することができない。

図９ｄは、４つの利得状態をもつ送信機に対するヒステリシスを示すグラフである。各利得状態は、上閾値および下閾値と関係して、２つの利得状態のグラフについて既に記載したものに類似した電力ヒステリシスを与える。

図９ｅは、下降の過渡電流のみに対して実行される追加のタイミングヒステリシスの効果を示している。利得状態数が増加するとき、線形応答からのずれが累積し、相当により大きくなる。特定の出力伝送電力が多数の利得状態で実現されるとき、ずれはとくに大きくなる。例えば、特定の出力伝送電力レベルは、（図９ｄに示した例に記載されているように、電力ヒステリシス領域内のような）２つの利得状態、および（図９ｅの点950、952、954、および956に示されているような、タイミングヒステリシス領域内のような）全ての許容可能な利得状態によって実現できる。

本発明の態様にしたがって、信号伝送路について多数の校正表を生成し、各表は送信機内の各利得状態を示している。各利得状態の校正表は、その利得状態について測定された利得伝達曲線から判断される。利得伝達曲線は、ドライバ−ＰＡを特定の利得状態に設定し、全ての可能なＶＧＡ利得調節範囲（例えば、図２のＶＧＡ220の利得範囲）を進み、調節可能な利得素子（すなわち、ＶＧＡ）の利得が変化するときに、出力伝送電力レベルを測定し、各ドライバ−ＰＡの利得状態のプロセスを繰返すことによって判断される。

例えば、４つの利得状態をもつ図２に示した送信機について、第１の利得伝達曲線は、ドライバ−ＰＡを利得状態００へ設定し、ＶＧＡの全利得範囲において変化し、ＶＧＡが変動するときに出力伝送電力を測定することによって測定される。第２の利得伝達曲線は、ドライバ−ＰＡを利得状態０１へ設定し、ＶＧＡの利得範囲を動き、出力伝送電力を測定することによって測定される。第３および第４の曲線は、ドライバ−ＰＡを利得状態10および11へそれぞれ設定し、同じ測定プロセスを繰返すことによって測定される。次に、これらの４つの利得伝達曲線を使用して、４つの個別の校正表を求める。

各利得状態の校正表の使用には、幾つかの長所がある。第1に、出力伝送電力レベルが電力ヒステリシス区間内にあるときでも、出力伝送電力レベルは送信機の全ての利得状態に対して正確に、かつ線形に制御することができる。ＶＧＡの全利得調節範囲は全ての利得状態に対して測定され記憶されるので、線形の電力制御ができる。例えば、送信機の設計が４つの利得状態をもち、ＶＧＡが８５デシベルのダイナミックレンジをもつと仮定する。４つのドライバ−ＰＡの利得状態の何れか１つにおいて出力伝送電力レベルを特定のレベル（−２０デシベル）に設定するために、適切な校正表にアクセスして、その特定のドライバ−ＰＡの利得状態に対して望ましい出力伝送電力レベルを与えるＶＧＡ利得制御値を検索する。

さらに加えて、多数の校正表を使用することによって、タイミングヒステリシスが存在していても、出力伝送電力レベルを正確に線形に制御することができる。多数の校正表（例えば、各ドライバ−ＰＡの範囲の利得状態ごとに１つの校正表）を使用すると、全出力伝送電力範囲上の可能なドライバ−ＰＡの利得状態の各々に対する送信連鎖応答を校正することによって、タイミングヒステリシスが存在していていも、送信機は上述のＩＳ−９８−Ｂの仕様を満足させることができる。

既に記載したように、ドライバ−ＰＡは、ＶＧＡ（例えば、３８．４キロヘルツ）の更新レートに対して緩慢な更新レート（例えば、４．８キロヘルツ）でスイッチされる。時間遅延期間中に、出力伝送電力は、ＶＧＡの利得を調節することによって適切な電力レベルに調節される。時間遅延期間が切れると、要求される新しい利得状態は、現在の利得状態から離れて幾つかの状態にある。各ドライバ−ＰＡの利得状態ごとに１つの校正表を使用し、各利得状態を別々に校正できるようにすることによって、多数のドライバ−ＰＡの利得範囲（例えば、図９ｅの点950、952、954、および956）において遷移が可能であっても、幾つかの利得状態間の遷移に対して、出力伝送電力レベルを正確に設定することができる。適切な線形化された値は、選択されたドライバ−ＰＡの利得状態に依存して、４つの表の１つから検索される。例えば、ドライバ−ＰＡの利得状態が“０”であるとき、出力電力は表＃１（例えば、点950）で線形化され、ドライバ−ＰＡの利得状態が“１”であるときは、出力電力は表＃２（例えば、点952）で線形化され、ドライバ−ＰＡの利得状態が“２”であるとき、出力電力は表＃３（例えば、点954）で線形化され、ドライバ−ＰＡの利得状態が“３”であるときは、出力電力は表＃４（例えば、点956）で線形化される。

実施形態では、利得線形化機構は、ルックアップ表で実行される。各ルックアップ表は、入力利得制御値を対応するＶＧＡ利得制御値へマップし、線形の出力伝送電力レベルを与える。例えば、１０ビットの入力分解能および９ビットの出力分解能をもつ校正表では、１０２４×５１２エントリの表が使用される。校正表は、ＲＯＭ、ＲＡＭ、フラッシュメモリ、または他のメモリ技術として実行することができる。

出力伝送電力の過渡電流
ドライバ−ＰＡの利得と、ＶＧＡのオフセット利得とは、同時に変化して、出力伝送電力における過渡電流（またはグリッチ）を最小にする。ＶＧＡへの利得制御信号ＴＸ ＡＧＣは、ＶＧＡへ供給される前にローパスフィルタによってフィルタされる。異なる制御機構は、制御信号ＰＡ Ｒ０およびＰＡ Ｒ１に応答して、ドライバ−ＰＡの利得を調節する。ローパスフィルタの応答時間は、ドライバ−ＰＡの制御機構の応答時間に近付くように設計されている。しかしながら、これは保証されておらず、ドライバ−ＰＡの利得がスイッチされるとき、２つの応答時間の差によって、出力伝送電力において過渡電流またはグリッチが生じる。グリッチが大きくなり（例えば、＋２０デシベル以上のグリッチ）、ドライバ−ＰＡの利得の変化の大きさに近付くことがある。

図１０ａおよび１０ｂは、それぞれ下降および上昇の利得の段状（step）の変化に対するドライバ−ＰＡおよびＶＧＡの応答時間の不整合による出力伝送電力における過渡電流のグラフを示している。図１０ａに示したように、ドライバ−ＰＡの応答時間は、ＶＧＡの応答時間よりも高速である。したがって、ドライバ−ＰＡの利得が低減し、かつＶＧＡの利得が最終値に到達してから少し経って正規の値に戻るとき、出力伝送電力は低減する。図１０ｂでは、ドライバ−ＰＡが低利得から高利得へスイッチするときは、応答時間における同じ不整合によって、出力伝送電力に上昇のグリッチが発生する。

出力伝送電力における過渡電流は、システムの性能を劣化することがある。ＣＤＭＡ通信システムの容量により干渉は制限されるので、加入者ユニットの出力伝送電力における上昇のグリッチは他の加入者ユニットへの干渉を追加し、セルの容量を低減する。さらに加えて、加入者ユニットが送信しているとき、上昇のグリッチにより、ＣＤＭＡの波形はスプリアス放射のＩＳ−９８−Ａの仕様に適合しなくなる。

本発明の態様にしたがって、ドライバ−ＰＡの利得およびＶＧＡが制御され、出力伝送電力における過渡電流は、上昇（図１０ｂ参照）ではなく、下降（図１０ａ参照）であり、干渉を低減し、ＣＤＭＡの波形はＩＳ−９８−Ａの仕様にしたがうことができる。過渡電流の継続期間は、十分に短い継続期間において維持される。過渡電流が下降することを保証するために、より高い利得状態に変化するとき、ドライバ−ＰＡの利得のスイッチングを遅延させる回路が用意される。

図１０ｃおよび１０ｄは、２つの異なる時間遅延におけるドライバ−ＰＡおよびＶＧＡへの制御信号の時間的整合の（意図的に取り入れられた）不整合によって生じた出力伝送電力における過渡電流のグラフを示している。図１０ｃでは、ドライバ−ＰＡに対する制御信号は時間遅延ｔｄ１だけ遅延し、時間遅延ｔｄ１はＶＧＡの制御信号の応答時間よりも短い。したがって、ドライバ−ＰＡの利得がスイッチされるまで、出力伝送電力は下降に遷移する。次に出力伝送電力レベルのグリッチは上昇し、（恐らくは）正規の出力電力レベルを超え、その後で下降へ遷移する。図１０ｄでは、ドライバ−ＰＡの制御信号は時間遅延ｔｄ２だけ遅延し、時間遅延ｔｄ２はＶＧＡの制御信号の応答時間にほぼ等しい。したがって、ドライバ−ＰＡの利得がスイッチされ、そのときに出力伝送電力が正規の値に戻るまで、出力伝送電力は下降に遷移する。図１０ｃおよび１０ｄによって示されているように、異なる過渡電流の応答は、ドライバ−ＰＡの制御信号における異なる遅延量ごとに得られる。１つの実施形態では、ドライバ−ＰＡおよびＶＧＡの制御信号のタイミングは、下降のドライバ−ＰＡの利得ステップに対して調整されない（すなわち、信号は正規のやり方で合わせない）。

図１０ｅは、ドライバ−ＰＡの利得がスイッチされたときに、ドライバ−ＰＡへの制御信号を遅延して、出力伝送電力における過渡電流の制御を可能にする回路の実施形態の図である。既に記載したように、ドライバ−ＰＡの制御信号は４．８キロヘルツのクロックを使用して更新される。ＰＡ ＲＡＮＧＥの制御回路360内では、４．８キロヘルツのクロックは、遅延素子1012の入力およびＭＵＸ1014の１つの入力に供給される。遅延素子1012の出力は、ＭＵＸ1014の他の入力に供給される。制御信号ＢＩＧＧＥＲは、ＭＵＸ1014の制御入力へ供給される。制御信号ＢＩＧＧＥＲは図７ｂおよび７ｃに示した回路によって生成され、ドライバ−ＰＡがより高い利得状態に変わるときにアサートされる。ＭＵＸ1014の出力はラッチ770のためのイネーブル信号である。ラッチ770は、制御信号ＰＡ Ｒ０およびＰＡ Ｒ１をドライバ−ＰＡへ供給する。制御信号ＢＩＧＧＥＲが高く、より高いドライバ−ＰＡの利得設定への変更を示しているとき、遅延された４．８キロヘルツのクロックはラッチ770のイネーブル入力へ供給され、ドライバ−ＰＡの制御信号内の過渡電流を遅延する。遅延素子1012によって与えられる時間遅延は、遅延制御信号によって制御できる。特定の実施形態では、遅延素子1012は、２６μ秒、１３μ秒、および６．５μ秒のプログラム可能な遅延を与える。遅延素子1012を使用すると、図４に示した時間応答調節回路412によるＶＧＡの制御信号の応答時間を変えることができる。送信機の特定の構成およびシステム要件に依存して、他の遅延値を使用することもできる。

電力の節約
干渉を最小化し、電力を節約するために、各加入者ユニットは、ユーザの会話中の発話行為（speech activity）のレベルに依存して異なるビットレートで送信する。加入者ユニット内では、可変レートの音声ボコーダは、ユーザが能動的に発話しているときはフルレートで、黙音（例えば、ポーズ）の期間中は低速で音声データを供給する。可変レートのボコーダは、米国特許第5,414,796号（“Variable Rate Vocoder”）に詳しく記載されており、これは本発明の譲受人に譲渡され、ここでは参考文献として取り上げている。ＣＤＭＡ通信システムは、ユーザが発話行為を減らすか、または発話を止めるとき、送信ビット数を減らし、使用電力を低減し、干渉を低減することによって、逆方向リンクの容量を増加する。

逆方向リンク上では、発話行為が少ないとき、時間期間中に一時的に送信機をオフにすることによって、干渉を低減する。ＩＳ−９５−Ａの標準規格にしたがって、“電力制御グループ”と呼ばれる特定の時間増分（例えば、１．２５ミリ秒）の間、送信機はオンまたはオフにされる。この時間増分中にデータが送られるときは、電力制御グループは“有効”であると考えられる。

本発明の１つの態様にしたがって、送信が行われていないとき、電力制御グループの間にＰＡをオフにすることに加えて、制御機構は、（１）“有効な電力制御グループ”中でも、要求されている出力電力レベルを与える必要がないとき、ＰＡの電源を切るか、または（２）電話が通話中でないときは、送信連鎖の全信号路および関係するバイアス回路の電源を切るか、あるいは（１）および（２）の両者を行う。一定の情況（例えば、低出力伝送電力レベル）の間は、送信中の要求されている出力伝送電力レベルはドライバのみによって与えられることが分かった。これらの情況では、ＰＡはバイパスされ、電源を切られて、電力を節約できる。一定の他の情況では、（例えば、送信が行われていない電力制御グループ中）では、全伝送信号路は電源を切られて、より多くの電力を節約することも分かった。電力の節約は、移動加入者ユニットにおいてとくに好都合であり、スタインドバイおよび通話時間を効果的に増加する。

ＰＡは、通常は、オンにされて、特定のウオームアップ期間の間ウオームアップされ、使用前に（すなわち、ＲＦ信号を供給される前に）、適切なバイアスで安定化される。ＰＡを適切にウオームアップするのに失敗すると、出力伝送電力において過渡電流が発生し、システムの性能を劣化することがある。ウオームアップ時間は、特定のＰＡの設計に依存して、１５０μ秒ないし５００μ秒である。

図１１ａおよび１１ｂは、本発明の実施形態にしたがってＰＡおよび送信連鎖を制御するのに使用される信号のタイミング図を示している。制御信号ＴＸ ＯＵＴは、有効な電力制御グループ、または加入者ユニットによってデータが送られるときの時間を示す。既に記載したように、各電力制御グループは特定の期間（例えば、ＩＳ−９５−Ａに準拠するシステムにおいて１．２５ミリ秒）を含む。制御信号ＴＸ ＯＵＴは、例えばユーザの発話行為に依存する。音声信号ＰＡ ＩＮＴＥＲＮＡＬ ＳＴＡＴＥ１は、ＰＡの電力利得が要求される時を示している。ドライバのみが要求されている電力レベルを供給できるので、一定の出力伝送電力レベルより低いときは、ＰＡはバイパスされるか、または電源を切られることが分かった。制御信号ＰＡ ＩＮＴＥＲＮＡＬ ＳＴＡＴＥ１は、例えば加入者ユニットの動作状態に依存する。また、制御信号ＰＡ ＩＮＴＥＲＮＡＬ ＳＴＡＴＥ１は、制御信号ＰＡ ＰＯＷＥＲ ＵＰおよびＰＡ Ｒ１を求めるのにも使用される。制御信号ＰＡ ＰＯＷＥＲ ＵＰは、（ウオームアップ時間を含む）送信中にＰＡをオンにする必要があるときを示し、制御信号ＰＡ Ｒ１は、ウオームアップされたＰＡが使用されるときを示している。

図８ａおよび８ｂを参照すると、これらのＰＡアーキテクチャは、入力ＲＦ信号をバイパス経路を介して出力へスイッチすることによってＰＡのバイパスを可能にする。ＰＡをバイパスするスイッチの制御信号ＳＷ０およびＳＷ１は、ＰＡの利得を制御し、ドライバ−ＰＡの利得状態を識別する制御信号ＰＡ Ｒ０およびＰＡ Ｒ１から求めることができる。例えば、図８ａおよび８ｂに示した両方のアーキテクチャでは、制御信号ＰＡ Ｒ１はスイッチ信号ＳＷ１に関係する（また、図８ａに示したアーキテクチャでは、制御信号ＰＡ Ｒ０はスイッチ制御信号ＳＷ０に関係する）。ＰＡをオンおよびオフにするのを制御する信号ＰＡ ＯＮを生成するには、ＰＡ ＷＡＲＭＵＰを使用する。

ドライバ−ＰＡの利得は、通常は、高出力伝送電力レベルが要求されるときに高利得に設定される。図９ｄを参照すると、出力伝送電力レベルが増加するとき、より多くの利得がドライバ−ＰＡによって供給される。表１に示した特定の実施形態では、２つの最も高いドライバ−ＰＡの利得設定に対応する利得状態10および11の間、ＰＡはオンにされ、使用中である。

図１１ｃに示されていて、かつ図１１ａおよび１１ｂのタイミング図に記載されている実施形態では、ＰＡをオンおよびオフにする制御信号ＰＡ ＯＮは、ＰＡ ＯＮ ｏｌｄおよびＰＡ ＰＯＷＥＲＵＰの制御信号から求められる。制御信号ＰＡ ＯＮ ｏｌｄは“無効”の電力制御信号グループ中のＰＡのオン／オフを制御し、制御信号ＰＡ ＰＯＷＥＲＵＰは“有効”の電力制御信号グループ中のＰＡのオン／オフを制御する。実施形態では、有効な電力制御グループ中（すなわち、送信機がデータを送っているとき）および要求されている電力レベルを与えるのにＰＡが必要とされているとき、ＰＡはオンにされる。したがって制御信号ＰＡ ＯＮ ｏｌｄおよびＰＡ ＰＯＷＥＲＵＰの両者がアサートされるとき、制御信号ＰＡ ＯＮはアサートされる。しかしながら、制御信号ＰＡ ＯＮは、ＰＡ入力（例えば、時間ｔＡおよびｔＣ）にＲＦ信号が到達する前に、特定量の時間（ｔＰＡ ＷＡＲＭ ＵＰ）にアサートされる。ＰＡのウオームアップ時間（ｔＰＡ ＷＡＲＭ ＵＰ）は特定のＰＡ設計の要件に基づいてプログラム可能である。ＰＡは、通常は、システムの性能を劣化しない場合は、必要ないときは（例えば、時間ｔＢおよびｔＤでは）、直ちに電源を切ってもよい。

１つの実施形態では、伝送信号路およびバイアス回路は、有効の電力制御グループ中はオンにされ、データが送られないときはオフにされる。したがって制御信号ＴＸ ＯＵＴがアサートされるときは、制御信号ＴＸ ＯＮはアサートされる。しかしながら、制御信号ＴＸ ＯＮは、伝送信号路の入力に信号が到達する前（例えば、時間ｔＡおよびｔＣ）の特定量の時間（ｔＴＸ ＷＡＲＭ ＵＰ）にアサートされる。伝送信号路のウオームアップ時間（ｔＴＸ ＷＡＲＭ ＵＰ）も、特定の伝送信号路設計の要件に基づいてプログラム可能である。さらに加えて、連鎖のウオームアップ時間（ｔＴＸ ＷＡＲＭ ＵＰ）は、ＰＡのウオームアップ時間（ｔＰＡ ＷＡＲＭ ＵＰ）と同じであっても、または異なっていてもよい。図２に示した送信機のアーキテクチャを参照すると、制御信号ＴＸ ＯＮを使用して、ＶＧＡ220、ミクサー222、およびドライバ226の電源を切ることができる。

図１１ｃは、制御信号ＰＡ ＯＮを生成して、ＰＡをオンおよびオフにする回路の実施形態の図を示している。制御信号ＰＡ Ｒ１およびＰＡ ＩＮＴＥＲＮＡＬ ＳＴＡＴＥ１は、ＡＮＤゲート1112の反転入力および非反転入力にそれぞれ供給される。制御信号の前の値ＰＡ ＰＯＷＥＲＵＰ[ｎ−１]は、ＡＮＤゲート1112の別の反転入力へ供給される。ＡＮＤゲート1112の出力は、ＰＡをウオームアップする必要があることを示す信号であり、遅延素子1114の入力へ供給される。遅延素子1114は、制御入力ＰＡ ＷＡＲＭＵＰによって示されているように、特定の遅延によって信号を遅延する。遅延素子1114からの出力は、ＰＡの要求されているウオームアップ時間に対応するパルスであり、ＯＲゲート1118の入力へ供給される。制御信号ＰＡ ＩＮＴＥＲＮＡＬ ＳＴＡＴＥ１は、ＰＡが要求されるときにアサートされ、ＯＲゲート1118の他の入力へ供給される。ＯＲゲートの出力は、ラッチ1122のデータ入力へ供給され、ラッチ1122はこの制御信号を、伝送路の他の制御信号と同期させる。ラッチ1122からの出力は制御信号ＰＡ ＰＯＷＥＲＵＰを含む。次に制御信号ＰＡ ＰＯＷＥＲＵＰおよびＰＡ ＯＮ ｏｌｄは論理積をとられ、制御信号ＰＡ ＯＮを供給する。

制御信号ＴＸ ＯＮは、制御信号ＰＡ ＯＮ ｏｌｄと同様のやり方で生成することができる。

図１１ｄは、制御信号ＰＡ Ｒ[１：０]を生成する回路の実施形態の図を示している。制御信号ＰＡ Ｒ[１：３] ＲＩＳＥおよびＰＡ Ｒ[１：３] ＦＡＬＬ、前の制御信号ＰＡ ＲＡＮＧＥ ＳＴＡＴＥ[１：０]、およびＴＸ ＡＧＣ ＶＡＬＵＥは、（ヒステリシスをもつ）優先エンコーダ1140に供給され、優先エンコーダ1140は１組の制御信号を供給する。これらの信号は、フリップフロップ1142によって、４．８ｋＨｚ Ｅのクロックでラッチされ、制御信号ＰＡ ＲＡＮＧＥ ＳＴＡＴＥ[１：０]を供給する。制御信号ＰＡ ＩＮＴＥＲＮＡＬ ＳＴＡＴＥ[１：０]およびＰＡ Ｒ[１：０]はＭＵＸ1144へ供給され、ＭＵＸ1144は、制御信号ＷＡＲＭＩＮＧに基づいて制御信号の組の1つを選択する。ＭＵＸ1144からの出力は、フリップ−フロップ1146によって４．８キロヘルツのクロックでラッチされ、制御信号ＰＡ Ｒ[１：０]を供給する。

要約して、要求されている伝送電力がＰＡのレンジ状態をバイパスする（例えば、００，０１）からバイパスしない（例えば、１０，１１）ヘ変更する必要を示すとき、すなわちＰＡ ＩＮＴＥＲＮＡＬ ＳＴＡＴＥ１が０から１へ遷移し、ＰＡ ＰＯＷＥＲＵＰが０であるとき、ＰＡ ＰＯＷＥＲＵＰは次の４．８キロヘルツのクロックでハイ（high）でアサートされる。ＰＡ ＰＯＷＥＲＵＰは、少なくとも（ソフトウエアによってプログラム可能な）ＰＡ ＷＡＲＭＵＰ期間の間、ハイのままであり（すなわち、図１１ｃの信号ＷＡＲＭＩＮＧがハイである間）、したがってＰＡは使用前にウオームアップされる。ＰＡ ＩＮＴＥＲＮＡＬ１がハイである限り、またはＰＡが使用中である限り、ＰＡ ＰＯＷＥＲＵＰはハイのままである。これは、図１１ｃに示した。

図１１ｄは、ＷＡＲＭＩＮＧがハイである（すなわち、ＰＡがウオーミングアップしている）限り、ＰＡ ＩＮＴＥＲＮＡＬ ＳＴＡＴＥ[１：０]がバイパスしない状態（10，11）への変更を示しても、真の内部状態ＰＡ ＲＡＮＧＥ ＳＴＡＴＥ[１：０]およびピンＰＡ Ｒ[１：０]は前のバイパスＰＡ状態（００，０１）を保持する。これは、ＰＡがウオームアップされる前は使用されないことを保証している。（ソフトウエアでプログラム可能な）ＰＡ ＷＡＲＭＵＰ時間が切れた後で、信号ＷＡＲＭＩＮＧはロー（low）に遷移し、ＰＡがウオームアップされ、使用する準備ができていることを示す。図１１ｄのＭＵＸ1144は、新しいバイパスしない状態（10，11）をＰＡの内部状態ＰＡ ＩＮＴＥＲＮＡＬ ＳＴＡＴＥ[１：０]およびピンＰＡ Ｒ[１：０]へ伝搬し、ＰＡが現在使用できることを示す。ＰＡの周りの図８ａおよび８ｂ内のスイッチＳＷ１を閉じることができ（すなわち、ＰＡ Ｒ１はハイである）、ウオームアップＰＡが現在使用中であり、ＶＧＡ利得から適切な利得ステップが差し引かれる。ＰＡ ＲＡＮＧＥ ＳＴＡＴＥ[１：０]は、図６に示したように、ＶＧＡからの適切な利得ステップＧＡＩＮ ＯＦＦＳＥＴ[０−３]の減算を制御する。動作状態がバイパスしないＰＡ状態（10，11）を示す限り、すなわちＰＡ ＩＮＴＥＲＮＡＬ１がハイである限り、ＰＡは使用中のままである。

図１１ａに示した実施形態では、送信機がゲートオフされるとき（すなわち、データが送られない期間）および送信中にＰＡが必要ないとき（すなわち、低出力伝送電力レベルが要求されているとき）、ＰＡは電源を切られる。

上述の実施形態は、当業者が本発明を生成または使用できるようにするために与えられている。これらの実施形態に対する種々の変形は当業者には容易に明らかとなり、本明細書に記載した一般的な原理は発明的な能力を使用せずに他の実施形態へ応用できるであろう。したがって、本発明は、本明細書に記載した実施形態に制限されることを意図されず、本明細書に記載した原理および斬新な特徴に一致する最も幅広い技術的範囲にしたがうことを意図されている。
以下に本件出願当初の特許請求の範囲に記載された発明を付記する。
［１］
送信機において回路素子の利得を調節する方法であって、
前記回路素子の利得設定値を含む利得制御信号を受信することと、
前記利得制御信号の前記利得設定値の変化に対応するオーバードライブパルスを生成することと、
前記オーバードライブパルスと前記利得設定値とを加算して、調節された制御信号を生成することと、
前記調節された制御信号をフィルタし、フィルタされた制御信号を生成することと、
前記フィルタされた制御信号にしたがって前記回路素子の前記利得を調節することとを含む方法。
［２］
前記調節された制御信号をパルス変調器で変調して、変調器信号を生成し、
前記変調器信号をフィルタして、前記フィルタされた制御信号を生成することをさらに含む［１］記載の方法。
［３］
前記パルス変調器がシグマ−デルタ変調器である［１］記載の方法。
［４］
前記オーバードライブパルスが、前記利得設定値の変化の大きさに関係する振幅をもつ［１］記載の方法。
［５］
前記オーバードライブパルスが、プログラム可能な継続期間をもつ［１］記載の方法。
［６］
前記フィルタリングが、１よりも大きい次数をもつローパスフィルタによって行われる［１］記載の方法。
［７］
前記回路素子が可変利得増幅器である［１］記載の方法。
［８］
第１の利得素子および第２の利得素子をもつ送信機において信号利得を調節する方法であって、前記第１の利得素子は第１の更新クロックに応答し、前記第２の利得素子は第２の更新クロックに応答し、前記第１および第２の更新クロックは非同期であって、
前記第1の利得素子の第1の利得伝達特性を判断することと、
前記第２の利得素子の第２の利得伝達特性を判断することと、
前記第１の利得素子の第１の利得設定値と前記第２の利得素子の第２の利得設定値とを受信することと、
前記第１の利得設定値に基づく特定の利得オフセット値で前記第２の利得設定値を調節することと、
前記調節された第２の利得設定値に対応する線形化された利得設定値を判断することと、
前記第１の利得設定素子の利得を前記第１の利得設定値で調節することと、
前記第２の利得設定値の利得を前記線形化された利得設定値で調節することとを含む方法。
［９］
第1の更新時間において前記第1の利得素子の前記利得を調節することと、
前記第1の利得設定値の変化を検出することと、
変化が検出されたときは、前記第１の更新時間において前記第２の利得素子の前記利得を調節することとをさらに含む［８］記載の方法。
［１０］
前記第１および第２の利得伝達特性に基づいて利得補償表を生成することをさらに含み、
前記調節された第２の利得設定値に対応する前記線形化された利得設定値を前記利得補償表から検索することによって、前記線形化された利得設定値を前記判断する［８］記載の方法。
［１１］
第１の利得素子と第２の利得素子とをもつ送信機において信号利得を調節する方法であって、前記第１の利得素子が第１の更新クロックに応答し、前記第２の利得素子が第２の更新クロックに応答し、前記第２の更新クロックが前記第１の更新クロックよりも高速で、前記第１および第２の更新クロックは同期していて、
前記第1の利得素子の第1の利得設定値と、前記第２の利得素子の第２の利得設定値とを受信することと、
前記第1の利得設定値を表わす第1の利得制御信号を生成することと、
前記第２の利得設定値を表わす第２の利得制御信号を生成することと、
前記第1の利得制御値を前記第１の更新クロックと合わせることと、
前記第1の利得素子の利得設定値の変化を検出することと、
利得設定値の変化が検出されたときは、前記第２の制御信号を前記第１の更新クロックと合わせることと、
利得設定値の変化が検出されないときは、前記第２の制御信号を前記第２の更新クロックと合わせることと、
前記第1の利得素子の利得を前記合わした第1の利得制御信号で調節することと、
前記第２の利得素子の利得を前記合わした第２の利得制御信号で調節することとを含む方法。
［１２］
前記第２の利得設定値を、前記第１の利得設定値に基づく特定の利得オフセット値で調節することをさらに含み、
前記第２の利得制御信号が、前記調節された第２の利得設定値を表わしている［１１］記載の方法。
［１３］
送信機からの出力電力レベルの線形調節を行う方法であって、前記送信機は、複数の個別の利得設定をもつ素子と可変利得設定をもつ素子とを含み、
前記複数の個別の利得設定の各々について、前記送信機の利得伝達関数を判断することと、
前記複数の個別の利得設定の各々について、前記判断された利得伝達関数に基づいて利得補償表を生成することと、
前記複数の個別の利得設定をもつ素子の第1の利得設定値を受信し、前記第1の利得設定値が前記複数の個別の利得設定の１つを識別することと、
前記可変利得設定をもつ素子の第２の利得設定値を受信することと、
前記第1の利得設定値によって識別されている個別の利得設定に対応する補償された利得設定値を前記利得補償表から検索することと、
前記複数の個別の利得設定をもつ前記素子の利得を前記第１の利得設定値で調節することと、
前記可変利得設定をもつ前記素子の利得を前記補償された利得設定値で調節することとを含む方法。
［１４］
前記利得伝達関数を判断することが、
前記複数の個別の利得設定をもつ前記素子を特定の利得設定に設定することと、
前記可変利得設定をもつ前記素子の利得範囲でステップすることと、
前記送信機から出力電力レベルを検出することと、
前記設定を繰返し、前記複数の個別の利得設定の各々をステップし、検出することとを含む［１３］記載の方法。
［１５］
前記利得補償表が、ルックアップ表内に記憶されている［１３］記載の方法。
［１６］
前記第２の利得設定値が、前記送信機から前記出力電力レベルを特定量だけ増加または減少するコマンドを含む［１３］記載の方法。
［１７］
前記複数の個別の利得設定の各々が、前記送信機からの特定の範囲の出力電力レベルと関係している［１３］記載の方法。
［１８］
前記複数の個別の利得設定に関係する前記特定の範囲の出力電力レベルがオーバーラップして、ヒステリシスを生成する［１７］記載の方法。
［１９］
各個別の利得設定に関係する各特定の範囲の出力電力レベルが、要求されている出力電力の全ダイナミックレンジをカバーするように拡張される［１７］記載の方法。
［２０］
信号送信中の送信機の出力電力における過渡電流を制御する方法であって、前記送信機が、第１の時間応答をもつ第１の素子および第２の時間応答をもつ第２の素子を含み、前記第１の時間応答は前記第２の時間応答よりも高速であり、
前記第１の素子の利得を調節する第1のコマンドを受信することと、
前記第２の素子の利得を調節する第２のコマンドを受信することと、
前記第１のコマンドを特定の時間期間だけ遅延させることと、
前記第２のコマンドにしたがって前記第２の利得素子の前記利得を調節することと、
前記遅延した第１のコマンドにしたがって前記第1の利得素子の前記利得を調節することとを含む方法。
［２１］
前記第１のコマンドが、前記第１の素子の前記利得の増加を命令し、前記第２のコマンドが、前記第２の素子の前記利得の低減を命令する［２０］記載の方法。
［２２］
前記第１の素子が、前記送信機内の電力増幅器または電力増幅器ドライバである［２０］記載の方法。
［２３］
前記第２の素子が、前記送信機内の可変利得素子である［２０］記載の方法。
［２４］
前記第１および第２の素子の利得の調節によって前記送信機の出力電力レベルの増加を低減するように、前記特定の時間期間を選択する［２０］記載の方法。
［２５］
前記第１のコマンドが、前記第１の素子の前記利得の増加を命令するとき、前記遅延が行われる［２０］記載の方法。
［２６］
前記特定の時間期間が、入力制御値によってプログラム可能である［２０］記載の方法。
［２７］
信号送信中の送信機内の電力増幅器を制御する方法であって、
要求されている出力伝送電力レベルを判断することと、
前記要求されている出力伝送電力レベルが特定の閾値よりも低いときは、前記電力増幅器をバイパスすることと、
前記要求されている出力伝送電力レベルが前記特定の閾値を越えるときは、
少なくとも特定のウオームアップ期間の間、前記電力増幅器の電源を投入し、かつ、
前記電力増幅器を選択することとを含む方法。
［２８］
前記要求されている出力伝送電力レベルが特定の閾値よりも低いときは、前記電力増幅器の電源を切断することをさらに含む［２７］記載の方法。
［２９］
送られたコード符号の範囲に対応するときに、前記電力増幅器の前記選択が行われる［２７］記載の方法。
［３０］
送られたコード符号の範囲に対応するときに、前記電力増幅器の前記バイパスが行われる［２７］記載の方法。
［３１］
信号送信中の送信機の電力増幅器を制御する方法であって、
要求されている出力伝送電力レベルを判断することと、
前記要求されている出力伝送電力レベルに部分的に基づいて要求されている前記電力増幅器を判断することと、
前記要求されている電力増幅器の利得が特定の閾値よりも低いときは、前記電力増幅器をバイパスするか、または電源を切断することと、
前記要求されている電力増幅器の利得が特定の閾値を越えるときは、
少なくとも特定のウオームアップ期間の間、前記電力増幅器の電源を投入し、かつ、
前記電力増幅器を選択することとを含む方法。
［３２］
送られたコード符号の範囲に対応するときに、前記電力増幅器の前記選択が行われる［３１］記載の方法。
［３３］
データが送られない期間を分散させているデータ伝送期間が含まれている信号送信中に、伝送信号路内の回路素子を非活動にする方法であって、
前記伝送信号路からデータ伝送が存在するか、または存在しないかを判断することと、
データ伝送が存在しないときは、前記伝送信号路内の前記素子の電源を切断することと、
データ伝送が存在するときは、データ伝送前の、少なくとも特定のウオームアップ期間の間、前記伝送信号路内の前記素子の電源を投入することを含む方法。
［３４］
伝送信号路内の前記素子が、前記伝送信号路内の可変利得素子およびミクサーを含む［３１］記載の方法。
［３５］
特定の時間間隔の間に、データ伝送が存在するか、または存在しないかが定められる［３１］記載の方法。
［３６］
通信システム内の送信機であって、
入力信号を受信するように構成されていて、かつ特定の利得範囲をカバーする可変利得をもつ可変利得素子と、
前記可変利得素子に接続された電力増幅器部であって、複数の個別の利得設定をもち、前記複数の個別の利得設定の１つがバイパス設定である前記電力増幅器部とを含み、
前記可変利得素子の前記特定の利得範囲が、前記送信機によって用意されている全ダイナミックレンジよりも小さい送信機。
［３７］
前記電力増幅器部が、
電力増幅器と、
第１の組のスイッチを介して、前記電力増幅器と並列接続されているバイパス経路とを含む［３６］記載の送信機。
［３８］
前記電力増幅器部がさらに、
第２の組のスイッチを介して前記電力増幅器と並列接続されている減衰器を含む［３７］記載の送信機。
［３９］
前記電力増幅器部がさらに、
前記電力増幅器と直列接続されているドライバを含む［３７］記載の送信機。
［４０］
前記可変利得素子が可変利得増幅器である［３６］記載の送信機。
［４１］
前記送信機からの要求されている出力電力レベルが特定の閾値よりも低いときは、前記電力増幅器部が前記バイパス設定にされる［３６］記載の送信機。
［４２］
前記電力増幅器が、前記バイパス設定にされているときは、電源を切断される［４１］記載の送信機。
［４３］
前記送信機が送信をしていないときは、前記可変利得素子および電力増幅器部の電源が切られる［３６］記載の送信機。
［４４］
前記電力増幅器部が、第１の更新レートをもつ第１の組の少なくとも１つの制御信号によって制御され、前記可変利得素子が、第２の更新レートをもつ第２の制御信号によって制御される［３６］記載の送信機。
［４５］
前記第２の制御信号が、範囲制御回路によって供給される制御信号に部分的に基づく特定の利得のオフセットに対して調節される［４４］記載の送信機。
［４６］
前記第２の更新レートが、前記第1の更新レートよりも高速である［４４］記載の送信機。
［４７］
前記第1の更新レートが第1の更新クロックによって判断され、前記第２の更新レートが第２の更新クロックによって判断され、前記第１の組の制御信号が前記第１の更新クロックと合わせ、前記第２の制御信号が前記第２の更新クロックと合わせる［４４］記載の送信機。
［４８］
前記第２の制御信号が、
前記電力増幅器部において利得設定の変化が検出されないときは、前記第２の更新クロックと合わせ、
前記電力増幅器部において利得設定の変化が検出されたときは、前記第１の更新クロックと合わせる［４７］記載の送信機。
［４９］
前記電力増幅器部において利得設定の増加が検出されるときは、前記電力増幅器部への前記第１の組の制御信号が遅延される［４７］記載の送信機。
［５０］
前記可変利得素子および前記利得増幅器部分に接続され、制御信号を供給する制御装置をさらに含む［３６］記載の送信機。
［５１］
前記制御装置が、
前記複数の利得補償表を実行する利得補償回路を含み、各利得補償表は、複数の個別の利得設定の各々に関する［５０］記載の送信機。
［５２］
前記制御装置が、
前記利得補償回路に接続されたインターフェイス回路をさらに含む［５０］記載の送信機。
［５３］
前記インターフェイス回路が、
入力信号を受信し、調節された信号を生成する時間応答調節回路であって、前記調節された信号が前記入力信号の検出された変化に対応するオーバードライブパルスを含んでいる時間応答調節回路を含む［５２］記載の送信機。
［５４］
前記インターフェイス回路が、
前記時間応答調節回路に接続された変調器であって、前記調節された信号を受信し、変調器信号を生成する変調器をさらに含む［５３］記載の送信機。

Claims (20)

1. 第１の利得素子と第２の利得素子とをもつ送信機において信号利得を調節する方法であって、前記第１の利得素子が第１の更新クロックに応答し、前記第２の利得素子が第２の更新クロックに応答し、前記第２の更新クロックが前記第１の更新クロックよりも高速で、前記第１および第２の更新クロックは非同期であって、
   前記第１の利得素子の第１の利得設定値と、前記第２の利得素子の第２の利得設定値とを受信することと、
   前記第１の利得設定値を表わす第１の利得制御信号を生成することと、
   前記第２の利得設定値を表わす第２の利得制御信号を生成することと、
   前記第１の利得制御信号を前記第１の更新クロックと合わせることと、
   第１の更新時間において前記第１の利得素子の利得を調節することと、
   前記第１の利得素子の利得設定値の変化を検出することと、
   利得設定値の変化が検出されたときは、前記第１の更新時間において前記第２の利得素子の利得を調節するために前記第２の利得制御信号を前記第１の更新クロックと合わせることと、
   利得設定値の変化が検出されないときは、前記第２の利得制御信号を前記第２の更新クロックと合わせることと、
   前記第１の利得素子の利得を前記合わした第１の利得制御信号で調節することと、
   前記第２の利得素子の利得を前記合わした第２の利得制御信号で調節することと
   を含む、方法。
2. 前記第２の利得制御信号を生成することは、前記第２の利得設定値を、前記第１の利得設定値に基づく特定の利得オフセット値で調節することを含む、
   請求項１記載の方法。
3. 前記第１の利得素子の第１の利得伝達特性を判断することと、
   前記第２の利得素子の第２の利得伝達特性を判断することと
   をさらに含み、前記第２の利得制御信号を生成することは、
   前記第１の利得設定値に基づく特定の利得オフセット値で前記第２の利得設定値を調節することと、
   前記調節された第２の利得設定値に対応する線形化された利得設定値を判断することと
   を含む、請求項１記載の方法。
4. 前記第１および第２の利得伝達特性に基づいて利得補償表を生成することをさらに含み、
   前記線形化された利得設定値を前記決定することは、前記調節された第２の利得設定値に対応する前記利得補償表から前記線形化された利得設置値を検索することによって実行される、
   請求項３記載の方法。
5. 前記第１の利得素子は、複数の個別の利得設定を持ち、
   前記第１の利得設定値は、前記複数の個別の利得設定のうちの１つを識別し、第２の利得素子は、可変利得設定を持ち、
   前記方法は、
   前記複数の個別の利得設定の各々について、前記送信機の利得伝達関数を判断することと、
   前記複数の個別の利得設定の各々について、前記判断された利得伝達関数に基づいて利得補償表を生成することと
   を含み、前記第２の利得制御信号を生成することは、
   前記第１の利得設定値によって識別される個別の利得設定に対応する補償された利得設定値を前記利得補償表から検索することを含む、
   請求項１記載の方法。
6. 前記利得伝達関数を判断することが、
   前記複数の個別の利得設定をもつ前記素子を特定の利得設定に設定することと、
   前記可変利得設定をもつ前記素子の利得範囲でステップすることと、
   前記送信機から出力電力レベルを検出することと、
   前記設定を繰返し、前記複数の個別の利得設定の各々をステップし、検出することと
   を含む、請求項５記載の方法。
7. 前記利得補償表が、ルックアップ表内に記憶されている、
   請求項５記載の方法。
8. 前記第２の利得設定値が、前記送信機から前記出力電力レベルを特定量だけ増加または減少するコマンドを含む、
   請求項５記載の方法。
9. 前記複数の個別の利得設定の各々が、前記送信機からの特定の範囲の出力電力レベルと関係している、
   請求項５記載の方法。
10. 前記複数の個別の利得設定に関係する前記特定の範囲の出力電力レベルがオーバーラップして、ヒステリシスを生成する、
    請求項５記載の方法。
11. 各個別の利得設定に関係する各特定の範囲の出力電力レベルが、要求されている出力電力の全ダイナミックレンジをカバーするように拡張される、
    請求項５記載の方法。
12. 第１の利得素子と第２の利得素子とをもつ送信機において信号利得を調節する装置であって、前記第１の利得素子が第１の更新クロックに応答し、前記第２の利得素子が第２の更新クロックに応答し、前記第２の更新クロックが前記第１の更新クロックよりも高速で、前記第１および第２の更新クロックは非同期であって、
    前記第１の利得素子の第１の利得設定値と、前記第２の利得素子の第２の利得設定値とを受信するための手段と、
    前記第１の利得設定値を表わす第１の利得制御信号を生成するための手段と、
    前記第２の利得設定値を表わす第２の利得制御信号を生成するための手段と、
    前記第１の利得制御信号を前記第１の更新クロックと合わせるための手段と、
    第１の更新時間において前記第１の利得素子の利得を調節するための手段と、
    前記第１の利得素子の利得設定値の変化を検出するための手段と、
    利得設定値の変化が検出されたときは、前記第１の更新時間において前記第２の利得素子の利得を調節するために、前記第２の利得制御信号を前記第１の更新クロックと合わせるための手段と、
    利得設定値の変化が検出されないときは、前記第２の利得制御信号を前記第２の更新クロックと合わせるための手段と、
    前記第１の利得素子の利得を前記合わした第１の利得制御信号で調節するための手段と、
    前記第２の利得素子の利得を前記合わした第２の利得制御信号で調節するための手段と
    を含む、装置。
13. 第２の利得素子と直列接続されている第１の利得素子もつ送信機において信号利得を調節する装置であって、前記第１の利得素子は第１の更新クロックに応答し、前記第２の利得素子は第２の更新クロックに応答し、前記第１および第２の更新クロックは非同期であって、
    前記第１の利得素子の第１の利得設定値と前記第２の利得素子の第２の利得設定値とを受信するための手段と、
    前記第１の利得設定値に対応する特定の利得オフセット値で前記第２の利得設定値を調節するための調節回路と、前記調節回路は、調節された第２の利得設定値を生成する、
    前記調節された第２の利得設定値に対応する線形化された第２の利得設定値を生成するための線形化回路と、
    前記第１の利得設定素子の利得を前記第１の利得設定値で調節するための手段と、
    前記第２の利得設定素子の利得を前記線形化された利得設定値で調節するための手段と、
    第１の更新クロックに合わせられた第１の更新時間において前記第１の利得素子の利得を調節するための手段と、
    前記第１の利得設定値の変化を検出するための手段と、
    変化が検出されたときは、前記第１の更新時間において前記第２の利得素子の利得を調節するための手段と、
    変化が検出されないときは、第２の更新クロックに合わせた第２の更新時間において前記第２の利得素子の利得を調節するための手段と
    を含む、装置。
14. 前記調節回路は、前記利得オフセットを前記第２の利得設定値から減算するための減算回路を備える、
    請求項１３記載の装置。
15. 前記線形化回路は、利得補償表から前記調節された第２の利得設定値に対応する前記線形化された利得設定値のための値を検索するように構成される、
    請求項１３記載の装置。
16. 前記第１の利得設定値は、複数の個別の値のうちの１つを持ち、前記線形化回路は、前記愛１の利得設定値の複数の個別の値の各々のための利得補償表を含む、
    請求項１５に記載の装置。
17. 第２の利得素子と直列接続されている第１の利得素子もつ送信機において信号利得を調節する方法であって、前記第１の利得素子は第１の更新クロックに応答し、前記第２の利得素子は第２の更新クロックに応答し、前記第１および第２の更新クロックは非同期であって、
    前記第１の利得素子の第１の利得設定値と前記第２の利得素子の第２の利得設定値とを受信することと、
    前記第１の利得設定値に対応する特定の利得オフセット値で前記第２の利得設定値を調節するための調節回路と、前記調節回路は、調節された第２の利得設定値を生成する、
    前記調節された第２の利得設定値に対応する線形化された第２の利得設定値を生成することと、
    前記第１の利得設定素子の利得を前記第１の利得設定値で調節することと、
    前記第２の利得設定素子の利得を前記線形化された利得設定値で調節することと、
    第１の更新クロックに合わせられた第１の更新時間において前記第１の利得素子の利得を調節することと、
    前記第１の利得設定値の変化を検出することと、
    変化が検出されたときは、前記第１の更新時間において前記第２の利得素子の利得を調節することと、
    変化が検出されないときは、第２の更新クロックに合わせた第２の更新時間において前記第２の利得素子の利得を調節することと
    を含む、方法。
18. 前記第２の利得設定値を調節することは、前記利得オフセットを前記第２の利得設定値から減算することを備える、
    請求項１７記載の方法。
19. 前記線形化された第２の利得設定値を生成することは、利得補償表から前記調節された第２の利得設定値に対応する前記線形化された利得設定値のための値を検索することを備える、
    請求項１７記載の方法。
20. 前記第１の利得設定値は、複数の個別の値のうちの１つを持ち、前記前記線形化された利得設定値のための値を検索することは、前記第１の利得設定値の値に対応する利得補償表から前記線形化された利得設定値のための値を検索することを含む、
    請求項１９記載の方法。

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