KR20080031921A - 디바이스에 대한 테스트 데이터 획득 방법 - Google Patents

디바이스에 대한 테스트 데이터 획득 방법 Download PDF

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Abstract

피시험 디바이스에 대한 테스트 데이터를 획득하는 방법이 개시되는데, 본 방법은 단계적 샘플링을 사용하여 일 범위의 파라미터의 제1포인트에서 디바이스를 테스트함으로써 테스트 데이터의 제1부분을 획득하는 단계; 및 적응 샘플링을 사용하여 상기 범위의 파라미터의 제2포인트에서 디바이스를 테스트함으로써 테스트 데이터의 제2부분을 획득하는 단계를 포함한다.
피시험 디바이스, 단계적 샘플링, 적응 샘플링, 제1포인트, 제2포인트, 제1부분, 제2부분, 스무 플롯.

Description

디바이스에 대한 테스트 데이터 획득 방법{OBTAINING TEST DATA FOR A DEVICE}
본 특허출원은 본 명세서에 참조로써 그 전체가 합치된, 2005년 8월 4일에 출원된 미국 가특허 출원번호 60/705,639의 우선권을 주장한다.
본 특허출원은 일반적으로 디바이스에 대한 테스트 데이터 획득 방법에 관한 것이고, 더욱 상세하게는 단계적 및 적응 샘플링을 사용한 테스트 데이터 획득 방법에 관한 것이다.
반도체 디바이스 성능은 다수의 상이한 오퍼레이팅 파라미터에 대한 변화와 함께 변할 수 있다. 새로운 디바이스에 대한 생산량 및 이익을 증가시키기 위해서는, 디바이스를 생산하기 위해 사용되는 제조 프로세스가 원하는 범위의 오퍼레이팅 조건에서 안정한 디바이스를 신뢰성있게 생산함을, 조기에, 검증하는 것이 바람직하다. 또한, 그 제조 프로세스가 원하는 범위의 오퍼레이팅 조건에서 안정한 디바이스를 계속 생산함을 보장하기 위해 일부 디바이스를 샘플링하는 것이 생산 동안 품질 컨트롤에 유용하다. 일 범위의 조건에서 디바이스 안정도를 검증할 수 있는 테스트 기술은 일반적으로 "스무(shmoo)" 또는 "스무 플롯(shmoo plot)"으로 알려져 있다.
스무 플롯은 1, 2, 3, 또는 심지어 N차원일 수 있다. 스무 플롯의 각각의 차원은 변수인 하나 이상의 디바이스 파라미터를 나타낸다. 이러한 디바이스 파라미터는 디바이스 파워 서플라이 전압(Vdd), 디바이스 클럭 주파수/주기, 및 디지털 입력 또는 출력 전압을 포함한다. 그러나, 임의의 디바이스 파라미터가 디바이스의 오퍼레이션을 검증하기 위해, 또는 그 디바이스가 가진 문제점을 식별하기 위해 사용될 수 있다.
스무 플롯을 생성하기 위해 사용되는 것과 같은, 테스트 데이터는 자동 테스트 장비(ATE)로부터 획득될 수 있다. ATE는 자동의, 통상적으로 컴퓨터-구동되는 반도체, 전자 회로, 및 인쇄회로기판과 같은 디바이스를 테스트하기 위한 시스템이다. ATE에 의해 테스트되는 디바이스를 피시험 디바이스(DUT)라 한다.
본 특허출원은 단계적 및 적응 샘플링을 사용한 테스트 데이터 획득을 위한, 컴퓨터 프로그램 프로덕트를 포함한, 방법 및 장치를 서술한다.
일반적으로, 한 형태에서, 본 발명은 피시험 디바이스에 대한 테스트 데이터 획득으로 다이렉팅되며, 본 방법은 단계적 샘플링을 사용하여 일 범위의 파라미터의 제1포인트에서 디바이스를 테스트함으로써 테스트 데이터의 제1부분을 획득하는 단계; 및 적응 샘플링을 사용하여 일 범위의 파라미터의 제2포인트에서 디바이스를 테스트함으로써 테스트 데이터의 제2부분을 획득하는 단계를 포함한다. 또한, 본 발명의 본 형태는 아래 피처 중 하나 이상을 포함할 수 있다.
테스트 데이터의 제1부분을 획득하는 단계는 세트 내의 다수의 제1부분이 임계치를 초과하는지를 판정하는 단계를 포함할 수 있다. 세트 내의 다수의 제1포인트가 임계값을 초과하지 않으면, 본 형태는 단계적 샘플링을 수행하는 단계, 테스트하는 단계, 및 보간을 수행하는 단계를 포함할 수 있다. 세트 내의 다수의 제1포인트가 임계값을 초과하면, 테스트 데이터의 제2부분이 획득될 수 있다. 테스트 데이터의 제2부분을 획득하는 단계는 일 세트의 제2포인트를 식별하기 위해 테스트 데이터 상에서 적응 샘플링을 수행하는 단계, 제2테스트 결과를 산출하기 위해 상기 세트의 제2포인트에서 디바이스를 테스트하는 단계; 및 테스트 데이터의 부분을 생성하기 위해 제2테스트 결과를 사용하여 보간을 수행하는 단계를 포함할 수 있다. 또한, 테스트 데이터의 제2부분을 획득하는 단계는, 적응 샘플링에 관한 메트릭을 설정하는 단계, 그 메트릭을 만족하는 테스트 데이터 상에 추가적인 포인트가 있는지를 판정하는 단계, 추가적인 포인트로부터 다른 세트의 제2포인트를 식별하기 위해 테스트 데이터 상에서 적응 샘플링을 수행하는 단계, 추가적인 제2테스트 결과를 산출하기 위해 상기 다른 세트의 제2포인트에서 디바이스를 테스트하는 단계, 및 테스트 데이터의 부분을 생성하기 위해 상기 추가적인 제2테스트 결과를 사용하여 보간을 수행하는 단계를 포함할 수 있다.
또한, 앞선 형태는 상기 세트의 제1부분 및 상기 세트의 제2부분을 포함하는 복수의 포인트를 포함할 수 있는 테스트 데이터를 정의하는 파라미터를 특정하는 단계; 및 복수의 포인트의 소정의 크기 이상이 테스트받았는지를 판정하는 단계를 포함할 수 있다. 복수의 포인트의 소정 크기 이상이 테스트받았다면, 본 형태는 또한 단계적 샘플링을 사용하여 식별된 테스트 데이터의 제3포인트에서 디바이스를 테스트함으로써 테스트 데이터의 제3부분을 획득하는 단계를 포함할 수 있다. 테스트 데이터의 누락 부분을 획득하기 위해 테스트 데이터의 제1 및 제2부분을 사용하여 보간이 수행될 수 있고, 테스트 데이터는 제1 및 제2부분 및 누락 부분을 사용하여 디스플레이될 수 있다.
단계적 샘플링은 제1포인트를 획득하기 위해 실질적으로 균일 분포(uniform distribution)로 테스트 데이터를 샘플링하는 단계를 포함한다. 적응 샘플링은 제2포인트를 획득하기 위해 이전에 샘플링되었던 테스트 데이터의 포인트를 근거로 테스트 데이터를 샘플링하는 단계를 포함한다. 테스트 데이터는 제1 및 제2차원을 가진 그리드를 포함할 수 있는데, 여기서, 제1차원은 디바이스에 관한 제1파라미터에 대응하고, 제2차원은 상기 디바이스에 관한 제2파라미터에 대응한다. 테스트하는 단계는 제2파라미터 주어진 상기 제1파라미터를 획득하는 단계, 또는 상기 제1파라미터 주어진 상기 제2파라미터를 획득하는 단계를 포함할 수 있다. 디바이스는 반도체 디바이스를 포함할 수 있고, 테스트 데이터는 스무 플롯으로 표현될 수 있다.
하나 이상의 예의 상세한 내용은 첨부된 도면 및 하기 설명에서 셜명될 것이다. 본 발명의 다른 피처, 형태, 및 장점은 본 명세서, 도면, 청구항으로부터 명백해질 수 있다.
도 1 내지 3은 스무 플롯의 예를 도시한다.
도 4는 디바이스를 테스트하기 위한 ATE의 블록 다이어그램이다.
도 5는 ATE에서 사용되는 테스터의 블록 다이어그램이다.
도 6a 내지 6e는 픽셀 복사 보간과 함께 단계적 샘플링의 페이즈를 도시한다.
도 7a 내지 7c는 서브-페이즈 샘플링과 함께 단계적 샘플링의 페이즈를 도시한다.
도 8은 스무 플롯을 생성하는 프로세스를 도시한다.
도 9a 내지 9c는 단계적 적응 그리드 샘플링을 사용하여 생성된 도 1의 스무 플롯의 3 페이즈를 도시한다.
도 10a 내지 10c는 단계적 적응 랜덤 샘플링을 사용하여 생성된 도 1의 스무 플롯의 3 페이즈를 도시한다.
도 11a 내지 11c는 단계적 적응 그리드 샘플링을 사용하여 생성된 도 2의 스무 플롯의 3 페이즈를 도시한다.
도 12a 내지 12c는 단계적 적응 랜덤 샘플링을 사용하여 생성된 도 2의 스무 플롯의 3 페이즈를 도시한다.
도 13a 내지 13c는 단계적 적응 그리드 샘플링을 사용하여 생성된 도 3의 스무 플롯의 3 페이즈를 도시한다.
도 14a 내지 14c는 단계적 적응 랜덤 샘플링을 사용하여 생성된 도 3의 스무 플롯의 3 페이즈를 도시한다.
도 15는 상이한 크기의 피처를 가진 스무 플롯의 한 예를 도시한다.
도 16a 내지 16c는 단계적 적응 그리드 샘플링을 사용하여 생성된 도 15의 스무 플롯의 3 페이즈를 도시한다.
도 17a 내지 17c는 단계적 적응 랜덤 샘플링을 사용하여 생성된 도 15의 스무 플롯의 3 페이즈를 도시한다.
상이한 도면의 유사한 참조 번호는 유사한 엘리먼트를 나타낸다.
지금부터 피시험 디바이스에 대한 테스트 데이터 획득 방법이 서술된다. 본 방법은 단계적 샘플링을 사용하여 일 범위의 파라미터의 제1포인트에서 디바이스를 테스트함으로써 테스트 데이터의 제1부분을 획득하는 단계; 및 적응 샘플링을 사용하여 일 범위의 파라미터의 제2포인트에서 디바이스를 테스트함으로써 테스트 데이터의 제2부분을 획득하는 단계를 포함한다. 본 발명은 도면에 도시된 바와 같은, 스무 플롯을 생성하는 것에 관하여 서술되지만; 본 발명은 스무 플롯 생성에 사용되는 것으로 제한되지 않는다. 그보다는, 본 명세서에 서술된 본 방법은 임의의 디바이스로부터 테스트 데이터를 획득하고, 무엇이든 임의의 방법으로 그 테스트 데이터를 표현하기 위해 사용될 수 있다.
스무 플롯의 예가 도 1 내지 3에 도시되어 있다. 도 1은 Vdd(디바이스 파워 서플라이 전압) 대 디바이스 클록 주기의 스무 플롯을 도시한다. 도 2는 Vol(디지털 핀 출력 전압) 대 디바이스 클록 주기의 스무 플롯을 도시한다. 도 1 및 2의 스무 플롯은 각각의 파라미터 값의 교차에서 디바이스를 테스트하기 위한 합격/불 합격 결과를 측정하는 동안 두 디바이스 파라미터가 변하는 2차원 스무 플롯이다. 또한, 스무 플롯은 그레이스케일일 수 있다. 도 3은 8개의 디바이스 핀에 대한 결과가 동시에 테스트되고 플로팅되는, "아이 다이어그램"의 스무 플롯을 도시한다. 흰색은 8개의 핀이 모두 테스트에 합격했음을 나타내고, 검은색은 8개의 핀이 모두 테스트에 불합격임을 나타내고, 회색은 몇몇 핀은 테스트에 합격하고, 몇몇 핀은 테스트에 불합격임을 나타낸다.
도 4를 참조하면, 반도체 디바이스와 같은, 피시험 디바이스(DUT, 18)를 테스트하기 위한 시스템(10)은 자동 테스트 장비(ATE) 또는 다른 유사한 테스팅 디바이스와 같은 테스터(12)를 포함한다. 테스터(12)를 컨트롤하기 위해, 시스템(10)은 하드와이어 연결(16)을 통해 테스터(12)와 인터페이싱하는 컴퓨터 시스템(14)을 포함한다. 전형적으로, 컴퓨터 시스템(14)은 DUT(18)를 테스트하기 위한 루틴 및 함수의 실행을 개시하는 테스터(12)에 커맨드를 전송한다. 이러한 테스트 루틴의 실행은 DUT(18)로의 테스트 신호의 발생 및 전송, 및 DUT로부터의 응답 수집을 개시할 수 있다. 다양한 타입의 DUT가 시스템(10)에 의해 테스트될 수 있다. 예를 들어, DUT는 집적회로(IC) 칩(예컨대, 메모리 칩, 마이크로프로세서, 아날로그-투-디지털 컨버터, 디지털-투-아날로그 컨버터 등)과 같은 반도체 디바이스일 수 있다.
테스트 신호를 제공하고 DUT로부터의 응답을 수집하기 위해, 테스터(12)는 DUT(18)의 내부 회로에 대한 인터페이스를 제공하는 하나 이상의 커넥터 핀에 연결된다. 몇몇 DUT를 테스트하기 위해, 예컨대, 64 또는 128만큼 많은 연결 핀이 테 스터(12)에 연결될 수 있다. 설명의 목적으로, 본 예에서, 반도체 디바이스 테스터(12)는 하드와이어 커넥션을 통해 DUT(18)의 하나의 커넥터 핀에 연결된다. 컨덕터(20)(예컨대, 케이블)가 핀(22)에 연결되고, DUT(18)의 내부 회로에 테스트 신호(예컨대, PMU 테스트 신호, PE 테스트 신호 등)를 전달하기 위해 사용된다. 또한, 컨덕터(20)는 반도체 디바이스 테스터(12)에 의해 제공된 테스트 신호에 응답하여 핀(22)에서의 신호를 감지한다. 예를 들어, 전압 신호 또는 전류 신호는 테스트 신호에 응답하여 핀(22)에서 감지될 수 있고, 분석을 위해 컨덕터(20)를 통해 테스터(12)로 전송될 수 있다. 이러한 단일 포트 테스트는 테스트 신호를 다른 핀에 제공하고, (제공된 신호를 전달하는) 컨덕터를 통해 반사된 연관 신호를 수집할 수 있다. 반사된 신호를 수집함으로써, 핀의 입력 임피던스는 다른 단일 포트 테스팅 개수와 함께, 특징화될 수 있다. 다른 테스트 시나리오에서, 디지털 신호는 DUT(18) 상에 디지털 값을 저장하기 위해 컨덕터(20)를 통해 핀(22)으로 전송될 수 있다. 저장된 후, DUT(18)는 검색을 위해 액세스될 수 있고, 저장된 디지털 값을 컨덕터(20)를 통해 테스터(12)로 전송할 수 있다. 그 다음, 검색된 디지털 값은 적합한 값이 DUT(18)에 저장되었는지를 판정하기 위해 식별될 수 있다.
원-포트 측정 수행과 함께, 투-포트 테스트도 또한 반도체 디바이스 테스터(12)에 의해 수행될 수 있다. 예를 들어, 테스트 신호는 컨덕터(20)를 통해 핀(22)으로 투입되고, 응답 신호가 DUT(18)의 하나 이상의 다른 핀으로부터 수집될 수 있다. 이러한 응답 신호는 이득 응답, 위상 응답, 및 다른 쓰루풋 측정 크기와 같은 크기를 판정하기 위해 반도체 디바이스 테스터(12)에 제공될 수 있다.
도 5를 참조하면, DUT(또는 복수의 DUT)의 복수의 연결 핀으로 그리고 그로부터 테스트 신호를 전송하고 수집하기 위해, 반도체 디바이스 테스터(12)는 다수의 핀과 통신할 수 있는 인터페이스 카드(24)를 포함할 수 있다. 예를 들어, 인터페이스 카드(24)는 테스트 신호를, 예컨대, 32, 64, 또는 128 핀으로 전송하고, 대응 응답을 수집한다. 핀으로의 각각의 통신 링크는 전형적으로 채널이라 부르며, 많은 수의 채널에 테스트 신호를 제공함으로써, 다수의 테스트가 동시에 수행될 수 있기 때문에 테스트 시간이 감소된다. 인터페이스 카드 상에 다수의 채널을 포함하는 것과 함께, 테스터(12) 내에 다수의 인터페이스 카드를 포함함으로써, 채널의 전체 개수가 증가하고, 그로 인해, 테스트 시간이 더 감소된다. 본 예에서, 2개의 추가적인 인터페이스 카드(26, 및 28)가 복수의 인터페이스 카드가 테스터(12)에 포함될 수 있음을 설명하기 위해 도시되어 있다.
각각의 인터페이스 카드는 특별한 테스트 기능을 수행하기 위한 전용 직접회로(IC) 칩(예컨대, 주문형 집적회로(ASIC))을 포함할 수 있다. 예를 들어, 인터페이스 카드(24)는 파라미터 측정 유닛(PMU) 테스트 및 핀 전자기기(PE) 테스트를 위한 IC 칩(30)을 포함할 수 있다. IC 칩(30)은 PMU 테스트를 수행하기 위한 회로를 포함하는 PMU 스테이지(32), 및 PE 테스트를 수행하기 위한 회로를 포함하는 PE 스테이지(34)를 포함한다. 부가적으로, 인터페이스 카드(26, 및 28)는 각각 PMU 및PE 회로를 포함하는 IC 칩(36, 및 38)을 포함한다. 전형적으로 PMU 테스트는 입력 및 출력 임피던스, 누설 전류, 및 다른 타입의 DC 성능 특성과 같은 크기를 판정하기 위해 DUT에 DC 전압 또는 전류 신호를 제공하는 단계를 포함한다. PE 테스트는 DUT(예컨대, DUT(18))에 AC 테스트 신호 및 파형을 전송하는 단계, 및 DUT의 특성을 더 특징화하기 위한 응답을 수집하는 단계를 포함한다. 예를 들어, IC 칩(30)은, DUT로, DUT에 저장하기 위한 이진 값의 백터를 나타내는 AC 테스트 신호를 전송할 수 있다. 이러한 이진 값이 저장된 후, DUT는 정확한 이진 값이 저장되었는지 판정하기 위해 테스터(12)에 의해 액세스될 수 있다. 전형적으로 디지털 신호는 가파른 전압 변환을 포함하기 때문에, IC 칩(30) 상의 PE 스테이지(34) 내의 회로는 PMU 스테이지(32) 내의 회로와 비교하여 비교적 고속으로 동작한다.
인터페이스 카드(24)로부터 DUT(18)로 DC 및 AC 테스트 신호 및 아날로그 파형을 모두 패싱하기 위해, 도전 트레이스(40)가 IC 칩(30)을 신호가 인터페이스 카드(24)의 패싱을 온/오프하게 하는 인터페이스 보드 커넥터(42)에 연결한다. 인터페이스 보드 커넥터(42)는 또한 신호가 테스터(12)로 그리고 그로부터 패싱될 수 있게 하는 인터페이스 커넥터(46)에 연결된 컨덕터(44)에 연결된다. 본 예에서, 컨덕터(20)는 테스터(12)와 DUT(18)의 핀(22) 사이의 양방향 신호 패싱을 위한 인터페이스 커넥터(46)에 연결된다. 몇몇 배열에서, 인터페이스 디바이스는 테스터(12)로부터 DUT에 하나 이상의 컨덕터를 연결하기 위해 사용될 수 있다. 예를 들어, DUT(예컨대, DUT(18))는 각각의 DUT 핀으로의 액세스를 제공하기 위한 디바이스 인터페이스 보드(DIB) 상에 설치될 수 있다. 이러한 배열에서, 컨덕터(20)는 테스트 신호를 DUT의 적합한 핀(예컨대, 핀(22))으로 보내기 위해 DIB에 연결될 수 있다.
본 예에서, 도전 트레이스(40) 및 컨덕터(44)만이 신호를 전달하고 수집하기 위해 IC 칩(30) 및 인터페이스 보드(24)를 연결한다. 그러나, (IC 칩(36 및 38)과 함께) IC 칩(30)은 전형적으로 DUT로부터 (DIB를 통해) 신호를 제공하고 수집하기 위한 대응 컨덕터, 및 복수의 도전 트레이스에 각각 연결된 복수의 핀(예컨대, 8, 16핀 등)을 가진다. 부가적으로, 몇몇 배열에서, 테스터(12)는 하나 이상의 피시험 디바이스와 인터페이스 카드(24, 26, 및 28)에 의해 제공된 채널을 인터페이싱하기 위한 둘 이상의 DIB에 연결될 수 있다.
인터페이스 카드(24, 26, 및 28)에 의해 수행되는 테스트를 개시하고 컨트롤하기 위해, 테스터(12)는 테스트 신호를 생성하고, DUT 응답을 분석하기 위한, 테스트 파라미터(예컨대, 테스트 신호 전압 레벨, 테스트 신호 전류 레벨, 디지털 값 등)을 제공하는 PMU 컨트롤 회로(48) 및 PE 컨트롤 회로(50)를 포함한다. PMU 컨트롤 회로(48) 및 PE 컨트롤 회로(50)는 하나 이상의 IC의 일부일 수 있고, 디지털 신호 프로세서(DSP)와 같은 프로세싱 디바이스를 통해 구현될 수도 있다. 테스터(12)는 또한 컴퓨터 시스템(14)이 테스터(12)에 의해 실행되는 오퍼레이션을 컨트롤할 수 있게 하고, 데이터(예컨대, 테스트 파라미터, DUT 응답 등)가 테스터(12)와 컴퓨터 시스템(14) 사이를 패싱하게 하는 컴퓨터 인터페이스(52)를 포함한다.
컴퓨터 시스템(14)은 본 명세서에 서술된 프로세스에 따라 테스터(12)로부터 테스트 결과를 획득한다. 본 예에서, 프로세스는 이 테스트 결과를 기초로 하나 이상의 스무 플롯을 생성하지만; 임의의 다른 타입의 표현이 생성될 수 있다. 이러한 표현은 스무 플롯의 경우와 같이, 그래픽적일 수 있으나, 그래픽적이지 않을 수도 있다. 본 명세서에 서술된 프로세스는, 부분적으로, 단계적 및 적응 샘플링 기술을 기초로 한다. 간단히 말해서, 본 프로세스는 단계적 샘플링을 사용하여 식별된 파라미터의 일 범위의 제1포인트에서 디바이스를 테스트함으로써 테스트 데이터의 제1부분을 획득하는 단계, 및 적응 샘플링을 사용하여 식별된 파라미터의 상기 범위의 제2포인트에서 디바이스를 테스트함으로서 테스트 데이터의 제1부분을 획득하는 단계를 포함한다. 테스트 데이터의 제2부분은 제1부분으로부터 누락된 데이터를 포함할 수 있다. 단계적 및 적응 샘플링 기술의 아래에 보다 상세하게 설명된다.
단계적 샘플링은 느린 데이터 경로를 통해 디지털 이미지를 전송하기 위한 방법으로써 개발되었고, 이미지의 낮은 레졸루션 버전이 재빨리 디스플레이되고, 이미지 품질은 더 많은 이미지 데이터가 전송되었을 때 점진적으로 개선될 수 있다. 그리드 샘플링이라 불리는, 한 타입의 단계적 샘플링은 거친 그리드 상의 이미지를 샘플링하고, 누락 픽셀을 채우기 위해 샘플링된 픽셀을 아래로, 우측으로 복사함으로써, 나머지 픽셀을 삽입한다. 그 다음, 단계적 샘플링의 다음 위상은 이전 그리드의 두배 레졸루션에서 수행되고, 동일한 픽셀-복사 기술을 통해 삽입된다. 이러한 과정이 모든 픽셀이 샘플링될 때까지 계속된다. 도 6a 내지 6e는 도 1의 스무 플롯에 대한 이러한 타입의 단계적 샘플링의 위상을 도시한다. 단계적 샘플링은 스무 플롯 환경 밖에서도 수행될 수 있다.
도 6a 내지 6e에 도시된 바와 같은, 점진적 그리드 샘플링은 다음 레벨의 그리드를 산출하기 위해 각각의 연속적인 위상에서 샘플링되는 포인트의 4배의 개수 를 가진다. 더 작은 단계적인 증가를 원한다면, 도 6a 내지 6e에 도시된 위상을 3개의 더 작은 서브-위상으로 나누는 것이 가능하다. 도 7a 내지 7c는 도 6b 내의 위상을 3개의 더 작은 서브-위상으로 어떻게 나누는지를 도시한다. 제1서브-위상(도 7a)은 이전 그리드의 중심에 있는 포인트를 샘플링한다. 제2서브-위상(도 7b)은 이전 그리드 내의 포인트 사이의 수직 중심에 있는 포인트를 샘플링한다. 제3서브-위상(도 7c)은 이전 그리드 내의 포인트 사이의 수평 중심에 있는 포인트를 샘플링한다.
적응 샘플링은 높은 정보 컨텐츠를 가진 포인트를 우선적으로 샘플링하는 목적으로, 샘플링될 다음 포인트를 선택하기 위한 근거로서 이전에 샘플링된 포인트를 사용한다. 스무 플롯에서, 정보는 전형적으로 합격/불합격 변화를 따라 집중되어 있다. 따라서, 스무 환경에서, 적응 샘플링은 합격/불합격 변화로 집중된다. 다른 환경에서는, 이것은 이러한 경우가 아닐 수도 있다.
도 8은 단계적 및 적응 샘플링을 사용하는 테스트 데이터를 획득하기 위한 프로세스(60)를 도시한다. 프로세스(60)는 스무 플롯의 환경에서 서술되었으나, 프로세스(60)는 테스트 데이터를 그래픽적으로 표현하든 하지 않든 임의의 환경에서 테스트 데이터를 획득하기 위해 적용될 수 있다. 또한, 프로세스(60)가 본 명세서에서 2차원 플롯의 환경으로 서술되었으나, 프로세스(60)는 임의의 차원(즉, 임의의 범위의 파라미터)의 스무 플롯에 적용될 수 있다.
프로세스(60)는 스무 플롯의 원하는 레졸루션과 함께, Vdd, 클록 주기 등과 같은, 스무 플롯을 정의하는 파라미터를 특정(61)함으로써 시작한다. 프로세스(60)는 스무 플롯 내의 소정 크기의 포인트가 샘플링될 때까지(64), 스무 플롯의 단계적인(대략적으로) 균일한 샘플링을 수행한다(62). 각각의 샘플링된 포인트에서 디바이스 테스트가 수행된다(63). 프로세스(60)는 그 테스트 결과를 수신하고, 그것을 스무 플롯의 샘플링된 포인트와 통합한다. 예를 들어, 테스트가 특정 Vdd 값에서, 그리고 특정 클럭 주기에서 수행되었다면, 프로세스(60)는 그 테스트 결과, 예컨대, 합격(흰색) 또는 불합격(검은색)을 반영하기 위해 스무 플롯을 업데이트한다.
단계적인 균일한 샘플링의 각각의 위상 후, 프로세스(60)는 샘플링된 포인트로부터 획득된 테스트 데이터를 사용하여 스무 플롯의 누락 포인트를 획득하기 위해 스무 플롯 상에 보간(65)을 수행한다. 논-스무 플롯 환경에서, 보간은 획득된 테스트 데이터로부터 테스트 데이터를 보간하기 위해 간단하게 수행될 수 있다. 그 다음, 프로세스(60)는 그 결과적인, 보간된 스무 플롯(또는, 경우에 따라 다른 표현)을 디스플레이한다. 소정의 크기(예컨대, 퍼센트)보다 더 많은 포인트가 스무 플롯으로부터 단계적 샘플링을 통해 샘플링된 다음, 프로세스(60)는 보간된 스무 플롯을 사용하여 적응 샘플링을 수행하도록 스위칭한다.
또한, 적응 샘플링이 페이즈에서 수행된다. 샘플링을 위한 후보 포인트가 연속적인 단계적인 균일 샘플링에 의해 선택(67)될 수 있으나, 모든 포인트가 실제로 샘플링되지 않는다. 주어진 포인트를 샘플링할 것인지 하지않을 것인지의 결정 은 계산 모듈에 의해 이루어진다. 계산 모델은 스무 플롯 내의 샘플링되지 않은 각각의 포인트에 대한 메트릭을 정의한다. 이 메트릭은 바로 이전 샘플링 페이즈로부터 보간된 스무 플롯으로부터 결정될 수 있다. 메트릭이 소정의 임계값을 초과하면(69), 그 포인트는 적응 샘플링을 통해 샘플링된다(70). 즉, 각각의 샘플링된 포인트에서, 디바이스 테스트가 수행된다. 프로세스(60)는 그 테스트 결과를 수신하고, 그 결과를 스무 플롯(또는, 경우에 따라 다른 표현)의 샘플링된 포인트에 통합시킨다.
적응 샘플링의 페이즈가 완료된 후, 프로세스(60)는 스무 플롯의 누락 포인트를 획득하기 위해 보간을 수행하고(65), 프로세스(60)는 그 결과의 보간된 스무 플롯을 디스플레이한다(66). 상술한 바와 같이, 논-스무 환경에서, 프로세스(60)은 누락 데이터를 획득하기 위해 간단하게 보간(65)을 수행한다. 그 다음, 적응 샘플링의 다음 페이즈가 그 결과적인 보관된 스무 플롯을 기준선으로 사용하여 수행될 수 있다. 그 포인트 메트릭이 임계값을 초과하지 않고(69), 스무 플롯의 소정 크기 이상이 샘플링되었고(72), 모든 포인트가 샘플링되지 않은(74) 경우에, 프로세스(60)는 적응 샘플링으로 복귀함으로써 뒤따라는 단계적인 균일 샘플링의 추가적인 페이즈를 수행한다. 이것은 전체 스무 플롯이 샘플링될 때까지 계속되거나, 또는 사용자가, 예컨대, 수동적으로 또는 프로세스(60)에 의해 수행될 샘플링의 최대 크기를 미리 특정함으로써 종료한다.
더욱 상세하게는, 단계적인 유니폼 샘플링의 한 위상이 완료한 후, 새로운 피처가 스무 플롯 내에서 발견되었다면, 적응 샘플링이 다시 개시될 수 있다. 새 로운 피처가 발견되지 않으면, 단계적인 균일 샘플링의 다른 페이즈가 수행될 수 있고, 프로세스(60)는 사용자가 샘플링을 중지시키거나, 스무 플롯 내의 모든 포인트가 샘플링될 때까지 계속될 수 있다.
프로세스(60)의 특정 부분의 보다 상세한 설명이 아래에 제공된다.
프로세스(60)에서 사용될 수 있는 단계적인 균일 샘플링의 예는 도 6a 내지 6e, 및 도 7a 내지 7c에 관하여 상술된 바와 같이 서브페이즈에서 수행되는 그리드 샘플링, 및 그 전체가 본 명세서에 참조로써 합치된, G. Ramponi 및 S. Carrato "An Adaptive Irregular Sampling Method for Progressive Transmission", Proceedings International Conference on Image Processing, Vol.2, 1998, pp. 747-571에 서술된 바와 같은 유도-푸아송 디스크(PPD, Pseudo-poisson disk) 랜덤 샘플링을 포함한다. 예를 들어, 일 구현에서, 랜덤 샘플링은 스무 플롯 내의 2.5%의 포인트를 포함하는 페이즈에서 수행되고, 단계적 샘플링에서 적응 샘플링으로 스위칭하는 임계 퍼센트는 스무 플롯 내의 포인트의 6%이다. 논-스무 플롯 환경에서, 랜덤 샘플링은 유사한 퍼센트의 데이터에 수행될 수 있다. 그리드 샘플링을 사용하여 수행되는 프로세스(60)는 "단계적 적응 그리드 샘플링"이라 하며, 랜덤 샘플링을 사용하는 프로세스(60)는 "단계적 적응 랜덤 샘플링"이라 한다.
바이리니어(bilinear) 또는 바이큐빅(bicubic) 보간기와 같은, 전형적인 이미지 보간기가 프로세스(60)의 보간을 수행하기 위해 사용될 수 있다. 한 구현방법에서, 보간기는 바이리니어 보간기와 유사하고, 본 명세서에 참조로써 합치된, "An Adaptive Irregular Sampling Method for Progressive Transmission"에 서술된 4개의 최근접 이웃(4NN) 보간과 유사하다. 이러한 경우에, 보간은 스무 플롯 내의 샘플을 8-비트 그레이스케일(256값)로 변환함으로써 수행될 수 있다. 보간 전에 불합격 값은 0으로 설정되고, 합격 값은 255로 설정된다. 보간은 적어도 2개의 샘플링된 포인트가 발견될 때까지 보간될 포인트 주변의 더 큰 사각 영역에서 찾음으로써 오퍼레이팅한다. 그 다음, 보간은 그 사각형 내의 2, 3, 4개의 가장 가까운 샘플링된 포인트를 기초로 선형 보간을 수행한다. 추가적인 샘플링된 포인트가 사각형 내에서 발견되면, 그 포인트는 4번째 포인트와 보간된 포인트로부터 동일한 거리이고, 그 다음, 이 포인트들 또한 보간에 사용된다.
이러한 계산기는 스무 플롯의 적응 샘플링이 그 스무 플롯 내의 변환 부근 이상적인 포인트이기 때문에, 에지 검출이 가능해야 한다. 계산기 메트릭으로서, 3×3 소벨(Sobel) 필터 또는 3×3 그래디언트 필터와 같은, 전통적인 이미지 프로세싱 에지 검출기를 사용하는 것이 가능하다. 그러나, 스무 플롯의 단순한 구조 때문에, 계산기 메트릭으로서 보간의 결과인 값을 단순하게 사용하는 것이 더 효율적임을 알 수 있을 것이다. 또한, 3×3 에지 검출기가 단순한 계산기가 사용될 때보다 변환 주변의 더 넓은 대역에서 샘플링이 발생하게 하기 때문에, 3×3 에지 검출기는 스무 플롯 내의 더 많은 포인트가 샘플링되게 함을 알 수 있을 것이다.
밀집 샘플링이 요구되는 에지 부근 포인트는 합격(255) 또는 불합격(0)과 상이한 값을 가질 것이기 때문에, 포인트의 보간된 값을 기초로 하는 단순한 계산기는 잘 작동한다. 바이-레벨 스무 플롯에 대하여, 계산기 임계값은 합격 또는 불합격으로부터 2.5% 보다 크게 떨어진 포인트(7 내지 248 사이의 그레이스케일 값)가 샘플링되도록 선택될 수 있고, 이 범위 밖의 값은 샘플링되지 않는다. 그레이스케일 스무 플롯은 임계 레벨에서 더 민감하고, 그러므로, 이러한 경우에, 임계값은 합격 또는 불합격으로부터 1% 보다 크게 떨어진 포인트(3 내지 252 사이의 그레이스케일 값)가 샘플링되도록 사용되고, 이 범위 밖의 값은 샘플링되지 않는다. 스무 플롯이 그것이 그레이스케일 포토그래픽 이미지를 닮아 매우 복잡하다면, 스무 플롯 내의 에지 주변을 바람직하게 샘플링하기 위해 계산기로서 3×3 소벨 또는 그래디언트 에지 검출기를 사용하는 것이 필수적일 수 있음을 이해해야 한다.
한 구현방법에서, 프로세스(60)에 의해 사용되는 적응 샘플링은 한 단계적 그리드 샘플링의 서브-페이즈 내의 계산기의 메트릭을 초과하는 모든 포인트를 샘플링하는 단계를 포함한다. 적응 샘플링은 그리드 내의 포인트를 랜덤하게 선택하는 단계 및 그 포인트가 계산기의 메트릭을 초과하면 그러한 포인트를 샘플링하는 단계를 포함한다. 적응 샘플링의 각각의 단계는 2.5% 보다 많은 포인트가 샘플링될 때까지, 또는 랜덤하게 선택된 후보 포인트의 개수가 스무 플롯 내의 전체 포인트의 개수의 16배를 초과할 때까지 계속된다. 랜덤 샘플링 동안 고려될 후보 포인트의 개수에 제한을 부과하는 것은 적응 샘플링이 긴 시간이 걸리는 것을 방지하지만, 이는 더 많은 랜덤, 균일 샘플링, 및 그리드 샘플링 보다 더 적은 적응 샘플링을 야기할 수 있다.
도 9a 내지 9c는 단계적 적응 그리드 샘플링을 사용하여 도 1의 스무 플롯을 생성하기 위해 수행된 프로세스(60)의 결과를 도시한다. 샘플링된 포인트는 'O'에 의해 식별된다. 도 9a는 샘플링된 포인트의 7.4%가 점진적 균일 샘플링을 완료한 후 생성된 스무 플롯을 도시한다. 도 9b는 샘플링된 포인트의 11.5%가 적응 샘플링의 4페이즈를 완료한 후 생성된 스무 플롯을 도시한다. 도 9c는 샘플링된 포인트의 19.7%가 적응 샘플링을 완료한 후 생성된 스무 플롯을 도시한다. 도 9c의 스무 플롯은 도 1의 스무 플롯과 실질적으로 동일하다.
도 10a 및 10c는 단계적 적응 랜덤 샘플링을 사용하여 도 1의 스무 플롯을 생성하기 위해 수행된 프로세스(60)의 결과를 도시한다. 샘플링된 포인트는 'O'에 의해 식별된다. 도 10a는 샘플링된 포인트의 7.5%가 점진적 균일 샘플링을 완료한 후 생성된 스무 플롯을 도시한다. 도 10b는 샘플링된 포인트의 12.6%가 단계적 적응 샘플링의 2페이즈를 완료한 후 생성된 스무 플롯을 도시한다. 도 10c는 샘플링된 포인트의 25.1%가 단계적 적응 샘플링을 완료한 후 생성된 스무 플롯을 도시한다. 도 10c의 스무 플롯은 도 1의 스무 플롯과 실질적으로 동일하다.
도 9a 내지 9c 및 10a 내지 10c의 예에서, 그 스무 플롯을 재생하기 위해 실제로 도 1의 스무 플롯 내의 포인트 중 20-25%를 샘플링하는 것만이 필수적이다.
도 11a 내지 11c는 단계적 적응 그리드 샘플링을 사용하여 도 2의 스무 플롯을 생성하기 위해 수행된 프로세스(60)의 결과를 도시한다. 샘플링된 포인트는 'O'에 의해 식별된다. 도 11a는 샘플링된 포인트의 7.4%가 단계적 균일 샘플링을 완료한 후 생성된 스무 플롯을 도시한다. 도 11b는 샘플링된 포인트의 14.3%가 적응 샘플링의 4페이즈를 완료한 후 생성된 스무 플롯을 도시한다. 도 11c는 샘플링된 포인트의 28.8%가 적응 샘플링을 완료한 후 생성된 스무 플롯을 도시한다. 도 11c의 스무 플롯은 도 2의 스무 플롯과 실질적으로 동일하다.
도 12a 및 12c는 단계적 적응 랜덤 샘플링을 사용하여, 도 2의 스무 플롯을 생성하기 위해 수행된 프로세스(60)의 결과를 도시한다. 샘플링된 포인트는 'O'에 의해 식별된다. 도 12a는 샘플링된 포인트의 7.5%가 단계적 균일 샘플링을 완료한 후 생성된 스무 플롯을 도시한다. 도 12b는 샘플링된 포인트의 15.1%가 단계적 적응 샘플링의 3페이즈를 완료한 후 생성된 스무 플롯을 도시한다. 도 12c는 샘플링된 포인트의 30.0%가 단계적 적응 샘플링을 완료한 후 생성된 스무 플롯을 도시한다. 도 12c의 스무 플롯은 도 2의 스무 플롯과 실질적으로 동일하다.
도 11a 내지 11c 및 12a 내지 12c의 예에서, 그 스무 플롯을 재생하기 위해 실제로 도 2의 스무 플롯 내의 포인트 중 30%를 샘플링하는 것만이 필수적이다.
도 13a 내지 13f는 단계적 적응 그리드 샘플링을 사용하여, 도 3의 스무 플롯을 생성하기 위해 수행된 프로세스(60)의 결과를 도시한다. 샘플링된 포인트는 'O'에 의해 식별된다. 도 13a는 샘플링된 포인트의 6.25%가 단계적 균일 샘플링을 완료한 후 생성된 스무 플롯을 도시한다. 도 13b는 도 13a에서 샘플링된 포인트의 플롯을 도시하며, 샘플링된 포인트는 흰색으로 도시되어 있다. 도 13c는 샘플링된 포인트의 11.8%가 적응 샘플링의 4페이즈를 완료한 후 생성된 스무 플롯을 도시한다. 도 13d는 도 13c에서 샘플링된 포인트의 플롯을 도시한다. 도 13e는 샘플링된 포인트의 29.2%에 단계적 적응 샘플링을 완료한 후 생성된 스무 플롯을 도시한다. 이 스무 플롯은 도 3의 오리지널 스무 플롯과 실질적으로 동일하다. 도 13f는 도 13e에서 샘플링된 포인트의 플롯을 도시한다.
도 14a 및 14f는 단계적 적응 랜덤 샘플링을 사용하여, 도 3의 스무 플롯을 생성하기 위해 수행된 프로세스(60)의 결과를 도시한다. 상술한 바와 같이, 샘플링된 포인트는 'O'에 의해 식별된다. 도 14a는 샘플링된 포인트의 7.5%에 단계적 균일 샘플링을 완료한 후 생성된 스무 플롯을 도시한다. 도 14b는 도 12a에서 샘플링된 포인트의 플롯을 도시하며, 샘플링된 포인트는 흰색으로 도시되어 있다. 도 14c는 샘플링된 포인트의 12.5%가 적응 샘플링의 2페이즈를 완료한 후 생성된 스무 플롯을 도시한다. 도 14d는 도 14c에서 샘플링된 포인트의 스무 플롯을 도시한다. 도 14e는 샘플링된 포인트의 35.0%가 단계적 적응 샘플링을 완료한 후 생성된 스무 플롯을 도시한다. 이 스무 플롯은 도 3의 오리지널 스무 플롯과 실질적으로 동일하다. 도 14f는 도 14e에서 샘플링된 포인트의 스무 플롯을 도시한다.
도 13a 내지 13f 및 14a 내지 14f의 예에서, 그 스무 플롯을 재생하기 위해 실제로 도 3의 스무 플롯 내의 포인트 중 30-35%를 샘플링하는 것만이 필수적이다.
프로세스(60)의 장점 중 하나는, 일반적으로, 스무 플롯의 작은 피처를 누락하지 않는다는 것이다. 즉, 프로세스(60)는 스무 플롯이 완전히 샘플링될 때까지 단계적 샘플링과 적응 샘플링 사이를 교대함으로써 스무 플롯을 계속 샘플링할 수 있다. 스무 플롯 내의 작은 피처를 찾기 위한 프로세스의 능력을 설명하기 위해, 도 15의 테스트 스무 플롯은 도 16a 내지 16c 및 17a 내지 17c에 도시된 바와 같이, 샘플링될 것이다.
도 16a 내지 16c는 단계적 적응 그리드 샘플링을 사용하여, 도 15의 스무 플롯을 생성하기 위해 수행된 프로세스(60)의 결과를 도시한다. 적응 샘플링은 스무 플롯의 31.1%가 샘플링된 후 완료한다. 그 다음, 단계적 샘플링이 새로운 피처가 발견될 때까지 반복하고, 그 다음 적응 샘플링이 반복한다. 스무 플롯 내의 모든 피처는 스무 플롯의 62.2%가 샘플링되어 찾아진다.
더욱 상세하게는, 도 16a는 샘플링된 포인트의 7.4%에 단계적 균일 샘플링을 완료한 후 생성된 스무 플롯을 도시한다. 도 16b는 샘플링된 포인트의 31.1%에 적응 샘플링을 완료한 후 생성된 스무 플롯을 도시한다. 도 16c는 샘플링된 포인트의 62.2%에 단계적 적응 샘플링의 추가적인 페이즈를 완료한 후 생성된 스무 플롯을 도시한다. 도 16c의 스무 플롯은 도 15의 오리지널 스무 플롯과 실질적으로 동일하다.
도 17a 내지 17c는 단계적 적응 랜덤 샘플링을 사용하여, 도 15의 스무 플롯을 생성하기 위해 수행된 프로세스(60)의 결과를 도시한다. 적응 샘플링은 스무 플롯의 35.1%가 샘플링된 후 완료한다. 그 다음, 단계적 샘플링이 새로운 피처가 발견될 때까지 반복하고, 그 다음 적응 샘플링이 반복한다. 스무 플롯 내의 모든 피처는 스무 플롯의 45.1%가 샘플링되어 찾아진다.
더욱 상세하게는, 도 17a는 샘플링된 포인트의 7.5%에 단계적 균일 샘플링을 완료한 후 생성된 스무 플롯을 도시한다. 도 17b는 샘플링된 포인트의 35.1%에 적응 샘플링을 완료한 후 생성된 스무 플롯을 도시한다. 도 17c는 샘플링된 포인트의 45.1%에 단계적 적응 샘플링의 추가적인 페이즈를 완료한 후 생성된 스무 플롯을 도시한다. 도 15c의 스무 플롯은 도 13의 오리지널 스무 플롯과 실질적으로 동일하다.
스무 플롯의 단계적 적응 샘플링은 스무 플롯을 획득하기 위해 요구되는 시 간을 줄이기 위해 사용된다. 그러므로, 소프트웨어 오버헤드는 상대적으로 낮게 유지되어야 한다. 소프트웨어 오버헤드는 1GByte의 RAM을 갖추고, 2.8GHz 펜티엄®4 프로세서를 갖춘, 윈도우즈® XP®를 구동하는 컴퓨터에서 본 섹션 내의 모든 스무 플롯에 대하여 측정되었다. 평균적으로, 그리드-기반의 단계적 적응 샘플링 오버헤드는 포인트당 250마이크로초였다. 평균적으로, 랜덤 단계적 적응 샘플링 오버헤드는 포인트당 110ms였다. 본 명세서에서 사용된 스무 플롯에 대하여, 이러한 시간은 스무 플롯의 크기 또는 스무 플롯의 형태를 실질적으로 변화시키지 않는다.
10ms 또는 100ms의 전형적인 스무 플롯 획득 시간이 주어졌을 때, 단계적 적응 샘플링에 의해 도입된 소프트웨어 오버헤드는 획득될 필요가 있는 포인트의 개수에 감소에 의한 상쇄 이상이다. 도 9a 내지 9c에서 Vol 대 주기 스무 플롯의 단계적 적응 그리드 샘플링의 예에서, 포인트 획득 시간당 10ms를 가진 풀 스무 플롯 샘플링 시간은 약 10.89s이다. 314 포인트를 샘플링하기 위해 단계적 적응 그리드 샘플링을 사용한, 획득 시간은 대략 3.22초이고, 스무 플롯 내의 모든 1089 포인트를 샘플링하는 것에 비해 대략 70%의 시간이 절약된다. 이러한 시나리오에 대한 전체 소프트웨어 오버헤드는 대략 78.5ms이고, 이는 대략 2.5% 오버헤드이거나, 스무 플롯 내의 8-엑스트라 포인트를 취하는 것과 대략 동등하다. 더 긴 포인트당 획득 시간을 가지거나 코드 최적화된 스무 플롯에 대하여, 이러한 퍼센트는 더 작을 수도 있다.
그리드 샘플링 및 랜덤 샘플링은 상이한 장점을 가진다. 그리드 샘플링의 장점은 그것의 단순함이고, 이는 비교적 적은 포인트가 샘플링될 것을 요구한다. 더욱 상세하게, 일정한 인터벌에서 샘플링은 많은 오버헤드 없이 일정하게 샘플링된 플롯을 산출한다. 단순한 구조를 가진 본 명세서에 서술된 스무 예에서, 오리지널 스무 플롯을 정확하게 재생하기 위해 랜덤 샘플링을 사용하는 것보다 그리드 샘플링을 사용하는 것이 더 적은 포인트가 샘플링될 것을 요구한다.
랜덤 샘플링의 장점은 더 적은 오버헤드를 요구한다는 것이다. 몇몇 구현방법에서, 랜덤 샘플링에 요구되는 소프트웨어 오버헤드는 그리드 샘플링에 요구되는 소프트웨어 오버헤드의 절반 미만일 수 있다.
본 명세서에 서술된 예는 단계적 적응 샘플링을 사용한 스무 플롯 시간이 전체 스무 플롯의 로우-바이-로우(row-by-row) 샘플링에 비해 80% 정도 감소될 수 있음을 보여준다. 또한, 단계적 적응 샘플링은 스무 플롯의 낮은-레졸루션 버전을 사용자에게 재빨리 표시하는데 유용하다. 본 명세서에 서술된 구현에서, 스무 플롯 피처의 형태에 대한 가정은 이루어지지 않았고, 스무 플롯 내의 비교적 작은 피처도 종종 누락되지 않을 것이고, 적응 샘플링은 스무 플롯이 완전히 샘플링될 때까지 계속될 것이다.
프로세스(60)는 데이터 프로세싱 장치, 예컨대, 프로그램가능한 프로세서, 컴퓨터, 또는 복수의 컴퓨터의 오퍼레이션을 컨트롤하기 위한, 또는 의해 실행하기 위한, 정보 케리어, 예컨대, 기계-판독가능한 저장 디바이스, 또는 전파 신호에 명백하게 내장된 컴퓨터 프로그램 프로덕트, 즉, 컴퓨터 프로그램을 통해, 적어도 일 부분 구현될 수 있다. 예를 들어, 입력 스위치(62) 및 출력 스위치(64)에 적용된 컨트롤 신호는 컴퓨터-컨트롤될 수 있다.
컴퓨터 프로그램은 컴파일된, 번역된 언어를 포함한, 임의의 형태의 프로그래밍 언어로 작성될 수 있고, 스텐드-얼론 프로그램 또는, 모듈, 컴포넌트, 서브루틴, 또는 컴퓨팅 환경에 사용하기 적합한 다른 유닛을 포함한, 임의의 형태로 전개될 수 있다. 컴퓨터 프로그램은 하나의 컴퓨터, 또는 한 사이트에서, 또는 복수의 사이트에 걸쳐 분포되고 네트워크에 의해 상호연결된 복수의 컴퓨터 상에서 실행되도록 전개될 수 있다.
프로세스(60)를 구현하는 것과 연관된 액션은 캘리브레이션 프로세스의 함수를 수행하기 위한 하나 이상의 컴퓨터 프로그램을 실행하는 하나 이상의 프로그래밍 가능한 프로세서에 의해 수행될 수 있다. 프로세스(60)의 모두 또는 일부분은 특수용 논리 회로, 예컨대, FPGA(현장 프로그래머블 게이트 어레이) 및/또는 ASIC(주문형 반도체)로 구현될 수 있다.
컴퓨터 프로그램의 실행에 적합한 프로세서는, 예시의 방법으로, 범용 및 특수용 마이크로프로세서, 및 임의의 죵류의 디지털 컴퓨터의 임의의 하나 이상의 프로세서를 포함한다. 일반적으로, 프로세서는 램 또는 롬 또는 이 둘로부터 명령어 및 데이터를 수신할 것이다. 컴퓨터의 엘리먼트는 명령어를 실행하기 위한 프로세서, 및 명령어 및 데이터를 저장하기 위한 하나 이상의 메모리 디바이스를 포함한다.
프로세스(60)는 본 명세서에 서술된 점진적 및 적응형 샘플링과 함께 사용되 는 것으로 제한되지 않는다. 임의의 타입의 점진적 및 적응형 샘플링이 사용될 수 있다. 또한, 프로세스(60)는 스무 플롯과 함께 사용되는 것으로 제한되지 않고, 임의의 타입의 데이터, 이미지, 예컨대, 그레이스케일 이미지 등을 샘플링하기 위해 사용될 수 있다.
본 명세서에 서술된 상이한 실시예의 엘리먼트는 명시적으로 서술되지 않았다면, 다른 실시예를 형성하기 위해 결합될 수 있다. 본 명세서에 명시적으로 서술되지 않은 다른 실시예도 또한 하기 청구항의 범위에 속한다.

Claims (20)

  1. 피시험 디바이스에 대한 테스트 데이터 획득 방법으로서,
    단계적 샘플링을 사용하여 일 범위의 파라미터의 제1포인트에서 상기 디바이스를 테스트함으로써 상기 테스트 데이터의 제1부분을 획득하는 단계; 및
    적응 샘플링을 사용하여 상기 범위의 파라미터의 제2포인트에서 상기 디바이스를 테스트함으로써 상기 테스트 데이터의 제2부분을 획득하는 단계를 포함하는 것을 특징으로 하는 피시험 디바이스 대한 테스트 데이터 획득 방법.
  2. 제 1 항에 있어서, 상기 제1부분을 획득하는 단계는
    일 세트의 제1부분을 식별하기 위해 상기 테스트 데이터 상에서 단계적 샘플링을 수행하는 단계;
    제1테스트 결과를 산출하기 위해 상기 세트의 제1부분에서 상기 디바이스를 테스트하는 단계; 및
    상기 테스트 데이터의 부분을 생성하기 위해 상기 제1테스트 결과를 사용하여 보간을 수행하는 단계를 포함하는 것을 특징으로 하는 피시험 디바이스 대한 테스트 데이터 획득 방법.
  3. 제 2 항에 있어서, 상기 제1부분을 획득하는 단계는
    상기 세트 내의 다수의 제1포인트가 임계치를 초과하였는지 판정하는 단계; 및
    상기 세트 내의 다수의 제1포인트가 상기 임계치를 초과하지 않으면, 단계적 샘플링을 수행하는 단계, 테스트하는 단계, 및 보간을 수행하는 단계를 반복하는 단계를 더 포함하는 것을 특징으로 하는 피시험 디바이스 대한 테스트 데이터 획득 방법.
  4. 제 3 항에 있어서, 상기 다수의 제1포인트가 상기 임계치를 초과하면, 상기 제2부분이 획득되고, 여기서, 상기 제2부분을 획득하는 단계는
    일 세트의 제2포인트를 식별하기 위해 상기 테스트 데이터 상에서 적응 샘플링을 수행하는 단계;
    제2테스트 결과를 산출하기 위해 상기 세트의 제2포인트에서 상기 디바이스를 테스트하는 단계; 및
    상기 테스트 데이터의 부분을 생성하기 위해 상기 제2테스트 결과를 사용하여 보간을 수행하는 단계를 포함하는 것을 특징으로 하는 피시험 디바이스 대한 테스트 데이터 획득 방법.
  5. 제 4 항에 있어서, 상기 제2부분을 획득하는 단계는
    적응 샘플링에 관한 메트릭을 설정하는 단계;
    상기 메트릭을 만족하는 상기 테스트 데이터 상에 추가적인 포인트가 있는지를 판정하는 단계;
    상기 추가적인 포인트로부터 다른 세트의 제2포인트를 식별하기 위해 상기 테스트 데이터 상에서 적응 샘플링을 수행하는 단계;
    추가적인 제2테스트 결과를 산출하기 위해 상기 다른 세트의 제2포인트에서 상기 디바이스를 테스트하는 단계; 및
    상기 테스트 데이터의 부분을 생성하기 위해 상기 추가적인 제2테스트 결과를 사용하여 보간을 수행하는 단계를 더 포함하는 것을 특징으로 하는 피시험 디바이스 대한 테스트 데이터 획득 방법.
  6. 제 4 항에 있어서,
    상기 세트의 제1부분 및 상기 세트의 제2부분을 포함하는 복수의 포인트를 포함한 상기 테스트 데이터를 정의하는 파라미터를 특정하는 단계;
    상기 복수의 포인트의 소정의 크기 이상이 테스트받았는지를 판정하는 단계; 및
    상기 복수의 포인트의 소정 크기 이상이 테스트받았다면, 단계적인 샘플링을 사용하여 식별된 상기 테스트 데이터의 제3포인트에서 상기 디바이스를 테스트함으로써 상기 테스트 데이터의 제3부분을 획득하는 단계를 더 포함하는 것을 특징으로 하는 피시험 디바이스 대한 테스트 데이터 획득 방법.
  7. 제 1 항에 있어서,
    상기 테스트 데이터의 누락 부분을 획득하기 위해 상기 테스트 데이터의 제1 및 제2부분을 사용하여 보간을 수행하는 단계; 및
    상기 제1 및 제2부분 및 상기 누락 부분을 사용하는 상기 테스트 데이터를 디스플레이하는 단계를 더 포함하는 것을 특징으로 하는 피시험 디바이스 대한 테스트 데이터 획득 방법.
  8. 제 1 항에 있어서, 상기 단계적 샘플링은 상기 제1포인트를 획득하기 위해 실질적으로 균일 분포로 상기 테스트 데이터를 샘플링하는 단계를 포함하고, 적응 샘플링은 상기 제2포인트를 획득하기 위해 이전에 샘플링되었던 상기 테스트 데이터의 포인트를 근거로 상기 테스트 데이터를 샘플링하는 단계를 포함하는 것을 특징으로 하는 피시험 디바이스 대한 테스트 데이터 획득 방법.
  9. 제 1 항에 있어서, 상기 테스트 데이터는 제1 및 제2차원을 가진 그리드를 포함하고, 상기 제1차원은 상기 디바이스에 관한 제1파라미터에 대응하고, 상기 제2차원은 상기 디바이스에 관한 제2파라미터에 대응하고, 테스트하는 단계는 상기 제2파라미터 주어진 상기 제1파라미터를 획득하는 단계, 또는 상기 제1파라미터 주어진 상기 제2파라미터를 획득하는 단계를 포함하는 것을 특징으로 하는 피시험 디바이스 대한 테스트 데이터 획득 방법.
  10. 제 1 항에 있어서, 상기 디바이스는 반도체 디바이스를 포함하고, 상기 테스트 데이터는 스무 플롯으로 표현된 것을 특징으로 하는 피시험 디바이스 대한 테 스트 데이터 획득 방법.
  11. 피시험 디바이스에 대한 테스트 데이터를 획득하는데 사용하기 위한 실행가능한 명령어를 저장하도록 구성된 하나 이상의 기계-판독가능한 매체로서,
    상기 명령어는 적어도 하나의 기계가 다음 기능:
    단계적인 샘플링을 사용하여 일 범위의 파라미터의 제1포인트에서 상기 디바이스를 테스트함으로써 상기 테스트 데이터의 제1부분을 획득하는 단계; 및
    적응 샘플링을 사용하여 상기 범위의 파라미터의 제2포인트에서 상기 디바이스를 테스트함으로써 상기 테스트 데이터의 제2부분을 획득하는 단계를 수행하도록 하는 것을 특징으로 하는 피시험 디바이스에 대한 테스트 데이터를 획득하는데 사용하기 위한 실행가능한 명령어를 저장하도록 구성된 하나 이상의 기계-판독가능한 매체.
  12. 제 11 항에 있어서, 상기 제1부분을 획득하는 단계는
    일 세트의 제1부분을 식별하기 위해 상기 테스트 데이터 상에서 단계적 샘플링을 수행하는 단계;
    제1테스트 결과를 산출하기 위해 상기 세트의 제1부분에서 상기 디바이스를 테스트하는 단계; 및
    상기 테스트 데이터의 부분을 생성하기 위해 상기 제1테스트 결과를 사용하여 보간을 수행하는 단계를 포함하는 것을 특징으로 하는 피시험 디바이스에 대한 테스트 데이터를 획득하는데 사용하기 위한 실행가능한 명령어를 저장하도록 구성된 하나 이상의 기계-판독가능한 매체.
  13. 제 12 항에 있어서, 상기 제1부분을 획득하는 단계는
    상기 세트 내의 다수의 제1포인트가 임계치를 초과하였는지 판정하는 단계; 및
    상기 세트 내의 다수의 제1포인트가 상기 임계치를 초과하지 않으면, 단계적 샘플링을 수행하는 단계, 테스트하는 단계, 및 보간을 수행하는 단계를 반복하는 단계를 더 포함하는 것을 특징으로 하는 피시험 디바이스에 대한 테스트 데이터를 획득하는데 사용하기 위한 실행가능한 명령어를 저장하도록 구성된 하나 이상의 기계-판독가능한 매체.
  14. 제 13 항에 있어서, 상기 다수의 제1포인트가 상기 임계치를 초과하면, 상기 제2부분이 획득되고, 여기서, 상기 제2부분을 획득하는 단계는
    일 세트의 제2포인트를 식별하기 위해 상기 테스트 데이터 상에서 적응 샘플링을 수행하는 단계;
    제2테스트 결과를 산출하기 위해 상기 세트의 제2포인트에서 상기 디바이스를 테스트하는 단계; 및
    상기 테스트 데이터의 부분을 생성하기 위해 상기 제2테스트 결과를 사용하여 보간을 수행하는 단계를 포함하는 것을 특징으로 하는 피시험 디바이스에 대한 테스트 데이터를 획득하는데 사용하기 위한 실행가능한 명령어를 저장하도록 구성된 하나 이상의 기계-판독가능한 매체.
  15. 제 14 항에 있어서, 상기 제2부분을 획득하는 단계는
    적응 샘플링에 관한 메트릭을 설정하는 단계;
    상기 메트릭을 만족하는 상기 테스트 데이터 상에 추가적인 포인트가 있는지를 판정하는 단계;
    상기 추가적인 포인트로부터 다른 세트의 제2포인트를 식별하기 위해 상기 테스트 데이터 상에서 적응 샘플링을 수행하는 단계;
    추가적인 제2테스트 결과를 산출하기 위해 상기 다른 세트의 제2포인트에서 상기 디바이스를 테스트하는 단계; 및
    상기 테스트 데이터의 부분을 생성하기 위해 상기 추가적인 제2테스트 결과를 사용하여 보간을 수행하는 단계를 더 포함하는 것을 특징으로 하는 피시험 디바이스에 대한 테스트 데이터를 획득하는데 사용하기 위한 실행가능한 명령어를 저장하도록 구성된 하나 이상의 기계-판독가능한 매체.
  16. 제 14 항에 있어서,
    상기 세트의 제1부분 및 상기 세트의 제2부분을 포함하는 복수의 포인트를 포함한 상기 테스트 데이터를 정의하는 파라미터를 특정하는 단계;
    상기 복수의 포인트의 소정의 크기 이상이 테스트받았는지를 판정하는 단계; 및
    상기 복수의 포인트의 소정 크기 이상이 테스트받았다면, 단계적 샘플링을 사용하여 식별된 상기 테스트 데이터의 제3포인트에서 상기 디바이스를 테스트함으로써 상기 테스트 데이터의 제3부분을 획득하는 단계를 더 포함하는 것을 특징으로 하는 피시험 디바이스에 대한 테스트 데이터를 획득하는데 사용하기 위한 실행가능한 명령어를 저장하도록 구성된 하나 이상의 기계-판독가능한 매체.
  17. 제 11 항에 있어서,
    상기 테스트 데이터의 누락 부분을 획득하기 위해 상기 테스트 데이터의 제1 및 제2부분을 사용하여 보간을 수행하는 단계; 및
    상기 제1 및 제2부분 및 상기 누락 부분을 사용하는 테스트 데이터를 디스플레이하는 단계를 더 포함하는 것을 특징으로 하는 피시험 디바이스에 대한 테스트 데이터를 획득하는데 사용하기 위한 실행가능한 명령어를 저장하도록 구성된 하나 이상의 기계-판독가능한 매체.
  18. 제 11 항에 있어서, 상기 단계적인 샘플링은 상기 제1포인트를 획득하기 위해 실질적으로 균일 분포로 상기 테스트 데이터를 샘플링하는 단계를 포함하고, 적응 샘플링은 상기 제2포인트를 획득하기 위해 이전에 샘플링되었던 상기 테스트 데이터의 포인트를 근거로 상기 테스트 데이터를 샘플링하는 단계를 포함하는 것을 특징으로 하는 피시험 디바이스에 대한 테스트 데이터를 획득하는데 사용하기 위한 실행가능한 명령어를 저장하도록 구성된 하나 이상의 기계-판독가능한 매체.
  19. 제 11 항에 있어서, 상기 테스트 데이터는 제1 및 제2차원을 가진 그리드를 포함하고, 상기 제1차원은 상기 디바이스에 관한 제1파라미터에 대응하고, 상기 제2차원은 상기 디바이스에 관한 제2파라미터에 대응하고, 테스트하는 단계는 상기 제2파라미터 주어진 상기 제1파라미터를 획득하는 단계, 또는 상기 제1파라미터 주어진 상기 제2파라미터를 획득하는 단계를 포함하는 것을 특징으로 하는 피시험 디바이스에 대한 테스트 데이터를 획득하는데 사용하기 위한 실행가능한 명령어를 저장하도록 구성된 하나 이상의 기계-판독가능한 매체.
  20. 제 11 항에 있어서, 상기 디바이스는 반도체 디바이스를 포함하고, 상기 테스트 데이터는 스무 플롯으로 표현된 것을 특징으로 하는 피시험 디바이스에 대한 테스트 데이터를 획득하는데 사용하기 위한 실행가능한 명령어를 저장하도록 구성된 하나 이상의 기계-판독가능한 매체.
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