TWI418826B - 裝置之獲取測試資料 - Google Patents

裝置之獲取測試資料 Download PDF

Info

Publication number
TWI418826B
TWI418826B TW095128428A TW95128428A TWI418826B TW I418826 B TWI418826 B TW I418826B TW 095128428 A TW095128428 A TW 095128428A TW 95128428 A TW95128428 A TW 95128428A TW I418826 B TWI418826 B TW I418826B
Authority
TW
Taiwan
Prior art keywords
test data
points
sampling
test
point
Prior art date
Application number
TW095128428A
Other languages
English (en)
Other versions
TW200717007A (en
Inventor
Mark E Rosen
Original Assignee
Teradyne Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Teradyne Inc filed Critical Teradyne Inc
Publication of TW200717007A publication Critical patent/TW200717007A/zh
Application granted granted Critical
Publication of TWI418826B publication Critical patent/TWI418826B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31708—Analysis of signal quality
    • G01R31/31711—Evaluation methods, e.g. shmoo plots
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56004—Pattern generation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Measurement Of Resistance Or Impedance (AREA)
  • Testing Or Calibration Of Command Recording Devices (AREA)
  • Testing Electric Properties And Detecting Electric Faults (AREA)

Description

裝置之獲取測試資料
此專利申請案大體上係關於裝置之獲取測試資料，且更特定言之，係關於使用漸進取樣及適應性取樣獲取測試資料。
半導體裝置效能可隨若干不同操作參數之變化而變化。為了增加新裝置之良率及利潤，需要在早期驗證用於生產該裝置之製造過程是否可靠地生產在一所要操作條件範圍中穩定的裝置。取樣一部分裝置以確保該製造過程繼續生產在所要操作條件範圍中穩定的裝置對生產期間之品質控制有用。可驗證在一系列條件中之裝置穩定性之測試技術通常已知為"什穆(shmoo)"或"什穆圖"。
什穆圖可為一維、二維、三維或甚至N維的。什穆圖之每一維度表示可變的一或多個裝置參數。該等裝置參數可包括裝置電源電壓(Vd d )、裝置時鐘頻率/週期及數位輸入或輸出電壓。然而，任何裝置參數皆可用於驗證裝置之操作或識別裝置問題。
諸如用於產生什穆圖之測試資料可自自動測試設備(ATE)獲取。ATE為一用於測試諸如半導體、電子電路及印刷電路板組件之裝置的自動化、通常電腦驅動之系統。ATE所測試之裝置被稱作待測裝置(DUT)。
此專利申請案描述使用漸進取樣及適應性取樣獲取測試資料的方法及包括電腦程式產品的設備。
通常，在一態樣中，本發明係針對獲取待測裝置之測試資料，其包括藉由使用漸進取樣在一系列參數之第一點處測試該裝置來獲取測試資料之一第一部分，及藉由使用適應性取樣在該系列參數之第二點處測試該裝置來獲取測試資料之一第二部分。本發明之此態樣亦可包括以下所闡明特徵中之一或多個。
獲取測試資料之第一部分可包括判定該組中之第一點之數目是否超過一臨限值。若該組中之第一點之數目未超過該臨限值，則此態樣可包括重複執行漸進取樣、測試及執行內插法。若該組中之第一點之數目超過該臨限值，則可獲取該測試資料之第二部分。獲取該測試資料之第二部分可包括對測試資料執行適應性取樣以識別一組第二點、在該組第二點處測試裝置以產生第二測試結果及使用該等第二測試結果執行內插法以產生測試資料之部分。獲取測試資料之第二部分亦可包括設定一與適應性取樣相關之度量、判定該測試資料上是否存在滿足該量度之額外點、對該測試資料執行適應性取樣以自額外點識別另一組第二點、在另一組第二點處測試該裝置以產生額外第二測試結果及使用該等額外第二測試結果執行內插法以產生測試資料之部分。
前述態樣亦可包括：規定界定該測試資料之參數，其中該測試資料可包括包括該組第一點及該組第二點之複數個點；及判定大於一預定數量之複數個點的點是否已經受測試。若大於該預定數量之該等複數個點的點已經受測試，則此態樣亦可包括藉由使用漸進取樣在經識別之測試資料的第三點處測試該裝置來獲取測試資料之第三部分。可使用測試資料之第一及第二部分來執行內插法以獲取測試資料之遺漏部分，且可使用第一部分及第二部分及該等遺漏部分顯示該測試資料。
漸進取樣可包括以一大體上均勻之分佈取樣該測試資料以獲取第一點。適應性取樣可包括基於先前被取樣之測試資料之點來取樣測試資料以獲取第二點。測試資料可包括一具有第一維度及第二維度之網格，其中第一維度對應於與該裝置相關之第一參數，且第二維度對應於與該裝置相關之第二參數。測試可包括獲取已知第二參數之第一參數或獲取已知第一參數之第二參數。該裝置可包括一半導體裝置且該測試資料可表示為一什穆圖。
隨附圖式及以下描述中闡明一或多個實例之細節。自描述、圖式及申請專利範圍將明白本發明之另外特徵、態樣及優勢。
本文所描述的為一種獲取一待測裝置之測試資料的方法。該方法包括：藉由使用漸進取樣在一系列參數之第一點處測試裝置來獲取測試資料之一第一部分，及藉由使用適應性取樣在該系列參數之第二點處測試該裝置來獲取測試資料之一第二部分。在產生一什穆圖(諸如圖式中闡明的什穆圖)情況下描述該方法；然而，本發明不限於與以產生什穆圖方式使用。實情為，本文中描述之方法可用於自任一裝置獲取測試資料及以任何方式表示彼測試資料。
圖1至圖3中展示什穆圖之實例。圖1展示Vd d (裝置電源電壓)對裝置時鐘週期的什穆圖。圖2展示Vo l (數位插腳輸出電壓)對裝置時鐘週期的什穆圖。圖1及圖2之什穆圖為二維什穆圖，其中當在參數值之每一交叉(intersection)處量測裝置上測試之通過/失敗結果時，兩個裝置參數改變。什穆圖亦可為灰階。圖3展示"眼圖(eye diagram)"之什穆圖，其中同時測試及繪製八個裝置插腳之結果。白色指示八個插腳全部通過測試；黑色指示八個插腳全部未通過測試，且灰色指示一些插腳通過測試而一些插腳未通過測試。
參看圖4，一用於測試一諸如半導體裝置之待測裝置(DUT)18的系統10包括一諸如自動測試設備(ATE)之測試器12，或其他類似測試裝置。為了控制測試器12，系統10包括一經由一固線連接件16與測試器12建立介面之電腦系統14。通常，電腦系統14發送指令至測試器12，該等指令啟動用於測試DUT 18之常式及功能的執行。此執行測試常式可啟動產生測試信號且將測試信號傳輸至DUT 18及收集來自DUT之回應。系統10可測試各種類型之DUT。舉例而言，DUT可為半導體裝置，諸如積體電路(IC)晶片(例如，記憶體晶片、微處理器、類比數位轉換器、數位類比轉換器等)。
為了提供測試信號且收集來自DUT之回應，測試器12被連接至為DUT 18之內部電路提供一介面的一或多個連接器插腳。為了測試一些DUT，例如，多至64或128個連接器插腳(或更多)可連接至測試器12。出於說明之目的，在此實例中，半導體裝置測試器12係經由一固線連接件連接至DUT18的一個連接器插腳。一導體20(例如，電纜)被連接至插腳22且用於傳送(deliver)測試信號(例如，PMU測試信號、PE測試信號等)至DUT 18之內部電路。導體20亦回應於半導體裝置測試器12所提供之測試信號而感測插腳22處之信號。舉例而言，可回應於一測試信號感測插腳22處之一電壓信號或一電流信號，且經由導體20將該電壓信號或該電流信號發送至測試器12以用於分析。亦可對DUT 18中包括之其他插腳執行該等單一埠測試。舉例而言，測試器12可將測試信號提供至其他插腳中且經由導體(其傳送所提供之信號)收集反射回之相關信號。藉由收集所反射之信號，插腳之輸入阻抗可連同測試數量之其他單一埠一起表徵。在其他測試情形中，一數位信號可經由導體20發送至插腳22以用於將一數位值儲存於DUT 18上。一旦被儲存，即可存取DUT 18以擷取所儲存之數位值且經由導體20將其發送至測試器12。接著，可識別所擷取之數位值以判定固有值是否儲存於DUT 18上。
與執行一埠量測一起，半導體裝置測試器12亦可執行一兩埠測試。舉例而言，一測試信號可經由導體20注入至插腳22中且一回應信號可自DUT 18之一或多個其他插腳收集。此回應信號可提供至半導體裝置測試器12以確定此等數量為增益回應、相位回應及其他通量量測數量。
亦參看圖5，為了發送且收集來自一DUT(或多個DUT)之多個連接器插腳的測試信號，半導體裝置測試器12包括一可與許多插腳通信之介面卡24。舉例而言，介面卡24可傳輸測試信號至(例如)32、64或128個插腳且收集對應之回應。至插腳之每一通信鏈路通常被稱作通道，且藉由提供測試信號至大量通道，因為多個測試可同時執行，所以可縮短測試時間。與使介面卡上具有許多通道一起，藉由使測試器12中包括多個介面卡，通道之整個數目增加，進而進一步縮短測試時間。在此實例中，展示兩個額外介面卡26及28以表明多個介面卡可駐於測試器12中。
每一介面卡包括一用於執行特定測試功能的專用積體電路(IC)晶片(例如，一特殊應用積體電路(ASIC))。舉例而言，介面卡24包括用於執行參數量測單元(PMU)測試及插腳電子設備(PE)測試之IC晶片30。IC晶片30具有一包括用於執行PMU測試之電路的PMU級32及一包括用於執行PE測試之電路的PE級34。另外，介面卡26及28分別包括包括PMU及PE電路之IC晶片36及38。通常，PMU測試包含提供一DC電壓或電流信號至DUT以確定此等數量為輸入及輸出阻抗、漏電及其他類型之DC效能特徵化。PE測試包含發送AC測試信號及波形至一DUT(例如，DUT 18)且收集回應以進一步特徵化DUT之效能。舉例而言，IC晶片30可將表示二進制值之向量的AC測試信號傳輸至DUT以儲存於DUT上。一旦儲存此等二進制值，測試器12即存取DUT以判定是否已儲存正確的二進制值。因為數位信號通常包括突變電壓轉換，所以與PMU級32中之電路相比，IC晶片30上之PE級34中之電路以一相對較高的速度操作。
為了將DC及AC測試信號及類比波形兩者自介面卡24傳遞至DUT 18，導電迹線40將IC晶片30連接至一介面板連接器42，其允許信號斷續地通過介面板24。介面板連接器42亦連接至一連接至一介面連接器46的連接器44，其允許信號來回通過測試器12。在此實例中，導體20連接至介面連接器46以用於在測試器12與DUT 18之插腳22之間的雙向傳遞信號。在一些配置中，一介面裝置可用於將一或多個導體自測試器12連接至DUT。舉例而言，DUT(例如，DUT 18)可安裝於一裝置介面板(DIB)上以提供對每一DUT插腳之存取。在此種配置中，導體20可連接至DIB以將測試信號置放於DUT之適當插腳(例如，插腳22)上。
在此實例中，僅導電迹線40及導體44分別連接IC晶片30與介面板24以傳送及收集信號。然而，IC晶片30(以及IC晶片36及38)通常具有多個插腳(例如，8個、16個…等)，該等插腳分別與多個導電迹線及對應之導體連接以用於提供及收集來自DUT之信號(經由一DIB)。另外，在一些配置中，測試器12可連接至兩個或兩個以上之DIB以將介面卡24、26及28所提供之通道建立介面至一或多個待測裝置。
為了能啟動及控制介面卡24、26及28所執行之測試，測試器12包括PMU控制電路48及PE控制電路50，其提供測試參數(例如，測試信號電壓位準、測試信號電流位準、數位值…等)以用於產生測試信號及分析DUT回應。PMU控制電路48及PE控制電路50可為一或多個IC之部分，或可經由一諸如數位信號處理器(DSP)之處理裝置來建構。測試器12亦包括一電腦介面52，其允許電腦系統14控制測試器12所執行之操作且亦允許資料(例如，測試參數、DUT回應…等)在測試器12與電腦系統14之間傳遞。
電腦系統14根據本文所描述之過程自測試器12獲取測試結果。在此實例中，該過程基於彼等測試結果產生一或多個什穆圖；然而，可產生任何其他類型之表示法。在什穆圖之情況下，此等表示法可為圖形的，或其可為非圖形的。本文所描述之過程係部分基於漸進及適應性取樣技術。簡言之，該過程包括藉由使用漸進取樣在經識別之一系列參數之第一點處測試該裝置來獲取測試資料之一第一部分，及藉由使用適應性取樣在經識別之一系列參數之第二點處測試該裝置來獲取測試資料之一第二部分。測試資料之第二部分可包括自第一部分遺漏的資料。隨後為更詳細闡釋，其以漸進及適應性取樣技術的描述為開始。
漸進取樣被發展成一種在緩慢的資料路徑上傳輸數位影像之方式，以使得影像之低解析度版本可快速顯示，且接著隨著更多影像被傳輸，影像品質可漸增地改良。稱作網格取樣的一種類型之漸進取樣取樣一粗糙網格上之影像且藉由將經取樣像素向下及向右複製來插入剩餘像素從而填充遺漏像素。接著，以兩倍於先前網格之解析度執行漸進取樣之下一階段，且經由相同的像素複製技術來插入其。此繼續直至取樣所有像素。圖6a至圖6e展示圖1之什穆圖情況下之此類型之漸進取樣的階段。該漸進取樣可在什穆圖情況以外執行。
如圖6a至圖6e中所展示的，漸進網格取樣具有每一連續階段中經取樣點之數目四倍的點以產生網格的下一級。若期望較小漸進增量，則可將圖6a至圖6e中所展示之階段分成三個較小的子階段。圖7a至圖7c展示圖6b中之階段如何被分成三個較小的子階段。第一子階段(圖7a)取樣位於先前網格之中心處的點。第二子階段(圖7b)取樣位於先前網格中之點之間的垂直居中處的點。第三子階段(圖7c)取樣位於先前網格中之點之間的水平居中處的點。
適應性取樣使用先前所取樣之點作為選擇用以取樣之下一點的基礎，其目標是優先取樣具有高資訊內容之點。在一什穆圖中，通常根據通過/失敗轉換來聚集資訊。因此，在什穆圖情況下，適應性取樣聚集於通過/失敗轉換上。在其他情況下，情況可能並非如此。
圖8展示一使用漸進及適應性取樣獲取測試資料之過程60。請注意，過程60係在什穆圖情況下描述；然而，可在任何情況下應用過程60以獲取測試資料且過程60可用來圖形表示或非圖形表示彼測試資料。此外，過程60可應用於任何維度(意即，任何參數範圍)的什穆圖，甚至在本文中在二維圖情況下描述過程60。
過程60以規定(61)界定什穆圖之的參數(諸如Vd d 、時鐘週期或其類似參數)以及什穆圖之所要解析度為開始。過程60執行(62)什穆圖之漸進(近似地)均勻取樣，直至已取樣了什穆圖中之一預定數量的點(64)。在每一經取樣點處，執行一裝置測試(63)。過程60接收測試結果且將其併入至什穆圖之經取樣點中。舉例而言，若在一特定Vd d 值及一特定時鐘週期下執行一測試，則過程60更新什穆圖以反映該測試之結果，例如，通過(白色)或失敗(黑色)。
在漸進均勻取樣之每一階段之後，過程60對什穆圖執行內插法以使用自經取樣點獲取之測試資料獲取什穆圖的遺漏點(65)。在非什穆圖情況下，可簡單執行內插法以自所獲取之測試資料插入測試資料。此後，過程60顯示該結果，經內插之什穆圖(或情況可能為其他表示法)(66)。一旦已經由漸進取樣在什穆圖上取樣了一大於預定數量(例如，百分比)個點的點(64)，則過程60切換以使用經內之插什穆圖執行適應性取樣。
亦分階段執行適應性取樣。藉由繼續漸進均勻取樣可選擇用於取樣之候選點(67)；然而，實際上並非取樣所有點。一評估器模組決定取樣或不取樣一已知點。該評估器模組界定用於什穆圖中之每一未經取樣點的量度。該量度可根據來自直接先前的取樣階段之經內插之什穆圖判定。若該量度超過一預定臨限值(69)，則使用適應性取樣來取樣點(70)。亦即，在每一經取樣點處，執行一裝置測試。過程60接收測試結果且將其併入什穆圖(或情況可能為其他表示法)之經取樣點中。
一旦適應性取樣階段完成，過程60即執行內插法以獲取什穆圖之遺漏點(65)，且過程60顯示結果、經內插之什穆圖(66)。如以上所闡釋，在非什穆情況下，過程60簡單執行內插法以獲取遺漏資料(65)。此後，可使用該結果、該經內插什穆圖作為基線來執行適應性取樣之下一階段。在點量度不超過臨限值之情況下(69)，取樣大於預定數量之什穆圖之什穆圖(72)，且並非取樣所有點(74)，過程60執行漸進均勻取樣之額外階段，繼之以返回適應性取樣。此繼續直至整個什穆圖被取樣或使用者(例如)人工地或藉由預先規定待由過程60所執行之取樣的最大數量來終止取樣。
更具體言之，一旦完成漸進均勻取樣之一階段，則當在什穆圖中找到新特徵時可重新開始適應性取樣。若未找到新特徵，則可執行漸進均勻取樣之另一階段，且過程60可繼續直至使用者停止取樣或直至什穆圖中所有點被取樣。以下提供過程60之特定部分的另外細節。
過程60中可使用之漸進均勻取樣的實例包括如以上參看圖6a至圖6e及圖7a至圖7c所描述之子階段中執行的網格取樣及如G.Ramponi及S.Carrato之"An Adaptive Irregular Sampling Method for Progressive Transmission"，Proceedings International Conference on Image Processing，1998年，第2卷，第747－751頁(其內容如同本文中闡明的以全文引用方式倂入此申請案中)中描述之偽泊松圓盤(PPD)隨機取樣。舉例而言，在一實施例中，在包括2.5%的什穆圖中之點的階段中執行隨機取樣，且用於自漸進取樣切換至適應性取樣之臨限百分比是6%的什穆圖中之點。在非什穆圖情況下，可對類似百分比之資料執行隨機取樣。使用網格取樣執行之過程60被稱作"漸進適應性網格取樣"，且使用隨機取樣執行之過程60被稱作"漸進適應性隨機取樣"。
諸如雙線性及雙三次插值器之傳統影像插值器可用於執行過程60之內插法。在一實施例中，該插值器類似於一雙線性插值器且類似於"An Adaptive Irregular Sampling Method for Progressive Transmission"(其於上文以引用方式倂入)中描述之四個最近鄰域(4NN)插值器。在此情況下，可藉由將什穆圖中之樣本轉換成8位元之灰階(256值)來執行內插法。在內插法之前，將通過值設定為255且失敗值設定為零。藉由查看一待插入之點周圍的越來越大的方形區域直至發現至少兩個經取樣點來操作插值器。接著，插值器基於方形內之兩個、三個或四個最接近的經取樣點執行線性內插法。若在方形內發現額外經取樣點，且該等點距離插入點的距離與第四點相同，則彼等點亦用於內插法中。
評估器應能夠邊緣偵測，因為什穆圖之適應性取樣理想地指向什穆圖中之近轉換。可使用諸如3×3之索貝爾濾光片(Sobel filter)或3×3梯度之濾光片之傳統影像處理邊緣偵測器作為評估器量度。但是，由於什穆圖之簡單結構，因此發現簡單地將自內插法得到之值用作評估器量度更為有效。亦發現，3×3的邊緣偵測器導致什穆圖中之更多點被取樣，因為偵測器使取樣在轉換期間以比使用簡單評估器時更寬的頻帶發生。
基於點之內插值的簡單評估器工作良好，因為靠近邊緣(其中期望密集取樣)之點將具有不同於通過(255)或失敗(0)之值。對於雙階什穆圖，可選擇評估器臨限值，以使得將取樣大於2.5%、遠離通過或失敗(在7與248之間的灰階值)的點，而不取樣此範圍外之值。灰階什穆圖對臨限值位準更敏感；因此，在此情況下，使用一臨限值，以使得可取樣大於1%、遠離通過或失敗(在3與252之間的灰階值)的點，而不取樣此範圍外之值。請注意，若什穆圖很複雜，以致其類似一灰階攝影影像，則可必需使用3×3之索貝爾或梯度邊緣偵測器作為評估器，從而優先取樣什穆圖中邊緣周圍的樣本。
在一實施例中，過程60所使用之適應性取樣包含在一漸進網格取樣子階段中取樣超過評估器量度的所有點。適應性取樣包含隨機選擇網格中之點且若其超過評估器量度，則取樣此等點。適應性取樣之每一階段繼續直至取樣了2.5%以上的點或直至隨機選擇之候選點之數目超過什穆圖中之點的總數目的16倍。在此隨機取樣期間對考慮之候選點之數目施加一限制防止適應性取樣花費長時間，但是可導致比網格取樣更隨機、均勻之取樣及較少適應性之取樣。
圖9a至圖9c展示執行以使用漸進適應性網格取樣產生圖1之什穆圖之過程60的結果。經取樣點由○來識別。圖9a展示漸進均勻取樣完成之後產生的什穆圖，其中7.4%的點經取樣。圖9b展示適應性取樣之四個階段完成之後產生的什穆圖，其中11.5%的點經取樣。圖9c展示適應性取樣完成之後產生的什穆圖，其中19.7%的點經取樣。圖9c之什穆圖大體上與圖1之什穆圖相同。
圖10a至圖10c展示執行以使用漸進適應性隨機取樣產生圖1之什穆圖之過程60的結果。如上所述，經取樣的點由O來識別。圖10a展示漸進均勻取樣完成之後產生的什穆圖，其中7.5%的點經取樣。圖10b展示漸進適應性取樣之兩個階段完成之後產生的什穆圖，其中12.6%的點經取樣。圖10c展示漸進適應性取樣完成之後產生的什穆圖，其中25.1%的點經取樣。圖10c之什穆圖大體上與圖1之什穆圖相同。
在圖9a至圖9c及圖10a至圖10c的實例中，僅必需實際取樣圖1之什穆圖中之20－25%的點以再現什穆圖。
圖11a至圖11c展示執行以使用漸進適應性網格取樣產生圖2之什穆圖之過程60的結果。如上所述，經取樣的點由O來識別。圖11a展示漸進均勻取樣完成之後所產生的什穆圖，其中7.4%的點經取樣。圖11b展示適應性取樣之四個階段完成之後產生的什穆圖，其中14.3%的點經取樣。圖11c展示漸進適應性取樣完成之後產生的什穆圖，其中28.8%的點經取樣。圖11c之什穆圖大體上與圖2之什穆圖相同。
圖12a至圖12c展示執行以使用漸進適應性隨機取樣產生圖2之什穆圖之過程60的結果。如上所述，經取樣的點由O識別。圖12a展示漸進均勻取樣完成之後產生的什穆圖，其中7.5%的點經取樣。圖12b展示漸進適應性取樣之三個階段完成之後產生的什穆圖，其中15.1%的點經取樣。圖12c展示漸進適應性取樣完成之後產生的什穆圖，其中30.0%的點經取樣。圖12c之什穆圖大體上與圖2之什穆圖相同。
在圖11a至圖11c及圖12a至圖12c的實例中，僅必需實際取樣圖2之什穆圖中之30%的點以再現什穆圖。
圖13a至圖13f展示執行以使用漸進適應性網格取樣產生圖3的什穆圖之過程60的結果。如上所述，經取樣的點由O來識別。圖13a展示漸進均勻取樣完成之後產生的什穆圖，其中6.25%的點經取樣。圖13b展示圖13a中之經取樣的點的圖，其中以白色展示經取樣的點。圖13c展示適應性取樣之四個階段完成之後產生的什穆圖，其中11.8%的點經取樣。圖13d展示圖13c中經取樣的點的圖。圖13e展示漸進適應性取樣完成之後產生的什穆圖，其中29.2%的點經取樣。此什穆圖大體上與圖3之原始什穆圖相同。圖13f展示圖13e中經取樣的點的圖。
圖14a至圖14f展示執行以使用漸進適應性隨機取樣產生什穆圖圖3之過程60的結果。如上所述，經取樣的點由O來識別。圖14a展示漸進均勻取樣完成之後產生的什穆圖，其中7.5%的點經取樣。圖14b展示圖12a中經取樣的點的圖，其中以白色展示經取樣的點。圖14c展示適應性取樣之兩個階段完成之後產生的什穆圖，其中12.5%的點經取樣。圖14d展示圖14c中經取樣的點的什穆圖。圖14e展示漸進適應性取樣完成之後產生的什穆圖，其中35.0%的點經取樣。此什穆圖大體上與圖3之原始什穆圖相同。圖14f展示圖14e中經取樣的點的什穆圖。
在圖13a至13f及圖14a至14f的實例中，僅必需實際取樣圖3之什穆圖中之點的30－35%以再現什穆圖。
過程60之優勢之一在於其通常不遺漏什穆圖之小特徵。即，過程60可藉由在漸進取樣與適應性取樣之間交替來繼續取樣什穆圖，直至完全取樣什穆圖。為了表明過程發現什穆圖中之小特徵之能力，將取樣圖15之測試什穆圖，如圖16a至16c及圖17a至17c中所展示。
圖16a至圖16c展示執行以使用漸進適應性網格取樣產生圖15之什穆圖之過程60的結果。在取樣31.1%之什穆圖之後完成適應性取樣。在此之後，重新開始漸進取樣直至發現新特徵，且接著重新開始適應性取樣。什穆圖中之所有特徵皆被發現，其中什穆圖的62.2%經取樣。
具體言之，圖16a展示漸進均勻取樣完成之後產生的什穆圖，其中7.4%的點經取樣。圖16b展示適應性取樣完成之後產生的什穆圖，其中31.1%的點經取樣。圖16c展示漸進及適應性取樣之額外階段完成之後產生的什穆圖，其中62.2%的點經取樣。圖16c之什穆圖大體上與圖15之原始什穆圖相同。
圖17a至圖17c展示執行以使用漸進適應性隨機取樣產生圖15之什穆圖之過程60的結果。在取樣35.1%的什穆圖之後完成適應性取樣。在此之後，重新開始漸進取樣直至發現新的特徵，且接著重新開始適應性取樣。什穆圖中之所有特徵皆被發現，其中什穆圖的45.1%經取樣。
具體言之，圖17a展示漸進均勻取樣完成之後產生的什穆圖，其中7.5%的點經取樣。圖17b展示適應性取樣完成之後產生的什穆圖，其中35.1%的點經取樣。圖17c展示漸進及適應性取樣之額外階段完成之後產生的什穆圖，其中45.1%的點經取樣。圖15c之什穆圖大體上與圖13之原始什穆圖相同。
什穆圖之漸進適應性取樣用於縮短獲得什穆圖所需的時間。因此，軟體耗用應保持相對較低。量測電腦(其用具1 GB RAM之2.8 GHz，Pentium4處理器執行WindowsXP)上此部分中所有什穆圖的軟體耗用。基於網格之漸進及適應性取樣耗用平均為每點250微秒。隨機漸進及適應性取樣耗用平均為每點110微秒。對於此處所使用之什穆圖，此等時間不會隨著什穆圖之尺寸或什穆圖之形狀而有顯著變化。
已知10微秒至100微秒之典型什穆點獲得時間，漸進適應性取樣所引入之軟體耗用已藉由必需獲得之點的數目之減少而完全彌補。在圖9a至圖9c中Vo l 對週期什穆圖之漸進適應性網格取樣的實例中，在獲得時間為每點10微秒之情況下，完整的什穆圖取樣時間為約10.89秒。使用漸進適應性網格取樣取樣314個點，獲得時間約為3.22秒，其較取樣什穆圖中之全部1089個點節省了約70%的時間。此情形下的總軟體耗用約為78.5微秒，其大約為2.5%的耗用或約相當於在什穆圖中取8個額外點。對於每點具有較長獲得時間或具有碼最佳化之什穆圖，此百分比可變得較小。
網格取樣及隨機取樣具有不同優勢。網格取樣之優勢之一為其簡單性且其要求取樣較少的點。更具體言之，以一規則間隔取樣產生一均勻取樣圖而無太多耗用。在本文中描述之具有簡單結構之什穆實例中，使用網格取樣比使用隨機取樣取樣以準確再現原始什穆圖需要較少點。
隨機取樣之優勢之一在於其要求較少耗用。在一些實施例中，隨機取樣所需之軟體耗用可能少於網格取樣所需之軟體耗用的一半。
本文中描述之實例表明經由逐列取樣整個什穆圖，使用漸進及適應性取樣的什穆圖時間可縮短多至80%。漸進適應性取樣對快速為使用者呈現什穆圖之一低解析度版本亦為有用的。在本文中描述之實施例中，未關於什穆圖特徵之形狀做出假設，什穆圖中相對小的特徵不會經常被遺漏且適應性取樣可繼續直至什穆圖完全被取樣。
過程60可至少部分地經由一電腦程式產品(意即，一可實體實施為(例如)一機器可讀取儲存裝置或一傳播信號中之資訊載體的電腦程式)建構，以藉由資料處理設備(例如，一可程式化處理器，一電腦或多個電腦)來執行或控制資料處理設備之操作。舉例而言，施加至輸入交換機62及輸出交換機64的控制信號可為電腦控制的。
電腦程式可以任何形式之程式化語言(包括編譯語言或解譯語言)來編寫，且其可以任何形式佈署(包括)為一獨立程式或一模組、組件、次常式或適用於一計算環境中之其他單元。一電腦程式可經佈署以在一位點處或分佈於多個位點且藉由一網路互連的一個電腦或多個電腦上執行。
與建構過程60相關之行動可由執行一或多個電腦程式之一或多個可程式化處理器執行以執行校正過程的功能。過程60之全部或部分可建構成專用邏輯電路，例如，FPGA(場可程式化閘陣列)及/或ASIC(特殊應用積體電路)。
以實例說明，適用於執行電腦程式之處理器包括通用及專用微處理器兩者及任何種類之數位電腦的任意一或多個處理器。通常，一處理器將自一唯讀記憶體或一隨機存取記憶體或兩者接收指令及資料。電腦之元件包括一用於執行指令之處理器及用於儲存指令及資料的一或多個記憶體裝置。
過程60不限於以本文中描述之漸進及適應性取樣使用。可使用任何類型之漸進及適應性取樣。另外，過程60不限於以什穆圖方式使用，而是可用於取樣任何類型之資料、影像(例如，灰階影像)或其類似物。
可組合本文中描述之不同實施例之元件以形成上文未具體闡明的其他實施例。本文中未具體描述之其他實施例亦在以下申請專利範圍之範疇內。
10．．．系統
12．．．測試器
14．．．電腦系統
16．．．固線連接件
18．．．待測裝置
20．．．導體
22．．．插腳
24．．．介面卡
26．．．介面卡
28．．．介面卡
30．．．IC晶片
32．．．PMU級
34．．．PE級
36．．．IC晶片
38．．．IC晶片
40．．．導電迹線
42．．．介面板連接器
44．．．導體
46．．．介面連接器
48．．．PMU控制電路
50．．．PE控制電路
52．．．電腦介面
圖1至圖3展示什穆圖之實例。
圖4為用於測試裝置之ATE的方塊圖。
圖5為ATE中所使用之測試器的方塊圖。
圖6a至圖6e展示利用像素複製內插之漸進取樣的階段。
圖7a至圖7c展示利用子階段取樣之漸進取樣的階段。
圖8展示用於產生什穆圖的過程。
圖9a至圖9c展示使用漸進適應性網格取樣產生之圖1的什穆圖之三個階段。
圖10a至圖10c展示使用漸進適應性隨機取樣產生之圖1的什穆圖之三個階段。
圖11a至圖11c展示使用漸進適應性網格取樣產生之圖2的什穆圖之三個階段。
圖12a至圖12c展示使用漸進適應性隨機取樣產生之圖2的什穆圖之三個階段。
圖13a至圖13f展示使用漸進適應性網格取樣產生之圖3的什穆圖之階段。
圖14a至圖14f展示使用漸進適應性隨機取樣產生之圖3的什穆圖之階段。
圖15展示具有不同尺寸特徵之什穆圖的實例。
圖16a至圖16c展示使用漸進適應性網格取樣產生之圖15的什穆圖之三個階段。
圖17a至圖17c展示使用漸進適應性隨機取樣產生之圖15的什穆圖之三個階段。
不同圖式中之類似參考數字指示類似元件。

Claims (20)

  1. 一種獲取一待測裝置之測試資料的方法，其包含：輪流交替下列兩步驟：藉由使用漸進取樣在一系列參數之若干第一點處測試該裝置來獲取該測試資料之一第一部分；及藉由使用適應性取樣在該系列參數之若干第二點處測試該裝置來獲取該測試資料之一第二部分。
  2. 如請求項1之方法，其中獲取該第一部分包含：對該測試資料執行漸進取樣以識別一組第一點；在該組第一點處測試該裝置以產生若干第一測試結果；及使用該等第一測試結果執行一內插法以產生該測試資料之部分。
  3. 如請求項2之方法，其中獲取該第一部分進一步包含：判定該組中之第一點之數目是否超過一臨限值；且若該組中之第一點之該數目未超過該臨限值，則重複執行漸進取樣、測試及執行一內插法。
  4. 如請求項3之方法，其中若該組中之第一點之該數目超過該臨限值，則獲取該第二部分，其中獲取該第二部分包含：對該測試資料執行適應性取樣以識別一組第二點；在該組第二點處測試該裝置以產生若干第二測試結果；及使用該等第二測試結果執行一內插法以產生該測試資 料之部分。
  5. 如請求項4之方法，其中獲取該第二部分進一步包含：設定一與適應性取樣相關的量度；判定該測試資料上是否存在滿足該量度之若干額外點；對該測試資料執行適應性取樣以自該等額外點識別另一組第二點；在該另一組第二點處測試該裝置以產生若干額外的第二測試結果；及使用該等額外的第二測試結果執行一內插法以產生該測試資料之部分。
  6. 如請求項4之方法，其進一步包含：規定界定該測試資料之若干參數，該測試資料包含包括該組第一點及該組第二點之複數個點；判定大於一預定數量之該複數個點是否已接受測試；且若大於該預定數量之該複數個點未接受測試，則藉由使用漸進取樣在經識別之該測試資料之若干第三點處測試該裝置來獲取該測試資料之一第三部分。
  7. 如請求項1之方法，其進一步包含：使用該測試資料之該第一部分及該第二部分執行內插法以獲取該測試資料之若干遺漏部分；及使用該第一部分及該第二部分及該等遺漏部分顯示該測試資料。
  8. 如請求項1之方法，其中漸進取樣包含以一大體上均勻之 分佈取樣該測試資料以獲取該等第一點；且其中適應性取樣包含基於先前經取樣之該測試資料之若干點取樣該測試資料以獲取該等第二點。
  9. 如請求項1之方法，其中該測試資料包含一具有第一維度及第二維度之網格，該第一維度對應於一與該裝置相關之第一參數且該第二維度對應於一與該裝置相關之第二參數；且其中測試包含獲取已知該第二參數之該第一參數或獲取已知該第一參數之該第二參數。
  10. 如請求項1之方法，其中該裝置包含一半導體裝置且該測試資料表示為一什穆圖(shmoo plot)。
  11. 一或多種機器可讀取媒體，其經組態以儲存用於獲取一待測裝置之測試資料的若干可執行指令，該等指令用於使至少一機器執行以下功能：藉由使用漸進取樣在一系列參數之若干第一點處測試該裝置來獲取該測試資料之一第一部分；及藉由使用適應性取樣在該系列參數之若干第二點處測試該裝置來獲取該測試資料之一第二部分。
  12. 如請求項11之一或多種機器可讀取媒體，其中獲取該第一部分包含：對該測試資料執行漸進取樣以識別一組第一點；在該組第一點處測試該裝置以產生若干第一測試結果；及使用該等第一測試結果執行一內插法以產生該測試資 料之部分。
  13. 如請求項12之一或多種機器可讀取媒體，其中獲取該第一部分進一步包含：判定該組中之第一點之數目是否超過一臨限值；且若該組中之第一點之該數目未超過該臨限值，則重複執行漸進取樣、測試及執行一內插法。
  14. 如請求項13之一或多種機器可讀取媒體，其中若該組中之第一點之該數目超過該臨限值，則獲取該第二部分，其中獲取該第二部分包含：對該測試資料執行適應性取樣以識別一組第二點；在該組第二點處測試該裝置以產生若干第二測試結果；及使用該等第二測試結果執行一內插法以產生該測試資料之部分。
  15. 如請求項14之一或多種機器可讀取媒體，其中獲取該第二部分進一步包含：設定一與適應性取樣相關的量度；判定該測試資料上是否存在滿足該量度之若干額外點；對該測試資料執行適應性取樣以自該等額外點識別另一組第二點；在該另一組第二點處測試該裝置以產生若干額外的第二測試結果；及使用該等額外的第二測試結果執行一內插法以產生該 測試資料之部分。
  16. 如請求項14之一或多種機器可讀取媒體，其中該等指令亦用於使該至少一機器執行以下功能：規定界定該測試資料的若干參數，該測試資料包含包括該組第一點及該組第二點之複數個點；判定大於一預定數量之該複數個點是否已接受測試；且若大於該預定數量之該複數個點未接受測試，則藉由使用漸進取樣在經識別之該測試資料之若干第三點處測試該裝置來獲取該測試資料之一第三部分。
  17. 如請求項11之一或多種機器可讀取媒體，其中該等指令亦用於使該至少一機器執行以下功能：使用該測試資料之該第一部分及該第二部分執行內插法以獲取該測試資料之若干遺漏部分；及使用該第一部分及該第二部分及該等遺漏部分顯示該測試資料。
  18. 如請求項11之一或多種機器可讀取媒體，其中漸進取樣包含以一大體上均勻之分佈取樣該測試資料以獲取該等第一點；且其中適應性取樣包含基於先前經取樣之該測試資料之若干點取樣該測試資料以獲取該等第二點。
  19. 如請求項11之一或多種機器可讀取媒體，其中該測試資料包含一具有第一維度及第二維度之網格，該第一維度對應於一與該裝置相關之第一參數且該第二維度對應於一與該裝置相關之第二參數；且 其中測試包含獲取已知該第二參數之該第一參數或獲取已知該第一參數之該第二參數。
  20. 如請求項11之一或多種機器可讀取媒體，其中該裝置包含一半導體裝置且該測試資料表示為一什穆圖。
TW095128428A 2005-08-04 2006-08-03 裝置之獲取測試資料 TWI418826B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US70563905P 2005-08-04 2005-08-04
US11/287,506 US7519878B2 (en) 2005-08-04 2005-11-22 Obtaining test data for a device

Publications (2)

Publication Number Publication Date
TW200717007A TW200717007A (en) 2007-05-01
TWI418826B true TWI418826B (zh) 2013-12-11

Family

ID=37727840

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095128428A TWI418826B (zh) 2005-08-04 2006-08-03 裝置之獲取測試資料

Country Status (7)

Country Link
US (1) US7519878B2 (zh)
EP (1) EP1910856A2 (zh)
JP (1) JP5114404B2 (zh)
KR (1) KR101264120B1 (zh)
CN (1) CN101501515B (zh)
TW (1) TWI418826B (zh)
WO (1) WO2007019077A2 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI785539B (zh) * 2020-03-31 2022-12-01 日商愛德萬測試股份有限公司 測試器系統、測試器系統診斷方法及測試系統分析方法
US11733290B2 (en) 2020-03-31 2023-08-22 Advantest Corporation Flexible sideband support systems and methods

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8402317B1 (en) * 2005-12-22 2013-03-19 The Math Works, Inc. Viewing multi-dimensional metric data from multiple test cases
US8279204B1 (en) * 2005-12-22 2012-10-02 The Mathworks, Inc. Viewer for multi-dimensional data from a test environment
US8676188B2 (en) * 2006-04-14 2014-03-18 Litepoint Corporation Apparatus, system and method for calibrating and verifying a wireless communication device
US8154308B2 (en) * 2006-11-13 2012-04-10 The Boeing Company Method for characterizing integrated circuits for identification or security purposes
US20090119542A1 (en) * 2007-11-05 2009-05-07 Advantest Corporation System, method, and program product for simulating test equipment
US8838819B2 (en) 2009-04-17 2014-09-16 Empirix Inc. Method for embedding meta-commands in normal network packets
CN104678289A (zh) * 2015-02-13 2015-06-03 上海华岭集成电路技术股份有限公司 shmoo测试中标定设定值和测量值的方法
US10108520B2 (en) * 2015-10-27 2018-10-23 Tata Consultancy Services Limited Systems and methods for service demand based performance prediction with varying workloads
US10768230B2 (en) 2016-05-27 2020-09-08 International Business Machines Corporation Built-in device testing of integrated circuits
US11656270B2 (en) * 2019-05-09 2023-05-23 Ase Test, Inc. Apparatus and method of testing electronic components
US11829465B2 (en) * 2020-10-22 2023-11-28 Morphix, Inc. Edge computing device with connector pin authentication for peripheral device
CN112865792B (zh) * 2021-01-08 2021-11-19 胜达克半导体科技(上海)有限公司 一种低成本测试模拟数字转换器线性度的方法
CN113075527A (zh) * 2021-02-23 2021-07-06 普赛微科技(杭州)有限公司 基于Shmoo测试的集成电路芯片测试方法、系统及介质
WO2023090510A1 (ko) * 2021-11-18 2023-05-25 한국전자기술연구원 데이터 보완 조건에 기반한 데이터 선별을 수행하는 전자장치 및 그 수행 방법
CN116773956A (zh) * 2022-03-08 2023-09-19 长鑫存储技术有限公司 数据分析方法、装置及存储介质

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010035766A1 (en) * 2000-04-27 2001-11-01 Minoru Nakajima IC test device and method
TW581873B (en) * 2002-03-05 2004-04-01 Chroma Ate Inc Measuring apparatus and method for liquid crystal display driver IC
US6876207B2 (en) * 2003-08-01 2005-04-05 Hewlett-Packard Development Company, L.P. System and method for testing devices

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3655959A (en) * 1970-08-17 1972-04-11 Computer Test Corp Magnetic memory element testing system and method
JPH06324125A (ja) * 1993-05-17 1994-11-25 Mitsubishi Electric Corp 半導体装置の試験装置
US6079038A (en) * 1998-04-24 2000-06-20 Credence Systems Corporation Method for generating a Shmoo plot contour for integrated circuit tester
KR100389856B1 (ko) * 1998-11-18 2003-11-15 삼성전자주식회사 샘플보간을이용한데이터검출장치와그방법
US6418387B1 (en) 1999-06-28 2002-07-09 Ltx Corporation Method of and system for generating a binary shmoo plot in N-dimensional space
US6795788B2 (en) 2000-06-06 2004-09-21 Hewlett-Packard Development Company, L.P. Method and apparatus for discovery of operational boundaries for shmoo tests
US6847909B2 (en) 2002-11-01 2005-01-25 Hewlett-Packard Development Company, L.P. System and method for generating a shmoo plot by tracking the edge of the passing region
US6820021B2 (en) 2002-11-01 2004-11-16 Hewlett-Packard Development Company, L.P. System and method for generating a shmoo plot by varying the resolution thereof
US6820027B2 (en) 2002-11-01 2004-11-16 Hewlett-Packard Development Company, L.P. System and method for generating a shmoo plot by avoiding testing in failing regions
EP1376381A1 (en) * 2003-02-12 2004-01-02 Agilent Technologies Inc Method and system for data sampling
US7239319B2 (en) * 2004-08-27 2007-07-03 Microsoft Corporation Rendering outline fonts

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010035766A1 (en) * 2000-04-27 2001-11-01 Minoru Nakajima IC test device and method
TW581873B (en) * 2002-03-05 2004-04-01 Chroma Ate Inc Measuring apparatus and method for liquid crystal display driver IC
US6876207B2 (en) * 2003-08-01 2005-04-05 Hewlett-Packard Development Company, L.P. System and method for testing devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI785539B (zh) * 2020-03-31 2022-12-01 日商愛德萬測試股份有限公司 測試器系統、測試器系統診斷方法及測試系統分析方法
US11619667B2 (en) 2020-03-31 2023-04-04 Advantest Corporation Enhanced loopback diagnostic systems and methods
US11733290B2 (en) 2020-03-31 2023-08-22 Advantest Corporation Flexible sideband support systems and methods

Also Published As

Publication number Publication date
CN101501515B (zh) 2013-03-27
EP1910856A2 (en) 2008-04-16
WO2007019077A3 (en) 2008-11-13
US7519878B2 (en) 2009-04-14
US20070043994A1 (en) 2007-02-22
CN101501515A (zh) 2009-08-05
KR20080031921A (ko) 2008-04-11
WO2007019077A2 (en) 2007-02-15
TW200717007A (en) 2007-05-01
KR101264120B1 (ko) 2013-05-14
JP2009512000A (ja) 2009-03-19
JP5114404B2 (ja) 2013-01-09

Similar Documents

Publication Publication Date Title
TWI418826B (zh) 裝置之獲取測試資料
EP1241483A1 (en) Bit error rate measurement
TWI418824B (zh) 判斷通訊頻道中的抖動之方法和系統
US7296195B2 (en) Bit synchronization for high-speed serial device testing
CN114781423A (zh) 测量仪器、测量系统以及信号处理方法
JPWO2010061523A1 (ja) 試験方法及びそれに用いられるプログラム製品
JP4417955B2 (ja) 集積回路のタイミング関連不良検証のためのイベント形式によるテスト方法
CN112800635B (zh) 矢量网络分析仪和统计眼图生成的方法
US6876207B2 (en) System and method for testing devices
JP4728403B2 (ja) カリブレーション回路
JP2008526112A (ja) 変換器試験のためのパラメトリック測定ユニットの使用
CN111487447B (zh) 一种用于实现快速测量的数字示波器
US6768297B2 (en) High speed VLSI digital tester architecture for real-time output timing acquisition, results accumulation, and analysis
CN112748325A (zh) 一种眼图测试方法、装置及设备
TWI446162B (zh) 使用一測試儀器之方法及測試系統
JP4295894B2 (ja) 半導体デバイスの試験装置および試験方法
Kihal et al. Sequential adaptive sampling based on cubic spline interpolation to accelerate the near field scanning
US6815233B1 (en) Method of simultaneous display of die and wafer characterization in integrated circuit technology development
JPH11190761A (ja) 半導体試験装置
US5191281A (en) IC tester capable of changing strobe position in accordance with a predetermined reference signal
KR100736166B1 (ko) 전기설비 신호 이상 진단장치 및 방법
JP4209561B2 (ja) 半導体試験装置の半導体試験用プログラム実行方法
JP2023046410A (ja) 試験測定装置及び試験データ分析方法
US20040158438A1 (en) Data sampling
CN114442019A (zh) 一种测试工具的测试校正方法、装置及电子设备