KR20080030363A - 위상 조절기 및 그를 포함하는 지연 고정 루프 - Google Patents

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KR20080030363A
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Abstract

본 발명은 위상 조절기에 관한 것으로서, 내부 클럭 CLK_IN과 두 클럭 X1, X2의 위상을 비교하여 두 클럭 X1, X2 중 어느 하나에 가중치를 주어 라이징 타임과 폴링 타임을 각각 조절한 뒤, 위상이 조절된 두 클럭 중 어느 하나를 선택하여 두 클럭 X1, X2 사이의 위상을 갖는 출력 클럭 CLK_OUT을 출력함을 특징으로 한다.

Description

위상 조절기 및 그를 포함하는 지연 고정 루프{PHASE CONTROLLER AND DELAY LOCKED LOOP INCLUDING SAME}
도 1은 종래 기술에 따른 위상 조절기의 일 예를 나타내는 회로도.
도 2는 도 1의 인버터 블럭(11)의 일 예를 나타내는 회로도.
도 3은 도 1의 동작에 따른 입력 클럭 X1, X2과 출력 클럭 CLK_OUT의 위상을 나타내는 파형도.
도 4는 본 발명의 실시 예에 따른 지연 고정 루프를 나타내는 블럭도.
도 5는 도 4의 코스 딜레이부(410)의 동작을 설명하기 위한 블럭도.
도 6은 도 4의 위상 조절부(420)의 일 예를 나타내는 도면.
도 7은 도 6의 파인 딜레이 블럭(FD1)의 일 예를 나타내는 회로도.
본 발명은 위상 조절기에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치의 지연 고정 루프에 사용되는 위상 조절기에 관한 것이다.
일반적으로, 지연 고정 루프(delay locked loop)란 반도체 메모리 장치에서 클럭을 사용하는 동기식 메모리의 내부 클럭을 에러 없이 외부 클럭과 일치되도록 내부 클럭을 지연시키는 회로이다. 즉, 외부에서 들어오는 클럭이 내부에서 사용될 때 외부 클럭과 내부 클럭 또는 외부 클럭과 데이터 간에 스큐(skew)가 발생하는데, 이러한 스큐를 줄이기 위해 지연 고정 루프가 사용된다.
최근에는 이러한 지연 고정 루프에서 최소가변 지연시간(minimum variable delay time)을 줄여 지터(jitter)를 최소화하는 방향으로 연구가 지속되고 있으며, 그 일환으로 코스 딜레이 라인(coarse delay line)과 파인 딜레이 유닛(fine delay unit)을 구비한 계층적 딜레이 라인 구조를 가진 지연 고정 루프가 제안되었다.
도 1은 종래의 파인 딜레이 유닛으로 사용되는 위상 조절기의 일 예로서, 두 입력 클럭 X1, X2을 가중치에 따라 혼합하여 두 입력 클럭 X1, X2 사이의 위상을 갖는 클럭 CLK_OUT을 생성한다.
구체적으로, 도 1의 위상 조절기는 두 입력 클럭 X1, X2을 각 가중치 신호 S1_0~S1_n(여기서, n은 1이상인 자연수), S2_0~S2_n에 따라 혼합하여 공통 출력 노드(ND_C)로 전달하는 혼합부(10)와, 공통 출력 노드(ND_C)를 통해 전달된 신호를 반전하여 두 입력 클럭 X1, X2 사이의 위상을 갖는 클럭 CLK_OUT을 출력하는 출력부(20)를 포함한다.
여기서, 두 입력 클럭 X1, X2은 듀얼(dual) 코스 딜레이 라인(도시되지 않음)으로부터 제공되는 신호로서, 서로 유닛 딜레이 셀(unit delay cell) 만큼의 차를 가진다. 그리고, 각 가중치 신호 S2_0~S2_n는 각 가중치 신호 S1_0~S1_n와 위상이 반대인 신호이다.
혼합부(10)는 입력 클럭 X1을 공통으로 입력받아 공통 출력 노드(ND_C)로 전 달하는 병렬 연결된 다수의 인버터 블럭(11)과, 입력 클럭 X2을 공통으로 입력받아 공통 출력 노드(ND_C)로 전달하는 병렬 연결된 인버터 블럭(12)으로 구성되며, 각 인버터 블럭(11,12)은 각 가중치 신호 S1_0~S1_n, S2_0~S2_n에 따라 전원 전압 또는 접지 전압을 공통 출력 노드(ND_C)로 전달하거나, 하이 임피던스(Hi-Z) 상태로 된다.
여기서, 혼합부(10)의 각 인버터 블럭(11,12)은 3상 인버터(tri-state inverter)로 구성될 수 있으며, 구체적으로, 도 2에 도시된 바와 같이, 전원 전압(VDD) 노드와 공통 출력 노드(ND_C) 사이에 직렬 연결되는 두 PMOS 트랜지스터(P1,P2)와, 공통 출력 노드(ND_C)와 접지 전압(VSS) 노드 사이에 직렬 연결되는 두 NMOS 트랜지스터(N1,N2)로 구성될 수 있다. 이때, PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N2)는 입력 클럭 X1에 의해 제어되고, PMOS 트랜지스터(P2)는 가중치 신호, 예컨대, S1_0에 의해 제어되며, NMOS 트랜지스터(N1)는 가중치 신호 S1_0와 위상이 반대인 신호 S1B_0에 의해 제어된다.
즉, 도 2의 인버터 블럭(11)은 가중치 신호 S1_0가 인에이블되면, 입력 클럭 X1에 따라 공통 출력 노드(ND_C)를 전원 전압(VDD) 레벨로 상승시키거나 접지 전압(VSS) 레벨로 하강시키고, 가중치 신호 S1_0가 디스에이블되면, 하이 임피던스 상태로 된다.
출력부(20)는 공통 출력 노드(ND_C)를 통해 전달된 신호를 반전하여 외부 클럭과 동일한 위상을 갖는 클럭 CLK_OUT을 출력하는 인버터(IV)로 구성될 수 있다.
이러한 구성을 갖는 종래의 위상 조절기에서, 두 입력 클럭 X1, X2과 출력 클럭 CLK_OUT의 위상은 각 가중치 신호 S1_0~S1_n의 상태에 따라 도 3과 같이 나타날 수 있으며, 이를 상세히 살펴보면 아래와 같다.
예를 들어, 입력 클럭 X1을 입력받는 인버터 블럭(11)이 5개, 입력 클럭 X2을 입력받는 인버터 블럭(12)이 5개라고 가정할 경우, 3개의 가중치 신호 S1_0~S1_2가 인에이블되고 2개의 가중치 신호 S1_3, S1_4가 디스에이블되면, 두 입력 클럭 X1, X2 사이에서 입력 클럭 X1 쪽으로 위상이 치우친 출력 클럭 CLK_OUT가 출력된다. 이때, 각 인버터 블럭(11,12)을 구성하는 PMOS 트랜지스터와 NMOS 트랜지스터가 동일한 크기임을 가정한다.
그리고, 위와 동일한 상황에서, 2개의 가중치 신호 S1_0, S1_1가 인에이블되고 3개의 가중치 신호 S1_2~S1_4가 디스에이블되면, 두 입력 클럭 X1, X2 사이에서 입력 클럭 X2 쪽으로 위상이 치우친 출력 클럭 CLK_OUT가 출력된다. 아울러, 5개의 가중치 신호 S0~S4가 모두 인에이블되면, 출력 클럭 CLK_OUT이 입력 클럭 X1과 동일한 위상을 갖는다.
이와 같이, 종래의 위상 조절기는 병렬 연결되는 다수의 인버터 블럭(11,12)을 사용하여 각 가중치 신호 S1_0~S1_n의 상태에 따라 두 입력 클럭 X1, X2 사이의 위상을 갖는 출력 클럭 CLK_OUT을 생성한다.
하지만, 동작 주파수가 증가하고 동작 전압이 감소하게 되면, 공통 출력 노드(ND_C)로 전달되는 신호의 라이징 타임 및 폴링 타임이 출력부(20)의 인버터(IV)를 구동시키기에 충분하지 못할 수 있다.
즉, 종래의 위상 조절기는 도 2와 같이 구성된 인버터 블럭(11,12)으로 이루 어지므로, 동작 주파수가 증가하고 동작 전압이 감소하더라도 각 인버터 블럭(11,12)에서 출력되는 신호의 라이징 타임 및 폴링 타임은 일정하게 정해져 있다.
그리고, 이러한 인버터 블럭(11,12)에서 출력되는 신호가 공통 출력 노드(ND_C)를 통해 혼합되므로, 공통 출력 노드(ND_C)의 라이징 타임 및 폴링 타임이 출력부(20)의 인버터(IV)를 구동시키기에 충분하지 못하여 출력 클럭 CLK_OUT이 정상적으로 발생하지 않을 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 두 입력 클럭을 혼합하지 않고 위상을 조절함으로써, 동작 주파수가 증가하고 동작 전압이 감소해도 오류 없이 소정 클럭을 원하는 위상으로 조절하고자 함에 있다.
또한, 본 발명의 목적은 상황에 따라 각 인버터에서 클럭의 라이징 타임 및 폴링 타임을 조절할 수 있도록 함으로써, 고속 및 저전압 동작 환경에서 소정 클럭을 원하는 위상으로 조절하고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 위상 조절기는, 기준 클럭과 제 1 및 제 2 입력 클럭의 위상을 비교하여 상기 제 1 입력 클럭에 'K'(K는 1보다 작은 소수)의 가중치를 주는 제 1 가중치 신호, 상기 제 2 입력 클럭에 '1-K'의 가중치를 주는 제 2 가중치 신호, 및 선택 신호를 출력하는 제어부; 상기 제 1 및 제 2 가중치 신호로써 상기 제 1 및 제 2 입력 클럭의 라이 징 타임과 폴링 타임을 각각 조절하여 제 1 및 제 2 딜레이 클럭으로 출력하는 딜레이부; 및 상기 선택 신호로써 상기 제 1 및 제 2 딜레이 클럭 중 어느 하나를 선택하여 상기 기준 클럭과 동일한 위상을 갖는 출력 클럭으로 출력하는 선택부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 제어부는 기준 클럭과 제 1 및 제 2 입력 클럭의 위상을 비교하여 상기 제 1 입력 클럭에 'K'(K는 1보다 작은 소수)의 가중치를 주는 제 1 가중치 신호와, 상기 제 2 입력 클럭에 'K-1'의 가중치를 주는 제 2 가중치 신호를 출력하며, 상기 제 1 입력 클럭의 위상이 상기 기준 클럭의 위상보다 앞설 때 상기 제 1 딜레이 클럭을 선택하도록 상기 선택 신호를 인에이블시키고, 상기 제 2 입력 클럭의 위상이 상기 기준 클럭의 위상보다 앞설 때 상기 제 2 딜레이 클럭을 선택하도록 상기 선택 신호를 디스에이블시킴이 바람직하다.
그리고, 상기 딜레이부는, 상기 제 1 가중치 신호로써 상기 제 1 입력 클럭의 라이징 타임과 폴링 타임을 조절하는 직렬 연결된 다수의 제 1 파인 딜레이 블럭으로 구성되는 제 1 딜레이 라인; 및 상기 제 2 가중치 신호로써 상기 제 2 입력 클럭의 라이징 타임과 폴링 타임을 조절하는 직렬 연결된 다수의 제 2 파인 딜레이 블럭으로 구성되는 제 2 딜레이 라인;을 포함함이 바람직하다.
상기 딜레이부에서, 상기 각 제 1 파인 딜레이 블럭은 제 1 풀 업 수단과 제 1 풀 다운 수단으로 구성되며, 상기 제 1 가중치 신호에 의해 상기 제 1 풀 업 수단과 상기 제 1 풀 다운 수단의 저항을 조절하여 상기 제 1 입력 클럭의 라이징 타임과 폴링 타임을 조절함이 바람직하다.
상기 각 제 1 파인 딜레이 블럭에서, 상기 제 1 풀 업 수단은, 접지 전압 노드와 연결되는 게이트와, 전원 전압 노드와 연결되는 소스를 갖는 제 1 PMOS 트랜지스터; 상기 제 1 가중치 신호와 위상이 반대인 신호를 입력받는 게이트, 상기 전원 전압 노드와 연결되는 소스, 및 상기 제 1 PMOS 트랜지스터의 드레인과 연결되는 드레인을 갖는 다수의 제 2 PMOS 트랜지스터; 및 상기 제 1 입력 클럭을 입력받는 게이트, 상기 제 1 PMOS 트랜지스터의 드레인과 연결되는 소스, 및 상기 제 1 딜레이 클럭을 출력하는 노드와 연결되는 드레인을 갖는 제 3 PMOS 트랜지스터;를 포함함이 바람직하다.
상기 각 제 1 파인 딜레이 블럭에서, 상기 제 1 풀 다운 수단은, 상기 제 1 입력 클럭을 입력받는 게이트, 상기 제 1 딜레이 클럭을 출력하는 노드와 연결되는 드레인을 갖는 제 1 NMOS 트랜지스터; 전원 전압 노드와 연결되는 게이트, 상기 제 1 NMOS 트랜지스터의 소스와 연결되는 드레인, 및 접지 전압 노드와 연결되는 소스를 갖는 제 2 NMOS 트랜지스터; 및 상기 제 1 가중치 신호를 입력받는 게이트, 상기 제 1 NMOS 트랜지스터의 소스와 연결되는 드레인, 및 상기 접지 전압 노드와 연결되는 소스를 갖는 다수의 제 3 NMOS 트랜지스터;를 포함함이 바람직하다.
상기 딜레이부에서, 상기 각 제 2 파인 딜레이 블럭은 제 2 풀 업 수단과 제 2 풀 다운 수단으로 구성되며, 상기 제 2 가중치 신호에 의해 상기 제 2 풀 업 수단과 상기 제 2 풀 다운 수단의 저항을 조절하여 상기 제 2 입력 클럭의 라이징 타임과 폴링 타임을 조절함이 바람직하다.
상기 각 제 2 파인 딜레이 블럭에서, 상기 제 2 풀 업 수단은, 접지 전압 노 드와 연결되는 게이트와, 전원 전압 노드와 연결되는 소스를 갖는 제 4 PMOS 트랜지스터; 상기 제 2 가중치 신호와 위상이 반대인 신호를 입력받는 게이트, 상기 전원 전압 노드와 연결되는 소스, 및 상기 제 4 PMOS 트랜지스터의 드레인과 연결되는 드레인을 갖는 다수의 제 5 PMOS 트랜지스터; 및 상기 제 2 입력 클럭을 입력받는 게이트, 상기 제 4 PMOS 트랜지스터의 드레인과 연결되는 소스, 및 상기 제 2 딜레이 클럭을 출력하는 노드와 연결되는 드레인을 갖는 제 6 PMOS 트랜지스터;를 포함함이 바람직하다.
상기 각 제 2 파인 딜레이 블럭에서, 상기 제 2 풀 다운 수단은, 상기 제 2 입력 클럭을 입력받는 게이트와, 상기 제 2 딜레이 클럭을 출력하는 노드와 연결되는 드레인을 갖는 제 4 NMOS 트랜지스터; 전원 전압 노드와 연결되는 게이트, 상기 제 4 NMOS 트랜지스터의 소스와 연결되는 드레인, 및 접지 전압 노드와 연결되는 소스를 갖는 제 5 NMOS 트랜지스터; 및 상기 제 2 가중치 신호를 입력받는 게이트, 상기 제 4 NMOS 트랜지스터의 소스와 연결되는 드레인, 및 상기 접지 전압 노드와 연결되는 소스를 갖는 다수의 제 6 NMOS 트랜지스터;를 포함함이 바람직하다.
한편, 상기 선택부는, 상기 선택 신호를 반전하는 제 3 인버터; 상기 제 1 딜레이 클럭과 상기 제 3 인버터에서 출력되는 신호를 낸드 조합하는 제 1 및 제 2 낸드 게이트; 상기 선택 신호와 상기 제 2 딜레이 클럭을 낸드 조합하는 제 3 및 제 4 낸드 게이트; 상기 제 1 낸드 게이트에서 출력되는 신호와 상기 제 3 낸드 게이트에서 출력되는 신호를 낸드 조합하는 제 5 낸드 게이트; 및 상기 제 2 낸드 게이트에서 출력되는 신호와 상기 제 4 낸드 게이트에서 출력되는 신호를 낸드 조합 하는 제 6 낸드 게이트;를 포함하며, 상기 제 5 및 제 6 낸드 게이트의 공통 출력 노드를 통해 상기 출력 클럭을 출력함이 바람직하다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 지연 고정 루프는, 기준 클럭과 피드백 클럭의 위상을 비교하여 제어 신호로 출력하는 제 1 제어부; 상기 제어 신호로써 상기 기준 클럭을 유닛 딜레이 셀 단위로 지연시켜 하나의 유닛 딜레이 셀 차이를 갖는 제 1 및 제 2 코스 딜레이 클럭으로 출력하는 코스 딜레이부; 상기 기준 클럭과 상기 제 1 및 제 2 코스 딜레이 클럭의 위상을 비교하여 상기 제 1 코스 딜레이 클럭에 가중치를 주는 제 1 가중치 신호, 상기 제 2 코스 딜레이 클럭에 가중치를 주는 제 2 가중치 신호, 및 선택 신호를 출력하는 제 2 제어부; 상기 제 1 및 제 2 가중치 신호로써 상기 제 1 및 제 2 코스 딜레이 클럭의 라이징 타임과 폴링 타임을 각각 조절하여 제 1 및 제 2 파인 딜레이 클럭으로 출력하는 파인 딜레이부; 및 상기 선택 신호로써 상기 제 1 및 제 2 파인 딜레이 클럭 중 어느 하나를 선택하여 상기 기준 클럭과 동일한 위상을 갖는 출력 클럭으로 출력하는 선택부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 코스 딜레이부는, 상기 제어 신호로써 상기 기준 클럭을 유닛 딜레이 셀 단위로 지연시켜 상기 제 1 코스 딜레이 클럭으로 출력하는 제 1 코스 딜레이 라인; 및 상기 제 1 코스 딜레이 라인과 하나의 유닛 딜레이 셀 차이를 가지며, 상기 제어 신호로써 상기 기준 클럭을 유닛 딜레이 셀 단위로 지연시켜 상기 제 2 코스 딜레이 클럭으로 출력하는 제 2 코스 딜레이 라인;을 포함함이 바람직하다.
그리고, 상기 제 2 제어부는 상기 기준 클럭과 상기 제 1 및 제 2 코스 딜레이 클럭의 위상을 비교하여 상기 제 1 코스 딜레이 클럭에 'K'(K는 1보다 작은 소수)의 가중치를 주는 제 1 가중치 신호와, 상기 제 2 코스 딜레이 클럭에 '1-K'의 가중치를 주는 제 2 가중치 신호를 출력하며, 상기 제 1 코스 딜레이 클럭의 위상이 상기 제 2 코스 딜레이 클럭보다 앞설 때 상기 제 1 파인 딜레이 클럭을 선택하도록 상기 선택 신호를 인에이블시키고, 상기 제 2 코스 딜레이 클럭의 위상이 상기 제 1 코스 딜레이 클럭의 위상보다 앞설 때 상기 제 2 파인 딜레이 클럭을 선택하도록 상기 선택 신호를 디스에이블시킴이 바람직하다.
또한, 상기 파인 딜레이부는, 상기 제 1 가중치 신호로써 상기 제 1 코스 딜레이 클럭의 라이징 타임과 폴링 타임을 조절하는 직렬 연결되는 다수의 제 1 파인 딜레이 블럭으로 구성되는 제 1 파인 딜레이 라인; 및 상기 제 2 가중치 신호로써 상기 제 2 코스 딜레이 클럭의 라이징 타임과 폴링 타임을 조절하는 직렬 연결되는 다수의 제 2 파인 딜레이 블럭으로 구성되는 제 2 파인 딜레이 라인;을 포함함이 바람직하다.
상기 파인 딜레이부에서, 상기 각 제 1 파인 딜레이 블럭은 제 1 풀 업 수단과 제 1 풀 다운 수단으로 구성되며, 상기 제 1 가중치 신호에 의해 상기 제 1 풀 업 수단과 상기 제 1 풀 다운 수단의 저항을 조절하여 상기 제 1 코스 딜레이 클럭의 라이징 타임과 폴링 타임을 조절함이 바람직하다.
상기 각 제 1 파인 딜레이 블럭에서, 상기 제 1 풀 업 수단은, 접지 전압 노드와 연결되는 게이트와, 전원 전압 노드와 연결되는 소스를 갖는 제 1 PMOS 트랜 지스터; 상기 제 1 가중치 신호와 위상이 반대인 신호를 입력받는 게이트, 상기 전원 전압 노드와 연결되는 소스, 및 상기 제 1 PMOS 트랜지스터의 드레인과 연결되는 드레인을 갖는 다수의 제 2 PMOS 트랜지스터; 및 상기 제 1 코스 딜레이 클럭을 입력받는 게이트, 상기 제 1 PMOS 트랜지스터의 드레인과 연결되는 소스, 및 상기 제 1 파인 딜레이 클럭을 출력하는 노드와 연결되는 드레인을 갖는 제 3 PMOS 트랜지스터;를 포함함이 바람직하다.
상기 각 제 1 파인 딜레이 블럭에서, 상기 제 1 풀 다운 수단은, 상기 제 1 코스 딜레이 클럭을 입력받는 게이트, 상기 제 1 파인 딜레이 클럭을 출력하는 노드와 연결되는 드레인을 갖는 제 1 NMOS 트랜지스터; 전원 전압 노드와 연결되는 게이트, 상기 제 1 NMOS 트랜지스터의 소스와 연결되는 드레인, 및 접지 전압 노드와 연결되는 소스를 갖는 제 2 NMOS 트랜지스터; 및 상기 제 1 가중치 신호를 입력받는 게이트, 상기 제 1 NMOS 트랜지스터의 소스와 연결되는 드레인, 및 상기 접지 전압 노드와 연결되는 소스를 갖는 다수의 제 3 NMOS 트랜지스터;를 포함함이 바람직하다.
상기 파인 딜레이부에서, 상기 각 제 2 파인 딜레이 블럭은 제 2 풀 업 수단과 제 2 풀 다운 수단으로 구성되며, 상기 제 2 가중치 신호에 의해 상기 제 2 풀 업 수단과 상기 제 2 풀 다운 수단의 저항을 조절하여 상기 제 2 코스 딜레이 클럭의 라이징 타임과 폴링 타임을 조절함이 바람직하다.
상기 각 제 2 파인 딜레이 블럭에서, 상기 제 2 풀 업 수단은, 접지 전압 노드와 연결되는 게이트와, 전원 전압 노드와 연결되는 소스를 갖는 제 4 PMOS 트랜 지스터; 상기 제 2 가중치 신호와 위상이 반대인 신호를 입력받는 게이트, 상기 전원 전압 노드와 연결되는 소스, 및 상기 제 4 PMOS 트랜지스터의 드레인과 연결되는 드레인을 갖는 다수의 제 5 PMOS 트랜지스터; 및 상기 제 2 코스 딜레이 클럭을 입력받는 게이트, 상기 제 4 PMOS 트랜지스터의 드레인과 연결되는 소스, 및 상기 제 2 파인 딜레이 클럭을 출력하는 노드와 연결되는 드레인을 갖는 제 6 PMOS 트랜지스터;를 포함함이 바람직하다.
상기 각 제 2 파인 딜레이 블럭에서, 상기 제 2 풀 다운 수단은, 상기 제 2 코스 딜레이 클럭을 입력받는 게이트와, 상기 제 2 파인 딜레이 클럭을 출력하는 노드와 연결되는 드레인을 갖는 제 4 NMOS 트랜지스터; 전원 전압 노드와 연결되는 게이트, 상기 제 4 NMOS 트랜지스터의 소스와 연결되는 드레인, 및 접지 전압 노드와 연결되는 소스를 갖는 제 5 NMOS 트랜지스터; 및 상기 제 2 가중치 신호를 입력받는 게이트, 상기 제 4 NMOS 트랜지스터의 소스와 연결되는 드레인, 및 상기 접지 전압 노드와 연결되는 소스를 갖는 다수의 제 6 NMOS 트랜지스터;를 포함함이 바람직하다.
한편, 상기 선택부는, 상기 선택 신호를 반전하는 제 3 인버터; 상기 제 1 파인 딜레이 클럭과 상기 제 3 인버터에서 출력되는 신호를 낸드 조합하는 제 1 및 제 2 낸드 게이트; 상기 선택 신호와 상기 제 2 파인 딜레이 클럭을 낸드 조합하는 제 3 및 제 4 낸드 게이트; 상기 제 1 낸드 게이트에서 출력되는 신호와 상기 제 3 낸드 게이트에서 출력되는 신호를 낸드 조합하는 제 5 낸드 게이트; 및 상기 제 2 낸드 게이트에서 출력되는 신호와 상기 제 4 낸드 게이트에서 출력되는 신호를 낸 드 조합하는 제 6 낸드 게이트;를 포함하며, 상기 제 5 및 제 6 낸드 게이트의 공통 출력 노드를 통해 상기 출력 클럭을 출력함이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
본 발명의 실시 예로서 도 4의 구조가 개시되며, 본 발명의 실시 예는 내부 클럭 CLK_IN과 두 클럭 X1, X2의 위상을 비교하여 두 클럭 X1, X2 중 어느 하나에 가중치를 주어 라이징 타임과 폴링 타임을 각각 조절한 뒤, 위상이 조절된 두 클럭 중 어느 하나를 선택하여 두 클럭 X1, X2 사이의 위상을 갖는 출력 클럭 CLK_OUT을 출력한다.
구체적으로, 도 4의 실시 예는 입력 버퍼부(100), 레플리카 딜레이부(200), 제어부(300), 및 가변 딜레이부(400)를 포함한다.
입력 버퍼부(100)는 스몰 스윙(small swing)의 외부 클럭 EXT_CLK을 버퍼링하여 풀 스윙(full swing)의 내부 클럭 CLK_IN을 생성한다.
레플리카 딜레이부(200)는 초기 가변 딜레이부(400)에서 출력된 신호를 레플리카 지연시켜 피드백 클럭 FB_CLK으로 출력한다. 이때, 레플리카 딜레이부(200)에는 지연 고정 루프의 출력이 외부 DQ핀까지 전달되는 모든 경로가 모델링되어있다.
제어부(300)는 내부 클럭 CLK_IN과 피드백 클럭 FB_CLK의 위상을 비교하여 가변 딜레이부(400)의 코스 딜레이부(410)를 제어하기 위한 제어 신호 CTRL로 출력하고, 코스 딜레이부(410)에서 출력되는 코스 딜레이 클럭 X1, X2과 내부 클럭 CLK_IN의 위상을 비교하여 가변 딜레이부(400)의 위상 조절기(420)를 제어하기 위한 다수의 가중치 신호 S3_0~S3_n, S4_0~S4_n와 선택 신호 SEL로 출력한다. 여기서, 각 가중치 신호 S4_0~S4_n는 각 가중치 신호 S3_0~S3_n와 위상이 반대인 신호이다. 이러한 위상 비교부(300)는 플립 플롭(flip-flop) 등을 이용하여 당업자라면 쉽게 구현할 수 있으므로, 자세한 구성 설명은 생략하기로 한다.
가변 딜레이부(400)는 제어 신호 CTRL에 따라 내부 클럭 CLK_IN을 지연시켜 두 코스 딜레이 클럭 X1, X2로 출력하는 코스 딜레이부(410)와, 가중치 신호 S3_0~S3_n, S4_0~S4_n에 따라 두 코스 딜레이 클럭 X1, X2의 위상을 각각 조절한 뒤, 선택 신호 SEL에 따라 위상이 조절된 두 클럭 중 어느 하나를 선택하여 출력 클럭 CLK_OUT으로 출력하는 위상 조절부(420)를 포함한다.
여기서, 코스 딜레이부(410)는, 일 예로, 도 5와 같이 듀얼 코스 딜레이 라인(411,412)으로 구성될 수 있으며, 각 코스 딜레이 라인(411,412)은 서로 하나의 유닛 딜레이 셀(Unit Delay Cell:UDC)만큼의 차이를 가지고 동작한다.
즉, 상위 코스 딜레이 라인(411)의 유닛 딜레이 셀(UDC) 개수는 하위 코스 딜레이 라인(412)의 유닛 딜레이 셀(UDC) 개수보다 하나 더 적게 구성되거나, 하나 더 많게 구성될 수 있다.
이러한 구성을 갖는 코스 딜레이부(410)는 제어부(300)에서 제공되는 제어 신호 CTRL에 따라 상위 코스 딜레이 라인(411)내에서 지연을 위해 이용되는 유닛 딜레이 셀(UDC)의 개수를 1, 3, 5개 등으로 변화시키고, 하위 코스 딜레이 라인(412)내에서 지연을 위해 이용되는 유닛 딜레이 셀(UDC)의 개수를 2, 4, 6개 등 으로 변화시킨다.
따라서, 내부 클럭 CLK_IN은 상위 코스 딜레이 라인(411)과 하위 코스 딜레이 라인(412)을 통해 각각 지연되어 하나의 유닛 딜레이 셀(UDC) 차이를 갖는 두 코스 딜레이 클럭 X1, X2으로 출력된다.
위상 조절부(420)는, 일 예로, 도 6과 같이 각 가중치 신호 S3_0~S3_n에 따라 코스 딜레이 클럭 X1의 라이징 타임(rising time)과 폴링 타임(falling time)을 조절하여 파인 딜레이 클럭 X1_D으로 출력하는 상위 파인 딜레이 라인(421), 각 가중치 신호 S4_0~S4_n에 따라 코스 딜레이 클럭 X2의 라이징 타임과 폴링 타임을 조절하여 파인 딜레이 클럭 X2_D으로 출력하는 하위 파인 딜레이 라인(422), 및 선택 신호 SEL에 따라 두 파인 딜레이 클럭 X1_D, X2_D 중 어느 하나를 선택하여 출력 클럭 CLK_OUT으로 출력하는 선택부(423)로 구성될 수 있다.
여기서, 상위 파인 딜레이 라인(421)은 i(여기서, i는 1보다 크고 n보다 작은 자연수)개의 가중치 신호, 예를 들어, 가중치 신호 S3_0~S3_2에 따라 코스 딜레이 클럭 X1의 라이징 타임과 폴링 타임을 조절하고 조절된 클럭을 반전하는 직렬 연결된 다수의 파인 딜레이 블럭(FD1)으로 구성되고, 하위 파인 딜레이 라인(422)은 i개의 가중치 신호, 예를 들어, S4_0~S4_2에 따라 코스 딜레이 클럭 X2의 라이징 타임과 폴링 타임을 조절하고 조절된 클럭을 반전하는 직렬 연결된 다수의 파인 딜레이 블럭(FD2)으로 구성될 수 있다.
그리고, 각 파인 딜레이 블럭(FD1)은, 도 7에 도시된 바와 같이, 전원 전압(VDD) 노드와 노드(ND1) 사이에 병렬 연결되는 다수의 PMOS 트랜지스터(P3~P6), 노드(ND1)와 출력 노드(Y) 사이에 연결되는 PMOS 트랜지스터(P7), 출력 노드(Y)와 노드(ND2) 사이에 연결되는 NMOS 트랜지스터(N3), 및 노드(ND2)와 접지 전압(VSS) 라인 사이에 병렬 연결되는 다수의 NMOS 트랜지스터(N4~N7)로 구성될 수 있다.
이때, PMOS 트랜지스터(P3)는 접지 전압(VSS)에 의해 항상 턴 온 상태를 유지하고, 각 PMOS 트랜지스터(P4~P6)는 각 가중치 신호 S3_0~S3_2와 위상이 반대인 신호 S3B_0~S3B_2에 의해 제어된다. 그리고, PMOS 트랜지스터(P7)와 NMOS 트랜지스터(N3)는 코스 딜레이 클럭 X1에 의해 제어되고, NMOS 트랜지스터(N4)는 전원 전압(VDD)에 의해 항상 턴 온 상태를 유지하며, 각 NMOS 트랜지스터(N5~N7)는 각 가중치 신호 S3_0~S3_2에 의해 제어된다.
도 7과 구성을 갖는 파인 딜레이 블럭(FD1)은 코스 딜레이 클럭 X1가 로우 레벨일 때 출력 노드(Y)를 전원 전압 레벨로 상승시키고, 코스 딜레이 클럭 X1이 하이 레벨일 때 출력 노드(Y)를 접지 전압 레벨로 하강시킨다.
그리고, 가중치 신호 S3B_0~S3B_2가 모두 인에이블되면, PMOS 트랜지스터들(P4~P6)과 NMOS 트랜지스터들(N5~N7)이 모두 턴 온되어 저항이 줄어들므로, 출력 노드(Y)로 출력되는 클럭의 라이징 타임 또는 폴링 타임이 줄어들게 된다. 즉, 가중치 신호 S3B_0~S3B_2에 따라 출력 노드(Y)로 출력되는 클럭의 라이징 타임 또는 폴링 타임이 조절된다.
한편, 선택부(423)는 선택 신호 SEL를 반전하는 인버터(IV2), 파인 딜레이 클럭 X1_D과 인버터(IV2)에서 출력되는 신호를 낸드 조합하는 두 낸드 게이트(NA1,NA3), 선택 신호 SEL와 파인 딜레이 클럭 X2_D을 낸드 조합하는 두 낸드 게 이트(NA2,NA4), 낸드 게이트(NA1)에서 출력되는 신호와 낸드 게이트(NA2)에서 출력되는 신호를 낸드 조합하여 출력 노드로 전달하는 낸드 게이트(NA5), 낸드 게이트(NA3)에서 출력되는 신호와 낸드 게이트(NA4)에서 출력되는 신호를 낸드 조합하여 출력 노드로 전달하는 낸드 게이트(NA6)로 구성될 수 있으며, 출력 노드를 통해 내부 클럭 CLK_IN과 동일한 위상을 갖는 출력 클럭 CLK_OUT을 출력한다.
이하, 도 4 내지 도 7을 참조하여 본 발명의 실시 예의 동작을 상세히 살펴보기로 한다.
우선, 스몰 스윙의 외부 클럭 EXT_CLK이 입력되면, 외부 클럭 EXT_CLK이 입력 버퍼부(100)를 통해 버퍼링되어 풀 스윙의 내부 클럭 CLK_IN으로 출력된다.
내부 클럭 CLK_IN은 가변 딜레이부(400)를 거친 후, 레플리카 딜레이부(200)를 통하여 레플리카 지연되어 피드백 클럭 FB_CLK으로 출력된다. 이때, 내부 클럭 CLK_IN이 초기에 가변 딜레이부(400)로 입력될 시, 가변 딜레이부(400)에 초기 셋팅된 지연값에 따라 지연되어 레플리카 딜레이부(200)로 전달된다.
그리고, 제어부(300)는 내부 클럭 CLK_IN과 피드백 클럭 FB_CLK의 위상을 비교하여 가변 딜레이부(400)의 코스 딜레이부(410)를 제어하기 위한 제어 신호 CTRL를 생성한다. 이때, 제어부(300)는 피드백 클럭 FB_CLK의 위상이 내부 클럭 CLK_IN의 위상보다 앞서 있으면, 코스 딜레이부(410)의 지연량을 증가시키기 위한 제어 신호 CTRL를 출력하고, 내부 클럭 CLK_IN의 위상이 피드백 클럭 FB_CLK의 위상보다 앞서 있으면, 코스 딜레이부(410)의 지연량을 감소시키기 위한 제어 신호 CTRL를 출력한다.
이러한 제어 신호 CTRL에 따라 코스 딜레이부(410)는 내부 클럭 CLK_IN을 유닛 딜레이 셀 단위로 지연시켜 두 코스 딜레이 클럭 X1, X2으로 출력하고, 제어부(300)는 코스 딜레이 클럭 X1, X2과 내부 클럭 CLK_IN의 위상을 비교하여 위상 조절부(420)를 제어하기 위한 다수의 가중치 신호 S3_0~S3_n, S4_0~S4_n와 선택 신호 SEL를 생성한다.
이때, 제어부(300)는 코스 딜레이 클럭 X1, X2과 내부 클럭 CLK_IN의 위상을 비교하여 코스 딜레이 클럭 X1에 'K'(여기서, K는 1보다 작은 소수)의 가중치를 주는 다수의 가중치 신호 S3_0~S3_n와, 코스 딜레이 클럭 X2에 '1-K'의 가중치를 주는 다수의 가중치 신호 S4_0~S4_n를 생성한다.
그리고, 제어부(300)는 코스 딜레이 클럭 X1의 위상이 코스 딜레이 클럭 X2의 위상보다 앞서면, 파인 딜레이 클럭 X1_D을 선택하기 위해 선택 신호 SEL를 인에이블시키고, 코스 딜레이 클럭 X2의 위상이 코스 딜레이 클럭 X1의 위상보다 앞서면, 파인 딜레이 클럭 X2_D을 선택하기 위해 선택 신호 SEL를 디스에이블시킨다.
위상 조절부(420)는 다수의 가중치 신호 S3_0~S3_n, S4_0~S4_n에 따라 코스 딜레이 클럭 X1, X2의 라이징 타임과 폴링 타임을 각각 조절하여 파인 딜레이 클럭 X1_D, X2_D을 생성한 뒤, 선택 신호 SEL에 따라 파인 딜레이 클럭 X1_D, X2_D 중 어느 하나를 선택하여 출력 클럭 CLK_OUT으로 출력한다.
이때, 다수의 가중치 신호 S3_0~S3_n가 모두 인에이블인 경우, 파인 딜레이 클럭 X1_D의 라이징 및 폴링 타임이 최소가 되고, 다수의 가중치 신호 S3_0~S3_n가 모두 디스에이블인 경우, 파인 딜레이 클럭 X1_D의 라이징 및 폴링 타임이 최대가 된다.
그리고, 코스 딜레이 클럭 X1의 위상이 코스 딜레이 클럭 X2의 위상보다 앞서는 경우, 선택 신호 SEL에 의해 상위 파인 딜레이 라인(421)이 선택되어 다수의 가중치 신호 S3_0~S3_n에 따라 코스 딜레이 클럭 X1의 위상이 조절된다. 이때, 위상이 조절된 파인 딜레이 클럭 X1_D이 파인 딜레이 클럭 X2_D의 위상과 동일하면, 코스 딜레이 클럭 X2의 위상이 코스 딜레이 클럭 X1의 위상보다 앞서도록 코스 딜레이부(410)가 조절되고, 선택 신호 SEL에 의해 하위 파인 딜레이 라인(422)이 선택되어 다수의 가중치 신호 S4_0~S4_n에 따라 코스 딜레이 클럭 X2의 위상이 조절된다.
예를 들어, 제어부(300)에서 제공되는 제어 신호 CTRL에 따라 상위 코스 딜레이 라인(411)을 통과하는 피드백 클럭 FB_CLK이 3단의 유닛 딜레이 셀(UDC)을 거치고, 하위 코스 딜레이 라인(412)을 통과하는 피드백 클럭 FB_CLK이 4단의 유닛 딜레이 셀(UDC)을 거칠 때, 제어부(300)에 의해 가중치 신호 S3_0~S3_n의 가중치가 0으로 결정되면, 상위 코스 딜레이 라인(411)을 통과하는 코스 딜레이 클럭 X1이 그대로 파인 딜레이 클럭 X1_D으로 출력한다.
그런데, 제어부(300)가 피드백 클럭 FB_CLK의 위상이 내부 클럭 CLK_IN의 위상보다 앞서는 것으로 판단하게 되면, 가중치 신호 S3_0~S3_n의 가중치가 점차 증가하고, 가중치 신호 S3_0~S3_n의 가중치가 1에 가까워질수록 두 코스 딜레이 클럭 X1, X2 중 코스 딜레이 클럭 X2의 위상에 근접한 파인 딜레이 클럭 X1_D을 출력하게 된다. 그러다가 가중치 신호 S3_0~S3_n의 가중치가 1이 되면, 코스 딜레이 클 럭 X2과 동일한 위상을 갖는 파인 딜레이 클럭 X1_D을 출력한다.
이때에도 여전히 제어부(300)가 피드백 클럭 FB_CLK의 위상이 내부 클럭 CLK_IN의 위상보다 앞서는 것으로 판단하게 되면, 상위 코스 딜레이 라인(411)에서 쉬프트 레프트(shift left)가 일어난다. 즉, 상위 코스 딜레이 라인(411)은 3단의 유닛 딜레이 셀(UDC)을 통해 코스 딜레이 클럭 X1을 출력하다가 5단의 유닛 딜레이 셀(UDC)을 통해 코스 딜레이 클럭 X1을 출력한다.
그리고, 상위 코스 딜레이 라인(411)에서 쉬프트 레프트가 발생한 후에도 피드백 클럭 FB_CLK에 지연을 증가시킬 필요가 있다면 가중치 신호 S3_0~S3_n의 가중치를 감소시키는 것에 의해 달성 가능하다. 가중치 신호 S3_0~S3_n의 가중치가 감소한다는 것은 가중치 신호 S4_0~S4_n의 가중치가 증가한다는 것과 같은 의미이며, 파인 딜레이 클럭 X2_D이 코스 딜레이 클럭 X1의 위상으로 근접해간다는 것을 의미한다.
그리고, 지연을 감소시키고자 하는 경우에는 위에서 설명한 방법이 역으로 적용됨으로써 달성될 수 있다는 것을 당업자에게 자명한 것이므로 구체적인 설명은 피하기로 한다.
이상에서 살펴본 바와 같이, 본 발명의 실시 예는 내부 클럭 CLK_IN과 두 코스 딜레이 클럭 X1, X2의 위상을 비교하여 두 코스 딜레이 클럭 X1, X2 중 어느 하나에 가중치를 주어 라이징 타임과 폴링 타임을 각각 조절한 뒤, 위상이 조절된 두 클럭 X1_D, X2_D 중 어느 하나를 선택하여 내부 클럭 CLK_IN과 동일한 위상을 갖는 출력 클럭 CLK_OUT을 생성할 수 있다.
즉, 본 발명의 실시 예는 두 코스 딜레이 클럭 X1, X2을 가중치 신호 S3_0~S3_n, S4_0~S4_n에 따라 각각 지연한 뒤 지연된 클럭 X1_D, X2_D 중 어느 하나를 선택하는 방법을 사용하여 소정 클럭의 위상을 조절함으로써, 동작 주파수가 증가하고 동작 전압이 감소하더라도 소정 클럭을 원하는 위상으로 조절하는데 큰 영향이 없도록 할 수 있다.
또한, 본 발명의 실시 예는 상황에 따라 각 파인 딜레이 블럭(FD1)에서 클럭의 라이징 타임 및 폴링 타임을 세밀하게 조절할 수 있으므로, 동작 주파수가 증가하고 동작 전압이 감소하더라도 이에 영향을 받지 않고 소정 클럭을 원하는 위상으로 조절할 수 있는 효과가 있다.
이와 같이, 본 발명은 입력되는 두 클럭을 가중치에 따라 각각 지연한 뒤 지연된 클럭 중 어느 하나를 선택하는 방법을 사용하여 소정 클럭의 위상을 조절함으로써, 동작 주파수가 증가하고 동작 전압이 감소해도 오류 없이 소정 클럭을 원하는 위상으로 조절할 수 있는 효과가 있다.
또한, 본 발명은 소정 클럭의 위상을 조절할 때, 상황에 따라 클럭의 라이징 타임 및 폴링 타임을 세밀하게 조절할 수 있으므로, 고속 및 저전압 동작 환경에서도 소정 클럭을 원하는 위상으로 조절할 수 있는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (23)

  1. 기준 클럭과 제 1 및 제 2 입력 클럭의 위상을 비교하여 상기 제 1 입력 클럭에 가중치를 주는 제 1 가중치 신호, 상기 제 2 입력 클럭에 가중치를 주는 제 2 가중치 신호, 및 선택 신호를 출력하는 제어부;
    상기 제 1 및 제 2 가중치 신호로써 상기 제 1 및 제 2 입력 클럭의 라이징 타임과 폴링 타임을 각각 조절하여 제 1 및 제 2 딜레이 클럭으로 출력하는 딜레이부; 및
    상기 선택 신호로써 상기 제 1 및 제 2 딜레이 클럭 중 어느 하나를 선택하여 상기 기준 클럭과 동일한 위상을 갖는 출력 클럭으로 출력하는 선택부;를 포함함을 특징으로 하는 위상 조절기.
  2. 제 1 항에 있어서,
    상기 제어부는 기준 클럭과 제 1 및 제 2 입력 클럭의 위상을 비교하여 상기 제 1 입력 클럭에 'K'(K는 1보다 작은 소수)의 가중치를 주는 제 1 가중치 신호와, 상기 제 2 입력 클럭에 'K-1'의 가중치를 주는 제 2 가중치 신호를 출력함을 특징으로 하는 위상 조절기.
  3. 제 1 항에 있어서,
    상기 제어부는 상기 제 1 입력 클럭의 위상이 상기 기준 클럭의 위상보다 앞 설 때 상기 제 1 딜레이 클럭을 선택하도록 상기 선택 신호를 인에이블시키고, 상기 제 2 입력 클럭의 위상이 상기 기준 클럭의 위상보다 앞설 때 상기 제 2 딜레이 클럭을 선택하도록 상기 선택 신호를 디스에이블시킴을 특징으로 하는 위상 조절기.
  4. 제 1 항에 있어서,
    상기 딜레이부는,
    상기 제 1 가중치 신호로써 상기 제 1 입력 클럭의 라이징 타임과 폴링 타임을 조절하는 직렬 연결된 다수의 제 1 파인 딜레이 블럭으로 구성되는 제 1 딜레이 라인; 및
    상기 제 2 가중치 신호로써 상기 제 2 입력 클럭의 라이징 타임과 폴링 타임을 조절하는 직렬 연결된 다수의 제 2 파인 딜레이 블럭으로 구성되는 제 2 딜레이 라인;을 포함함을 특징으로 하는 위상 조절기.
  5. 제 4 항에 있어서,
    상기 각 제 1 파인 딜레이 블럭은 제 1 풀 업 수단과 제 1 풀 다운 수단으로 구성되며, 상기 제 1 가중치 신호에 의해 상기 제 1 풀 업 수단과 상기 제 1 풀 다운 수단의 저항을 조절하여 상기 제 1 입력 클럭의 라이징 타임과 폴링 타임을 조절함을 특징으로 하는 위상 조절기.
  6. 제 5 항에 있어서,
    상기 제 1 풀 업 수단은,
    접지 전압 노드와 연결되는 게이트와, 전원 전압 노드와 연결되는 소스를 갖는 제 1 PMOS 트랜지스터;
    상기 제 1 가중치 신호와 위상이 반대인 신호를 입력받는 게이트, 상기 전원 전압 노드와 연결되는 소스, 및 상기 제 1 PMOS 트랜지스터의 드레인과 연결되는 드레인을 갖는 다수의 제 2 PMOS 트랜지스터; 및
    상기 제 1 입력 클럭을 입력받는 게이트, 상기 제 1 PMOS 트랜지스터의 드레인과 연결되는 소스, 및 상기 제 1 딜레이 클럭을 출력하는 노드와 연결되는 드레인을 갖는 제 3 PMOS 트랜지스터;를 포함함을 특징으로 하는 위상 조절기.
  7. 제 5 항에 있어서,
    상기 제 1 풀 다운 수단은,
    상기 제 1 입력 클럭을 입력받는 게이트, 상기 제 1 딜레이 클럭을 출력하는 노드와 연결되는 드레인을 갖는 제 1 NMOS 트랜지스터;
    전원 전압 노드와 연결되는 게이트, 상기 제 1 NMOS 트랜지스터의 소스와 연결되는 드레인, 및 접지 전압 노드와 연결되는 소스를 갖는 제 2 NMOS 트랜지스터; 및
    상기 제 1 가중치 신호를 입력받는 게이트, 상기 제 1 NMOS 트랜지스터의 소스와 연결되는 드레인, 및 상기 접지 전압 노드와 연결되는 소스를 갖는 다수의 제 3 NMOS 트랜지스터;를 포함함을 특징으로 하는 위상 조절기.
  8. 제 4 항에 있어서,
    상기 각 제 2 파인 딜레이 블럭은 제 2 풀 업 수단과 제 2 풀 다운 수단으로 구성되며, 상기 제 2 가중치 신호에 의해 상기 제 2 풀 업 수단과 상기 제 2 풀 다운 수단의 저항을 조절하여 상기 제 2 입력 클럭의 라이징 타임과 폴링 타임을 조절함을 특징으로 하는 위상 조절기.
  9. 제 8 항에 있어서,
    상기 제 2 풀 업 수단은,
    접지 전압 노드와 연결되는 게이트와, 전원 전압 노드와 연결되는 소스를 갖는 제 4 PMOS 트랜지스터;
    상기 제 2 가중치 신호와 위상이 반대인 신호를 입력받는 게이트, 상기 전원 전압 노드와 연결되는 소스, 및 상기 제 4 PMOS 트랜지스터의 드레인과 연결되는 드레인을 갖는 다수의 제 5 PMOS 트랜지스터; 및
    상기 제 2 입력 클럭을 입력받는 게이트, 상기 제 4 PMOS 트랜지스터의 드레인과 연결되는 소스, 및 상기 제 2 딜레이 클럭을 출력하는 노드와 연결되는 드레인을 갖는 제 6 PMOS 트랜지스터;를 포함함을 특징으로 하는 위상 조절기.
  10. 제 9 항에 있어서,
    상기 제 2 풀 다운 수단은,
    상기 제 2 입력 클럭을 입력받는 게이트와, 상기 제 2 딜레이 클럭을 출력하는 노드와 연결되는 드레인을 갖는 제 4 NMOS 트랜지스터;
    전원 전압 노드와 연결되는 게이트, 상기 제 4 NMOS 트랜지스터의 소스와 연결되는 드레인, 및 접지 전압 노드와 연결되는 소스를 갖는 제 5 NMOS 트랜지스터; 및
    상기 제 2 가중치 신호를 입력받는 게이트, 상기 제 4 NMOS 트랜지스터의 소스와 연결되는 드레인, 및 상기 접지 전압 노드와 연결되는 소스를 갖는 다수의 제 6 NMOS 트랜지스터;를 포함함을 특징으로 하는 위상 조절기.
  11. 제 1 항에 있어서,
    상기 선택부는,
    상기 선택 신호를 반전하는 제 3 인버터;
    상기 제 1 딜레이 클럭과 상기 제 3 인버터에서 출력되는 신호를 낸드 조합하는 제 1 및 제 2 낸드 게이트;
    상기 선택 신호와 상기 제 2 딜레이 클럭을 낸드 조합하는 제 3 및 제 4 낸드 게이트;
    상기 제 1 낸드 게이트에서 출력되는 신호와 상기 제 3 낸드 게이트에서 출력되는 신호를 낸드 조합하는 제 5 낸드 게이트; 및
    상기 제 2 낸드 게이트에서 출력되는 신호와 상기 제 4 낸드 게이트에서 출 력되는 신호를 낸드 조합하는 제 6 낸드 게이트;를 포함하며,
    상기 제 5 및 제 6 낸드 게이트의 공통 출력 노드를 통해 상기 출력 클럭을 출력함을 특징으로 하는 위상 조절기.
  12. 기준 클럭과 상기 기준 클럭을 레플리카 지연한 피드백 클럭으로써 지연 및 고정 동작을 수행하는 지연 고정 루프에 있어서,
    상기 기준 클럭과 상기 피드백 클럭의 위상을 비교하여 제어 신호로 출력하는 제 1 제어부;
    상기 제어 신호로써 상기 기준 클럭을 유닛 딜레이 셀 단위로 지연시켜 하나의 유닛 딜레이 셀 차이를 갖는 제 1 및 제 2 코스 딜레이 클럭으로 출력하는 코스 딜레이부;
    상기 기준 클럭과 상기 제 1 및 제 2 코스 딜레이 클럭의 위상을 비교하여 상기 제 1 코스 딜레이 클럭에 가중치를 주는 제 1 가중치 신호, 상기 제 2 코스 딜레이 클럭에 가중치를 주는 제 2 가중치 신호, 및 선택 신호를 출력하는 제 2 제어부;
    상기 제 1 및 제 2 가중치 신호로써 상기 제 1 및 제 2 코스 딜레이 클럭의 라이징 타임과 폴링 타임을 각각 조절하여 제 1 및 제 2 파인 딜레이 클럭으로 출력하는 파인 딜레이부; 및
    상기 선택 신호로써 상기 제 1 및 제 2 파인 딜레이 클럭 중 어느 하나를 선택하여 상기 기준 클럭과 동일한 위상을 갖는 출력 클럭으로 출력하는 선택부;를 포함함을 특징으로 하는 지연 고정 루프.
  13. 제 12 항에 있어서,
    상기 코스 딜레이부는,
    상기 제어 신호로써 상기 기준 클럭을 유닛 딜레이 셀 단위로 지연시켜 상기 제 1 코스 딜레이 클럭으로 출력하는 제 1 코스 딜레이 라인; 및
    상기 제 1 코스 딜레이 라인과 하나의 유닛 딜레이 셀 차이를 가지며, 상기 제어 신호로써 상기 기준 클럭을 유닛 딜레이 셀 단위로 지연시켜 상기 제 2 코스 딜레이 클럭으로 출력하는 제 2 코스 딜레이 라인;을 포함함을 특징으로 하는 지연 고정 루프.
  14. 제 12 항에 있어서,
    상기 제 2 제어부는 상기 기준 클럭과 상기 제 1 및 제 2 코스 딜레이 클럭의 위상을 비교하여 상기 제 1 코스 딜레이 클럭에 'K'(K는 1보다 작은 소수)의 가중치를 주는 제 1 가중치 신호와, 상기 제 2 코스 딜레이 클럭에 '1-K'의 가중치를 주는 제 2 가중치 신호를 출력함을 특징으로 하는 지연 고정 루프.
  15. 제 12 항에 있어서,
    상기 제 2 제어부는 상기 제 1 코스 딜레이 클럭의 위상이 상기 제 2 코스 딜레이 클럭보다 앞설 때 상기 제 1 파인 딜레이 클럭을 선택하도록 상기 선택 신 호를 인에이블시키고, 상기 제 2 코스 딜레이 클럭의 위상이 상기 제 1 코스 딜레이 클럭의 위상보다 앞설 때 상기 제 2 파인 딜레이 클럭을 선택하도록 상기 선택 신호를 디스에이블시킴을 특징으로 하는 지연 고정 루프.
  16. 제 12 항에 있어서,
    상기 파인 딜레이부는,
    상기 제 1 가중치 신호로써 상기 제 1 코스 딜레이 클럭의 라이징 타임과 폴링 타임을 조절하는 직렬 연결되는 다수의 제 1 파인 딜레이 블럭으로 구성되는 제 1 파인 딜레이 라인; 및
    상기 제 2 가중치 신호로써 상기 제 2 코스 딜레이 클럭의 라이징 타임과 폴링 타임을 조절하는 직렬 연결되는 다수의 제 2 파인 딜레이 블럭으로 구성되는 제 2 파인 딜레이 라인;을 포함함을 특징으로 하는 지연 고정 루프.
  17. 제 16 항에 있어서,
    상기 각 제 1 파인 딜레이 블럭은 제 1 풀 업 수단과 제 1 풀 다운 수단으로 구성되며, 상기 제 1 가중치 신호에 의해 상기 제 1 풀 업 수단과 상기 제 1 풀 다운 수단의 저항을 조절하여 상기 제 1 코스 딜레이 클럭의 라이징 타임과 폴링 타임을 조절함을 특징으로 하는 지연 고정 루프.
  18. 제 17 항에 있어서,
    상기 제 1 풀 업 수단은,
    접지 전압 노드와 연결되는 게이트와, 전원 전압 노드와 연결되는 소스를 갖는 제 1 PMOS 트랜지스터;
    상기 제 1 가중치 신호와 위상이 반대인 신호를 입력받는 게이트, 상기 전원 전압 노드와 연결되는 소스, 및 상기 제 1 PMOS 트랜지스터의 드레인과 연결되는 드레인을 갖는 다수의 제 2 PMOS 트랜지스터; 및
    상기 제 1 코스 딜레이 클럭을 입력받는 게이트, 상기 제 1 PMOS 트랜지스터의 드레인과 연결되는 소스, 및 상기 제 1 파인 딜레이 클럭을 출력하는 노드와 연결되는 드레인을 갖는 제 3 PMOS 트랜지스터;를 포함함을 특징으로 하는 지연 고정 루프.
  19. 제 17 항에 있어서,
    상기 제 1 풀 다운 수단은,
    상기 제 1 코스 딜레이 클럭을 입력받는 게이트, 상기 제 1 파인 딜레이 클럭을 출력하는 노드와 연결되는 드레인을 갖는 제 1 NMOS 트랜지스터;
    전원 전압 노드와 연결되는 게이트, 상기 제 1 NMOS 트랜지스터의 소스와 연결되는 드레인, 및 접지 전압 노드와 연결되는 소스를 갖는 제 2 NMOS 트랜지스터; 및
    상기 제 1 가중치 신호를 입력받는 게이트, 상기 제 1 NMOS 트랜지스터의 소스와 연결되는 드레인, 및 상기 접지 전압 노드와 연결되는 소스를 갖는 다수의 제 3 NMOS 트랜지스터;를 포함함을 특징으로 하는 지연 고정 루프.
  20. 제 16 항에 있어서,
    상기 각 제 2 파인 딜레이 블럭은 제 2 풀 업 수단과 제 2 풀 다운 수단으로 구성되며, 상기 제 2 가중치 신호에 의해 상기 제 2 풀 업 수단과 상기 제 2 풀 다운 수단의 저항을 조절하여 상기 제 2 코스 딜레이 클럭의 라이징 타임과 폴링 타임을 조절함을 특징으로 하는 지연 고정 루프.
  21. 제 20 항에 있어서,
    상기 제 2 풀 업 수단은,
    접지 전압 노드와 연결되는 게이트와, 전원 전압 노드와 연결되는 소스를 갖는 제 4 PMOS 트랜지스터;
    상기 제 2 가중치 신호와 위상이 반대인 신호를 입력받는 게이트, 상기 전원 전압 노드와 연결되는 소스, 및 상기 제 4 PMOS 트랜지스터의 드레인과 연결되는 드레인을 갖는 다수의 제 5 PMOS 트랜지스터; 및
    상기 제 2 코스 딜레이 클럭을 입력받는 게이트, 상기 제 4 PMOS 트랜지스터의 드레인과 연결되는 소스, 및 상기 제 2 파인 딜레이 클럭을 출력하는 노드와 연결되는 드레인을 갖는 제 6 PMOS 트랜지스터;를 포함함을 특징으로 하는 지연 고정 루프.
  22. 제 20 항에 있어서,
    상기 제 2 풀 다운 수단은,
    상기 제 2 코스 딜레이 클럭을 입력받는 게이트와, 상기 제 2 파인 딜레이 클럭을 출력하는 노드와 연결되는 드레인을 갖는 제 4 NMOS 트랜지스터;
    전원 전압 노드와 연결되는 게이트, 상기 제 4 NMOS 트랜지스터의 소스와 연결되는 드레인, 및 접지 전압 노드와 연결되는 소스를 갖는 제 5 NMOS 트랜지스터; 및
    상기 제 2 가중치 신호를 입력받는 게이트, 상기 제 4 NMOS 트랜지스터의 소스와 연결되는 드레인, 및 상기 접지 전압 노드와 연결되는 소스를 갖는 다수의 제 6 NMOS 트랜지스터;를 포함함을 특징으로 하는 지연 고정 루프.
  23. 제 12 항에 있어서,
    상기 선택부는,
    상기 선택 신호를 반전하는 제 3 인버터;
    상기 제 1 파인 딜레이 클럭과 상기 제 3 인버터에서 출력되는 신호를 낸드 조합하는 제 1 및 제 2 낸드 게이트;
    상기 선택 신호와 상기 제 2 파인 딜레이 클럭을 낸드 조합하는 제 3 및 제 4 낸드 게이트;
    상기 제 1 낸드 게이트에서 출력되는 신호와 상기 제 3 낸드 게이트에서 출력되는 신호를 낸드 조합하는 제 5 낸드 게이트; 및
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