KR20080021849A - Ｃｄｓ와 ａｄｃ를 병렬로 처리할 수 있는 장치와 방법 - Google Patents

Ｃｄｓ와 ａｄｃ를 병렬로 처리할 수 있는 장치와 방법 Download PDF

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Abstract

CDS와 ADC를 병렬로 처리할 수 있는 장치와 방법이 개시된다. 상기 방법은 CDS 블록이 N번째 라인의 아날로그 CDS 신호를 디지털 신호로 변환하는 동안 (N+1)번째 라인의 아날로그 신호에 대하여 CDS를 병렬적으로 수행한다. 상기 장치는 CMOS 이미지 센서에서 사용될 수 있다.
CMOS 이미지센서, CDS, ADC

Description

ＣＤＳ와 ＡＤＣ를 병렬로 처리할 수 있는 장치와 방법{Apparatus and method for parallel processing correlated double sampling and analog-to-digital converting}
도 1은 CDS(correlated double sampling)와 ADC(analog-to-digital converting)를 직렬로 수행하는 종래의 CMOS 이미지 센서의 단위 블록을 개략적으로 도시한 블록도이다.
도 2는 도 1의 CMOS 이미지 센서의 단위 CDS 블록에서의 CDS 및 ADC를 설명하기 위한 타이밍 도이다.
도 3은 도 2의 CDS 및 ADC를 설명하기 위한 타이밍 도와 본 발명의 실시예에 따른 CMOS 이미지 센서의 단위 CDS 블록에서의 CDS 및 ADC를 설명하기 위한 타이밍 도를 비교한 도면이다.
도 4는 본 발명의 실시예에 따른 CDS 및 ADC를 병렬로 처리할 수 있는 단위 CDS 블록을 개략적으로 도시한 블록도이다.
도 5는 도 4에 도시된 단위 CDS 블록의 상세 회로도이다.
도 6은 본 발명의 실시예에 따른 CMOS 이미지 센서에서 병렬로 수행되는 CDS 및 ADC를 설명하기 위한 단위 CDS 블록들을 나타낸다.
도 7은 도 6에 도시된 단위 CDS 블록의 타이밍 도이다.
도 8은 본 발명의 실시예에 따른 CMOS 이미지 센서의 단위 CDS 블록에서 CDS 및 ADC를 병렬로 처리할 수 있는 방법을 설명하기 위한 플로우챠트이다.
도 9는 본 발명의 실시예에 따른 CMOS 이미지 센서에서 CDS 및 ADC를 병렬로 처리할 수 있는 방법을 설명하기 위한 플로우챠트이다.
본 발명은 CDS(Correlated Double Sampling) 및 ADC(Analog to Digital Converting)를 처리할 수 있는 회로와 그 방법에 관한 것으로, 특히 ADC 및 CDS를 병렬로 처리할 수 있는 회로와 그 방법, 및 상기 회로를 포함하는 이미지 센서에 관한 것이다.
당업계에서 잘 알려진 바와 같이 CDS 방식은 이미지 센서(image sensor) 등과 같이 단위 화소로부터 출력된 신호로부터 쉽게 관찰 가능한 고정 패턴 잡음 (Fixed Pattern Noise; 이하 "FPN"이라 함) 등을 제거하여 원하는 신호 성분만을 검출하기 위해 광범위하게 사용된다.
CDS 방식은 일정한 전압 레벨을 유지하는 리셋 신호(reset signal)와 영상 신호(image signal; 즉, 단위 화소에서 감지된 광신호)와의 차이를 이용하여 단위 화소가 근본적으로 가지고 있는 FPN과 단위 화소들 사이의 특성 차이로 인한 노이즈를 상당 부분 줄이는데 기여한다.
도 1은 CDS(correlated double sampling)와 ADC(analog-to-digital converting)를 직렬로 수행하는 종래의 CMOS 이미지 센서의 단위 블록을 개략적으로 도시한 블록도이다.
도 1을 참조하면, CMOS 이미지 센서의 단위 블록(1)은 화소(10), 및 단위 CDS 블록(13)을 구비한다. 도 1에서는 설명의 편의를 위하여 이미지 신호 프로세서(Image signal processor(ISP); 19)를 함께 도시한다. 일반적으로 CMOS 이미지 센서의 화소 어레이는 복수의 화소들을 구비하며, CDS 어레이는 복수의 단위 CDS 블록(13)들을 구비한다.
화소(10)는 외부의 빛을 감지하기 위한 감지부 (예컨대, 포토다이오드)와 상기 감지부에 의하여 감지된 빛을 광전 변환하여 전기적 신호를 출력하는 광전 변환부(예컨대, 4개의 트랜지스터들)를 구비하며, 아날로그 신호인 리셋 신호(A(R))와 영상 신호(A(S))를 출력한다.
단위 CDS 블록(13)은 CDS 방식을 이용하여 화소(10)로부터 출력된 리셋 신호(A(R))와 영상 신호(A(S))의 차이(A(R-S))를 출력하기 위한 CDS 회로(15), 및 CDS 회로(15)의 출력(A(R-S))을 디지털 신호(D(R-S))로 변환하기 위한 아날로그-디지털 변환기(17)를 구비한다. ISP(19)는 아날로그-디지털 변환기(17)로부터 출력된 디지털 신호(D(R-S))를 이용하여 각종의 신호 처리 동작을 수행한다.
단위 CDS 블록(13)에서는 CDS와 ADC가 순차적으로 이루어진다. 단위 CDS 블록(13)은 CDS와 ADC를 연속적으로 수행하는 방식, 또는 CDS후 소정의 시간이 지난 다음에 ADC를 수행하는 방식을 사용할 수 있다. 본 명세서에서는 CDS와 ADC가 연속적으로 수행되는 방식에 대하여 기술된다.
도 2는 도 1의 CMOS 이미지 센서의 단위 CDS 블록에서의 CDS 및 ADC를 설명하기 위한 타이밍 도이다. 도 2를 참조하면, 화소(10)로부터 아날로그 신호가 출력되는 방식은 순차적인 라인(또는 로(row)) 단위의 스캔 방식이며, 각 단위 CDS 블록(13)은 화소 어레이의 각 칼럼(column)마다 배치된다.
따라서, 하나의 라인(또는 하나의 로)에 대한 CDS 및 ADC가 완료되는 시간을 스캔 시간(1H Time)이라고 할 경우, 상기 스캔 시간(1H Time) 동안 CDS 및 ADC가 모두 완료되어야 한다. CDS 시에는 상술한 바와 같이 리셋 신호 샘플링과 영상 신호 샘플링이 순차적으로 이루어지며, CDS가 수행하는 시간(TCDS)은 CMOS이미지 센서의 특성에 큰 영향을 미치기 때문에 독립적으로 절대 시간이 유지되어야 한다.
ADC가 수행하는 시간(TADC)은 CDS가 수행하는 시간(TCDS)에 비해 유연성이 있다고 할 수 있으나, 상기 ADC가 수행하는 시간(TADC)은 동작 주파수와 관계가 있으므로 고속의 프레임 율 (high frame rate)을 구현하는데 한계가 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로서, ADC 및 CDS를 병렬로 처리할 수 있는 회로와 그 방법, 및 상기 회로를 포함하는 이미지 센서를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 이미지 센서의 신호 처리 방법은 상관 이중 샘플링 블록이 N번째 라인의 아날로그 상관 이중 샘플링 신호를 디지털 신호로 변환하는 단계; 및 상기 아날로그 상관 이중 샘플링 신호가 상기 디지털 신호로 변환되는 동안 상기 상관 이중 샘플링 블록이 (N+1)번째 라인의 아날로그 신호를 상관 이중 샘플링하는 단계를 구비한다.
상기 디지털 신호로 변환하는 단계는 기준신호에 기초하여 제1저장 유닛에 저장된 상기 N번째 라인의 상기 아날로그 상관 이중 샘플링 신호를 상기 디지털 신호로 변환한다. 상기 기준신호는 DC신호 또는 램프신호이다.
상기 상관 이중 샘플링하는 단계는 상기 (N+1)번째 라인의 상기 아날로그 신호인 리셋 신호와 영상 신호를 상기 상관 이중 샘플링하는 단계; 및 상기 상관 이중 샘플링의 결과에 따른 아날로그 상관 이중 샘플링 신호를 제2저장 유닛에 저장하는 단계를 구비한다.
상기 기술적 과제를 달성하기 위한 이미지 센서의 신호 처리 방법은 (a) 순차적으로 입력되는 N번째 라인의 리셋 신호와 영상 신호의 차이인 제1아날로그 상관 이중 샘플링 신호를 제1저장 유닛에 저장하는 단계; (b) 상기 제1저장 유닛에 저장된 상기 제1아날로그 상관 이중 샘플링 신호를 디지털 신호로 변환하는 단계; (c) (N+1)번째 라인의 리셋 신호를 수신하는 단계; (d) 상기 (N+1)번째 라인의 영상 신호를 수신하는 단계; 및 (e) 상기 (N+1)번째 라인의 상기 리셋 신호와 상기 (N+1)번째 라인의 상기 영상 신호의 차이인 제2아날로그 상관 이중 샘플링 신호를 제2저장 유닛에 저장하는 단계를 구비한다.
상기 (b)단계는 상기 (c)단계, 상기 (d)단계, 또는 상기 (e)단계 중에서 적어도 하나의 단계와 동시에 진행된다. 상기 (b)단계는 램프 신호에 기초하여 상기 제1저장 유닛에 저장된 상기 제1아날로그 상관 이중 샘플링 신호를 상기 디지털 신호로 변환한다.
상기 기술적 과제를 달성하기 위한 상관 이중 샘플링 블록은 복수의 저장 유닛들; 대응되는 화소로부터 출력된 아날로그 신호를 상관 이중 샘플링하기 위한 상관 이중 샘플링 회로; 제1입력단자, 기준신호를 수신하기 위한 제2입력단자, 및 비교결과를 출력하기 위한 출력단자를 구비하는 비교기; 및 전송 제어회로를 구비한다.
상기 전송제어회로는 복수의 제어신호들에 응답하여, 상기 비교기에 의한 비교 동작이 실행될 수 있도록 상기 복수의 저장 유닛들 중에서 어느 하나에 저장된 N번째 라인의 아날로그 상관 이중 샘플링 신호를 상기 비교기의 상기 제1입력단자로 전송하는 동안 상기 상관 이중 샘플링 회로로부터 출력된 (N+1)번째 라인의 아날로그 상관 이중 샘플링 신호를 상기 복수의 저장 유닛들 중에서 다른 하나로 전송하는 것을 제어한다. 상기 기준신호는 DC 신호 또는 램프신호이다.
상기 기술적 과제를 달성하기 위한 이미지 센서는 복수의 화소들을 구비하는 화소 어레이; 복수의 저장 유닛들; 상기 복수의 화소들 중에서 대응되는 화소로부터 출력된 아날로그 신호를 상관 이중 샘플링하기 위한 상관 이중 샘플링 회로; 제1입력단자, 기준신호를 수신하기 위한 제2입력단자, 및 비교결과를 출력하기 위한 출력단자를 구비하는 비교기; 및 전송 제어 회로를 구비한다.
상기 전송 제어회로는 복수의 제어신호들에 응답하여, 상기 비교기에 의한 비교 동작이 실행될 수 있도록 상기 복수의 저장 유닛들 중에서 어느 하나에 저장 된 N번째 라인의 아날로그 상관 이중 샘플링 신호를 상기 비교기의 상기 제1입력단자로 전송하는 동안 상기 상관 이중 샘플링 회로로부터 출력된 (N+1)번째 라인의 아날로그 상관 이중 샘플링 신호를 상기 복수의 저장 유닛들 중에서 다른 하나로 전송하는 것을 제어한다.
상기 비교기가 상기 N번째 라인의 상기 아날로그 상관 이중 샘플링 신호와 상기 기준신호를 비교하는 동안, 상기 상관 이중 샘플링 회로는 상기 대응되는 화소로부터 출력된 상기 아날로그 신호인 리셋 신호와 감지 신호의 차이인 상기 (N+1)번째 라인의 상기 아날로그 상관 이중 샘플링 신호를 생성하여 상기 복수의 저장 유닛들 중에서 상기 다른 하나로 전송한다.
상기 기술적 과제를 달성하기 위한 이미지 센서는 복수의 화소들을 구비하는 화소 어레이; 상기 복수의 화소들 중에서 대응되는 화소와 접속된 칼럼으로부터 출력된 아날로그 신호를 상관 이중 샘플링하기 위한 상관 이중 샘플링 회로; 제1노드와 접지라인 사이에 접속된 제1저장 유닛; 제2노드와 상기 접지라인 사이에 접속된 제2저장 유닛; 제1입력단자, 기준신호를 수신하는 제2입력단자, 및 출력신호를 출력하기 위한 출력단자를 구비하는 비교기; 상기 상관 이중 샘플링 회로의 출력단자와 상기 제1노드 사이에 접속된 제1스위치; 상기 상관 이중 샘플링 회로의 상기 출력단자와 상기 제2노드 사이에 접속된 제2스위치; 상기 제1노드와 상기 비교기의 상기 제1입력단자 사이에 접속된 제3스위치; 및 상기 제2노드와 상기 비교기의 상기 제1입력단자 사이에 접속된 제4스위치를 구비한다.
도 3은 도 2의 CDS 및 ADC를 설명하기 위한 타이밍 도와 본 발명의 실시예에 따른 CMOS 이미지 센서의 단위 CDS 블록에서의 CDS 및 ADC를 설명하기 위한 타이밍 도를 비교한 도면이다.
도 3a을 참조하면, 본 발명에 따른 CMOS 이미지 센서는 복수의 화소들을 구비하는 화소 어레이(active pixel sensor array; 20)와 복수의 단위 CDS 블록들(30)을 구비하는 CDS어레이(22)를 구비한다. 복수의 단위 CDS 블록들(30) 각각은 화소 어레이(20)의 각각의 칼럼에 접속된다. 본 발명에 따른 CDS어레이(22)는 각 라인 마다 모든 칼럼들이 동시에 ADC 기능을 수행하는 싱글 슬로프(single-slope) 아날로그-디지털 변환기들을 사용할 수 있다. 따라서 단위 CDS 블록들(30)의 개수는 화소 어레이(20)의 칼럼들의 개수와 동일할 수 있다.
도 3b에 도시된 바와 같이, 도 1과 도 2에 도시된 바와 같이 종래 방식을 사용하는 경우, 하나의 스캔 시간(1H Time)은 절대 시간인 CDS 시간(TCDS)과 이와 연속적으로 이어지며 주파수와 연동된 ADC 시간(TADC)으로 이루어진다.
그러나, 도 3c에 도시된 바와 같이 본 발명에 따른 회로(예컨대, 단위 CDS블록)는 구조적으로는 각각의 칼럼마다 하나의 단위 CDS 블록(30)이 배치되어 있으면서도, 각각의 단위 CDS 블록(30)은 (N-1)번째 라인(즉, 이전 로(previous row))의 CDS 신호에 대해서는 ADC를 수행하고 N번째 라인(즉, 현재의 로)의 신호에 대해서는 CDS를 병렬적으로 수행한다.
따라서 본 발명에 따른 단위 CDS 블록(30)의 스캔 시간은 종래의 단위 CDS 블록(13)의 스캔 시간보다 상당히 감소한다.
도 4는 본 발명의 실시예에 따른 CDS 및 ADC를 병렬로 처리할 수 있는 단위 CDS 블록을 개략적으로 도시한 블록도이다. 도 4를 참조하면, 단위 CDS 블록(30)은 CDS 회로(31), CDS 저장부(33), 및 아날로그-디지털 변환기(35)를 구비한다.
CDS 회로(31)는 화소로부터 순차적으로 출력되는 리셋 신호(A(R))와 영상 신호(A(S))를 수신하고, 수신된 두 신호들의 차이에 상응하는 아날로그 CDS 신호(A(R-S))를 출력한다. CDS 저장부(33)는 복수의 저장 유닛들을 구비하며 CDS 회로(31)로부터 출력된 아날로그 CDS 신호(A(R-S))를 상기 복수의 저장 유닛들 중에서 어느 하나에 저장한다.
아날로그-디지털 변환기(35)는 CDS 저장부(33)로부터 출력된 아날로그 CDS 신호(A(R-S))를 수신하고 ADC를 통해 디지털 신호(D(R-S))를 출력한다. 디지털 신호(D(R-S))는 이미지 신호 프로세서로 출력될 수 있다.
화소로부터 순차적으로 출력되는 아날로그 신호(A(R, S))는 소정의 주기로 일련의 스테이지(stage)가 완료될 때까지 연속적으로 CDS 회로(31)로 제공된다. 예컨대, 상기 아날로그 신호(A(R, S))는 하나의 프레임(frame)을 이루는 이미지 데이터가 스캔 라인으로 제공되는 신호를 나타낼 수도 있다.
도 5는 도 4에 도시된 단위 CDS 블록의 상세 회로도이다. 도 4와 도 5를 참조하여 ADC와 CDS를 병렬로 처리할 수 있는 단위 CDS 블록을 동작을 설명하면 다음과 같다.
도 5를 참조하면, 본 발명의 실시예에 따른 CMOS 이미지 센서의 단위 CDS 블록(30)은 CDS 회로(31)로부터 출력된 아날로그 신호(A(R-S))를 버퍼링하기 위한 버 퍼(32)를 더 구비할 수 있다.
CDS 회로(31)는 CDS 방법을 이용하여 화소로부터 순차적으로 출력되는 리셋 신호(A(R))와 영상 신호(A(SS))를 각각 샘플링한다. CDS 회로(31)는 제1커패시터(C1)와 제1스위치(S1)와 제2스위치(S2)를 구비한다. 제1스위치(S1)는 제1커패시터(C1)의 일단과 접지전압을 수신하는 접지라인에 접속되나, 실시예에 따라 제1스위치(S1)는 제1커패시터(C1)의 일단과 기준신호를 수신하기 위한 소정의 라인에 접속될 수도 있다. 상기 기준전압은 램프신호가 될 수도 있다.
화소로부터 리셋 신호(A(R))가 CDS회로(31)로 입력될 때, 제1스위치(S1)가 단락(short)되고 제2스위치(S2)가 개방(open)되면 제1커패시터(C1)에는 리셋 신호(A(R))에 해당하는 전압 레벨이 저장된다. 이어서, 상기 화소로부터 영상 신호(A(S))가 CDS회로(31)로 입력될 때, 제1스위치(S1)가 개방되고 제2스위치(S2)가 단락되면 제1커패시터(C1)에는 영상 신호(A(S))에 해당하는 전압 레벨이 저장되면서 리셋 신호(A(R))에 해당하는 전압 레벨과 영상 신호(A(S))에 해당하는 전압 레벨의 차이에 상응하는 CDS가 출력된다.
버퍼(32)는 CDS 회로(31)로부터 출력된 CDS 신호를 버퍼링한다. CDS 저장부(33)는 제1저장 유닛(33a)과 제2저장 유닛(33b)을 포함하는 복수의 저장 유닛들을 구비할 수 있다.
제1저장 유닛(33a)은 버퍼(32)의 출력단자와 연결되는 제3스위치(S3), 아날로그-디지털 변환기(35)의 제1입력단자(+)와 연결되는 제6스위치(S6), 및 제2커패시터(C2)를 구비한다.
제2저장 유닛(33b)은 버퍼(32)의 출력단자와 연결되는 제5스위치(S5), 아날로그-디지털 변환기(35)의 제1입력단자(+)와 연결되는 제4스위치(S4), 및 제3커패시터(C3)를 구비한다.
예컨대, 이전 라인의 CDS 신호(A(R-S)를 저장하고 있는 제1저장 유닛(33a)의 제3스위치(S3)을 개방하고 제6스위치(S6)을 단락하면, 제1저장 유닛(33a)의 제2커패시터(C2)에 저장된 CDS 신호(A(R-S))는 아날로그-디지털 변환기(35)로 출력된다. 따라서 아날로그-디지털 변환기(35)는 CDS 신호를 디지털 신호로 변환할 수 있다.
CDS 신호가 디지털 신호로 변환되는 동안, 이전 라인의 CDS 신호(A(R-S)를 저장하고 있지 않은 제2저장 유닛(33b)의 제4스위치(S4)를 개방하고 제5스위치(S5)를 단락하여 현재 라인의 리셋 신호(R)와 영상 신호(S)의 차이인 CDS 신호(A(R-S))를 제3커패시터(C3)에 저장할 수 있다.
따라서, 각 저장 유닛(33a와 33b)의 각 스위치(S3 내지 S6)를 제어함으로써, 본 발명에 따른 단위 CDS 블록(30)은 이전 라인의 CDS 신호에 대한 ADC와 현재 라인의 아날로그 신호에 대한 CDS를 병렬적으로 동시에 실행할 수 있다.
도 5에서는 설명의 편의를 위하여 두 개의 저장 유닛들(33a와 33b)을 포함하도록 CDS 저장부(33)를 도시하였으나, CDS 저장부(33)는 두 개 이상의 저장 유닛들을 포함할 수 있다.
아날로그-디지털 변환기(35)는 비교기(35a)와 램프신호 발생기(35b)를 구비할 수 있다. 실시예에 따라 램프신호 발생기(35b)는 기준 신호(예컨대, DC 신호)를 발생하는 기준신호 발생기로 대체될 수도 있다. 따라서 비교기(35a)는 제1입력단 자(+)로 입력되는 CDS 신호와 제2입력단자(-)로 입력되는 기준 신호를 수신하고 이들을 비교하고 비교결과에 따른 디지털 신호(D(R-S))를 출력할 수 있다. 따라서 상기 기준신호는 DC 신호 또는 램프신호가 될 수 있다.
아날로그-디지털 변환기(35)의 출력신호(D(R-S))는 영상 신호 프로세서(미도시)로 제공될 수 있다.
한편, CMOS 이미지 센서가 칼럼-병렬(column-parallel)방식을 사용하여 아날로그 신호를 디지털 신호로 변환하는 경우, 도 4 또는 도 5에 도시된 단위 CDS 블록(30)은 각각의 칼럼마다 배치되어야 한다.
또한, 화소 어레이의 하나의 라인(또는, 하나의 로(row))이 복수의 칼럼들로 이루어지고 하나의 라인을 이루는 모든 칼럼들이 동시에 아날로그-디지털 변환을 수행하는 경우, 도 4 또는 도 5에 도시된 단위 CDS 블록(30)은 각각의 칼럼마다 배치되어야 한다.
도 6은 본 발명의 실시예에 따른 CMOS 이미지 센서에서 병렬로 수행되는 CDS 및 ADC를 설명하기 위한 단위 CDS 블록들을 나타내고, 도 7은 도 6에 도시된 단위 블록의 타이밍 도이다.
도 7에 도시된 각각의 제어신호(SS1 내지 SS6)는 도 6에 도시된 각각의 스위치(S1 내지 S6)를 제어하기 위한 제어신호이다. 즉, 제1제어신호(SS1)는 제1스위치(S1)의 온/오프를 제어하고, 제2제어신호(SS2)는 제2스위치(S2)의 온/오프를 제어하고, 제6제어신호(SS6)는 제6스위치(S6)의 온/오프를 제어한다. 도 7에 도시된 각 제어신호(SS1 내지SS6)는 CMOS 이미지 센서의 타이밍 컨트롤러(미도시)로부터 출력될 수 있다.
설명의 편의를 위하여 (N-1)번째 라인의 첫 번째 칼럼에 접속된 제1화소로부터 출력된 CDS 신호는 제3커패시터(C3)에 저장되어 있다고 가정한다.
도 3, 도 6a, 및 도 7을 참조하면, 단위 CDS 블록(30)은 N번째 라인의 첫 번째 칼럼에 접속된 제1화소(10)로부터 출력된 리셋 신호(Vreset)를 수신한다. 이때, 제1스위치(S1)는 활성화된 제1제어신호(SS1)에 응답하여 단락되므로, 리셋 신호 (Vreset)는 제1커패시터(C1)에 저장된다.
이와 동시에 제4스위치(S4)는 활성화된 제4제어신호(SS4)에 응답하여 단락되므로, 제3커패시터(C3)에 저장되어 있던 (N-1)번째 라인의 첫 번째 칼럼의 CDS 신호는 비교기(35a)의 제1입력단자(+)로 전송되고 제2입력단자(-)로 공급되는 램프신호(VRAMP)는 램핑을 시작한다. 따라서 비교기(35a)는 (N-1)번째 라인의 첫 번째 칼럼으로부터 출력된 CDS 신호와 램핑하는 램프신호(VRAMP)를 비교하기 시작한다. 따라서 아날로그-디지털 변환기(35)는 ADC를 수행할 수 있다.
도 3, 도 6b, 및 도 7을 참조하면, 단위 CDS 블록(30)은 N번째 라인의 첫 번째 칼럼에 접속된 제1화소(10)로부터 출력된 영상신호(Vsignal)를 수신한다. 이때, 제1스위치(S1)는 비활성화된 제1제어신호(SS1)에 응답하여 개방되고 제2스위치(S2)는 활성화된 제2제어신호(SS2)에 응답하여 단락된다.
따라서, 영상 신호(Vsignal)가 제1커패시터(C1)로 공급되면서 제1커패시터(C1)에는 리셋 신호(Vreset)와 영상 신호(Vsinal)의 차이에 상응하는 N번째 라인 의 첫 번째 칼럼의 CDS 신호가 저장되고, 버퍼(32)는 상기 CDS 신호를 버퍼링한다. 상기 차이 값을 N번째 라인의 첫 번째 칼럼의 아날로그 CDS 값이라 한다.
이때, 제3스위치(S3)는 활성화된 제3제어신호(SS3)에 응답하여 단락되므로, N라인의 첫 번째 칼럼의 아날로그 CDS 값은 제1저장 유닛(33a)의 제2커패시터(C2)에 저장된다.
도 6a와 도 6b를 참조하면, 단위 CDS 블록(30)이 제3커패시터(C3)에 저장된 (N-1)번째 라인의 첫 번째 칼럼의 CDS 신호를 디지털 신호로 변환하는 동안 단위 CDS 블록(30)은 N번째 라인의 첫 번째 칼럼으로부터 출력된 아날로그 신호를 CDS하고 그 결과를 제2커패시터(C2)에 저장한다.
도 3, 도 6c, 및 도 7을 참조하면, 단위 CDS 블록(30)은 (N+1)번째 라인의 첫 번째 칼럼에 접속된 제1화소(10)로부터 출력된 리셋 신호(Vreset)를 수신한다. 이때, 제1스위치(S1)는 활성화된 제1제어신호(SS1)에 응답하여 단락되므로, 리셋 신호(Vreset)는 제1커패시터(C1)에 저장된다.
그리고 제6스위치(S6)는 활성화된 제6제어신호(SS6)에 응답하여 단락되므로, 도 6b에서 제2커패시터(C2)에 저장되어 있던 N번째 라인의 첫 번째 칼럼의 아날로그 CDS 값은 비교기(35a)로 전송된다. 따라서 아날로그-디지털 변환기(35)는 N번째 라인의 첫 번째 칼럼의 아날로그 CDS 값과 램핑하는 램프신호(VRAMP)에 기초하여 ADC를 수행한다.
도 3, 도 6d, 및 도 7을 참조하면, 단위 CDS 블록(30)은 (N+1)번째 라인의 첫 번째 칼럼에 접속된 제1화소(10)로부터 출력된 영상 신호(Vsignal)를 수신한다.
이때, 제1스위치(S1)는 비활성화된 제1제어신호(SS1)에 응답하여 개방되고 제2스위치(S2)는 활성화된 제2제어신호(SS2)에 응답하여 단락된다.
따라서, 영상 신호(Vsignal)가 제1커패시터(C1)로 공급되면서 제1커패시터 (C1)에는 리셋 신호(Vreset)와 영상 신호(Vsignal)의 차이에 상응하는 (N+1)번째 라인의 첫 번째 칼럼 라인의 CDS 신호가 저장되고, 버퍼(32)는 상기 CDS 신호를 버퍼링한다.
상기 차이 값을 (N+1)번째 라인의 첫 번째 칼럼의 아날로그 CDS 값이라 한다. 제5스위치(S5)는 활성화된 제5제어신호(SS5)에 응답하여 단락되므로, (N+1)라인의 첫 번째 칼럼의 아날로그 CDS 값은 제2저장 유닛(33b)의 제3커패시터(C3)에 저장된다.
도 6c와 도 6d를 참조하면, 단위 CDS 블록(30)이 제2커패시터(C2)에 저장된 N번째 라인의 첫 번째 칼럼의 아날로그 CDS 신호를 디지털 신호로 변환하는 동안에 단위 CDS 블록(30)은 (N+1)번째 라인의 첫 번째 칼럼으로부터 출력된 아날로그 신호를 CDS하고, CDS 결과에 따라 발생된 아날로그 CDS 신호를 제3커패시터(C3)에 저장된다.
따라서, CDS 저장부(33)를 구성하는 각 저장 유닛(33a와 33b)의 각 스위치(S3 내지 S6)를 적절하게 온(on)/오프 (off)함으로써, 현재 라인의 아날로그 신호에 대한 CDS와 이전 라인의 아날로그 CDS 신호에 대한 ADC를 병렬로 실시할 수 있다. 여기서 스위치들(S3 내지 S6)은 전송제어 회로를 구성한다.
따라서 복수의 단위 CDS 블록(30)들을 구비하는 CDS 어레이는 라인 단위로 이전 라인의 CDS 신호들을 ADC하는 동시에 현재 라인의 아날로그 신호들을 CDS할 수 있다.
도 8은 본 발명의 실시예에 따른 CMOS 이미지 센서의 단위 CDS 블록에서 CDS 및 ADC를 병렬로 처리할 수 있는 방법을 설명하기 위한 플로우챠트이다. 도 5와 도 8을 참조하면, 단위 CDS 블록(30)은 현재 라인(N)의 리셋 신호 (Vreset)와 영상 신호(Vsignal)를 순차적으로 수신하고 두 신호들의 차이에 상응하는 아날로그 CDS 신호를 출력한다.
이때, 단위 CDS 블록(30)은 CDS 저장부(33)에 저장되어 있던 이전 라인(N-1)의 아날로그 CDS 값을 스위칭을 통해 아날로그-디지털 변환기(35)로 출력한다. 따라서 단위 CDS 블록(30)은 현재 라인(N)의 아날로그 CDS 값을 계산하는 동작을 수행하는 동안 이전 라인(N-1)의 아날로그 CDS 신호를 디지털 신호로 변환하는 ADC 동작을 병렬적으로 수행한다(S801).
단위 CDS 블록(30)은 스위칭 동작을 통해 현재 라인의 아날로그 CDS 신호(또는 아날로그 CDS 값)를 CDS 저장부(33)에 저장한다(S802). 현재 라인의 아날로그 CDS 신호를 저장하는 동작은 이전 라인의 아날로그 CDS 신호를 디지털 신호로 변환하는 ADC 동작과 병렬적으로 수행된다(S801).
현재 라인의 아날로그 CDS 신호는 이전 라인의 아날로그 CDS 신호가 저장된 저장 유닛에 저장되지 않고 다른 저장 유닛에 저장된다. 저장 유닛들이 두 개인 경우 아날로그 CDS 신호는 두 개의 저장 유닛들에 번갈아 저장된다.
CDS 저장부(33)가 3개 이상의 저장 유닛들(예컨대, C2 내지 CN; N은 자연수))을 구비하는 경우, 각 라인에 대한 아날로그 CDS 신호는 상기 저장 유닛들 각각에 순차적(C2->C3->C4->...-> CN->C2->C3->C4->...-> CN,...)으로 저장될 수 있다. 따라서 복수의 저장 유닛들 각각에 아날로그 CDS 신호가 저장되는 횟수는 감소할 것이다.
단위 CDS 블록(30)은 다음 라인(N+1)에 대하여 CDS를 할 수 있다(S803). 즉, 다음 라인(N+1)이 마지막 라인(L)일 경우에는 단위 CDS 블록(30)은 CDS 및 ADC를 종료하고, 다음 라인(N+1)이 마지막 라인(L)이 아닌 경우 단위 CDS 블록(30)은 S801부터 S804를 반복적으로 실시한다(S804). 여기서, L은 화소 어레이의 라인들 중에서 마지막 라인을 나타낸다.
도 9는 본 발명의 실시예에 따른 CMOS 이미지 센서에서 CDS 및 ADC를 병렬로 처리할 수 있는 방법을 설명하기 위한 플로우챠트이다. 도 5와 도 9를 참조하면, 단위 CDS 블록(30)은 현재 라인(N)의 리셋 신호(Vreset)와 영상 신호(Vsignal)를 순차적으로 수신하고 두 신호들의 차이를 출력하는 CDS를 수행한다.
이때, 단위 CDS 블록(30)은 CDS 저장부(33)에 저장되어 있던 이전 라인(N-1)의 아날로그 CDS 신호를 스위칭을 통해 아날로그-디지털 변환기(35)로 출력한다. 따라서 단위 CDS 블록(30)은 현재 라인(N)에 대하여 CDS를 수행하는 동안 이전 라인(n-1)에 대하여 ADC를 수행한다(S901).
이어서, 단위 CDS 블록(30)은 스위칭 동작을 통해 현재 라인의 아날로그 CDS 신호를 CDS 저장부(33)에 저장한다(S902). 이때, 현재 라인의 아날로그 CDS 신호는 이전 라인의 아날로그 CDS 신호가 저장된 저장 유닛에 저장되지 않고 다른 저장 유닛에 저장된다. 저장 유닛들이 두 개인 경우 아날로그 CDS 신호는 두 개의 저장 유닛들에 번갈아 저장된다.
CDS 저장부(33)가 3개 이상의 저장 유닛들(예컨대, C2 내지 CN; N은 자연수))을 구비하는 경우, CDS 결과, 즉 아날로그 CDS 신호는 상기 저장 유닛들 각각에 순차적(C2->C3->C4->...-> CN->C2->C3->C4->...-> CN,...)으로 저장될 수 있다. 따라서 복수의 저장 유닛들 각각에 아날로그 CDS 신호가 저장되는 횟수는 감소할 것이다.
단위 CDS 블록(30)은 다음 라인(N+1)에 대하여 CDS를 수행할 수 있다(S903). 즉, 다음 라인(N+1)이 마지막 라인(R)일 경우에는 단위 CDS 블록(30)은 현재 프레임에 대한 CDS 및 ADC를 종료하고 다음 프레임에 대한 CDS 및 ADC를 반복적으로 수행할 수 있다. 다음 라인(N+1)이 마지막 라인(L)이 아닌 경우 단위 CDS 블록(30)은 S901 단계부터 S904 단계를 반복적으로 실시한다(S904). 여기서, R은 현재 프레임의 라인들 중에서 마지막 라인을 나타낸다.
전술한 바와 같은 구조를 갖고 동작하는 회로는 동일한 시간 내에 현재 라인에 대한 CDS와 이전 라인에 대한 ADC를 병렬로 동시에 실시할 수 있다. 따라서 본 발명에 따른 회로 및 상기 회로를 구비하는 이미지 센서는 CDS를 위한 절대 시간을 감소시키지 않으므로 신호 특성은 열화되지 않는다. 그러나 ADC를 위한 시간을 충분히 확보할 수 있으므로 본 발명에 따른 회로를 구비하는 이미지 센서는 고속으로 신호를 처리할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 따른 이미지 센서의 신호 처리 방법은 신호의 특성 열화를 방지하면서 고속으로 신호를 처리할 수 있으므로 CDS 및 ADC를 수행하는 장치의 특성을 상당히 개선할 수 있는 효과가 있다.
본 발명에 따른 CDS 블락은 이전 라인에 대한 ADC와 현재 라인에 대한 CDS를 병렬적으로 수행할 수 있으므로 고속으로 신호를 처리할 수 있는 효과가 있다.
본 발명에 따른 CDS 블락을 구비하는 이미지 센서는 고속의 프레임 율을 실현할 수 있으므로 상기 이미지 센서의 성능을 개선할 수 있는 효과가 있다.

Claims (13)

  1. 상관 이중 샘플링 블록이 N번째 라인의 아날로그 상관 이중 샘플링 신호를 디지털 신호로 변환하는 단계; 및
    상기 아날로그 상관 이중 샘플링 신호가 상기 디지털 신호로 변환되는 동안 상기 상관 이중 샘플링 블록이 (N+1)번째 라인의 아날로그 신호를 상관 이중 샘플링하는 단계를 구비하는 이미지 센서의 신호 처리 방법.
  2. 제1항에 있어서, 상기 디지털 신호로 변환하는 단계는 기준신호에 기초하여 제1저장 유닛에 저장된 상기 N번째 라인의 상기 아날로그 상관 이중 샘플링 신호를 상기 디지털 신호로 변환하는 이미지 센서의 신호 처리 방법.
  3. 제2항에 있어서, 상기 기준신호는 DC신호 또는 램프신호인 이미지 센서의 신호 처리 방법.
  4. 제2항에 있어서, 상기 상관 이중 샘플링하는 단계는,
    상기 (N+1)번째 라인의 상기 아날로그 신호인 리셋 신호와 영상 신호를 상기 상관 이중 샘플링하는 단계; 및
    상기 상관 이중 샘플링의 결과에 따른 아날로그 상관 이중 샘플링 신호를 제2저장 유닛에 저장하는 단계를 구비하는 이미지 센서의 신호 처리 방법.
  5. (a) 순차적으로 입력되는 N번째 라인의 리셋 신호와 영상 신호의 차이인 제1아날로그 상관 이중 샘플링 신호를 제1저장 유닛에 저장하는 단계;
    (b) 상기 제1저장 유닛에 저장된 상기 제1아날로그 상관 이중 샘플링 신호를 디지털 신호로 변환하는 단계;
    (c) (N+1)번째 라인의 리셋 신호를 수신하는 단계;
    (d) 상기 (N+1)번째 라인의 영상 신호를 수신하는 단계; 및
    (e) 상기 (N+1)번째 라인의 상기 리셋 신호와 상기 (N+1)번째 라인의 상기 영상 신호의 차이인 제2아날로그 상관 이중 샘플링 신호를 제2저장 유닛에 저장하는 단계를 구비하며,
    상기 (b)단계는 상기 (c)단계, 상기 (d)단계, 또는 상기 (e)단계 중에서 적어도 하나의 단계와 동시에 진행되는 이미지 센서의 신호 처리 방법.
  6. 제5항에 있어서, 상기 (b)단계는 램프 신호에 기초하여 상기 제1저장 유닛에 저장된 상기 제1아날로그 상관 이중 샘플링 신호를 상기 디지털 신호로 변환하는 이미지 센서의 신호 처리 방법.
  7. 복수의 저장 유닛들;
    대응되는 화소로부터 출력된 아날로그 신호를 상관 이중 샘플링하기 위한 상관 이중 샘플링 회로;
    제1입력단자, 기준신호를 수신하기 위한 제2입력단자, 및 비교결과를 출력하기 위한 출력단자를 구비하는 비교기; 및
    복수의 제어신호들에 응답하여, 상기 비교기에 의한 비교 동작이 실행될 수 있도록 상기 복수의 저장 유닛들 중에서 어느 하나에 저장된 N번째 라인의 아날로그 상관 이중 샘플링 신호를 상기 비교기의 상기 제1입력단자로 전송하는 동안 상기 상관 이중 샘플링 회로로부터 출력된 (N+1)번째 라인의 아날로그 상관 이중 샘플링 신호를 상기 복수의 저장 유닛들 중에서 다른 하나로 전송하는 것을 제어하는 전송 제어회로를 구비하는 상관 이중 샘플링 블록.
  8. 제7항에 있어서, 상기 기준신호는 DC 신호 또는 램프신호인 상관 이중 샘플링 블록.
  9. 제7항에 있어서, 상기 복수의 저장 유닛들이 제1저장 유닛과 제2저장 유닛을 포함하는 경우, 상기 전송 제어회로는,
    상기 상관 이중 샘플링 회로의 출력단자와 상기 제1저장 유닛의 제1단자 사이에 접속된 제1스위치;
    상기 상관 이중 샘플링 회로의 상기 출력단자와 상기 제2저장 유닛의 제1단자 사이에 접속된 제2스위치;
    상기 제1단자와 상기 비교기의 상기 제1입력단자 사이에 접속된 제3스위치; 및
    상기 제2단자와 상기 비교기의 상기 제1입력단자 사이에 접속된 제4스위치를 구비하는 상관 이중 샘플링 블록.
  10. 복수의 화소들을 구비하는 화소 어레이;
    복수의 저장 유닛들;
    상기 복수의 화소들 중에서 대응되는 화소로부터 출력된 아날로그 신호를 상관 이중 샘플링하기 위한 상관 이중 샘플링 회로;
    제1입력단자, 기준신호를 수신하기 위한 제2입력단자, 및 비교결과를 출력하기 위한 출력단자를 구비하는 비교기; 및
    복수의 제어신호들에 응답하여, 상기 비교기에 의한 비교 동작이 실행될 수 있도록 상기 복수의 저장 유닛들 중에서 어느 하나에 저장된 N번째 라인의 아날로그 상관 이중 샘플링 신호를 상기 비교기의 상기 제1입력단자로 전송하는 동안 상기 상관 이중 샘플링 회로로부터 출력된 (N+1)번째 라인의 아날로그 상관 이중 샘플링 신호를 상기 복수의 저장 유닛들 중에서 다른 하나로 전송하는 것을 제어하는 전송 제어회로를 구비하는 이미지 센서.
  11. 제10항에 있어서,
    상기 비교기가 상기 N번째 라인의 상기 아날로그 상관 이중 샘플링 신호와 상기 기준신호를 비교하는 동안, 상기 상관 이중 샘플링 회로는 상기 대응되는 화소로부터 출력된 상기 아날로그 신호인 리셋 신호와 감지 신호의 차이인 상기 (N+1)번째 라인의 상기 아날로그 상관 이중 샘플링 신호를 생성하여 상기 복수의 저장 유닛들 중에서 상기 다른 하나로 전송하는 이미지 센서.
  12. 복수의 화소들을 구비하는 화소 어레이;
    상기 복수의 화소들 중에서 대응되는 화소와 접속된 칼럼으로부터 출력된 아날로그 신호를 상관 이중 샘플링하기 위한 상관 이중 샘플링 회로;
    제1노드와 접지라인 사이에 접속된 제1저장 유닛;
    제2노드와 상기 접지라인 사이에 접속된 제2저장 유닛;
    제1입력단자, 기준신호를 수신하는 제2입력단자, 및 출력신호를 출력하기 위한 출력단자를 구비하는 비교기;
    상기 상관 이중 샘플링 회로의 출력단자와 상기 제1노드 사이에 접속된 제1스위치;
    상기 상관 이중 샘플링 회로의 상기 출력단자와 상기 제2노드 사이에 접속된 제2스위치;
    상기 제1노드와 상기 비교기의 상기 제1입력단자 사이에 접속된 제3스위치; 및
    상기 제2노드와 상기 비교기의 상기 제1입력단자 사이에 접속된 제4스위치를 구비하는 이미지 센서.
  13. 제12항에 있어서, 상기 이미지 센서는,
    상기 제3스위치와 상기 제4스위치 중에서 어느 하나만 턴-온시키기 위한 제1제어신호, 상기 제3스위치가 턴-온된 동안 상기 제2스위치를 턴-온시키기 위한 제2제어신호, 및 상기 제4스위치가 턴-온된 동안 상기 제1스위치를 턴-온시키기 위한 제3제어신호를 발생하는 타이밍 컨트롤러를 더 구비하는 이미지 센서.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11172149B2 (en) 2018-10-02 2021-11-09 Samsung Electronics Co., Ltd. Image sensing system using average pixel data and operating method thereof

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7864229B2 (en) * 2005-12-08 2011-01-04 Samsung Electronics Co., Ltd. Analog to digital converting device and image pickup device for canceling noise, and signal processing method thereof
JP5271933B2 (ja) * 2010-02-24 2013-08-21 日本放送協会 固体撮像装置およびその駆動方法
JP5801665B2 (ja) 2011-09-15 2015-10-28 キヤノン株式会社 固体撮像装置、ａ／ｄ変換器およびその制御方法
JP5806566B2 (ja) 2011-09-15 2015-11-10 キヤノン株式会社 Ａ／ｄ変換器および固体撮像装置
US8942481B2 (en) * 2012-03-11 2015-01-27 Universidad De Santiago De Compostela Three dimensional CMOS image processor for feature detection
KR102125812B1 (ko) * 2014-03-28 2020-07-09 에스케이하이닉스 주식회사 아날로그-디지털 변환 장치 및 그에 따른 씨모스 이미지 센서
TWI547171B (zh) * 2014-08-26 2016-08-21 恆景科技股份有限公司 影像感測器
JP6723736B2 (ja) 2015-12-10 2020-07-15 キヤノン株式会社 撮像装置、撮像システム、撮像装置の駆動方法
KR102653887B1 (ko) * 2017-01-31 2024-04-02 삼성전자주식회사 가변 피드백 이득을 갖는 델타 변조기, 이를 포함하는 아날로그-디지털 변환기 및 통신 장치
JP6811813B2 (ja) * 2018-08-10 2021-01-13 シャープ株式会社 固体撮像装置
CN111292671B (zh) * 2020-03-31 2023-09-29 京东方科技集团股份有限公司 数据驱动电路及其驱动方法、和显示装置
CN111399033B (zh) * 2020-03-31 2021-06-18 中国科学院地质与地球物理研究所 一种流式并发采样地震采集器

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001245309A (ja) * 2000-02-28 2001-09-07 Victor Co Of Japan Ltd Ｃｍｏｓイメージセンサ
JP3667186B2 (ja) * 2000-02-29 2005-07-06 キヤノン株式会社 信号転送装置及びそれを用いた固体撮像装置
JP3990857B2 (ja) * 2000-07-03 2007-10-17 キヤノン株式会社 撮像装置及び撮像システム
KR100399954B1 (ko) * 2000-12-14 2003-09-29 주식회사 하이닉스반도체 아날로그 상호 연관된 이중 샘플링 기능을 수행하는씨모스 이미지 센서용 비교 장치
KR100498594B1 (ko) * 2000-12-30 2005-07-01 매그나칩 반도체 유한회사 씨모스 이미지 센서
JP3904111B2 (ja) * 2002-06-04 2007-04-11 ソニー株式会社 固体撮像装置及びその信号処理方法
JP3801112B2 (ja) * 2002-07-26 2006-07-26 富士ゼロックス株式会社 画像読取信号処理装置
KR100517548B1 (ko) * 2002-07-30 2005-09-28 삼성전자주식회사 씨모오스 영상 소자를 위한 아날로그-디지털 변환기
JP4928068B2 (ja) * 2004-06-07 2012-05-09 キヤノン株式会社 撮像装置及び撮像システム
US7236117B1 (en) * 2004-07-20 2007-06-26 National Semiconductor Corporation Apparatus and method for ping-pong mismatch correction
US7015844B1 (en) * 2004-08-30 2006-03-21 Micron Technology, Inc. Minimized SAR-type column-wide ADC for image sensors

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11172149B2 (en) 2018-10-02 2021-11-09 Samsung Electronics Co., Ltd. Image sensing system using average pixel data and operating method thereof
US11665446B2 (en) 2018-10-02 2023-05-30 Samsung Electronics Co., Ltd. Image sensing system and operating method thereof

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