KR20080014884A

KR20080014884A - 확장된 범위를 갖는 무선 통신 네트워크를 위한 수신기

Info

Publication number: KR20080014884A
Application number: KR1020077030128A
Authority: KR
Inventors: 제이 로드니 왈톤; 마크 에스. 월래스
Original assignee: 콸콤 인코포레이티드
Priority date: 2005-06-01
Filing date: 2006-05-24
Publication date: 2008-02-14
Also published as: KR100957813B1; KR100931925B1; JP2011182409A; CN102185674A; JP2011199873A; US20060274820A1; JP4814321B2; ES2539014T3; CN102185674B; US20090122927A1; US9755785B2; EP2582055A1; JP2008546312A; KR20090057336A; TW200715773A; EP1889372B1; US20090290664A1; EP1889372A2; EP1889372A4; TW201018152A

Abstract

신호/전송을 검출하고 복조하기 위한 기술들이 설명된다. 예컨대 제 1 스테이지 동안의 시간-도메인 상관관계, 제 2 스테이지 동안의 주파수-도메인 처리, 및 제 3 스테이지 동안의 시간-도메인 처리를 사용하는 것과 같이 상이한 타입들의 신호 처리를 사용하여 여러 스테이지들에서 신호 검출이 수행된다. 제 1 스테이지 동안에는, 적어도 두 개의 상이한 지연들에 대해 심볼들의 곱들이 생성되고, 각각의 지연에 대한 곱들 및 공지된 값들 사이의 상관관계가 수행되며, 모든 지연들에 대한 상관관계 결과들이 결합되고 신호의 존재를 선언하기 위해 사용된다. 복조의 경우에는, 입력 샘플들의 타이밍이 타이밍-조정된 샘플들을 획득하기 위해서 조정된다. 주파수-정정된 샘플들을 획득하기 위해 타이밍-조정된 샘플들로부터 주파수 오프셋이 추정되어 제거되고, 이는 검출된 심볼들을 획득하기 위해 채널 추정을 통해서 처리된다. 검출된 심볼들의 위상들은 위상-정정된 심볼들을 획득하기 위해 정정되며, 상기 위상-정정된 심볼들은 복조, 디인터리빙, 및 디코딩된다.

Description

확장된 범위를 갖는 무선 통신 네트워크를 위한 수신기{RECEIVER FOR WIRELESS COMMUNICATION NETWORK WITH EXTENDED RANGE}

본 출원은 2005년 6월 1일자로 미국 가특허 출원된 제 60/686,645호 및 2005년 6월 16일자로 미국 가특허 출원된 제 60/691,706호의 우선권을 청구한다.

본 발명은 전반적으로 통신에 관한 것으로서, 더 상세하게는 무선 통신을 위한 수신기에 관한 것이다.

무선 통신 네트워크들은 데이터, 음성 등과 같은 여러 통신 서비스들을 제공하기 위해서 광범위하게 배치된다. 이러한 네트워크들은 넓은 지리 영역(예컨대, 도시들)에 대한 통신 커버리지를 제공하는 WWAN들(wireless wide area networks), 중간 크기의 지리 영역(예컨대, 빌딩들 및 캠퍼스들)에 대한 통신 커버리지를 제공하는 WLAN들(wireless local area networks), 및 작은 지리 영역(예컨대, 집)에 대한 통신 커버리지를 제공하는 WPAN들(wireless personal area networks)을 포함한다. 무선 네트워크는 통상적으로 하나 이상의 사용자 단말기들(또는 무선 장치들)을 위한 통신을 지원하는 하나 이상의 액세스 포인트들(또는 기지국들)을 포함한다.

IEEE 802.11은 WLAN들을 위해 IEEE(THE Institute of Electrical and Electrics Engineers)에 의해서 개발된 표준들의 집단이다. 이러한 표준들은 액세스 포인트와 사용자 단말기 사이 또는 두 사용자 단말기들 사이의 무선 인터페이스(over-the-air interface)를 규정한다. "Part 11:Wireless LAN Medium Access Control(MAC) and Physical Layer(PHY) Specifications"이란 명칭인 IEEE Std 802.11(1999 Edition(또는 간단히, "802.11"))에서는 주파수 호핑 확산 스펙트럼(FHSS) 또는 직접 시퀀스 확산 스펙트럼(DSSS) 중 어느 하나를 사용하여 2.4 giga Hertz(GHz) 주파수 대역에서 1 및 2 mega bits/second(Mbps)의 데이터 속도들을 지원한다. IEEE Std 802.11a-1999(또는 간단히, "802.11a")는 802.11에 대한 부록이고, FHSS 또는 DSSS 대신에 직교 주파수 분할 다중화(OFDM)를 사용하고, 5 GHz 주파수 대역에서 최대 54 Mbps의 데이터 속도를 지원한다. IEEE Std 802.11b-1999(또는 간단히, "802.11b")는 802.11에 대한 다른 부록이며, 최대 11 Mbps의 데이터 속도들을 지원하기 위해서 DSSS를 사용한다. IEEE Std 802.11g-2003(또는 간단히, "802.11g")은 802.11에 대한 또 다른 부록이고, DSSS 및 OFDM을 사용하며, 2.4GHz 대역에서 최대 54 Mbps의 데이터 속도를 지원한다. 이러한 여러 표준들은 해당 분야에 널리 공지되어 있으며 대중적으로 이용가능하다.

802.11, 802.11a, 802.11b 및 802.11g에 의해 지원되는 가장 낮은 데이터 속도는 1 Mbps이다. 802.11b 및 802.11g(또는 간단히, "802.11b/g")의 경우에는, 특정 DSSS 방식 및 특정 변조 방식이 1 Mbps의 가장 낮은 데이터 속도로 전송 신호를 보내기 위해서 사용된다. 1 Mbps를 위한 DSSS 및 변조 방식들은 전송의 신뢰적인 수신을 위해 특정의 최소 SNR(signal-to-noise-and-interference ratio)을 필요로 한다. 이어서, 그 전송의 범위가 수신국이 원하는 SNR이나 그보다 더 나은 SNR을 획득할 수 있는 지리적인 영역에 의해서 결정된다. 일부 경우들에서는, 802.11b/g에 의해서 지원되는 가장 낮은 데이터 속도에 대한 범위보다 더 큰 범위를 갖는 전송 신호를 보내는 것이 바람직할 수 있다.

그러므로, 확장된 커버리지 범위를 가지고 동작할 수 있는 국(station) 및 무선 통신 네트워크가 해당 분야에서 필요하다.

불량 채널 상황들(예컨대, 낮은 SNR)에서 신호/전송을 검출하고 복조하기 위한 기술들이 본 명세서에서 설명된다. 일양상에서는, 양호한 검출 성능을 획득하기 위해서 상이한 여러 타입의 신호 처리를 사용하는 여러 스테이지들을 통해 신호 검출이 수행된다. 실시예에서, 신호 검출은 제 1 스테이지를 위한 시간-도메인 상관관계, 제 2 스테이지를 위한 주파수-도메인 처리, 및 제 3 스테이지를 위한 시간-도메인 처리를 사용하여 수행된다. 각각의 스테이지에 대한 신호 검출은 또한 심볼들의 윈도우에 대한 수신된 에너지에 기초하여 유도되는 적응성 임계치에 기초하여 수행될 수 있고, 그럼으로써 검출 성능이 수신되는 신호 레벨에 덜 민감하게 된다. 신호의 존재가 모든 3 스테이지들의 출력들에 기초하여 선언될 수 있다.

제 1 스테이지의 양상에서는, 수신국에서의 입력 샘플들이 역확산 심볼들을 생성하기 위해서 코드 시퀀스를 통해 역확산될 수 있다. 다음으로, 예컨대 1-심볼 및 2-심볼 지연들과 같은 적어도 두 지연들 동안에 역확산 심볼들의 곱들이 생성된다. 각각이 지연과 그 지연에 대한 공지된 값들 사이의 상관관계가 수행된다. 다음으로, 예컨대 여러 가정된 위상들에 대해서 모든 지연들 동안의 상관관계 결과들이 비코히어런트하게 또는 코히어런트하게 결합된다. 신호의 존재 및 그 신호의 타이밍이 결합된 상관관계 결과들에 기초하여 결합될 수 있다.

다른 양상에서는, 불량 채널 상황들 하에서 양호한 성능을 획득하는 방식으로 복조가 수행된다. 실시예에서, 입력 샘플들의 타이밍이 타이밍-조정된 샘플들을 획득하기 위해서 조정된다(예컨대, 다상 필터를 통해). 주파수-정정된 샘플들을 획득하기 위해서 타이밍-조정된 샘플들로부터 주파수 오프셋이 추정되고 제거되는데, 상기 주파수-정정된 샘플들은 검출된 심볼들을 획득하기 위해서 (예컨대, 레이크 수신기를 사용하는) 채널 추정을 통해 처리된다. 검출된 심볼들의 위상들이 위상-정정된 심볼들을 획득하기 위해서 정정된다. 다음으로, 디코딩된 3 개의 데이터를 획득하기 위해서 디인터리빙되고 디코딩되어진 복조된 심볼들을 획득할 목적으로 위상-정정된 심볼들에 대해 복조가 수행된다.

각각의 검출 스테이지 및 복조를 위한 신호 처리가 아래에서 상세히 설명된다. 본 발명의 여러 양상들 및 실시예들이 또한 아래에서 설명된다.

본 발명의 특징들 및 특성이 도면들과 연계되어 이루어지는 아래의 실시예로부터 더욱 자명해질 것이고, 도면들에서는 동일한 참조문자들이 전반에 걸쳐 그에 상응하는 것을 나타낸다.

도 1은 전송국 및 수신국을 나타내는 도면.

도 2는 전송국에서의 전송 프로세서를 나타내는 도면.

도 3은 802.11b/g에 의해 사용되는 PPDU 구조를 나타내는 도면.

도 4는 수신국에서의 수신 프로세서를 나타내는 도면.

도 5는 제 1 검출 스테이지 및 타이밍 포착 유닛을 나타내는 도면.

도 6은 제 2 검출 스테이지 및 주파수 포착 유닛을 나타내는 도면.

도 7은 제 3 검출 스테이지 및 채널 추정 유닛을 나타내는 도면.

도 8은 위상 정정 유닛을 나타내는 도면.

도 9는 제 1 스테이지 동안에 신호 검출을 수행하기 위한 처리를 나타내는 도면.

도 10은 여러 스테이지들을 통해 신호 검출을 수행하기 위한 처리를 나타내는 도면.

도 11은 전송을 수신하기 위한 처리를 나타내는 도면.

본 명세서에서 사용되는 "예시적인"이란 단어는 "일예, 예증, 또는 실례로서 제공하는 것"을 의미하도록 사용된다. "예시적인 것"으로서 본 명세서에서 설명되는 임의의 실시예 또는 설계가 다른 실시예들이나 설계들에 비해 바람직하거나 유리한 것으로 반드시 해석될 필요는 없다.

도 1은 무선 네트워크(100)에서 전송국(100) 및 수신국(150)의 블록도를 나타낸다. 전송국(110)은 단일 안테나가 장착되며, 액세스 포인트나 사용자 단말기일 수 있다. 수신국(150)은 다수의 (예컨대 R=2) 안테나들이 장착되며, 역시 액세스 포인트나 사용자 단말기일 수 있다. 일반적으로, 각각의 국(station)에는 데이 터 전송 및 수신을 위해 필요할 수 있는 임의의 수의 안테나들이 장착될 수 있다. 액세스 포인트는 일반적으로 사용자 단말기들과 통신하는 고정국이며, 또한 기지국, BTS(base transceiver subsystem), 또는 어떤 다른 전문용어로 지칭될 수 있다. 사용자 단말기는 고정되거나 이동가능할 수 있으며, 또한 이동국, 무선 장치, 사용자 기기(UE), 또는 어떤 다른 전문용어로 지칭될 수 있다.

전송국(110)에서, 전송 프로세서(130)는 데이터 소스(120)로부터 트래픽 데이터를 수신하고, 전송을 위해 선택되어진 데이터 속도에 따라 트래픽 데이터를 처리하며, 출력 칩들을 제공한다. 전송 프로세서(130)에 의한 처리가 아래에서 설명된다. 전송기 유닛(TMTR)(132)은 출력 칩들을 처리하고(예컨대, 아날로그로의 변환, 증폭, 필터링, 및 주파수 상향변환), 안테나(134)를 통해 전송되는 변조된 신호를 생성한다.

수신국(150)에서, R 개의 안테나들(152a 내지 152r)은 전송된 신호를 수신하고, 각각의 안테나(152)는 수신된 신호를 각각의 수신기 유닛(RCVR)(154)에 제공한다. 안테나는 또한 "다이버시티"로서 지칭될 수 있고, R 개의 수신 안테나들이 R인 다이버시티 차수를 제공한다. 각각의 수신기 유닛(154)은 자신의 수신된 신호를 처리하며, 입력 샘플들의 스트림을 수신 처리기(160)에 제공한다. 수신 처리기(160)는 전송 프로세서(130)에 의해 수행되는 처리에 상보적인 방식으로 모든 R 개의 수신기 유닛들(154a 내지 154r)로부터의 입력 샘플들을 처리하고, 디코딩된 데이터를 데이터 싱크(170)에 제공한다. 디코딩된 데이터는 전송국(110)에 의해 전송되는 트래픽 데이터의 추정이다.

프로세서들(140 및 180)은 전송국(110) 및 수신국(150)에서 처리 유닛들의 동작을 각각 지시한다. 메모리 유닛들(142 및 182)이 프로세서들(140 및 180)에 의해서 사용되는 데이터 및/또는 프로그램 코드들을 각각 저장한다.

전송국(110) 및 수신국(150)은 802.11b 및/또는 802.11g를 지원할 수 있다. 802.11g는 802.11b와 역호환적이고, 802.11b에 의해 정해지는 동작 모드들 모두를 지원한다. 전송국(110) 및 수신국(150)은 또한 범위 확장 모드를 지원할 수 있는데, 상기 범위 확장 모드는 802.11b/g에서 가장 낮은 데이터 속도보다 더 낮은 적어도 하나의 데이터 속도를 지원한다. 더 낮은 데이터 속도(들)는 커버리지 범위를 확장하는데 사용될 수 있는데, 이는 워키-토키(walkie-talkie)와 같은 특정 애플리케이션에 유리하다.

표 1은 802.11b 및 802.11g에 의해 지원되는 두 개의 가장 낮은 데이터 속도들 및 각각의 데이터 속도를 위한 처리를 목록화하고 있다. 표 1은 또한 실시예에 따라, 범위 확장 모드에 의해 지원되는 3 가지의 데이터 속도들 및 각각의 데이터 속도를 위한 처리를 목록화하고 있다. 표 1에서, DBPSK는 차동 이진 위상 시프트 키잉을 나타내고, DQPSK는 차동 직교 위상 시프트 키잉을 나타낸다.

표 1

모드	데이터 속도	코드율	변조	확산	효율
802.11b/g	2 Mpbs	none	DQPSK	DSSS	2 bit/sym
802.11b/g	1 Mbps	none	DBPSK	DSSS	1 bit/sym
범위 확장 모드	1 Mbps	1/2	DQPSK	DSSS	1 bit/sym
	500 Kbps	1/2	DBPSK	DSSS	0.5 bit/sym
	250 Kbps	1/4	DBPSK	DSSS	0.25 bit/sym

명확성을 위해서, 다음의 설명에서는, 용어 "비트"는 전송국에서 변조(또는 심볼 매핑) 이전의 양을 지칭하고, 용어 "심볼"은 심볼 매핑 이후의 양을 지칭하며, 용어 "칩"은 스펙트럼 확산 이후의 양을 지칭한다. 용어 "샘플"은 수신국에서 스펙트럼 역확산 이전의 양을 지칭한다.

도 2는 전송국(110)에서 전송 프로세서(130)의 실시예를 나타낸다. 전송 프로세서(130)는 파일롯 생성기(210), 802.11b/g를 위한 DSSS 전송 프로세서(240), 범위 확장 모드를 위한 DSSS 전송 프로세서(250), 및 멀티플렉서(Mux)(270)를 포함한다.

파일롯 생성기(210)는 802.11b/g 및 범위 확장 모드 양쪽 모두를 위한 파일롯(프리엠블 또는 기준으로도 지칭됨)을 생성한다. 파일롯 생성기(210) 내에서, 심볼 맵퍼(214)는 파일롯 비트들을 수신하고, 이 비트들을 BPSK에 기초하여 변조 심볼들에 매핑하며, 파일롯 심볼들을 확산기(216)에 제공한다. 본 명세서에서 사용되는 바와 같이, 파일롯 심볼은 파일롯을 위한 변조 심볼이고, 데이터 심볼을 트래픽 데이터를 위한 변조 심볼이고, 변조 심볼은 변조 방식(예컨대, M-PSK 또는 M-QAM)을 위한 신호 배열(signal constellation)에서의 포인트에 대한 복소값이며, 심볼은 임의의 복소값이다. 확산기(216)는 파일롯 심볼들을 스펙트럼적으로 확산시키며, 출력 칩들을 제공한다. 확산기(216) 내에서, PN(pseudo-random number) 코드 생성기(222)는 PN 코드 시퀀스를 생성한다. 일부 실시예들에서, 이는 바커 시퀀스(Barker sequence)로도 지칭될 수 있다. 바커 시퀀스는 11 개의 칩들 길이를 갖고, 11 메가 칩들/초(Mcps)의 속도를 가지며, {+1,-1,+1,+1,-1,+1,+1,+1,-1,-1,-1}인 11-칩 시퀀스로 구성된다. 곱셈기(224)가 심볼 맵퍼(214)로부터 1 메가 심볼들/초(Msps)의 속도로 파일롯 심볼들을 수신하고 또한 PN 코드 생성기(222)로부터 바커 시퀀스를 수신한다. 곱셈기(224)는 바커 시퀀스의 11 개의 모든 칩들과 각각의 파일롯 심볼을 곱하고, 각각의 파일롯 심볼에 대한 11 개의 출력 칩들을 생성하며, 파일롯에 대한 출력 칩들의 시퀀스를 제공한다. 출력 칩 속도는 파일롯 심볼 속도의 11 배이거나 11 Mcps이다. 각각의 출력 칩은 하나의 칩 기간(T_C) 내에 전송될 복소 값이고, 상기 칩 기간은 802.11b/g의 경우에는 대략 90.9ns이다.

DSSS 전송 프로세서(240)는 802.11b/g의 경우에 차동 변조 및 스펙트럼 확산을 수행한다. 프로세서(240) 내에서, 차동 인코더(242)는 트래픽 데이터를 위한 데이터 비트들을 수신하고, DBPSK 또는 DQPSK를 위한 데이터 비트들에 대해 차동 인코딩을 수행하며, 차동적으로 인코딩된 비트들을 제공한다. DBPSK의 경우에, '0'인 데이터 비트는 0°의 위상 변화를 초래하고, '1'인 데이터 비트는 180°의 위상 변화를 초래한다. DQPSK의 경우에, '00'인 데이터 비트 쌍은 0°의 위상 변화를 초래하고, '01'인 데이터 비트 쌍은 +90°의 위상 변화를 초래하고, '11'의 데이터 비트 쌍은 +180°의 위상 변화를 초래하며, '10'의 데이터 비트 쌍은 +270°의 위상 변화를 초래한다. 일부 실시예들에서, 심볼 맵퍼(244)는 1 Mbps 데이터 속도의 경우에는 BPSK에 기초하고 2 Mbps 데이터 속도의 경우에는 QPSK에 기초하여 상기 차동적으로 인코딩된 비트들을 변조 심볼들에 매핑시킨다. 그러나, 데이터 속도들을 위한 다른 변조 방식들이 활용될 수 있다. 심볼 맵퍼(244)는 1 Mbps 데이터 속도를 위해서는 1 Msps의 속도로 BPSK 변조 심볼들을 제공하고, 2 Mbps 데이 터 속도를 위해서는 1 Msps의 속도로 QPSK 변조 심볼들을 제공한다. 확산기(246)는 심볼 맵퍼(244)로부터의 데이터 심볼들을 스펙트럼적으로 확산시키며, 트래픽 데이터를 위한 출력 칩들을 제공한다.

DSSS 전송 프로세서(250)는 순방향 에러 정정(FEC) 인코딩, 심볼 매핑, 및 범위 확장 모드를 위한 스펙트럼 확산을 수행한다. 프로세서(250) 내에서, FEC 인코더(252)는 트래픽 데이터를 위한 데이터 비트들을 수신하고, FEC 코딩 방식에 따라 데이터 비트들을 인코딩하며, 코드 비트들을 제공한다. FEC 인코더(252)는 컨볼루셔널 코드, 터보 코드, LDPC(low-density parity check) 코드, 블록 코드, 어떤 다른 코드, 또는 그것들의 결합을 구현할 수 있다. 반복/펑쳐 유닛(254)은 원하는 코드 속도를 획득하기 위해서 코드 비트들 모두 또는 일부를 반복하거나 펑쳐링할 수 있다. 인터리버(256)는 인터리빙 방식에 기초하여 코드 비트들을 인터리빙하거나 재정렬시킨다. 차동 인코더(262)는 예컨대 DBPSK 또는 DQPSK의 경우에 인터리빙된 비트들에 대해 차동 인코딩을 수행하여, 차동적으로 인코딩된 비트들을 제공한다. 심볼 맵퍼(264)는 예컨대 BPSK 또는 QPSK와 같은 변조 방식에 기초하여 변조 심볼들에 상기 차동적으로 인코딩된 비트들을 매핑시킨다. 확산기(266)는 심볼 맵퍼(264)로부터의 데이터 심볼들을 스펙트럼적으로 확산시키며, 트래픽 데이터를 위한 출력 칩들을 제공한다. 확산기들(246 및 266)은 확산기(216)와 동일한 방식으로 각각 구현될 수 있으며, 각각의 데이터 심볼을 그 데이터 심볼에 대한 11 개의 출력 칩들을 생성하기 위해서 11-칩 바커 시퀀스를 통해 확산시킬 수 있다.

멀티플렉서(270)는 파일롯 생성기(210) 및 DSSS 전송 프로세서들(240 및 250)로부터 출력 칩들을 수신하고, 적절한 시간에 그 파일롯에 대한 출력 칩들을 제공하고, 802.11b/g 모드가 선택되는 경우에는 프로세서(240)로부터의 출력 칩들을 제공하며, 범위 확장 모드가 선택되는 경우에는 프로세서(250)로부터의 출력 칩들을 제공한다.

IEEE 802.11의 경우에는, 데이터가 MAC 프로토콜 데이터 유닛들(MPDUs)로서 MAC(medium access control) 층에 의해 처리된다. 각각의 MPDU는 PLCP(physical layer convergence protocol)에 의해서 처리되며, PLCP 프로토콜 데이터 유닛(PPDU)에 인캡슐화된다. 각각의 PPDU는 (도 2에 도시된 바와 같은)물리 층에 의해 처리되며, 무선 채널을 통해 전송된다.

도 3은 802.11b/g에 의해 사용되는 PPDU 구조(300)를 도시한다. PPDU 구조(300)의 경우에, PPDU(310)는 PLCP 프리엠블(320), PLCP 헤더(330), 및 MPDU(340)를 포함한다. MPDU(340)는 PPDU(310)를 위한 트래픽 데이터를 전달하며, 가변적인 길이를 갖는다. PLCP 프리엠블(320)은 PLCP 동기화(SYNC) 필드(322)를 포함하며, SFD(start frame delimiter) 필드(324)를 갖는다. SYNC 필드(322)는 신호 검출, 포착 및 다른 목적을 위해 수신국에 의해서 사용될 수 있는 고정된 128-비트 시퀀스를 전달한다. 128-비트 시퀀스의 비트들은 d_o,d₁,...,d₁₂₇로서 표기된다. SFD 필드(324)는 PLCP 헤더의 처음을 나타내는 고정된 16-비트 시퀀스를 전달한다. PLCP 헤더(330)는 MPDU에 대한 데이터 속도를 나타내는 SIGNAL 필드(332), IEEE 802.11을 따르는 것을 의미하기 위해 '0'으로 설정되는 SERVICE 필드(334), MPDU(340)을 전송하는데 필요한 시간 양(마이크로초 단위)을 나타내는 LENGTH 필드(336), 및 SIGNAL, SERVICE, 및LENGTH 필드들에 기초하여 생성되는 CRC 값을 전달하는 CRC 필드(338)를 포함한다. PLCP 프리엠블(320) 및 PLCP 헤더(330)는 DBPSK를 사용하여 1 Mbps로 전송된다. PLCP 프리엠블(320)은 144 개의 BPSK 심볼들을 생성하기 위해 처리되는 총 144 개의 비트들을 포함한다. 각각의 BPSK 심볼은 11 개의 출력 칩들로 구성되는데, 상기 출력 칩들은 바커 시퀀스의 11 개의 칩들을 통해 BPSK 심볼을 확산시킴으로써 획득된다. 144 BPSK 심볼들은 144 개의 심볼 기간들 내에 전송되는데, 각각의 심볼 기간은 1 ㎲의 지속시간을 갖는다.

PPDU 구조(300) 또는 다른 PPDU 구조는 범위 확장 모드를 위해 사용될 수 있다. 범위 확장 모드를 위한 PPDU 구조는 SYNC 필드, 채널 추정을 위해 사용되는 고정된(예컨대, 32-비트) 시퀀스를 전달하는 CHANEST 필드, 하나 이상의 시그널링 필드들, 및 MPDU를 포함할 수 있다.

수신국(150)은 전송국(110)에 의해서 전송되는 PPDU들을 검출하기 위해 포착을 수행한다. 범위 확장 모드를 위한 포착은 다음의 차이들로 인해 802.11b/g에 대한 통상적인 포착보다 더욱 도전적이다:

1. 낮은 SNR/다이버시티. 필요한 Eb/No(energy-per-bit-to-total-noise ratio)는 더 낮은데, 예컨대 802.11b/g의 경우에 그것은 거의 8 dB인데 반해 범위 확장 모드의 경우에 필요한 Eb/No는 거의 3 dB이다. 필요한 Es/No/div(energy-per-symbol-to-total-noise ratio per diversity order)는 250 kbps의 가장 낮은 데이터 속도에서는 거의 -6 dB이다. 분산 채널 상황들에서는 이러한 Es/No/div 임 계치에서 90% 검출보다 더 좋은 검출을 달성하는 것이 바람직하다.

2. 주파수 포착. 802.11b/g 수신기는 통상적으로 차동 복조를 수행한다. 범위 확장 모드를 위한 수신기는 성능을 향상시키기 위해서 코히어런트한 복조를 수행할 수 있다. 코히어런트한 복조를 위해 사용되는 양호한 채널 추정치를 획득하기 위해서, 수신기는 전송국 및 수신국에 있는 발진기들 사이의 주파수 오차를 결정할 필요가 있을 수 있다. 수신국에서 ±20 ppm(parts per million)의 주파수 오차는 5.8 GHz에서 ±232 KHz의 주파수 오차로 변환하고, 이는 성능을 떨어뜨릴 수 있다.

3. 채널 추정. 채널 추정 시의 잡음 전력은 코히어런트한 복조를 위한 양호한 성능을 얻기 위해서 총 잡음 전력보다 훨씬 낮아야 한다.

도 4는 도 1의 수신국(150)에 있는 수신 프로세서(160)의 실시예를 나타낸다. 수신 프로세서(160) 내에서, 샘플 버퍼(402)는 각각의 수신기 유닛들(154a 내지 154r)로부터 입력 샘플들의 스트림을 수신한다. 포착 프로세서(404)는 PPDU들에 대한 포착을 수행한다. 프로세서(404) 내에서, 제 1 검출 스테이지 및 타이밍 포착 유닛(410)은 버퍼(402)로부터 입력 샘플들을 수신하고, PPDU들을 검출하며, 각각의 검출된 PPDU의 타이밍을 결정한다. 제 2 검출 스테이지 및 주파수 포착 유닛(420)은 또한 PPDU들을 검출하며, 입력 샘플들에서의 주파수 오차를 또한 추정한다. 제 3 검출 스테이지 및 채널 추정 유닛(430)은 또한 PPDU들을 검출하며, 전송국(110) 및 수신국(150) 사이의 무선 채널의 응답을 또한 추정한다. 유닛들(410, 420 및 430)은 아래에 설명되는 바와 같이 PPDU 프리엠블의 SYNC 필드에 있는 128- 비트 시퀀스에 기초하여 처리를 수행할 수 있다.

도 5는 제 1 검출 스테이지 및 타이밍 포착 유닛(410)의 실시예를 나타내는데, 이는 시간-도메인 상관관계를 사용하여 신호 검출을 수행한다. 유닛(410)은 칩 속도와 동일하거나 이보다 더 큰 샘플 속도로 복소-값 입력 샘플들에 대해 동작한다. 간략성을 위해서, 다음의 설명은 입력 샘플들이 칩 속도로 제공된다고 가정한다. 다음의 설명에서 "m"은 수신 안테나에 대한 인덱스이고, "n"은 칩 기간에 대한 인덱스이고, "k"는 주파수 빈(bin)에 대한 인덱스이며, "i"는 SYNC 필드를 통해 전송되는 고정된 시퀀스의 128 비트들에 대한 인덱스이다. 심볼 속도는 SYNC 필드를 통해 전송되는 파일롯에 대한 비트 속도와 동일하다. 코히어런트한 합은 복소 값들의 합을 나타내고, 비코히어런트한 합은 실수 값들(예컨대, 크기들)의 합을 나타낸다.

유닛(410) 내에서, 지연 상관기들(510a 내지 510r)은 수신기 유닛들(154a 내지 154r)로부터 입력 샘플들을 각각 수신한다. 안테나 1(또는 m=1)에 대한 지연 상관기(510a) 내에서는, 바커 역확산기(512a)가 11-칩 바커 시퀀스를 통해 입력 샘플들을 역확산시키며, 칩 속도로 역확산 심볼들을 제공한다. 각각의 칩 기간(n) 동안에, 바커 역확산기(512a)는 칩 기간들(n 내지 n-10) 동안의 11 개의 입력 샘플들을 바커 시퀀스의 11 개의 칩들과 곱하고, 그 곱의 결과들을 누산하며, 그 칩 기간 동안에 역확산 심볼 x_m(n)을 제공한다. 바커 역확산기(512a)는 각각의 칩 기간(각각의 심볼 기간 대신에) 동안에 역확산 심볼들을 획득하기 위해서 입력 샘플들 과 바커 시퀀스의 슬라이딩 상관관계를 수행하고, 심볼 버퍼(514a) 및 지연 곱셈기(520a)에 역확산 심볼들을 제공한다.

지연 곱셈기(520a)는 역확산 심볼들의 1-심볼 및 2-심볼 지연된 곱들을 생성한다. 지연 곱셈기(520a) 내에서는, 역확산 심볼들이 두 개의 직렬 연결된 지연 유닛들(522a 및 522b)에 제공되는데, 각각의 지연 유닛은 11 칩 기간들과 동일한 한 심볼 기간(T_S)의 지연을 제공한다(즉, T_S=11·T_C). 유닛들(524a 및 524b)은 지연 유닛들(522a 및 522b)로부터의 역확산 심볼들의 복소 공액을 각각 제공한다. 곱셈기(526a)는 각각의 칩 기간(n)에 대한 역확산 심볼을 유닛(534a)의 출력과 곱하며, 그 칩 기간에 대한 1-심볼 지연된 곱 y₁ _,m(n)을 제공한다. 마찬가지로, 곱셈기(526b)는 각각의 칩 기간(n)에 대한 역확산 심볼을 유닛(524b)의 출력과 곱하며, 그 칩 기간에 대한 2-심볼 지연된 곱 y₂ _,m(n)을 제공한다.

각각의 나머지 안테나에 대한 지연 상관기는 안테나(1)에 대해 위에 설명된 방식으로 그 안테나에 대한 입력 샘플들을 처리한다. 각각의 지연 상관기는 연관된 안테나(m)에 대해서 1-심볼 지연된 곱들 y₁ _,m(n) 및 2-심볼 지연된 곱 y_2,m(n)을 제공한다. 각각의 칩 기간(n) 동안에, 합산기(528a)는 모든 R 개의 지연 상관기들(510a 내지 510r)로부터의 곱들 y₁ _,m(n)(m=1,...,R)을 코히어런트하게 합산하며, 그 칩 기간에 대한 곱 y₁(n)을 제공한다. 각각의 칩 기간(n) 동안에, 합산기(528b)는 모든 지연 상관기들(510a 내지 510r)로부터의 곱들 y_2,m(n)(m=1,...,R)을 합산하 고, 그 칩 기간에 대한 곱 y₂(n)을 제공한다. 곱들(y₁(n) 및 y₂(n))은 다음과 같이 표현될 수 있다:

, 및 식(1a)

식(1b)

1-심볼 지연된 곱 y₁ _,m(n)은 안테나(m)에 대해서 한 심볼 기간에 의해서 분리되는 두 역확산 심볼들(x_m(n) 및 x_m(n-T_S)) 간의 위상 차이를 나타낸다. 2-심볼 지연된 곱 y₂ _,m(n)은 안테나(m)에 대해서 2 심볼 기간들에 의해서 분리되는 두 역확산 심볼들(x_m(n) 및 x_m(n-2T_S)) 간의 위상 차이를 나타낸다. 도 5는 신호 검출을 위해 1-심볼 및 2-심볼 지연된 곱들의 사용을 나타낸다. 일반적으로, 임의의 수의 상이한 지연들(예컨대, 1, 2, 3 심볼 기간들 등)에 대한 곱들이 신호 검출을 위해 사용될 수 있다. 더 많은 지연들에 대한 곱을 사용함으로써 SNR 및 검출 성능이 향상될 수 있다. 그러나, 주파수 오프셋은 입력 샘플들의 위상 회전을 야기하기 때문에, 최대 지연이 주파수 오프셋에 의해 제한될 수 있다. 지연 크기는 또한 차동 상관기들(530a 및 530b)의 복잡성에 영향을 준다. 예컨대, 한 심볼 기간의 지연에 대해서는 127 개의 곱셈 및 누산 연산들이 존재하고, 두 심볼 기간들 지연에 대해서는 126 개의 곱셈 및 누산 연산들이 존재하며, 계속 이러한 방식을 따른다.

차동 상관기들(530a 및 530b)은 곱들 y₁(n) 및 y₂(n)을 각각 수신한다. 차 동 상관기(530a) 내에서는, 곱 y₁(n)이 교번적인 지연 엘리먼트들의 시퀀스(532a 및 534a)에 제공된다. 각각의 지연 엘리먼트(532a)는 한 칩 기간만큼의 지연을 제공하고, 각각의 지연 엘리먼트(534a)는 10개의 칩 기간들만큼의 지연을 제공하고, 각각의 쌍의 인접 지연 엘리먼트들(532a 및 534a)은 11 개의 칩 기간들(하나의 심볼 기간임)만큼의 지연을 제공하며, 지연 엘리먼트들(532a 및 534a)의 전체 시퀀스는 거의 126 개의 심볼 기간들만큼의 지연을 제공한다. 한 세트의 127 개의 가산기들(536a)이 127 개의 지연 엘리먼트들(532a)에 연결된다. 각각의 가산기(536a)는 연관된 지연 엘리먼트(532a)의 입력 및 출력을 합산하고, y₁(n-11·i)·y₁(n-11·i-1)인 출력(여기서 i∈{0,...,126})을 제공한다. 한 세트의 127 개의 곱셈기들(538a)이 한 세트의 127 개의 가산기들(536a)에 연결되며, 또한 127 개의 알려진 값들을 포함하는 1-심볼 차동 시퀀스를 수신한다. 이러한 시퀀스는 제 1 시퀀스(d₀ 내지 d₁₂₆)와 제 2 시퀀스(d₁ 내지 d₁₂₇)의 같은 자리수의 비트간 곱에 의해서 형성되는데, 여기서 d₀ 내지 d₁₂₇은 SYNC 필드에 대해 사용되는 고정된 시퀀스(또는 파일롯 비트들)의 128 비트들이다. 파일롯 비트들은 실수 값들이기 때문에,

(i∈{0,...,126})이다. 각각의 곱셈기(538a)는 연관된 합산기(536a)의 출력과 d_id_i ₊₁을 곱한다. 각각의 칩 기간(n) 동안에, 가산기(540a)는 모든 127 개의 곱셈기들(538a)로부터의 출력들을 더하며, 그 칩 기간 동안의 상관관계 결과 c₁(n)을 제공한다.

차동 상관기(530b)는 차동 상관기(530a)와 유사하다. 곱들 y₂(n)은 거의 125 개의 심볼 기간들만큼의 지연을 제공하는 교번적인 지연 엘리먼트들(532b 및 534b)의 시퀀스에 제공된다. 한 세트의 126 개의 가산기들(536b)이 126 개의 지연 엘리먼트들(532b)에 연결된다. 각각의 가산기(536b)는 연관된 지연 엘리먼트(532b)의 입력 및 출력을 합산하고, y₂(n-11·i)·y₂(n-11·i-1)인 출력(여기서 i∈{0,...,125})을 제공한다. 한 세트의 126 개의 곱셈기들(538b)dl 한 세트의 126 개의 가산기들(536b)에 연결되고, 또한 126 개의 알려진 값들을 포함하는 2-심볼 차동 시퀀스를 수신한다. 이러한 시퀀스는 시퀀스(d₀ 내지 d₁₂₅)와 시퀀스(d₂ 내지 d₁₂₇)의 같은 자리수의 비트간 곱에 의해서 형성된다. 각각의 곱셈기(538b)는 연관된 합산기(536b)의 출력과 d_id_i ₊ ₂을 곱한다. 각각의 칩 기간(n) 동안에, 가산기(540b)는 모든 126 개의 곱셈기들(538b)로부터의 출력들을 더하며, 그 칩 기간 동안의 상관관계 결과 c₂(k)를 제공한다.

차동 상관기(530a)는 1-심볼 지연된 곱들 y₁(n) 사이의 상관관계를 1-심볼 차동 시퀀스를 통해 수행한다. 차동 상관기(530b)는 2-심볼 지연된 곱들 y₂(n) 사이의 상관관계를 2-심볼 차동 시퀀스를 통해 수행한다. 도 5에 도시된 실시예는 무선 채널이 수 개의 칩들의 지연확산(즉, 분산 또는 스미어(smear))를 갖는다. 합산기들(536a 및 536b)은 이러한 지연 확산에 걸쳐 에너지를 수집하기 위해 사용된다. 그 에너지는 또한 더 큰 지연 확산의 경우에 더 많은 칩들에 걸쳐 수집될 수 있거나, 또는 무선 채널이 제로 또는 매우 적은 지연 확산(예컨대, 강한 가시 경로에 대해)을 갖는다면 생략될 수 있다.

각각의 차동 상관기(530)는 각각의 칩 기간에 대한 상관관계 결과를 제공한다. 차동 상관기(530b)로부터의 상관관계 결과들 c₂(n)의 위상들은 차동 상관기(530a)로부터의 상응하는 상관관계 결과들 c₁(n)의 위상들과 정렬될 수 없다. 곱셈기(542)는 차동 상관기(530b)로부터의 각각의 상관관계 결과 c₂(n)를 L 개의 상이한 가정된 위상들에 대한 복소 위상

과 곱하며, 한 세트의 L 위상-회전된 상관관계 결과들을 제공한다. 예컨대, 가정된 위상들은 L=4의 경우에는 {0, 90°, 180°, -90°}이고, L=3인 경우에 {0. 60°, -60°}이며, 계속 이러한 방식을 따른다. L 개의 가정된 위상들은 상대적인 위상들의 가능한 범위를 커버하도록 선택될 수 있다. 예컨대, ±20 ppm의 주파수 오차 및 5.8 GHz 반송파 주파수의 경우에는 최대 주파수 오프셋이 232 KHz일 수 있다. 1-심볼 및 2-심볼 지연된 상관관계들 사이의 최대 위상 차이는 거의 90°인 ±232 KHz×1㎲이다. 따라서, 만약 0, 60°, 및 -60°의 가정된 위상들이 사용된다면, 가장 작은 하나의 가정된 위상은 30°내에 있다. 만약 위상 차이가 더 크다면(예컨대, 더 큰 지연 또는 더 큰 주파수 오프셋의 사용으로 인해), 가정된 위상들은 최대 ±180°까지 큰 범위를 커버해야 한다.

곱셈기(542)는 c₂(n)을 상이한 위상들만큼 회전시킨다. 각각의 칩 기간(n) 동안에, 가산기(544)는 가산기(540a)로부터의 상관관계 결과 c₁(n)을 곱셈기(542)로부터의 L 개의 상응하는 위상-회전된 상관관계 결과들 각각과 코히어런트하게 더하고, L 개의 결합된 상관관계 결과들 z_p(n)(p=1,...,L의 경우)을 제공한다. 만약 K개의 상이한 상관기들이 K 개의 상이한 지연들을 위해 사용된다면(K>1), 하나의 차동 상관기가 기준(어떠한 위상 시프트도 갖지 않음)으로서 사용될 수 있다. 이어서, 다른 결합된 상관관계 결과가 K-1개의 나머지 차동 상관기들 각각에 대해 특정 위상에 상응하는 각각의 가정에 대해서 획득된다. 예컨대, 만약 K=3이라면, 하나의 결합된 상관관계 결과가 두 차동 상관기들에 대해 상이한 쌍의 가정된 위상들에 상응하는 각각의 가정에 대해서 획득된다. 최대 L^K ^-1 개의 결합된 상관관계 결과들이 L^K ^-1 개의 가능한 가정들에 대해 획득된다. 각각의 칩 기간(n) 동안에, 유닛(546)은 L 개의 결합된 상관관계 결과들 각각의 제곱 크기를 계산하고(K=2의 경우), L 개의 제곱 크기 값 중에서 가장 큰 제곱 크기 값을 식별하며, 이러한 가장 큰 제곱 크기 값 Z(n)을 제공한다. 각각의 칩 기간(n) 동안에, 신호 검출기(548)는 가장 큰 제곱 크기 값 Z(n)을 미리 결정된 임계치 Z_th에 비교하고, Z(n)이 임계치를 초과하는 경우에(즉, Z(n)>Z_th) PPDU의 존재를 선언한다. 신호 검출기(548)는 피크 값을 탐색하기 위해서 제곱 크기 값들을 계속해서 모니터링하며, 검출된 PPDU에 대해 초기 타이밍 tau으로서 이 피크 값에 대한 칩 기간을 제공한다.

대안적으로, 각각의 칩 기간 동안의 상관관계 결과들(c₁(n) 및 c₂(n))은 비 코히어런트하게 결합된다. 이러한 결합은 c₁(n)의 제곱 크기를 계산하고, c₂(n)의 제곱 크기를 계산하며, Z(n)을 획득하기 위해 두 제곱 크기들을 합산함으로써 달성될 수 있다. 임계치(Z_th)는 Z(n)이 어떻게 유도되는지에 따라 상이한 값들로 설정될 수 있다.

제 1 검출 스테이지를 위해 사용되는 임계치(Z_th)는 예컨대 128-비트 SYNC 필드에 대한 수신된 에너지(E_rx)에 따라 변하는 적응성 임계치일 수 있다. 예컨대, 임계치(Z_th)는 수신된 에너지(E_rx)와 스케일링 팩터(S₁)의 곱과 동일하게 설정될 수 있는데, 즉, Z_th=E_rx·S₁이도록 설정될 수 있다. 신호 검출을 위해서 정규화된 수신된 에너지를 사용함으로써 광범위한 수신된 신호 레벨들에 대해 유사한 검출 성과가 이루어진다. 컴퓨터 시뮬레이션은, S₁=22를 사용하면 -3 dB의 총 SNR에서 2 동일-경로 비상관 레일레이 채널에 대해서 거의 90%의 검출 확률 및 1% 미만의 오류 경고율이 달성될 수 있다는 것을 나타낸다. 검출 확률은 PPDU가 전송될 때 그 PPDU의 존재를 정확히 선언할 가능성을 나타낸다. 오류 경고율은 PPDU가 전송되지 않을 때 그 PPDU의 존재를 에러적으로 선언할 가능성을 지칭한다. 검출 확률과 오류 경고율 사이의 절충이 스케일링 팩터(S₁)에 대해 적절한 값을 선택함으로써 이루어질 수 있다.

도 6은 제 2 검출 스테이지 및 주파수 포착 유닛(420)의 실시예를 나타내는데, 이는 주파수-도메인 처리를 사용하여 신호 검출을 수행한다. 본 실시예에서, 유닛(420)은 R 개의 수신 안테나들을 위한 R 개의 주파수 오프셋 추정기들(610a 내지 610r)을 포함한다. 각각의 주파수 오프셋 추정기는 연관된 안테나로부터 입력 샘플들의 주파수 오프셋을 결정하기 위해 상이한 주파수 빈들(bins)에서 에너지를 검출한다.

수신 안테나 1(m=1)의 경우에, 심볼 버퍼(516a)는 타이밍 포착 유닛(410)에 의해 제공되는 초기 타이밍 tau에서 시작하는 11 개의 칩 기간들(또는 하나의 심볼 기간)만큼 이격되어진 N 개의 역확산 심볼들을 제공한다. 따라서, 제 1 역확산 심볼은 타이밍 포착 스테이지로부터의 최상의 타이밍 가정과 시간-정렬된다. 일반적으로, N은 2의 거듭제곱이면서 128을 초과하지 않는 임의의 정수일 수 있다(예컨대, N은 32, 64, 또는 128일 수 있음). 주파수 오프셋 추정기(610a) 내에서는, 한 세트의 N 개의 곱셈기들(612)이 심볼 버퍼(514a)로부터의 N 개의 역확산 심볼들 및 128-비트 시퀀스의 N 개의 상응하는 파일롯 비트들을 수신한다. 각각의 곱셈기(612)는 자신의 역확산 심볼을 자신의 파일롯 비트와 곱함으로써 그 역확산 심볼에 대한 변조를 제거한다. N-포인트 고속 푸리에 변환(FFT) 유닛(620)은 N 개의 곱셈기들(612)로부터의 N 개의 출력들을 수신하고, 이러한 N 개의 출력들에 대해 N-포인트 FFT를 수행하며, N 개의 주파수 빈들에 대한 N 개의 주파수-도메인 값들을 제공한다. 한 세트의 N 개의 유닛들(622)은 FFT 유닛(620)으로부터 N 개의 주파수-도메인 값들을 수신한다. 각각의 유닛(622)은 자신의 주파수 도메인 값의 제곱 크기를 계산하며, 각각의 주파수 빈(k)에 대한 검출된 에너지를 제공한다.

곱셈기들(612)을 통한 변조를 제거한 이후에, 이러한 곱셈기들로부터의 N 개 의 출력들은 주기적인 성분을 가질 수 있다. 이러한 주기적인 성분은 수신국(150)에 있는 발진기에서의 주파수 오프셋에 의해 야기되고, 이는 수신되는 신호가 DC로 정확히 주파수 다운변환되지 않도록 초래한다. FFT 유닛(620)은 곱셈기들(612)로부터 N 개의 출력들의 스펙트럼 응답을 제공한다. 가장 큰 검출된 에너지를 갖는 주파수 빈(k)은 안테나(m)로부터의 입력 샘플들에 대한 주파수 오프셋을 나타낸다.

각각의 나머지 수신 안테나에 대한 주파수 오프셋 추정기는 안테나 1에 대해 설명되어진 방식으로 그 안테나에 대한 역확산 심볼들을 처리한다. 한 세트의 N 개의 가산기들(632)이 R 개의 수신 안테나에 대한 R 개의 주파수 오프셋 추정기들(610a 내지 610r)로부터 R 세트들의 N 개의 검출된 에너지들을 수신한다. 각각의 가산기(632)는 연관된 주파수 빈(k)에 대한 모든 R 개의 주파수 오프셋 추정기들(610a 내지 610r)로부터의 검출된 에너지들을 더한다. 선택기(634)는 N 개의 주파수 빈들에 대한 N 개의 총 검출된 에너지들 중에서 가장 큰 총 검출된 에너지(E_max(k))를 선택한다. 신호 검출기(636)는 가장 큰 검출된 에너지(E_max(k))를 미리 결정된 임계치(E_th)에 비교하고, E_max(k)가 임계치(E_th )보다 큰 경우에는 신호 검출을 선언하며, 추정된 주파수 오차(k_os)로서 가장 큰 총 검출된 에너지를 갖는 주파수 빈을 제공한다. 임계치(E_th )는 예컨대 128-비트 SYNC 필드에 대한 수신된 에너지(E_rx)와 스케일링 팩터(S₂)의 곱, 즉, E_th=E_rx·S₂와 동일하게 설정될 수 있다.

도 6에 도시된 실시예는 N-포인트 FFT를 활용한다(여기서, N≤128). 만약 N=64라면(이는 OFDM의 경우에 802.11b 및 802.11g에 대해 공통적으로 사용되는 FFT 크기임), 인접하는 주파수 빈들 사이의 간격은 1 Msps 심볼 속도의 경우에 15.625 KHz이고, 주파수 오프셋 추정의 불확실성은 상기 빈 간격의 절반, 즉, 7.812 KHz이다. 이러한 불확실성은 보간을 사용하거나 및/또는 더 큰 128-포인트 FFT를 사용함으로써 감소될 수 있다.

FFT에 의한 코히어런트한 누산에 대한 처리 이득은 N=64의 경우에 대략 18 dB이다. 최악의 경우의 코히어런트한 적분 손실은 거의 4 dB인데, 이는 실제 주파수 오프셋이 두 주파수 빈들 사이에 정확히 있을 때 발생한다. 거의 14 dB인 최소의 총 적분된 SNR은 N=64인 경우에 달성될 수 있다. 대부분의 코히어런트한 적분 손실은 가장 큰 총 검출된 에너지를 선택하기 이전에 한 쌍의 인접한 주파수 빈들에 대한 검출된 에너지들을 합산함으로써(도 5에서 가산기들(536a 및 536b)에 의해 수행되는 합산과 유사함) 복원될 수 있다. 인접한 주파수 빈 쌍들에 대한 검출된 에너지를 합산하는 것은 오류 경고율의 작은 증가가 발생하는 대신에 검출 확률을 향상시킨다. -7 dB의 SNR에서 90%보다 좋은 검출 확률 및 -4 dB의 SNR에서 99.9%보다 좋은 검출 확률이 S₂=8인 임계치를 사용함으로써 달성될 수 있다. 오류 경고 확률은 제 2 검출 스테이지의 경우에 0.5% 미만이고, 이는 제 1 및 제 2 검출 스테이지들 모두에 대해 5×10^-5의 총괄 오류 경고율을 산출한다.

다중경로는 모든 에너지들이 제 2 검출 스테이지에서 사용되지 않기 때문에 검출 확률을 떨어뜨릴 수 있다(FFT가 칩 간격 대신에 심볼 간격에서 동작하기 때 문). 실시예에서는, 128-포인트 FFT를 수행하고 그로 인해 SYNC 필드에 대해서 전체 128-비트 시퀀스에 걸쳐 적분함으로써 제 2 검출 스테이지 동안 향상된 검출 성과가 달성될 수 있다. 다른 실시예에서는, 하나의 64-포인트 FFT가 위에 설명된 바와 같이 128 비트 시퀀스의 제 1 절반에 대해 수행될 수 있고, 다른 64-포인트 FFT가 128-비트 시퀀스의 제 2 절반에 대해 수행될 수 있으며, 두 FFT들에 대한 검출된 에너지들이 가산기들(632)에 의해 비코히어런트하게 합산될 수 있다.

주파수 오프셋 추정의 다른 실시예에서는, 입력 샘플들이 상이한 가정된 주파수 오프셋들에 대해 공지된 128-시퀀스와 상관된다. 각각의 가정된 주파수 오프셋에 대해, 입력 샘플들은 그 주파수 오프셋만큼 회전되고, 회전된 샘플들은 128-비트 시퀀스와 상관되고, 상관관계 결과가 임계치와 비교되며, 만약 상관관계 결과가 임계치를 초과하는 경우에는 신호 검출이 선언된다. 상관관계는 유한 임펄스 응답(FIR)을 통해 시간 도메인에서 수행될 수 있거나 또는 FFT-곱셈-IFFT 연산을 통해 주파수 도메인에서 수행될 수 있다. 주파수 오프셋 추정은 임계치를 초과하는 가장 큰 상관관계 결과를 산출하는 가정된 주파수 오차에 의해서 결정된다.

주파수 오프셋 추정의 또 다른 실시예에서는, 입력 샘플들이 도 5에 도시된 바와 같이, 칩 속도로 역확산 심볼들을 획득하기 위해서 초기에 역확산된다. 이어서, 역확산 심볼들이 상응하는 파일롯 비트들과 곱해짐으로써 파일롯 변조가 제거된다. 최종적인 심볼들은 예컨대 도 5의 지연 곱셈기(520a)를 사용함으로써 1-심볼 및 2-심볼 지연된 곱들을 생성하기 위해 사용된다. 각각이 지연에 대한 지연된 곱들은 그 지연에 대한 복소 값을 생성하기 위해 처리된다. 각각의 지연(d)(여기 서, d={1, 2}) 동안에, d-심볼 지연된 곱들이 11 개의 상이한 칩 오프셋들에서 d-심볼 지연된 곱들을 얻기 위해 한 세트의 10 개의 직렬-연결된 칩-간격 지연 엘리먼트들(예컨대, 도 7의 지연 엘리먼트들(722)과 유사함)에 제공된다. 각각의 칩 오프셋에 대한 d-심볼 지연된 곱들은 SYNC 필드에 걸쳐 코히어런트하게 누산된다(예컨대, 도 7의 스위치들(724) 및 누산기들(730)을 사용하여). 11 개의 칩 오프셋들에 대한 11 개의 누산된 결과들이 지연(d)에 대한 복소 값(V_d)을 생성하기 위해서 결합될 수 있다(예컨대, 최대 비율 결합을 사용하여). 1-심볼 및 2-심볼 지연들에 대한 복소 값들(V₁ 및 V₂) 사이의 위상 차이가 계산되어 주파수 오프셋을 유도하는데 사용될 수 있다. R 개의 수신 안테나들이 여러 방식들을 통해 결합될 수 있는데, 예컨대 지연된 곱들이 도 5에 도시된 바와 같은 안테나들에 걸쳐 결합될 수 있고, 상이한 안테나들에 대한 복소 값들이 각각의 지연(d)에 대해 결합될 수 있다. 둘 보다 많은 지연들 및/또는 더 지연이 또한 주파수 추정을 위해 사용될 수 있다. 더 큰 지연은 더 큰 위상 차이를 초래하는데, 이는 주파수 오프셋에 대해 더 나은 분해도를 제공한다. 그러나, 더 큰 지연은 모호함(ambiguity)을 초래하는데, 예컨대 180°보다 큰 위상 시프트가 180°미만의 네거티브 시프트로서 해석될 수 있다. 정해진 수의 지연들 및 정해진 최대 주파수 오프셋의 경우에는, 한 세트의 지연들이 모호함이 없이 분해도를 최적하기 위해 선택될 수 있다.

주파수 추정을 위해 사용되는 기술에 상관없이, 주파수 포착 유닛(420)으로부터의 추정된 주파수 오프셋(k_os)은 통상적으로 잔류 주파수 오차를 포함한다. 이 러한 잔류 주파수 오차를 추정하기 위해서, 제 1의 11-탭 채널 추정치가 SYNC 필드(예컨대, 아래에 설명됨)의 제 1의 64 비트들에 기초하여 유도될 수 있고, 제 2의 11-탭 채널 추정치가 SYNC 필드의 마지막 64 비트들에 기초하여 유도될 수 있으며, 그 두 채널 추정치들은 제거된 주파수 오프셋(k_os)을 통해 유도된다. 제 1 채널 추정치의 복소 공액 및 제 2 채널 추정치의 곱은 탭마다에 기초하여 계산될 수 있다. 11 개의 최종적인 곱들이 두 채널 추정치들 사이의 위상 차이를 획득하기 위해 코히어런트하게 합산될 수 있다. 임계치화가 (1) 곱을 계산하기에 앞서 각각의 채널 탭에 기초하여 수행될 수 있고 및/또는 (2) 그 곱들을 합산하기에 앞서 각각의 곱에 기초하여 수행될 수 있다. 임계치화는 미리 결정된 임계치 아래의 낮은 에너지를 갖는 채널 탭들을 제거한다. 잔류 주파수 오차가 두 채널 추정치들 사이의 위상 차이에 기초하여 추정될 수 있으며, 필터(452) 및/또는 주파수 정정 유닛(454)에 제공되어 입력 샘플들의 타이밍 및/또는 주파수를 정정하는데 사용될 수 있다(도 4에 미도시). 잔류 주파수 오차 추정치를 통한 주파수 오프셋(k_os)의 이러한 업데이팅은 복조 성능을 향상시킬 수 있다.

도 7은 제 3 검출 스테이지 및 채널 추정 유닛(430)의 실시예를 나타내는데, 이는 시간-도메인 처리를 사용하여 신호 검출을 수행한다. 이 실시예의 경우에, 유닛(430)은 R 개의 수신 안테나들에 대한 R 개의 채널 추정기들(710a 내지 710r)을 구비한다. 각각의 채널 추정기는 샘플 속도로 이격되는 채널 탭들을 포함한 채널 임펄스 응답 추정치를 유도할 수 있다. 예컨대, 역확산 심볼들이 칩 속도로 획 득되는 경우에는 하나의 칩만큼 이격된 최대 11 개의 채널 탭들이 획득될 수 있고, 역확산 심볼들이 칩 속도의 두 배(또는 chip×2)로 획득되는 경우에는 칩의 절반만큼 이격된 최대 22 개의 채널 탭들이 획득될 수 있으며, 계속 이러한 방식을 따른다. 도 7에 도시된 실시예의 경우에, 각각의 채널 추정기는 연관된 안테나에 대해 칩 사이에서 11-탭 채널 임펄스 응답 추정치를 유도한다.

안테나 1(m=1)에 대한 채널 추정기(710a) 내에서, 곱셈기(712)는 주파수 포착 유닛(420)에 의해 결정되는 주파수 오차(k_os)를 제거하기 위해서 안테나(m)에 대한 역확산 심볼들을 복소 페이저

와 곱한다. 곱셈기(712)는 칩 속도의 주파수-정정된 심보들을 한 세트의 10 개의 직렬 연결된 지연 엘리먼트들(722)에 제공한다. 각각의 지연 엘리먼트(722)는 한 칩 기간의 지연을 제공한다. 한 세트의 11 개의 스위치들(724)이 곱셈기(712)의 출력 및 10 개의 지연 엘리먼트들(722)의 출력들에 연결된다. 스위치들(724)은 각각의 심볼 기간에 한 칩 기간 동안 인에이블되며, 그 심볼 기간 동안에 11 개의 주파수-정정된 심볼들을 제공한다. 스위치들(724)에 대한 제어 신호가 타이밍 포착 유닛(410)으로부터의 초기 타이밍 tau에 의해 결정되며, 또한 제 5 지연 엘리먼트(722)(이는 11-탭 채널 임펄스 응답 추정치의 중앙 탭에 대한 것임)로부터의 주파수-정정된 심볼이 타이밍 포착 스테이지에 의해 제공되는 최상의 타이밍 가정에 상응하도록 생성된다.

채널 추정치들에 대한 적합한 SNR 또는 품질을 달성하도록 선택되는 미리 결정된 시간 윈도우(W)에 걸쳐 채널 추정이 수행된다. 시간 윈도우(W)는 M 개의 심 볼 기간들만큼 길 수 있는데, 여기서 M은 31보다 클 수 있다. 한 세트의 11 개의 곱셈기들(726)은 채널 추정이 수행되는 각각의 심볼 기간 동안에 파일롯 비트(d_i)를 수신한다. 각각의 곱셈기(726)는 각 스위치(724)의 출력을 파일롯 비트(d_i)와 곱하고, 그 파일롯 비트에 의한 변조를 제거하며, 자신의 출력을 각각의 누산기(730)에 제공한다. 상기 세트의 11 개의 누산기들(730)은 채널 추정의 처음에 리셋된다. 각각의 누산기(730)는 시간 윈도우(W)에 걸쳐 각 곱셈기(726)의 출력을 코히어런트하게 누산한다. 한 세트의 11 개의 스위치들(732)이 한 세트의 11 개의 누산기들(730)에 연결된다. 스위치들(732)은 시간 윈도우(W)의 마지막에 인에이블되며, 안테나(m)에 대한 채널 임펄스 응답 추정을 위해 11 개의 채널 탭들(h_m _,0 내지 h_m _,10)을 제공한다. 이러한 채널 추정은 아래에 설명되는 바와 같이 데이터 복조를 위해 사용될 수 있다. 한 세트의 11 개의 유닛들(734)은 11 개의 채널 탭을 수신하고, 각각의 유닛(734)은 자신의 채널 탭의 제곱 크기를 계산한다. 합산기(736)는 모든 11 개의 유닛(734)으로부터의 출력들을 합산하고, 안테나(m)에 대해 모든 채널 탭들에 대한 총 에너지를 제공한다. 대안적으로, 각 유닛(734)의 출력은 임계치에 비교될 수 있고, 합산기(736)는 임계치를 초과하는 출력만을 합산할 수 있다. 임계치는 모든 11 개의 채널 탭들에 대한 총 에너지의 미리 결정된 퍼센티지로 설정될 수 있다.

각각의 나머지 수신 안테나에 대한 채널 추정기는 안테나 1에 대해 상술된 방식으로 그 안테나에 대한 역확산 심볼들을 처리한다. 합산기(738)는 모든 R 개 의 채널 추정기들(710a 내지 710r)로부터의 총 에너지들을 합산하며, 모든 R 개의 안테나에 대한 총 에너지(H)를 제공한다. 신호 검출기(740)는 총 에너지(H)를 미리 결정된 임계치(H_th)에 비교하며, 상기 H가 임계치(H_th)를 초과하는 경우에는 신호 검출을 선언한다. 임계치(H_th)는 예컨대 128-비트 SYNC 필드에 대한 수신된 에너지(E_rx)와 스케일링 팩터(S₃)의 곱과 동일하게 설정될 수 있는데, 즉, H_th=E_rx·S₃이도록 설정될 수 있다.

99%보다 나은 검출 확률 및 10^-5 미만의 오류 경고율이 S₃=14인 임계치를 사용하여 -4 dB의 SNR로 달성될 수 있다. 10^-9 미만의 총괄 오류 경고율이 모든 세 개의 검출 스테이지들을 통해 달성될 수 있다. 이는, 상이한 타입들의 신호 처리가 상기 세 개의 검출 스테이지들을 위해 사용되기 때문에 상기 세 개의 검출 스테이지들은 비상관적이라는 것을 가정한다.

상술된 실시예들에서, 신호 검출은 시간-도메인 상관관계(도 5), 주파수-도메인 처리(도 6), 및 시간-도메인 처리(도 7)에 기초하여 달성될 수 있다. 모든 세 타입들의 신호 처리는 불량한 채널 상황들(예컨대, 낮은 SNR)의 경우에 양호한 검출 성과(예컨대, 높은 검출 확률 및 낮은 오류 경고율)을 제공하기 위해 사용될 수 있다. 신호 처리의 임의의 결합이 신호 검출을 위해서 또한 사용될 수 있다.

도 5, 도 6 및 도 7은 신호 검출, 타이밍 포착, 주파수 포착, 및 채널 추정에 대한 특정 실시예들을 도시하는데, 이들은 다른 방식들로 수행될 수도 있다. 예컨대, 신호 검출 및 타이밍 포착은 단지 1-비트 지연된 차동 상관기(530a)를 통해 수행될 수 있다. 그 기술들의 결합이 또한 사용될 수 있다. 예컨대, 입력 샘플들은 수 개의(예컨대, 2) 가정된 주파수 오프셋들에 대해 회전될 수 있다. 잔류 주파수 오차는 가정된 주파수 오프셋들 중 하나에 대해서는 더 작고, 따라서 바커 역확산(또는 코히어런트한 누산)이 더 긴 지속시간(예컨대, 22 개의 칩들)에 걸쳐 수행될 수 있다. 더 긴 코히어런트한 누산으로부터의 역확산 심볼들이 도 5에 도시된 지연 곱셈기 및 차동 상관기에 제공될 수 있다. 코히어런트한 누산이 더 긴 지속시간에 걸쳐 수행되기 때문에, 더 낮은 동작 SNR에 대해서 신호 검출이 달성될 수 있다.

도 5, 도 6 및 도 7은 유닛들(410, 420 및 430)에 의한 예시적인 신호 처리를 각각 도시한다. 처리는 하드웨어, 소프트웨어, 및/또는 펌웨어를 사용하여 여러 방식들로 구현될 수 있다. 예컨대, 유닛들(410, 420 및 430)은 전용 하드웨어를 통해 구현될 수 있거나 또는 하드웨어를 공유할 수 있다. 디지털 신호 프로세서(DSP) 및/또는 어떤 다른 타입의 프로세서가 시분할 다중화 방식으로 유닛들(410, 420 및 430)을 위한 처리를 수행할 수 있다. 샘플 버퍼(402), 샘플 버퍼(514), 및/또는 어떤 다른 버퍼가 처리를 위한 데이터를 버퍼링하는데 사용될 수 있다.

도 4를 다시 참조하면, 일단 PPDU가 검출되면, 예컨대 PLCP 프리엠블 및/또는 PLCP 헤더에 기초해서 수신된 PPDU가 802.11b/g를 위한 것인지 또는 범위 확장 모드를 위한 것인지 여부가 결정된다. DSSS 수신 프로세서(440)는 수신된 PPDU가 802.11b/g를 위한 것일 경우에 상기 PPDU를 처리한다. DSSS 수신 프로세서(450)는 수신된 PPDU가 범위 확장 모드를 위한 것일 경우에 상기 PPDU를 처리한다.

DSSS 수신 프로세서(440)는 802.11b/g를 위한 스펙트럼 역확산 및 복조를 수행한다. 프로세서(440) 내에서는, 레이크 수신기/등화기(442)가 바커 시퀀스를 통해 입력 샘플들을 역확산하고, 채널 추정치들에 기초하여 역확산 심볼들을 등화시키고, R 개의 수신 안테나들에 걸쳐 신호 성분들을 결합하며, 검출된 심볼들을 제공한다. 복조기(Demod)(444)는 전송을 위해 사용되는 변조 방식(예컨대, BPSK 또는 QPSK)에 기초하여 상기 검출된 심볼들을 디매핑하고, 차동 디코딩을 수행하며, 출력 비트들을 제공하는데, 상기 출력 비트들은 전송국(110)에 의해 전송되는 데이터 비트들의 추정치들이다.

DSSS 수신 프로세서(450)는 스펙트럼 역확산, 복조, 및 범위 확장 모드를 위한 FEC 디코딩을 수행한다. 프로세서(450) 내에서, 필터(452)는 대역외 잡음 및 간섭을 제거하기 위해서 각각의 수신 안테나에 대한 입력 샘플들을 필터링한다. 필터(452)는 또한 (1) 샘플링 속도로부터 칩 속도로의 샘플 속도 변환을 위해서 그리고 (2) 수신된 PPDU에 걸친 타이밍 드리프트를 보상하기 위해서 각각의 수신 안테나에 대한 입력 샘플들을 재샘플링할 수 있다. 801.11g/b의 경우에, 입력 샘플들은 통상적으로 20 MHz의 OFDM 칩 속도의 배수이다. 이 경우에, 필터(452)는 20 MHz의 배수로부터 한 칩-이격된 레이크 수신기에 대해서는 11 MHz로 또는 절반 칩-이격된 레이크 수신기에 대해서는 22 MHz로의 재샘플링을 수행할 수 있다. 주파수 다운변환을 위해 사용되는 국부 발진기(LO) 신호 및 입력 샘플들을 사용하기 위해 사용되는 샘플링 클록은 통상적으로 동일한 기준 발진기로부터 유도된다. 이 경우에, 샘플링 클록에서의 주파수 오차는 LO 신호에 대한 주파수 포착 유닛(420)에 의해 결정되는 주파수 오차(k_os)에 기초해서 결정될 수 있다. 이어서, 입력 샘플들에서의 타이밍 드리프트가 주파수 오프셋(k_os) 및 반송파 주파수에 기초하여 결정될 수 있다. 필터(452)는 주파수 오프셋(k_os)에 기초하여 ±T_adj의 주기적인 조정을 수행할 수 있는데, 여기서 T_adj는 샘플 기간의 프랙션일 수 있다.

실시예에서, 필터(452)는 N 개의 기본 필터들로 이루어진 뱅크로 구성되는 다상 필터로서 구현되는데, 여기서 N>1이다. 각각의 기본 필터는 특정 시간 오프셋에 대한 특정 세트의 계수들과 연관된다. 예시적인 설계에서, 필터(452)는 11 개의 FIR 필터들을 구비하는데, 각각의 FIR 필터는 4 개의 탭들을 가진다. 다른 기본 필터가 각각의 연속적인 출력 샘플을 생성하기 위해 사용될 수 있다. 만약 주파수 오프셋이 제로이면, 11 개의 기본 필터들이 정해진 순서대로 순환될 수 있고, 매 11 번째 샘플이 동일한 기본 필터로부터 온다. 타이밍 드리프트를 보상하기 위해서, 정해진 기본 필터는 생략될 수 있고, 그 다음 기본 필터가 대신 사용될 수 있거나, 또는 동일한 기본 필터가 두 개의 연속적인 출력 샘플들을 위해 사용될 수 있다. 따라서, 타이밍 조정이 사용에 있어 적절한 기본 필터를 선택함으로써 달성될 수 있다.

주파수 정정 유닛(454)은 각각의 수신 안테나에 대한 타이밍-조정된 샘플들에서의 주파수 오프셋을 제거한다. 유닛(454)은 수치 제어 발진기(NCO) 및 도 7의 곱셈기(712)와 유사한 복소 곱셈기를 통해 구현될 수 있다. NCO는 주파수 포착 유닛(420)에 의해 제공되는 오프셋 주파수(k_os)에서 회전하는 페이저를 생성한다. 곱셈기는 각각의 수신 안테나에 대한 타이밍-조정된 샘플들을 그 페이저와 곱하여, 그 안테나에 대한 주파수-정정된 샘플들을 제공한다.

레이크 수신기/역확산기(456)는 주파수-정정된 샘플들의 코히어런트한 검출을 채널 추정치들을 통해 수행하고, 수신 안테나들 및 다중경로들에 걸친 신호 성분들을 결합한다. 레이크 수신기(456)는 각각의 수신 안테나에 대한 주파수-정정된 샘플들과 그 안테나에 대한 채널 추정 유닛(430)에 의해 제공되는 11 개의 채널 탭들을 곱한다. 레이크 수신기/역확산기(456)는 또한 바커 시퀀스를 통해 역확산을 수행하고, 모든 R 개의 안테나들에 대한 역확산 심볼들을 누산하며, 검출된 심볼들을 제공한다. 실시예에서는, R 개의 수신 안테나들에 대한 채널 추정치들이 수신된 PPDU의 SYNC 필드 및 어쩌면 다른 필드들에 기초하여 한번 유도되고, 이러한 채널 추정치들은 전체 수신된 PPDU를 위해 사용된다. 이 실시예의 경우에, 레이크 수신기(456)는 수신된 PPDU에 걸친 무선 채널을 추적하지 않는다. 다른 실시예에서는, 채널 추정치들이 검출된 심볼들로부터 획득되는 하드 결정들 및/또는 FEC 디코더(464)의 출력을 재인코딩하고 재매핑함으로써 획득되는 결정을 사용하여 업데이팅된다.

위상 정정 유닛(458)은 검출된 심볼들에서의 위상 오차를 제거한다. 그 위상 오차는 수신기(160)로부터 발생되는 잔류 주파수 오차가 위상-동기되지 않기 때 문에 비롯된다.

도 8은 위상 정정 유닛(458)의 실시예에 대한 블록도를 도시하고 있다. 유닛(458) 내에서는, 곱셈기(812)가 레이크 수신기(456)로부터의 각각의 검출된 심볼을 위상 기준

만큼 회전시켜, 상응하는 위상-정정된 심볼을 제공한다. 유닛(814)은 각각의 위상-정정된 심볼에 대한 하드 결정(예컨대, +1 또는 -1)을 생성한다. 곱셈기(816)는 각각의 검출된 심볼을 상응하는 하드 결정과 곱하고, 그 검출된 심볼에 대한 곱을 제공한다. 유닛(818)은 곱셈기(816)로부터의 곱들의 이동 평균을 계산하여, 평균된 곱을 제공한다. 각각의 심볼 기간 동안에, 유닛(820)은 평균된 곱을 정규화하고 공액화하며, 그 심볼 기간(t)에 대한 검출된 심볼에 대해 위상 기준

를 제공한다. 따라서, 그 위상 기준은 검출된 심볼들의 윈도우에 걸쳐 평균함으로써 유도될 수 있다. 이러한 평균화는 SYNC 필드의 공지된 파일롯 심볼들로부터의 위상 정보가 더욱 신뢰적이지만 통용될 수 없는 반면에 검출된 심볼들에 대한 위상 정보는 신뢰적이지 않을 수 있지만 더욱 통용된다는 사실을 고려하도록 설계될 수 있다.

도 4를 다시 참조하면, 복조기(460)는 위상-정정된 심볼들의 코히어런트한 복조를 수행한다. BPSK의 경우에, 복조기(460)는 각각의 위상-정정된 심볼의 실수 성분을 복조된 심볼로서 제공할 수 있는데, 이는 전송국(110)에 의해 전송되는 데이터 심볼의 추정치이다. 다른 변조 방식들의 경우에, 복조기(460)는 각각의 위상-정정된 심볼에 대해 전송될 가능성이 가장 높은 변조 심볼을 복조된 심볼로서 제공할 수 있다.

디인터리버(462)는 도 2의 인터리버(256)에 의해 수행되는 인터리빙에 상보적인 방식으로 복조된 심볼들을 디인터리빙한다. FEC 디코더(464)는 도 2의 FEC 인코더(252)에 의해 수행되는 인코딩에 상보적인 방식으로 상기 디인터리빙된 심볼들을 디코딩하며, 출력 데이터를 제공한다. 멀티플렉서(470)는 DSSS 수신 프로세서들(440 및 450)로부터 출력 데이터를 수신하고, 만약 수신된 PPDU가 802.11b/g를 위한 경우라면 DSSS 수신 프로세서(440)로부터의 출력 데이터를 제공하며, 만약 수신된 PPDU가 범위 확장 모드를 위한 경우라면 DSSS 수신 프로세서(450)로부터의 출력 데이터를 제공한다.

도 4는 802.11b/g 및 범위 확장 모드를 위한 수신 프로세서(160)의 특정 실시예를 도시하고 있다. 수신 프로세서(160)는 또한 다른 설계들을 통해 구현될 수 있고, 이는 본 발명의 범위 내에 있다. 일반적으로, DSSS 수신 프로세서(440)에 의한 처리는 전송국(110)에서 DSSS 전송 프로세서(240)에 의한 처리에 상보적이고, DSSS 수신 프로세서(450)에 의한 처리는 DSSS 전송 프로세서(250)에 의한 처리에 상보적이다. 도 4는 DSSS 수신 프로세서들(440 및 450)의 예시적인 설계를 나타내는데, 도 4에 도시되지 않은 다른 및/또는 상이한 처리 유닛들을 포함할 수 있다.

도 9는 제 1 스테이지에 대한 신호 검출을 수행하는 처리(900)를 도시하고 있다. 입력 샘플들은 예컨대 칩 속도로 역확산 심볼들을 생성하기 위해서 코드 시퀀스를 통해 역확산된다(블록 912). 적어도 두 개의 상이한 지연들에 대한 역확산 심볼들의 곱들이 생성된다(블록 914). 각각의 곱이 역확산 심볼 및 적어도 한 심볼 기간 이전인 다른 역확산 심볼의 복소 공액에 기초하여 생성된다. 예컨대, 1- 심볼 지연된 곱들 및 2-심볼 지연된 곱들이 도 5에 도시된 바와 같이 생성될 수 있는데, 각각의 1-심볼 지연된 곱은 하나의 심볼 기간만큼 이격된 두 역확산 심볼들을 통해 생성되고, 각각의 2-심볼 지연된 곱은 두 심볼 기간들만큼 이격된 두 역확산 심볼들을 통해 생성된다.

각각의 지연에 대한 곱들 및 그 지연에 대한 공지된 값들 사이의 상관관계가 이어서 수행된다(블록 916). 상기 공지된 값들은 도 5에 도시된 바와 같이 파일롯 비트들의 곱들일 수 있다. 각각의 지연에 대한 인접한 곱들은 도 5에 또한 도시된 바와 같이 무선 채널에서 지연 확산을 고려하기 위해 상관관계를 수행하기에 앞서서 합산될 수 있다. 지연들 모두에 대한 상관관계 결과들이 결합된다(블록 918). 2-심볼 지연에 대한 상관관계 결과들은 여러 가정된 위상들만큼 회전될 수 있고, 1-심볼 지연에 대한 상응하는 상관관계 결과들과 결합되며, 여러 가정된 위상들 중에서 가장 큰 크기의 위상을 갖는 결합된 상관관계 결과들이 도 5에 도시된 바와 같이 선택될 수 있다. 대안적으로는, 상이한 지연들에 대한 상관관계 결과들이 비코히어런트하게 결합될 수 있다.

이어서, 신호/전송의 존재가 예컨대 수신된 에너지의 함수인 적응성 임계치(Z_th)에 결합된 상관관계 결과들을 비교함으로써, 그 결합된 상관관계 결과들에 기초하여 검출된다(블록 920). 신호의 타이밍은 예컨대 결합된 상관관계 결과들의 피크에 대한 검출을 통해서, 그 결합된 상관관계 결과들에 기초하여 또한 결합된다(블록 922).

도 10은 상이한 타입들의 신호 처리를 사용하여 여러 (예컨대 세 개의) 스테이지들을 통해 신호 검출을 수행하기 위한 처리(1000)를 나타낸다. 그 스테이지들에 의한 신호 검출에 사용되는 적응성 임계치들이 심볼들의 윈도우에 대한 수신된 에너지에 기초하여 유도된다(블록 1012). 제 1 스테이지에 대한 신호 검출이 시간-도메인 상관관계 및 제 1 임계치를 사용하여 수행된다(블록 1014). 제 1 스테이지의 경우에, 적어도 하나의 지연에 대한 심볼들의 곱들이 생성될 수 있고, 각각의 지연에 대한 곱들 및 그 지연에 대한 공지된 값들 사이의 상관관계가 수행될 수 있으며, 적어도 하나의 지연 및 제 1 임계치에 대한 상관관계 결과들에 기초하여 검출이 선언될 수 있다. 제 2 스테이지에 대한 신호 검출이 주파수-도메인 처리 및 제 2 임계치를 사용하여 수행된다(블록 1016). 제 2 스테이지의 경우에, 여러 주파수 빈들에 대한 에너지들이 결정되고, 이러한 주파수 빈들에 대한 에너지 및 제 2 임계치에 기초하여 검출이 선언될 수 있다. 제 2 스테이지에 대한 신호 검출이 시간-도메인 처리 및 제 3 임계치를 사용하여 수행된다(블록 1018). 채널 임펄스 응답 추정을 위한 여러 채널 탭들이 유도될 수 있고, 그 채널 탭들 및 제 3 임계치에 기초하여 검출이 선언될 수 있다. 신호의 존재가 제 1, 제 2 및 제 3 스테이지들에 기초하여 선언된다.

도 11은 전송 또는 PPDU를 수신하기 위한 처리(1100)를 도시하고 있다. 입력 샘플들의 타이밍은 타이밍-조정된 샘플들을 획득하기 위해서 조정된다(블록 1112). 타이밍 조정이 다상 필터를 통해서 및/또는 주파수 포착 동안에 결정되는 주파수 오프셋에 기초하여 수행될 수 있다. 타이밍-조정된 샘플들에서의 주파수 오프셋이 주파수-정정된 샘플들을 획득하기 위해서 제거된다(블록 1114). 주파수-정정된 샘플들이 검출된 심볼들을 획득하기 위해서 채널 추정치(예컨대, 레이크 수신기를 사용하여)를 통해 처리된다(블록 1116). 검출된 심볼들의 위상들이 위상-정정된 심볼들을 획득하기 위해서 정정된다(블록 1118). 위상 정정의 경우에, 위상 기준이 검출된 심볼들에 기초하여 유도될 수 있고, 검출된 심볼들의 위상들이 그 위상 기준에 기초하여 정정될 수 있다. 복조된 심볼들을 획득하기 위해서 위상-정정된 심볼들에 대해 복조가 수행된다(블록 1120). 복조 심볼들이 인터리비딩되고(블록 1122), 디인터리빙된 심볼들이 디코딩된 데이터를 획득하기 위해 디코딩된다(블록 1124).

도 9 내지 도 11에 대해 묘사되고 설명되어진 처리들은 프로세서(160)에 의해 수행되는 함수들로서 구현될 수 있다. 개별적인 블록들은 프로세서(160)에 의해 수행되는 명령들을 포함할 수 있다.

본 명세서에 기재된 기술들은 여러 수단에 의해서 구현될 수 있다. 예컨대, 이러한 기술들은 하드웨어, 펌웨어, 소프트웨어, 또는 그들의 결합으로 구현될 수 있다. 하드웨어 구현에 있어서, 신호 검출, 포착, 및 복조를 수행하기 위해 사용되는 처리 유닛들은 하나 이상의 ASIC들(application signal processing devices), DSP들(digital signal processors), DSPD들(digital signal processing devices), PLD들(programmable logic devices), FPGA들(field programmable gate arrays), 프로세서들, 제어기들, 마이크로제어기들, 마이크로프로세서들, 전자 장치들, 본 명세서에 기재된 기능들을 수행하도록 설계되는 다른 전자 유닛들, 또는 그것들의 결 합 내에서 구현될 수 있다.

소프트웨어 구현에 있어서, 상기 기술들은 본 명세서에 기재된 기능들을 수행하는 모듈들(예컨대, 절차들, 기능들 등)을 통해 구현될 수 있다. 소프트웨어 코드들이 메모리 유닛(예컨대 도 1의 메모리 유닛(182))에 저장될 수 있으며, 프로세서(예컨대, 프로세서(160) 및/또는 프로세서(180))에 의해 실행될 수 있다. 메모리 유닛은 프로세서 내에 구현되거나 혹은 그 프로세서 외부에 구현될 수 있다.

기재된 실시예들에 대한 앞선 설명은 당업자가 본 발명을 구현하거나 사용할 수 있을 정도로 제공되었다. 이러한 실시예들에 대한 여러 변경들이 당업자에게는 쉽게 자명할 것이며, 여기서 정의된 일반 원리들은 본 발명의 사상 및 범위로부터 벗어나지 않고 다른 실시예들에 적용될 수 있다. 따라서, 본 발명은 본 명세서에 제시된 실시예들로 제한되도록 의도되지 않고, 다음의 청구범위에 의해 정해지는 원리들 및 새로운 특징들에 따른 가장 넓은 범위가 제공된다.

Claims

적어도 두 지연들에 대한 심볼들의 곱들을 생성하고, 각각의 지연에 대한 곱들과 상기 지연에 대한 공지된 값들 사이의 상관관계를 수행하고, 적어도 두 지연들에 대한 상관관계 결과들을 결합하며, 상기 결합된 상관관계 결과들에 기초하여 신호의 존재를 검출하도록 동작하는 프로세서; 및

상기 프로세서에 연결되는 메모리를 포함하는,

장치.
제 1항에 있어서, 상기 프로세서는 심볼 및 적어도 하나의 심볼 기간 이전인 다른 심볼의 복소 공액에 기초하여 각각의 곱을 생성하도록 동작하는, 장치.
제 1항에 있어서, 상기 프로세서는 1-심볼 지연된 곱들 및 2-심볼 지연된 곱들을 생성하고, 한 심볼 기간만큼 이격된 한 쌍의 심볼들을 통해 각각의 1-심볼 지연된 곱을 생성하며, 두 심볼 기간들만큼 이격된 한 쌍의 심볼들을 통해 각각의 2-심볼 지연된 곱을 생성하도록 동작하는, 장치.
제 1항에 있어서, 상기 프로세서는, 각각의 지연에 대해서, 상기 지연에 대한 인접하는 곱들을 합산하고, 합산된 곱들과 상기 지연에 대한 공지된 값들 사이의 상관관계를 수행하도록 동작하는, 장치.
제 1항에 있어서, 상기 적어도 두 지연들은 제 1 지연 및 제 2 지연을 포함하고, 상기 프로세서는 제 2 지연에 대한 상관관계 결과들을 다수의 가정된 위상들만큼 회전시키고, 제 2 지연에 대한 회전된 상관관계 결과들을 제 1 지연에 대한 상관관계 결과들과 결합하며, 다수의 가정된 위상들 중에서 가장 큰 크기의 위상을 갖는 결합된 상관관계 결과들을 선택하도록 동작하는, 장치.
제 1항에 있어서, 상기 프로세서는 적어도 두 지연들에 대한 상관관계 결과들을 비코히어런트하게 결합하도록 동작하는, 장치.
제 1항에 있어서, 상기 프로세서는 적어도 두 심볼들에 대한 수신된 에너지를 계산하고, 상기 수신된 에너지에 기초하여 임계치를 유도하며, 신호의 존재를 검출하기 위해서 결합된 상관관계 결과들을 상기 임계치에 비교하도록 동작하는, 장치.
제 1항에 있어서, 상기 프로세서는 결합된 상관관계 결과들에 기초하여 신호의 타이밍을 결정하도록 동작하는, 장치.
제 1항에 있어서, 상기 프로세서는 심볼들을 생성하기 위해서 코드 시퀀스를 통해 샘플들을 역확산시키도록 동작하는, 장치.
신호 검출을 수행하는 방법으로서,

적어도 두 지연들에 대한 심볼들의 곱들을 생성하는 단계;

각각의 지연에 대한 곱들과 상기 지연에 대한 공지된 값들 사이의 상관관계를 수행하는 단계;

상기 적어도 두 지연들에 대한 상관관계 결과들을 결합하는 단계; 및

결합된 상관관계 결과들에 기초하여 신호의 존재를 검출하는 단계를 포함하는,

신호 검출 수행 방법.
제 10항에 있어서, 적어도 두 지연들에 대한 심볼들의 곱들을 생성하는 상기 단계는,

1-심볼 지연된 곱들을 생성하는 단계 - 각각의 1-심볼 지연된 곱은 한 심볼 기간만큼 이격된 한 쌍의 심볼들을 통해 생성됨 -, 및

2-심볼 지연된 곱들을 생성하는 단계 - 각각의 2-심볼 지연된 곱은 두 심볼 기간만큼 이격된 한 쌍의 심볼들을 통해 생성됨 -를 포함하는, 신호 검출 수행 방법.
제 10항에 있어서, 상관관계를 수행하는 상기 단계는,

지연에 대한 인접한 곱들을 합산하는 단계, 및

합산된 곱들과 상기 지연에 대한 공지된 값들 사이의 상관관계를 수행하는 단계를 포함하는, 신호 검출 수행 방법.
제 10항에 있어서,

상기 적어도 두 지연들은 제 1 지연 및 제 2 지연을 포함하고,

적어도 두 지연들에 대한 상관관계 결과들을 결합하는 상기 단계는,

제 2 지연에 대한 상관관계 결과들을 다수의 가정된 위상들만큼 회전시키는 단계,

제 2 지연에 대한 회전된 상관관계 결과들을 제 1 지연에 대한 상관관계 결과들과 결합하는 단계, 및

다수의 가정된 위상들 중에서 가장 큰 크기의 위상을 갖는 결합된 상관관계 결과들을 선택하는 단계를 포함하는, 신호 검출 수행 방법.
제 10항에 있어서, 신호의 존재를 검출하는 상기 단계는,

적어도 두 심볼들에 대한 수신된 에너지를 계산하는 단계,

상기 수신된 에너지에 기초하여 임계치를 유도하는 단계, 및

신호의 존재를 검출하기 위해서 결합된 상관관계 결과들을 상기 임계치에 비교하는 단계를 포함하는, 신호 검출 수행 방법.
적어도 두 지연들에 대한 심볼들의 곱들을 생성하기 위한 수단;

각각의 지연에 대한 곱들과 상기 지연에 대한 공지된 값들 사이의 상관관계를 수행하기 위한 수단;

상기 적어도 두 지연들에 대한 상관관계 결과들을 결합하기 위한 수단; 및

결합된 상관관계 결과들에 기초하여 신호의 존재를 검출하기 위한 수단을 포함하는,

장치.
제 15항에 있어서, 적어도 두 지연들에 대한 심볼들의 곱들을 생성하기 위한 상기 수단은,

1-심볼 지연된 곱들을 생성하기 위한 수단 - 각각의 1-심볼 지연된 곱은 한 심볼 기간만큼 이격된 한 쌍의 심볼들을 통해 생성됨 -, 및

2-심볼 지연된 곱들을 생성하기 위한 수단 - 각각의 2-심볼 지연된 곱은 두 심볼 기간만큼 이격된 한 쌍의 심볼들을 통해 생성됨 -를 포함하는, 장치.
제 15항에 있어서, 상관관계를 수행하기 위한 상기 수단은,

지연에 대한 인접한 곱들을 합산하기 위한 수단, 및

합산된 곱들과 상기 지연에 대한 공지된 값들 사이의 상관관계를 수행하기 위한 수단을 포함하는, 장치.
제 15항에 있어서,

상기 적어도 두 지연들은 제 1 지연 및 제 2 지연을 포함하고,

적어도 두 지연들에 대한 상관관계 결과들을 결합하기 위한 상기 수단은,

제 2 지연에 대한 상관관계 결과들을 다수의 가정된 위상들만큼 회전시키기 위한 수단,

제 2 지연에 대한 회전된 상관관계 결과들을 제 1 지연에 대한 상관관계 결과들과 결합하기 위한 수단, 및

다수의 가정된 위상들 중에서 가장 큰 크기의 위상을 갖는 결합된 상관관계 결과들을 선택하기 위한 수단을 포함하는, 장치.
제 15항에 있어서, 신호의 존재를 검출하기 위한 상기 수단은,

적어도 두 심볼들에 대한 수신된 에너지를 계산하기 위한 수단,

상기 수신된 에너지에 기초하여 임계치를 유도하기 위한 수단, 및

신호의 존재를 검출하기 위해서 결합된 상관관계 결과들을 상기 임계치에 비교하기 위한 수단을 포함하는, 장치.
제 1 스테이지 동안에 시간-도메인 상관관계를 사용하여 신호 검출을 수행하고, 제 2 스테이지 동안에 주파수-도메인 처리를 사용하여 신호 검출을 수행하며, 상기 제 1 및 제 2 스테이지들의 출력들에 기초하여 신호의 검출을 선언하도록 동작하는 프로세서; 및

상기 프로세서에 연결되는 메모리를 포함하는,

장치.
제 20항에 있어서, 제 1 스테이지 동안에, 상기 프로세서는 적어도 하나의 지연에 대한 심볼들의 곱들을 생성하고, 각각의 지연에 대한 곱들과 상기 지연에 대한 공지된 값들 사이의 상관관계를 수행하며, 상기 적어도 하나의 지연에 대한 상관관계 결과들에 기초하여 제 1 스테이지에 의한 검출을 선언하도록 동작하는, 장치.
제 20항에 있어서, 제 2 스테이지 동안에, 상기 프로세서는 다수의 주파수 빈들(frequency bins)에 대한 에너지들을 결정하고 또한 상기 다수의 주파수 빈들에 대한 에너지들에 기초하여 제 2 스테이지에 의한 검출을 선언하도록 동작하는, 장치.
제 20항에 있어서, 상기 프로세서는 제 3 스테이지 동안에 시간-도메인 처리를 사용하여 신호 검출을 수행하고 또한 상기 제 1, 제 2 및 제 3 스테이지들의 출력들에 기초하여 신호의 존재를 선언하도록 동작하는, 장치.
제 23항에 있어서, 제 3 스테이지 동안에, 상기 프로세서는 채널 임펄스 응답 추정을 위한 다수의 채널 탭들을 유도하고 또한 상기 다수의 채널 탭들에 기초하여 제 3 스테이지에 의한 검출을 선언하도록 동작하는, 장치.
제 20항에 있어서, 상기 프로세서는 적어도 두 심볼들에 대한 수신된 에너지를 계산하고, 상기 수신된 에너지에 기초하여 제 1 스테이지를 위한 제 1 임계치 및 제 2 스테이지를 위한 제 2 임계치를 유도하고, 제 1 스테이지 동안의 신호 검출을 제 1 임계치를 통해 수행하며, 제 2 스테이지 동안의 신호 검출을 제 2 임계치를 통해 수행하도록 동작하는, 장치.
신호 검출을 수행하는 방법으로서,

제 1 스테이지 동안에 시간-도메인 상관관계를 사용하여 신호 검출을 수행하는 단계;

제 2 스테이지 동안에 주파수-도메인 처리를 사용하여 신호 검출을 수행하는 단계; 및

상기 제 1 및 제 2 스테이지들의 출력들에 기초하여 신호의 존재를 선언하는 단계를 포함하는,

신호 검출 수행 방법.
제 26항에 있어서,

제 3 스테이지 동안에 시간-도메인 처리를 사용하여 신호 검출을 수행하는 단계를 더 포함하고,

신호의 존재가 상기 제 1, 제 2 및 제 3 스테이지들의 출력들에 기초하여 선 언되는, 신호 검출 수행 방법.
제 26항에 있어서,

적어도 두 심볼들에 대한 수신된 에너지를 계산하는 단계; 및

상기 수신된 에너지에 기초하여 제 1 스테이지를 위한 제 1 임계치 및 제 2 스테이지를 위한 제 2 임계치를 유도하는 단계를 더 포함하고,

상기 제 1 스테이지 동안의 신호 검출이 제 1 임계치를 통해 수행되고,

상기 제 2 스테이지 동안의 신호 검출이 제 2 임계치를 통해 수행되는, 신호 검출 수행 방법.
제 1 스테이지 동안에 시간-도메인 상관관계를 사용하여 신호 검출을 수행하기 위한 수단,

제 2 스테이지 동안에 주파수-도메인 처리를 사용하여 신호 검출을 수행하기 위한 수단, 및

상기 제 1 및 제 2 스테이지들의 출력들에 기초하여 신호의 존재를 선언하기 위한 수단을 포함하는,

장치.
제 29항에 있어서,

제 3 스테이지 동안에 시간-도메인 처리를 사용하여 신호 검출을 수행하기 위한 수단을 더 포함하고,

신호의 존재가 상기 제 1, 제 2 및 제 3 스테이지들의 출력들에 기초하여 선언되는, 장치.
제 29항에 있어서,

적어도 두 심볼들에 대한 수신된 에너지를 계산하기 위한 수단; 및

상기 수신된 에너지에 기초하여 제 1 스테이지를 위한 제 1 임계치 및 제 2 스테이지를 위한 제 2 임계치를 유도하기 위한 수단을 더 포함하고,

상기 제 1 스테이지 동안의 신호 검출이 제 1 임계치를 통해 수행되고,

상기 제 2 스테이지 동안의 신호 검출이 제 2 임계치를 통해 수행되는, 장치.
주파수-정정된 샘플들을 획득하기 위해 입력 샘플들에서의 주파수 오프셋을 제거하고, 검출된 심볼들을 획득하기 위해 상기 주파수-정정된 샘플들을 채널 추정을 통해서 처리하고, 위상-정정된 심볼들을 획득하기 위해 상기 검출된 심볼들의 위상들을 정정하며, 복조된 심볼들을 획득하기 위해 상기 위상-정정된 심볼들에 대해서 복조를 수행하도록 동작하는 프로세서; 및

상기 프로세서에 연결되는 메모리를 포함하는,

장치.
제 32항에 있어서, 상기 프로세서는 타이밍-조정된 샘플들을 획득하기 위해 입력 샘플들의 타이밍을 조정하고 또한 주파수-정정된 샘플들을 획득하기 위해 타이밍-조정된 샘플들에서의 주파수 오프셋을 제거하도록 동작하는, 장치.
제 33항에 있어서, 상기 프로세서는 입력 샘플들의 타이밍을 조정하기 위해 다상필터를 통해서 입력 샘플들을 필터링하도록 동작하는, 장치.
제 32항에 있어서, 상기 프로세서는 주파수 오프셋에 기초하여 타이밍 조정을 결정하고, 타이밍-조정된 샘플들을 획득하기 위해 상기 타이밍 조정에 기초하여 입력 샘플들의 타이밍을 조정하고, 주파수-정정된 샘플들을 획득하기 위해 상기 타이밍-조정된 샘플들에서의 주파수 오프셋을 제거하도록 동작하는, 장치.
제 32항에 있어서, 상기 프로세서는 제 1 세트의 심볼들에 기초하여 제 1 세트의 채널 탭들을 유도하고, 제 2 세트의 심볼들에 기초하여 제 2 세트의 채널 탭들을 유도하고, 상기 제 1 및 제 2 세트의 채널 탭들 사이의 위상 차이를 결정하고, 상기 위상 차이에 기초하여 잔류 주파수 오차를 추정하며, 입력 샘플들로부터 상기 잔류 주파수 오차를 제거하도록 동작하는, 장치.
제 36항에 있어서, 상기 제 1 세트의 심볼들은 파일롯을 운반하는 SYNC 필드의 제 1 부분을 위한 것이고, 상기 제 2 세트의 심볼들은 상기 SYNC 필드의 제 2 부분을 위한 것인, 장치.
제 36항에 있어서, 상기 프로세서는 상기 제 1 세트의 채널 탭들과 상기 제 2 세트의 채널 탭들의 복소 공액의 곱들을 생성하고, 상기 제 1 및 제 2 세트의 채널 탭들 사이의 위상 차이를 결정하기 위해 상기 곱들을 합산하도록 동작하는, 장치.
제 38항에 있어서, 상기 프로세서는 제 1 및 제 2 세트들의 채널 탭들, 또는 상기 곱들, 또는 채널 탭들 및 곱들 양쪽 모두에 대해 임계치화를 수행하도록 동작하는, 장치.
제 32항에 있어서, 상기 프로세서는 상응하는 위상-정정된 심볼을 획득하기 위해서 위상 기준만큼 각각의 검출된 심볼을 회전시키도록 동작하는, 장치.
제 40항에 있어서, 상기 프로세서는 검출된 심볼들의 위상들에 기초하여 위상 기준을 업데이팅시키도록 동작하는, 장치.
제 32항에 있어서, 상기 프로세서는 복조된 심볼들을 디인터리빙하고, 또한 디코딩된 데이터를 획득하기 위해 디인터리빙된 심볼들을 디코딩하도록 동작하는, 장치.
전송을 수신하기 위한 방법으로서,

주파수-정정된 샘플들을 획득하기 위해 입력 샘플들에서의 주파수 오프셋을 제거하는 단계;

검출된 심볼들을 획득하기 위해 상기 주파수-정정된 샘플들을 채널 추정을 통해서 처리하는 단계;

위상-정정된 심볼들을 획득하기 위해 상기 검출된 심볼들의 위상들을 정정하는 단계; 및

복조된 심볼들을 획득하기 위해 상기 위상-정정된 심볼들에 대해서 복조를 수행하는 단계를 포함하는, 수신 방법.
제 43항에 있어서,

주파수 오프셋에 기초하여 타이밍 조정을 결정하는 단계, 및

타이밍-조정된 샘플들을 획득하기 위해 상기 타이밍 조정에 기초하여 입력 샘플들의 타이밍을 조정하는 단계를 더 포함하고,

주파수-정정된 샘플들을 획득하기 위해 상기 타이밍-조정된 샘플들로부터 주파수 오프셋이 제거되는, 수신 방법.
제 43항에 있어서,

제 1 세트의 심볼들에 기초하여 제 1 세트의 채널 탭들을 유도하는 단계,

제 2 세트의 심볼들에 기초하여 제 2 세트의 채널 탭들을 유도하는 단계,

상기 제 1 및 제 2 세트의 채널 탭들 사이의 위상 차이를 결정하는 단계,

상기 위상 차이에 기초하여 잔류 주파수 오차를 추정하는 단계, 및

입력 샘플들로부터 잔류 주파수 오차를 제거하는 단계를 더 포함하는, 수신 방법.
제 43항에 있어서, 검출된 심볼들의 위상들을 정정하는 상기 단계는,

상응하는 위상-정정된 심볼을 획득하기 위해서 위상 기준만큼 각각의 검출된 심볼을 회전시키는 단계, 및

상기 검출된 심볼들의 위상들에 기초하여 위상 기준을 업데이팅하는 단계를 포함하는, 수신 방법.
주파수-정정된 샘플들을 획득하기 위해 입력 샘플들에서의 주파수 오프셋을 제거하기 위한 수단;

검출된 심볼들을 획득하기 위해 상기 주파수-정정된 샘플들을 채널 추정을 통해서 처리하기 위한 수단;

위상-정정된 심볼들을 획득하기 위해 상기 검출된 심볼들의 위상들을 정정하기 위한 수단; 및

복조된 심볼들을 획득하기 위해 상기 위상-정정된 심볼들에 대해서 복조를 수행하기 위한 수단을 포함하는, 장치.
제 47항에 있어서,

주파수 오프셋에 기초하여 타이밍 조정을 결정하기 위한 수단, 및

타이밍-조정된 샘플들을 획득하기 위해 상기 타이밍 조정에 기초하여 입력 샘플들의 타이밍을 조정하기 위한 수단을 더 포함하고,

주파수-정정된 샘플들을 획득하기 위해 상기 타이밍-조정된 샘플들로부터 주파수 오프셋이 제거되는, 장치.
제 47항에 있어서,

제 1 세트의 심볼들에 기초하여 제 1 세트의 채널 탭들을 유도하기 위한 수단,

제 2 세트의 심볼들에 기초하여 제 2 세트의 채널 탭들을 유도하기 위한 수단,

상기 제 1 및 제 2 세트의 채널 탭들 사이의 위상 차이를 결정하기 위한 수단,

상기 위상 차이에 기초하여 잔류 주파수 오차를 추정하기 위한 수단, 및

입력 샘플들로부터 잔류 주파수 오차를 제거하기 위한 수단을 더 포함하는, 장치.
제 47항에 있어서, 검출된 심볼들의 위상들을 정정하기 위한 상기 수단은,

상응하는 위상-정정된 심볼을 획득하기 위해서 위상 기준만큼 각각의 검출된 심볼을 회전시키기 위한 수단, 및

상기 검출된 심볼들의 위상들에 기초하여 위상 기준을 업데이팅하기 위한 수단을 포함하는, 장치.
적어도 하나의 안테나; 및

적어도 하나의 심볼 기간만큼 지연되는 적어도 하나의 안테나의 심볼들을 통해 심볼들의 곱들을 생성하고, 상기 곱들과 상기 지연에 대한 공지된 값들 간의 상관관계를 수행하고, 동일한 안테나로부터의 심볼들에 대한 상관관계 결과들을 결합하며, 결합된 상관관계 결과들에 기초하여 신호의 존재를 검출하도록 동작하는 프로세서를 포함하는,

장치.
제 51항에 있어서, 상기 프로세서는 심볼 및 적어도 하나의 심볼 기간 이전인 다른 심볼의 복소 공액에 기초하여 각각의 곱을 생성하도록 동작하는, 장치.
제 51항에 있어서, 상기 프로세서는 1-심볼 지연된 곱들 및 2-심볼 지연된 곱들을 생성하고, 한 심볼 기간만큼 이격된 한 쌍의 심볼들을 통해 각각의 1-심볼 지연된 곱을 생성하며, 두 심볼 기간들만큼 이격된 한 쌍의 심볼들을 통해 각각의 2-심볼 지연된 곱을 생성하도록 동작하는, 장치.
제 1항에 있어서, 상기 프로세서는, 각각의 지연에 대해서, 상기 지연에 대한 인접하는 곱들을 합산하고, 합산된 곱들과 상기 지연에 대한 공지된 값들 사이의 상관관계를 수행하도록 동작하는, 장치.
제 51항에 있어서, 상기 프로세서는 적어도 두 지연들에 대한 상관관계 결과들을 비코히어런트하게 결합하도록 동작하는, 장치.
제 51항에 있어서, 상기 프로세서는 적어도 두 심볼들에 대한 수신된 에너지를 계산하고, 상기 수신된 에너지에 기초하여 임계치를 유도하며, 신호의 존재를 검출하기 위해서 결합된 상관관계 결과들을 상기 임계치에 비교하도록 동작하는, 장치.
제 51항에 있어서, 상기 프로세서는 결합된 상관관계 결과들에 기초하여 신호의 타이밍을 결정하도록 동작하는, 장치.