KR20080012671A - 인터포저와 그를 이용한 반도체 패키지 - Google Patents

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KR20080012671A
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Abstract

본 발명의 제1 측면에 따른 인터포저는 서로 대향되는 제1 및 제2 면을 포함하는 다면체의 몸체와, 상기 제1 면에 형성된 복수의 전기 접점들과, 상기 제1 및 제2 면을 관통하는 복수의 홀을 포함한다. 본 발명의 제2 측면에 따른 반도체 패키지는 적어도 하나의 전기 회로 및 그 상면에 위치된 복수의 제1 전기 단자들을 포함하는 인쇄회로 기판과, 상호 대향되는 제1 및 제2 면을 관통하는 홀과, 상기 제1 및 제2 면 각각에 형성되는 제2 전기 단자들을 포함하는 다각 몸체를 포함하며, 상기 다각 몸체는 상기 제1 전기 단자들에 상기 홀과 상기 제2 전기 단자들이 대응되도록 상기 인쇄회로 기판 상에 안착된다.
반도체 패키지, 인쇄회로 기판, 반도체 다이

Description

인터포저와 그를 이용한 반도체 패키지{INTERPOSER AND SEMICONDUCTOR PACKAGE USING THE SAME}
도 1은 종래 기술에 의해 반도체 다이와 인쇄회로 기판을 전기적으로 연결시킨 반도체 패키지의 일 부분을 나타내는 사진,
도 2는 도 1에 도시된 종래 반도체 패키지의 평면 상태를 도시한 도면,
도 3은 본 발명의 바람직한 실시 예에 따른 반도체 패키지를 도시한 사시도,
도 4는 도 3에 도시된 B~B'을 따라 절단된 반도체 패키지의 단면을 도시한 도면,
도 5는 도 3에 도시된 A~A'을 따라 절단된 반도체 패키지의 단면을 도시한 도면,
도 6은 도 3에 도시된 반도체 패키지의 평면 상태를 도시한 도면,
도 7은 도 3에 도시된 인터포저를 도시한 사시도.
도 8은 도 3에 도시된 인쇄회로 기판의 상면을 도시한 평면도,
도 9는 도3에 도시된 인쇄회로 기판의 일부 단면을 도시한 도면,
도 10은 도 3에 도시된 인터포저의 일부 단면을 도시한 도면.
본 발명은 반도체 다이와 인쇄회로 기판의 접합 구조에 관한 발명으로서, 특히 고집적이 가능한 반도체 다이와 인쇄회로 기판을 포함하는 반도체 패키지에 관한 발명이다.
도 1은 반도체 다이를 인쇄회로 기판 상에 다이본딩 스로세스(Die bonding processe)를 이용해서 적층한 후, 와이어 본딩(wire bonding)에 의해 반도체 다이와 인쇄회로 기판을 전기적으로 연결시킨 반도체 패키지의 일 부분을 나타내는 사진이다.
반도체 다이는 인쇄 회로 기판의 상면에 안착되며, 상기 반도체 다이 상면에는 와이어 본딩 패드가 볼 본딩(ball bonding)에 의해 전기적으로 연결된다. 또한, 볼 본딩에 의해 반도체 다이 상면에 연결된 와이어 본딩 패드의 반대 측은 스티치 본딩(stitch bonding)에 의해서 상기 인쇄회로 기판 상에 전기적으로 연결된다.
도 2는 반도체 다이(120)가 인쇄회로 기판(110) 상에 안착된 반도체 패키지(100)의 평면도이다. 도 2에 도시된 종래의 반도체 패키지(100)는 반도체 다이(120)가 인쇄회로 기판(110) 상에 안착되고, 와이어들(121)에 의해 전기적으로 연결된 상태를 나타낸다.
상기 인쇄회로 기판(110) 측에 스티치 본딩(111)된 상기 와이어들(121) 간의 간격은 상기 반도체 다이(120) 측에 볼 본딩된 간격보다 더 넓으며, 이는 인쇄회로 기판(110) 상의 패턴 제작에 따른 제한 및 상기 와이어들(121)의 휨 특성에 의해서 나타나는 현상으로 상기 와이어들(121)의 정렬 형태는 통상적으로 부채꼴 형태로 늘어지는 구조를 갖게된다.
상술한 바와 같은 다이 본딩 공정은 반도체 패키지의 부피를 최소화시켜서 소형화된 제품에 제공하는 데 그 의도가 있는 반면에, 반도체 다이와 인쇄회로 기판을 전기적으로 연결하는 와이어들의 배열이 부채꼴 형태로 늘어지므로 부품 배치 등의 공간적 제약이 발생하게 되는 문제가 있다.
본 발명은 반도체 다이와 인쇄회로 기판 사이의 배선을 단순화시켜서 부품 배치가 용이하고, 적은 부피로도 구성 가능한 반도체 패키지를 제공하는 데 있다.
본 발명의 제1 측면에 따른 인터포저는,
서로 대향되는 제1 및 제2 면을 포함하는 다면체의 몸체와;
상기 제1 면에 형성된 복수의 전기 접점들과;
상기 제1 및 제2 면을 관통하는 복수의 홀을 포함한다.
본 발명의 제2 측면에 따른 반도체 패키지는,
적어도 하나의 전기 회로 및 그 상면에 위치된 복수의 제1 전기 단자들을 포함하는 인쇄회로 기판과;
상호 대향되는 제1 및 제2 면을 관통하는 홀과, 상기 제1 및 제2 면 각각에 형성되는 제2 전기 단자들을 포함하는 다각 몸체를 포함하며,
상기 다각 몸체는 상기 제1 전기 단자들에 상기 홀과 상기 제2 전기 단자들 이 대응되도록 상기 인쇄회로 기판 상에 안착된다.
이하에서는 첨부도면들을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 본 발명을 설명함에 있어서, 관련된 공지기능, 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하지 않게 하기 위하여 생략한다.
도 3은 본 발명의 바람직한 실시 예에 따른 반도체 패키지를 도시한 사시도이고, 도 4는 도 3에 도시된 B~B'을 따라 절단된 반도체 패키지의 단면을 도시한 도면이고, 도 5는 도 3에 도시된 A~A'을 따라 절단된 반도체 패키지의 단면을 도시한 도면이고, 도 6은 도 3에 도시된 반도체 패키지의 평면 상태를 도시한 도면이다. 도 3 내지 도 6을 참조하면, 본 실시 예에 따른 반도체 패키지(200)는 복수의 전기 접점들(202)을 포함하는 인쇄회로 기판(210)과, 인터포저(230)와, 반도체 다이(220)와, 상기 인터포저(230)와 상기 인쇄회로 기판(210)의 사이에 삽입된 지지 부재(201)를 포함한다.
도 8은 도 3에 도시된 인쇄회로 기판의 상면을 도시한 평면도이다. 도 8에 도시된 인쇄회로 기판(210)은 복수의 제1 및 제2 전기 접점들(202,231b)을 포함하며, 상기 인터포저(230)와 상기 반도체 다이(220)는 상기 인쇄회로 기판(210) 상에 안착되며, 상기 제1 및 제2 전기 접점들(202,231b)은 상기 인터포저(230)가 안착되는 상기 인쇄회로 기판(210)의 상 면에 형성된다.
상기 제2 전기 단자들(221) 중 일부는 제1 와이어들(222a)에 의해서 상기 제 1 전기 단자들(231a)과 전기적으로 연결되고, 상기 제1 전기 단자들(231a)과 연결되지 않은 나머지 제2 전기 단자들(221)은 제2 와이어들(222b)에 의해서 상기 제2 전기 접점들(231b)과 전기적으로 연결된다. 상기 제1 및 제2 와이어들(222a,222b)은 스티치 본딩 또는 와이어 본딩에 의해 전기적으로 연결된다.
상기 제1 및 제2 와이어들(222a, 222b)은 초정밀 세라믹 가공 제품인 캐피러리(반도체칩과 리드 프레임을 연결해주는 골드 와이어를 부착하는 장치)에 의해 와이어 본딩될 수 있으며, 상술한 캐피러리의 이동 궤적에 따라서 상기 제2 전기 접점들(231b)에 연결되는 상기 제2 와이어들(222b)이 바닥에 닿는 형태로 형성이 가능하고, 상기 지재 부재(solder resist; 201)의 두께와 본딩된 상기 제2 와이어들(222b)의 두께를 비슷하게 형성함으로써 상기 인터포저(230) 안착시 상기 각 제2 와이어(222b)에 눌림이 발생하는 것을 방지할 수 있다.
도 3에 도시된 인터포저를 도시한 도 7을 참조하면, 상기 인터포저(230)는 상호 대향되는 제1 및 제2 면을 포함하는 다면체 형태의 몸체(234)와, 상기 제1 및 제2 면을 관통하는 홀들(232)과, 상기 제1 면에 형성되는 제1 전기 단자들(231a)을 포함한다.
상기 인터포저(230)는 상기 제1 전기 접점들(202)에 상기 각 홀들(232)이 대응되도록 상기 인쇄회로 기판(210) 상에 안착되며 상기 각 홀(232)은 상기 제1 전기 접점들(202)과 전기적으로 연결된다.
도 9는 도3에 도시된 인쇄회로 기판의 일부 단면을 도시한 도면이고, 도 10은 도 3에 도시된 인터포저의 일부 단면을 도시한 도면이다. 상기 각 제2 전기 접 점들(202)과 상기 각 홀(232)의 상호 접하는 부분은 골드 스터드 범퍼(Gold stud bump)에 의해서 전기적으로 연결된다. 도 9 및 도 10에 도시된 바를 참조하면, 상기 각 제2 전기 접점들(202)은 골드(gold) 재질의 전극(202a)과 상기 전극(202a) 상에 형성된 솔더 범퍼(solder bumper;202a)를 포함한다. 상기 각 홀들(232)은 상기 제2 전기 접점들(202)에 접하는 측에 대칭되는 형태의 전극(232a)와, 솔더 범퍼(232b)가 형성된다.
상기 제2 전기 접점들(202)과 상기 홀(232)들은 각각의 솔더 범퍼들(202a,232b)이 상호 접하게 정렬된 후, 열처리 과정인 리플로우(Reflow)를 거쳐서 완전하게 접합된다.
또한, 상기 지지 부재(201)은 일종의 솔더 레지스터(Soler resist)로서, 상기 제2 전기 접점들(202)의 사이에 위치됨으로서, 리플로우 등의 열처리 과정 중에 솔더 범퍼들(202a,232b)이 과도하게 용융되어 인접한 다른 제2 전기 접점들과 전기적으로 연결되는 것을 방지하는 기능도 제공할 수 있으며, 바람직하게는 상기 솔더 범퍼(202a, 232b)보다 높은 두께를 갖도록 형성하는 것이 바람직하다.
상기 반도체 다이(220)는 복수의 제2 전기 단자들(221)을 구비하며, 상기 제2 전기 단자들(221) 중 일부는 상기 제1 전기 단자들(231a)에 전기적으로 연결되고, 상기 제2 전기 단자들(221) 중 상기 제1 전기 단자(231a)와 연결되지 않은 나머지 일부는 본딩 패드 형태의 제2 전기 접점들(231b)과 연결된다.
본 발명은 반도체 다이를 포함하는 반도체 패키지에 관한 발명으로서, 반도체 다이와 전기적으로 연결되는 인터포저를 이용해서 인쇄회로 기판과 반도체 다이를 전기적으로 연결함으로써, 라우팅 측면을 고려할 경우 재배선이 가능해 외부 입출력 핀으로의 배선이 용이하다.

Claims (8)

  1. 인터포저에 있어서,
    서로 대향되는 제1 및 제2 면을 포함하는 다면체의 몸체와;
    상기 제1 면에 형성된 복수의 전기 단자들과;
    상기 제1 및 제2 면을 관통하는 복수의 홀을 포함함을 특징으로 하는 반도체 다이와 인쇄회로 기판을 연결시키기 위한 인터포저.
  2. 반도체 패키지에 있어서,
    그 상면에 형성된 복수의 전기 접점들을 포함하는 인쇄회로 기판과;
    상호 대향되는 제1 및 제2 면과, 상기 제1 및 제2 면을 관통하는 홀과, 상기 제1 면 각각에 형성된 제1 전기 단자들을 포함하는 인터포저를 포함하며,
    상기 인터포저는 상기 전기 접점들에 상기 홀들이 대응되도록 상기 인쇄회로 기판 상에 안착됨을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 인터포저는 제2 면이 상기 인쇄회로 기판의 상 면에 대면하게 안착됨을 특징으로 하는 반도체 패키지.
  4. 제2 항에 있어서, 상기 전기 접점들은,
    상기 인쇄회로 기판 상에 형성되며 상기 홀들에 일대일에 대응되는 제1 전기 접점들과;
    상기 제1 전기 단자들에 대응되는 제2 전기 접점들로 구성됨을 특징으로 하는 반도체 패키지.
  5. 제2 항에 있어서, 상기 반도체 패키지는,
    복수의 제2 전기 단자들을 구비하며, 상기 인쇄회로 기판 상에 안착되는 반도체 다이를 더 포함함을 특징으로 하는 반도체 패키지.
  6. 제4 항에 있어서, 상기 반도체 패키지는,
    상기 제2 전기 단자들 중 일부와 상기 제1 전기 단자들을 전기적으로 연결시키는 제1 와이어들과;
    상기 제2 전기 단자들 중 상기 제1 전기 단자들과 연결되지 않은 제2 전기 단자들을 상기 제2 전기 접점들과 연결시키기 위한 제2 와이어들을 더 포함함을 특징으로 하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 제1 및 제2 와이어들은 스티치 본딩에 의해 전기적으로 연결됨을 특징으로 하는 반도체 패키지.
  8. 제6 항에 있어서,
    상기 제1 및 제2 와이어들은 와이어 본딩에 의해 전기적으로 연결됨을 특징으로 하는 반도체 패키지.
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