KR20080008999A - 전기 전도성 피쳐의 제조방법 - Google Patents

전기 전도성 피쳐의 제조방법 Download PDF

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KR20080008999A
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일량 우
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제록스 코포레이션
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Abstract

본 발명은 유기 아민, 은 화합물 및 임의로 유기 산을 포함하는 출발 성분들을 포함하는 저점도 조성물을 액상 부착(liquid deposition)시켜 부착된 조성물을 생성시키는 단계(a) 및 부착된 조성물을 가열하여 은을 포함하는 전기 전도성 피쳐(feature)를 생성시키는 단계(b)를 포함하는, 전기 전도성 피쳐의 제조방법에 관한 것이다.
전기 전도성 피쳐, 저점도 조성물, 유기 아민, 은 화합물, 유기 산, 액상 부착

Description

전기 전도성 피쳐의 제조방법{Electrically conductive feature fabrication process}
연방정부 지원된 연구 또는 개발에 대한 설명
본 발명은 미국 표준기술국립연구소(NIST)에 의해 재정된 협약 제70NANBOH3033호하에 미국 정부 지원으로 이루어졌다. 미국 정부는 본 발명에 대한 일정 권리를 갖는다.
액상 부착(liquid deposition) 기술을 통한 전자 회로 소자(element)의 제조는 이러한 기술이 박막 트랜지스터(TFT), 발광 다이오드(LED), RFID 택, 광전소자 등과 같은 전자 응용을 위한 통상적인 주류를 이루는 무정형 실리콘 기술에 대한 잠재적인 저가 대체법을 제공하기 때문에 대단히 중요하다. 그러나, 실제 사용을 위한 전도성, 가공 및 비용 요건을 충족시키는 기능성 전극, 픽셀 패드 및 전도성 트레이스, 라인 및 트랙의 부착(deposition) 및/또는 패터닝(patterning)은 커다란 도전이었다. 은은 금보다 훨씬 저렴하고 구리보다 환경 안정성이 훨씬 우수하기 때문에 전자 장치(electronic device)용 전도성 소자로서 특히 중요하다. 따라서, 전자 장치의 전기 전도성 피쳐(feature) 또는 소자를 제조하는 데 적합한 저가 방법 및 조성물이 매우 필요하며, 이는 본원 발명의 양태들에 의해 해결된다.
다음 문헌이 배경 정보를 제공한다: 다카마쓰(Takamatsu)의 미국 특허 제6,197,366 B1호; 코다스(Kodas) 등의 미국 특허 제6,951,666 B2호; 우 일량(Wu, Yiliang) 등의 미국 공개특허공보 제20050129843A1호(대리인 사건 번호 A3401-US-NP에 상응) 및 리 위닝(Li, Yuning) 등의 미국 공개특허공보 제20060073667A1호(대리인 사건 번호 20040823-US-NP에 상응).
본원 발명의 양태들에서, 유기 아민, 은 화합물 및 임의로 유기 산을 포함하는 출발 성분들을 포함하는 저점도 조성물을 액상 부착시켜 부착된 조성물을 생성시키는 단계(a) 및 부착된 조성물을 가열하여 은을 포함하는 전기 전도성 피쳐를 생성시키는 단계(b)를 포함하는, 전기 전도성 피쳐의 제조방법을 제공한다.
본원 발명의 또 다른 양태들에서, 반도체층, 게이트 전극, 반도체층과 접촉하고 있는 소스 전극, 반도체층과 접촉하고 있는 드레인 전극, 및 반도체층과 게이트 전극 사이에 배치된 게이트 유전체를 포함하는 박막 트랜지스터를 제조함을 포함하는 방법으로서, 게이트 전극, 소스 전극 및 드레인 전극으로 이루어진 그룹으로부터 선택된 하나 이상의 전극이, 유기 아민, 은 화합물 및 임의로 유기 산을 포함하는 출발 성분들을 포함하는 저점도 조성물을 액상 부착시켜 부착된 조성물을 생성시키는 단계(a) 및 부착된 조성물을 가열하여 은을 포함하는 하나 이상의 전극을 생성시키는 단계(b)를 포함하는 전극 제조방법에 의해 형성되는, 방법을 제공한다.
달리 언급되지 않는 한, 상이한 도면에서의 동일한 참조번호는 동일하거나 유사한 특징부를 나타낸다.
용어 "은"은 (은 화합물과 대조적으로) 다른 원소들과 결합되지 않은 은 원자, 즉 "원소 은"을 나타내는 것으로 이해된다.
"저점도 조성물"에서 용어 "저점도"는, 예를 들면, 약 1000센티포이즈(centipoise) 미만의, 액상 부착에 적합한 점도를 나타내는 것으로 이해된다. 본원 발명의 양태들에서, 저점도 조성물의 점도는 약 500센티포이즈 미만이거나 약 5센티포이즈 내지 약 500센티포이즈이다. 본원 발명의 다른 양태에서, 저점도 조성물의 점도는 약 100센티포이즈 미만이다. 특정 조성물이 "저점도"를 나타내는지를 결정하기 위해서, 액상 부착 전에 레올로지 미터(rheology meter)를 사용하여 약 0.1Hz 내지 약 1000Hz의 전단 속도 및 실온에서 점도를 측정한다.
용어 "액상 부착"은 액체 피복 또는 액체 인쇄와 같은 액체 공정을 사용하여, 용액 또는 분산액인 저점도 조성물을 부착시키는 것을 의미한다. 저점도 조성물은 인쇄를 사용하는 경우 잉크로서 언급될 수 있다. 예시적인 액체 피복 공정으로는 스핀 피복, 블레이드 피복, 로드 피복, 침지 피복 등이 있다. 예시적인 액체 인쇄 기술로는, 예를 들면, 석판인쇄 또는 오프셋 인쇄, 그라비어(gravure), 플렉소 인쇄, 스크린 인쇄, 스텐실 인쇄, 잉크젯 인쇄, 스탬핑(예: 마이크로컨택(microcontact) 인쇄) 등이 있다. 본원 발명의 양태들에서, 액상 부착은 잉크젯 인쇄이다.
본 발명의 방법에 의해 제조된 "전기 전도성 피쳐"는 본원 발명의 양태들에서 전도도가 높다. 예를 들면, 4-프로브 방법으로 측정된 전기 전도성 피쳐의 박막 전도도는 약 1000지멘스(siemens)/센티미터("S/cm") 초과, 약 5000S/cm 초과, 약 8,000S/cm 초과, 약 10,000S/cm 초과이다. 전기 전도성 피쳐는 전자 장치에서 전도성 전극, 전도성 패드, 전도성 트레이스, 전도성 라인, 전도성 트랙 등으로서 사용될 수 있다. 용어 "전자 장치"는 박막 트랜지스터, 유기 발광 다이오드, RFID 택, 광전 소자 및 전도성 소자 또는 부재가 필요한 다른 전자 장치와 같은 매크로 전자 장치, 마이크로전자 장치 및 나노전자 장치를 나타낸다. 전기 전도성 피쳐는 상기 용도에 적합한 두께를 갖는다. 예를 들면, 두께는 약 5nm 내지 약 10mm, 약 10nm 내지 약 5mm, 또는 약 50nm 내지 1mm이다. 본원 발명의 양태들에서, 전기 전도성 피쳐는 저항이 낮으며, 예를 들면, 약 1000Ω미만, 약 10Ω미만, 약 0.1Ω미만, 또는 약 0.001Ω미만이다.
저점도 조성물은 유기 아민, 은 화합물 및 임의로 유기 산을 포함하는 출발 성분을 포함한다. 출발 성분을 변화시키는 화학 반응/상호작용이 일어날 수 있거나 일어나지 않을 수 있다. 예를 들면, 본원 발명의 양태들에서, 유기 아민은 저점도 조성물에서 은 화합물과 착체를 형성할 수 있다.
모든 적합한 은 화합물이 사용될 수 있다. 본원 발명의 양태들에서, 은 화합물은 은 아세테이트, 탄산은, 염소산은, 염화은, 은 락테이트, 질산은, 은 펜타플루오로프로피오네이트, 은 트리플루오로아세테이트, 은 트리플루오로메탄설포네이트 및 이들의 혼합물로 이루어진 그룹으로부터 선택된다. 본원 발명의 하나의 양태에서, 은 화합물은 은 아세테이트이다.
모든 적합한 유기 아민이 사용될 수 있다. 본원 발명의 양태들에서, 유기 아민은 에탄올아민, 아미노프로판올, 디에탄올아민, 2-메틸아미노에탄올, N,N-디메틸아미노에탄올, 메톡시에틸아민, 메톡시프로필아민, 디아미노에탄, 디아미노프로판, 디아미노부탄, 디아미노사이클로헥산 및 이들의 혼합물로 이루어진 그룹으로부터 선택된다. 본원 발명의 하나의 양태에서, 유기 아민은 에탄올아민이다.
모든 적합한 유기 산이 사용될 수 있다. 본원 발명의 양태들에서, 유기 산 은, 예를 들면, 탄소수 9 이상의 카복실산이다. 본원 발명의 또 다른 양태에서, 유기 산은 탄소수 10 이상의 카복실산이다. 본원 발명의 양태들에서, 유기 산은 노난산, 데칸산, 시트로넬산, 게란산, 운데켄산, 라우르산, 미리스트산, 팔미트산, 올레산, 이들의 이성체 및 이들의 혼합물로 이루어진 그룹으로부터 선택된다. 이성체는 원자수는 동일하지만 화학적 구조 또는 원자의 배치가 상이하다. 예를 들면, 탄소수가 12인 2-부틸옥탄산은 라우르산의 이성체 형태이다. 본원 발명의 양태들에서, 유기 산은 불포화 카복실산, 예를 들면, 시트로넬산, 게란산, 운데켄산 및 올레산이다. 유기 산의 첨가는 본원 발명의 양태들에 다수의 잇점을 제공한다. 첫째, 유기 산을 첨가함으로써 전기 전도성 피쳐의 전도도를, 예를 들면, 약 2배 내지 약 10배 증가시킬 수 있다. 둘째, 전기 전도성 피쳐를 유기 반도체를 함유하는 전자 장치용 전극으로서 사용하는 경우, 유기 산이 존재함으로써 전극과 반도체 사이의 접촉 영역을 도핑(doping)시켜 전극과 반도체 사이의 접촉 저항을 최소화시킬 수 있다.
저점도 조성물은 용액 또는 분산액일 수 있다. 하나, 둘 또는 그 이상의 출발 성분들은 용액/분산액용 액체 매질이다. 본원 발명의 양태들에서, 유기 아민 및/또는 유기 산은 용액/분산액용 액체 매질일 수 있다. 본원 발명의 양태들에서, 유기 아민 및 유기 산 이외의 출발 성분은 용액/분산액용 액체 매질이며, 여기서 액체 매질은, 예를 들면, 알콜, 에테르, 에스테르, 물, 방향족류 및 이들의 혼합물로 이루어진 그룹으로부터 선택된 액체를 포함한다. 본원 발명의 양태들에서, 액체는 메탄올, 에탄올, 프로판올, 부탄올, 에틸렌글리콜, 메톡시에탄올, 에톡시에탄 올, 메톡시프로판올, 에톡시프로판올, 메톡시부탄올, 디메톡시글리콜 및 이들의 혼합물로 이루어진 그룹으로부터 선택된 알콜이다. 본원 발명의 양태들에서, 액체 매질은 은 화합물과 같은 하나 이상의 다른 출발 성분용 용매로서 간주될 수 있다. 본원 발명의 양태들에서, 둘 이상의 액체를 동시에 사용한다. 예를 들면, 에틸렌글리콜 및/또는 디메톡시글리콜의 또 다른 액체를 첨가함으로써 목적하는 전도도를 달성하기 위한 가열 시간을 감소시킬 수 있다. 가열 시간은, 예를 들면, 약 50% 내지 약 2배 감소된다.
저점도 조성물의 출발 성분은 다음 대표적인 값과 같은 적합한 몰 비로 존재할 수 있다. 은 화합물에 대한 유기 아민의 몰 비는, 예를 들면, 약 0.8 내지 약 2.5이거나 약 1 내지 약 2이다. 은 화합물에 대한 유기 산의 몰 비는, 예를 들면, 약 0.01 내지 약 1이거나 약 0.02 내지 약 0.5이다. 본원 발명의 양태들에서, 저점도 조성물의 은 화합물은 약 1중량% 내지 약 50중량%이거나 약 5중량% 내지 약 30중량%이다. 둘 이상의 액체 매질이 존재하는 경우, 액체 매질들 사이의 적합한 비가 사용될 수 있다.
저점도 조성물은 적합한 방법을 사용하여 제형화시킬 수 있다. 본원 발명의 양태들에서, 다음 과정을 사용할 수 있다. 유기 아민을 먼저 적합한 용매(예: 알콜)에 용해시킨다. 그 다음, 은 화합물을 교반[예: 진탕 또는 교반]하면서 가한다. 이어서, 유기 산을 상기 혼합물에 가한 후, 교반(예: 초음파 진동 또는 균질화)시킨다. 임의로 여과하여 용해되지 않은 출발 성분을 제거한다. 본원 발명의 양태들에서, 은 화합물을 저점도 조성물에 용해시킨다. 저점도 조성물은 용액이 다.
본원 발명의 다른 양태에서, 저점도 조성물은, 예를 들면, 은 나노입자, 금 나노입자 등과 같은 금속 입자를 추가로 함유하는 분산액이다. 금속 입자는 입자 크기가 약 1nm 내지 약 999nm, 특히 약 1nm 내지 약 100nm이다.
본원 발명의 양태들에서, 저점도 조성물은 매우 안정할 수 있다. 즉, 저점도 조성물은 주위 조건하에 저장되는 경우 저장 수명이 길 수 있다. 침전물은 없거나 거의 관찰되지 않는다. 본원 발명의 양태들에서, 저점도 조성물은 저장 수명이 1주일 초과, 1개월 초과, 3개월 초과 또는 6개월 초과이다. 저장 수명은 액상 부착을 통한 전기 전도성 피쳐의 제조에 있어서 중요한 파라미터이다. 긴 저장 수명은, 예를 들면, 프린팅 헤드의 블로킹 없이 저점도 조성물을 잉크 젯 인쇄를 사용하여 전사하고 부착시키는 데 바람직하다. 보다 긴 저장 수명은, 예를 들면, 알콜 및 포름아미드와 같은 적합한 액체 매질을 사용하는 본원 발명의 양태들에서 달성될 수 있다. 그러나, 본 발명의 양태들은 저장 수명이 짧은 저점도 조성물도 포함한다.
본원 발명의 양태들에서, 가열 전의 부착된 조성물은 주로 무정형이다. 부착된 조성물의 무정형 또는 결정성 상태를 측정하기 위해서, X선 회절 또는 분광 현미경과 같은 방법을 사용할 수 있다. 본원 발명의 양태들에서, 무정형의 부착된 조성물은 분광 현미경하에 복굴절을 나타내지 않거나 X선 회절 패턴에서 회절 피크를 나타내지 않는다.
본원 발명의 양태들에서, 부착된 조성물은 가열 전의 박막 전도도가, 예를 들면, 약 10-9S/cm 미만이거나 약 10-10S/cm 미만인 실질적으로 절연재이다.
부착된 조성물을 약 250℃ 미만, 약 200℃ 미만 또는 약 150℃ 미만의 적합한 온도에서 가열함으로써, 전자 장치에서 전기 전도성 소자로서 사용하기에 적합한, 은을 포함하는 전기 전도성 피쳐를 형성할 수 있다. 가열 온도는 바람직하게는 이미 부착된 층(들) 또는 기판(단일층 기판 또는 다층 기판)의 특성에 악영향을 미치지 않는 온도이다. 가열은, 예를 들면, 약 1초 내지 약 10시간, 특히 약 10초 내지 약 1시간 동안 수행된다. 가열은 공기 중에서, 불활성 대기중에서, 예를 들면, 질소 또는 아르곤 하에, 또는 환원 대기 중에서, 예를 들면, 수소 약 1 내지 약 20용량%를 함유하는 질소 하에 수행된다. 가열은 정상 대기 조건하에 또는, 예를 들면, 수 mbar 내지 약 10-3mbar의 감압하에 수행된다. 본원 발명의 양태들에서, 가열은, 예를 들면, 예비 가열된 가열 장치를 사용하여 특정 온도에서 순간 가열 방식으로 수행될 수 있다. 본원 발명의 다른 양태에서, 가열은 가열 장치가 실온(약 20 내지 약 25℃)에서 출발하거나 약 25℃ 내지 약 100℃에서 출발하여 1분당 약 0.5 내지 약 100℃를 달성할 수 있는 가열 속도를 사용하는 점진적인 가열 방식으로 수행될 수 있다.
가열시킨 후, 전기 전도성 피쳐의 막 형태를, 예를 들면, 주사 전자 현미경(SEM)과 같은 적합한 기술을 사용하여 확인할 수 있다. 본원 발명의 양태들에서, 전기 전도성 피쳐는 균열이 없는 연속 막이다. 본원 발명의 다른 양태들에서, 몇 개의 공극이 존재할 수 있다. 본원 발명의 양태들에서, 부착된 조성물을 가열 함으로써 은 화합물 출발 성분을 융합된 나노입자 형태의 은으로 변화시킬 수 있다. 본원 발명의 양태들에서, 전기 전도성 피쳐는 융합된 은 나노입자를 포함하고, 당해 나노입자의 추정되는 크기는, 예를 들면, 약 10nm 내지 약 300nm이다(나노입자들은 함께 융합되지만, 입자 형태는 식별할 수 있다). 본원 발명의 다른 양태에서, 은의 입자 형태는 식별 가능하지 않다.
본원 발명의 양태들에서, 액상 부착 및 가열은 각각 1회 또는 수 회 예를 들면, 2회, 3회 또는 그 이상으로, 예를 들면, 부착 + 부착 + 가열 또는 부착 + 가열 + 부착 + 가열과 같은 효과적인 배열로 수행될 수 있다. 부착 및/또는 가열이 수 회 수행되는 본원 발명의 양태에 있어서, 이러한 부착 및/또는 가열은 동일하거나 상이한 저점도 조성물을 사용하여 동일하거나 상이한 조건(예: 동일하거나 상이한 가열 프로파일) 하에 수행될 수 있다. 본원 발명의 양태들에서, 액상 부착 및 가열을 수 회 수행하여 특정 용도에 바람직할 수 있는 두꺼운 전기 전도성 피쳐를 생성시킬 수 있다. 본원 발명의 양태들에서, 액상 부착 및 가열을 수 회 수행함으로써, 층(들)의 공극들을 충전시켜 전기 전도성 피쳐의 박막 전도도를 향상시킬 수도 있다.
본원 발명의 양태들에서, 저점도 조성물은, 예를 들면, 박막 트랜지스터("TFT")에서 소스 전극 및 드레인 전극과 같은 전도성 부재를 제조하는 데 사용될 수 있지만, 이로써 제한되는 것은 아니다.
도 1에는 기판과 게이트 전극 둘 다로서 작용하는 다량의 n-도핑된 실리콘 웨이퍼(18), 및 상부에 2개의 금속 콘택(contact), 즉 소스 전극(20) 및 드레인 전 극(22)이 부착되어 있는, 열 성장된 산화규소 절연층(14)으로 구성된 TFT 구조(10)가 대략적으로 도시되어 있다. 금속 콘택(20)와 (22) 상부 및 이들 사이에는 유기 반도체층(12)이 존재한다.
도 2는 기판(36), 게이트 전극(38), 소스 전극(40)과 드레인 전극(42), 절연층(34) 및 유기 반도체층(32)으로 이루어진 또 다른 TFT 구조(30)를 대략적으로 도시한다.
도 3은 기판과 게이트 전극 둘 다로서 작용하는 다량의 n-도핑된 실리콘 웨이퍼(56), 열 성장된 산화규소 절연층(54), 및 상부에 소스 전극(60) 및 드레인 전극(62)이 부착되어 있는 유기 반도체층(52)으로 이루어진 또 다른 TFT 구조(50)를 대략적으로 도시한다.
도 4는 기판(76), 게이트 전극(78), 소스 전극(80), 드레인 전극(82), 유기 반도체층(72) 및 절연층(74)으로 이루어진 추가의 TFT 구조(70)를 대략적으로 도시한다.
기판은, 예를 들면, 실리콘, 유리판, 플라스틱 막 또는 시트로 이루어질 수 있다. 구조적으로 유연한 장치용으로, 예를 들면, 폴리에스테르, 폴리카보네이트, 폴리이미드 시트 등과 같은 플라스틱 기판이 사용될 수 있다. 기판의 두께는 10㎛ 내지 10mm, 특히 가요성 기판의 경우에는 두께가, 예를 들면, 약 50㎛ 내지 약 2mm이고, 유리 또는 실리콘과 같은 경질 기판의 경우에는 약 0.4 내지 약 10mm이다.
게이트 전극, 소스 전극 및 드레인 전극을 본 발명의 양태들에 의해 제조할 수 있다. 게이트 전극의 두께 범위는, 예를 들면, 약 10 내지 약 2000nm이다. 소 스 전극 및 드레인 전극의 통상적인 두께는, 예를 들면, 약 40nm 내지 약 1㎛이고, 보다 구체적인 두께는 약 60 내지 약 400nm이다.
절연층은 일반적으로 무기 재료 막 또는 유기 중합체 막일 수 있다. 절연층으로서 적합한 무기 재료의 구체적인 예로는 산화규소, 질화규소, 산화알루미늄, 티탄산바륨, 티탄산바륨지르코늄 등이 있고, 절연층용 유기 중합체의 구체적인 예로는 폴리에스테르, 폴리카보네이트, 폴리(비닐 페놀), 폴리이미드, 폴리스티렌, 폴리(메타크릴레이트), 폴리(아크릴레이트), 에폭시 수지 등이 있다. 절연층의 두께는 사용되는 유전체의 유전 상수에 따라, 예를 들면, 약 10nm 내지 약 500nm이다. 절연층의 전형적인 두께는 약 100nm 내지 약 500nm이다. 절연층의 전도도는, 예를 들면, 약 10-12S/cm 미만일 수 있다.
예를 들면, 절연층과 소스 전극/드레인 전극 사이에 이들과 접촉하는 반도체층이 위치하고, 반도체층의 두께는 일반적으로, 예를 들면, 10nm 내지 약 1㎛이거나 약 40 내지 약 100nm이다. 모든 반도체 재료를 당해 층을 형성하는 데 사용할 수 있다. 전형적인 반도체 재료로는 위치 규칙적인 폴리티오펜, 올리고티오펜, 펜타센, 및 본원에 참고로 인용된 문헌[참조: 웅 벙(Ong, Beng) 등의 미국 공개특허공보 제2003/0160230 A1호; 웅 벙 등의 미국 공개특허공보 제2003/0160234 A1호; 웅 벙 등의 미국 공개특허공보 제2003/0136958 A1호; 및 "Organic Thin Film Transistors for Large Area Electronics" by C.D. Dimitrakopoulos and P.R.L. Malenfant, Adv. Mater., Vol. 12, No. 2, pp. 99-117 (2002)]에 기재되어 있는 반도체 중합체가 있다. 모든 적합한 기술을 반도체층을 형성하는 데 사용할 수 있 다. 이러한 한 가지 방법은 분말 형태의 화합물을 함유하는 공급원 용기 및 기판이 들어있는 챔버에 약 10-5 내지 10-7torr의 진공을 인가하는 것이다. 화합물이 기판 위에서 승화할 때까지 용기를 가열한다. 반도체층은 일반적으로 반도체의 용액 또는 분산액의 스핀 피복, 캐스팅, 스크린 인쇄, 스탬핑 또는 제트 인쇄와 같은 액상 부착 공정에 의해서도 제조할 수 있다.
특히 게이트 전극 및 반도체층 둘 모두가 절연층과 접촉하고 있고 소스 전극과 드레인 전극 둘 모두가 반도체층과 접촉하고 있는 경우, 절연층, 게이트 전극, 반도체층, 소스 전극 및 드레인 전극은 임의의 순서로 형성시킨다. 용어 "임의의 순서로"는 순차적인 형성 및 동시 형성을 포함한다. 예를 들면, 소스 전극과 드레인 전극을 동시에 또는 순차적으로 형성시킬 수 있다. 박막 트랜지스터의 구성, 제조 및 작동은 본원에 참고로 인용된 바오(Bao) 등의 미국 특허 제6,107,117호에 기재되어 있다.
모든 % 및 부는 달리 언급하지 않는 한 중량을 기준으로 한다. 실온은 약 20 내지 약 25℃를 나타낸다.
실시예 1
저점도 조성물을 다음과 같이 제조한다: 에탄올아민 1g을 에톡시에탄올 5g에 가한 후, 진탕 또는 교반하면서 은 아세테이트(AgAc) 1g을 가한다. 그 다음, 올레산 0.1g을 상기 혼합물에 가하고, 초음파 진동시켜 산을 균질하게 용해시킨다. 조성물의 점도를 레올로지 미터로 측정하면 전단 속도 1Hz 및 실온에서 약 10센티포 이즈이고, 이는 잉크젯 인쇄에 적합하다. 생성된 저점도 조성물을 0.45㎛ 시린지 필터를 통해 여과시키고, 깨끗한 유리 슬라이드에 1000rpm으로 30초 동안 스핀 피복시킨 후, 핫 플레이트(hot plate)에서 주위 대기 하에 200℃에서 30분 동안 가열한다. 실온으로 냉각시킨 후, 박막 전도도를 4-프로브 기술로 측정하면 7 내지 9×103S/cm이다. 상기 조성물을 실온에서 밤새 시효경화시킨다. 흑색 침전물이 관찰되며, 이는 조성물의 저장 수명이 짧음을 나타낸다.
실시예 2
실시예 1과 유사하게 조성물을 제조하는데, 단 n-부탄올을 용매로서 사용한다. 스핀 피복시키고, 200℃에서 30분 동안 가열한 후, 박막 전도도를 측정하면 1.3×104S/cm이다. 조성물을 실온에서 3개월 동안 시효경화시킨 후에 침전물이 관찰되지 않으며, 이는 저장 수명이 우수함을 나타낸다.
실시예 3
에탄올아민 1g을 n-부탄올 5g에 가한 후, 진탕시키거나 교반하면서 은 아세테이트(AgAc) 1g을 가한다. 0.45㎛ 시린지 필터를 통해 여과한 후, 조성물을 깨끗한 유리 슬라이드에 1000rpm으로 30초 동안 스핀 피복시키고, 핫 플레이트에서 주위 대기하에 200℃에서 30분 동안 가열한다. 박막 전도도를 측정하면 1 내지 2×103S/cm이다. 실시예 3과 실시예 2를 비교해 보면 올레산 첨가로 인해 전도도가 증 가함을 알 수 있다.
실시예 4
실시예 2에서 제조한 조성물을 스핀 피복시키고, 200℃에서 10분 동안 가열한다. 전도도를 측정하면 1000S/cm 미만이다.
실시예 5
실시예 2와 유사하게 조성물을 제조하는데, 단 에틸렌 글리콜 0.4g을 조용매로서 가한다. 여과하고, 스핀 피복시키고, 200℃에서 10분 동안 가열한 후, 박막 전도도를 측정하면 1.6×104S/cm이다. 실시예 5를 실시예 4 및 실시예 2와 비교해보면, 조용매 에틸렌 글리콜의 첨가로 인해 전도도는 약간 증가하지만 가열 시간은 상당히 감소했음을 알 수 있다.
실시예 6
에탄올아민 1g을 n-부탄올 5g에 가하고, 은 아세테이트(AgAc) 1g을 진탕 또는 교반하면서 가한다. 그 다음, 에틸렌 글리콜 0.4g을 조용매로서 가한다. 이어서, 다음 표에 기재된 각종 유기 산 0.1g을 상기 혼합물에 가하고, 초음파 진동시켜 산을 균질하게 용해시킨다. 생성된 조성물을 여과하고, 상기한 바와 같이 박막으로 스핀 피복시킨다. 200℃에서 30분 동안 가열한 후 박막 전도도를 측정한다.
유기 산 전도도(S/cm)
헵탄산 1350
옥탄산 3540
노난산 8940
데칸산 14300
시트로넬산 15000
게란산 18000
운데켄산 23200
라우르산 16900
미리스트산 19600
팔미트산 16800
올레산 18200
위의 표로부터 탄소수 9 이상의 유기 산을 함유하는 저점도 조성물이 가열 후 높은 전도도를 나타냄을 알 수 있다. 이성체 형태들(예를 들면, 데칸산, 시트로넬산 및 게란산은 모두 탄소수가 10이다)은 전도도에 대한 영향이 거의 없다.
실시예 7
에탄올아민 1g을 n-부탄올 5g에 가한 후, 진탕 또는 교반하면서 은 아세테이트(AgAc) 1g을 가한다. 그 다음, 에틸렌 글리콜 0.4g을 조용매로서 가한다. 이어서, 라우르산 0.1g을 상기 혼합물에 가하고, 초음파 진동시켜 산을 균질하게 용해시킨다. 생성된 조성물을 상기한 바와 같이 여과시키고, 박막으로 스핀 피복시킨다. 150℃에서 45분 동안 가열한 후, 생성된 은 막의 박막 전도도를 측정하면 1.1×104S/cm이다. 당해 실시예는 조성물이 높은 전도도를 유지하면서 약 150℃만큼 낮은 온도에서 가열될 수 있음을 나타낸다.
실시예 8
실시예 2 및 실시예 7로부터 수득한 가열된 박막에 대해 X선 회절을 수행한다. 2개의 막 모두 2.36, 2.04, 1.44 및 1.23Å에서 d-간격(d-spacing)을 갖는 회절 패턴을 제공하며, 이는 진공 증착된 순수한 은 막의 회절 패턴과 동일하다. 당해 결과는 전도성 막이 은을 포함함을 나타낸다.
실시예 9
실시예 2 및 실시예 7로부터 수득한 가열된 박막에 대해 SEM을 수행한다. 2개의 막 모두 균열 없이 연속적이다. 막은 입자 크기가 약 50nm 내지 약 200nm인 융합된 은 나노입자로 이루어져 있다.
실시예 10
도 1에 대략적으로 도시된 하부 접촉 TFT를 은 전구체 조성물의 박막 트랜지스터의 전도성 전극으로서의 용도를 설명하기 위해 선택한다. 상부에 두께가 약 200nm인 산화규소층이 열 성장되어 있는 n-도핑된 실리콘 웨이퍼로 이루어진 실험 장치를 주위 조건하에 제조한다. 웨이퍼는 게이트 전극으로서 작용하는 한편, 산화규소층은 절연층으로서 작용하고 커패시터 미터(capacitor meter)를 사용하여 측정된 전기용량이 약 15nF/cm2(nanofarad/square centimeter)이다. 실리콘 웨이퍼는 먼저 산소/아르곤 플라즈마로 세정하고, 이소프로판올로 세정한 후, 공기 건조시키고, 톨루엔 중의 옥틸트리클로로실란의 0.1M 용액에 60℃에서 약 20분 동안 침지시킨다. 이어서, 웨이퍼를 톨루엔으로 세척한 후, 이소프로판올로 세척하고, 공기 건조시킨다.
실시예 2의 저점도 조성물을 사용하여 다음과 같이 소스 전극 및 드레인 전극을 형성시킨다. 조성물을 위의 개질된 실리콘 웨이퍼상에 1000rpm으로 30초 동안 스핀 피복시킨다. 생성된 막을 200℃에서 30분 동안 가열하여 웨이퍼 상에 연속 전도성 은 막을 형성시킨다. 이어서, 연속 전도성 은 막을 미세한 바늘을 사용하여 기계적으로 스크래칭하여 평행한 전극들로 패터닝시킨다. 이에 의해 채널 길이가 24㎛이고 채널 폭이 1430㎛인 은 소스 전극 및 드레인 전극을 형성시킬 수 있다. 그 다음, 화학식
Figure 112007052714662-PAT00001
의 폴리티오펜 반도체(여기서, n은 중합도이고, 폴리티오펜은 수평균 분자량이 17,300이다)를 사용하여 전극이 형성된 기판 위에 반도체층을 부착시킨다. 당해 폴리티오펜 및 이의 제법은 본원에 참조로 인용된 웅 벙 등의 미국 공개특허공보 제2003/0160230 A1호에 기재되어 있다. 디클로로벤젠 중의 폴리티오펜 용액을 1,000rpm의 속도로 약 100초 동안 스핀 피복시킴으로써 두께가 약 30nm 내지 약 100nm인 반도체 폴리티오펜층을 장치 상부에 부착시키고, 진공 중에서 80℃에서 20시간 동안 건조시킨 후, 진공 오븐 속에서 120 내지 140℃에서 10 내지 30분 동안 가열하여 구조 규칙성이 높은 반도체를 유도한다.
전계 효과 트랜지스터 성능을 블랙 박스 속에서 주위 조건하에 케이슬리(Keithley) 4200 SCS 반도체 특성화 시스템을 사용하여 평가한다. 캐리어 이동도(carrier mobility)(μ)는 수학식 1에 따라서 포화 방식(게이트 전압 VG < 소스- 드레인 전압 VSD)으로 데이타로부터 계산된다.
Figure 112007052714662-PAT00002
위의 수학식 1에서,
ISD는 포화 방식에서의 드레인 전류이고,
W 및 L은 각각 반도체 채널 폭 및 길이이고,
Ci는 절연층의 단위 면적당 전기용량이고,
VG 및 VT는 각각 게이트 전압 및 한계 전압(threshold voltage)이다.
장치의 VT는 측정된 데이타를 ISD=0으로 외삽함으로써 포화 방식에서의 ISD의 제곱근과 장치의 VG간의 관계로부터 결정된다. 박막 트랜지스터에 대한 중요한 특성은 이의 전류 온/오프 비(on/off ratio)이며, 이는 소모 방식에서의 전류에 대한 축적 방식에서의 포화 소스-드레인 전류의 비이다.
당해 방식으로 제조된 본 발명의 장치는 매우 우수한 출력 및 전송 특성을 나타낸다. 출력 특성은 주목할 만한 접촉 저항을 나타내지 않고 매우 우수한 포화 거동, 게이트 바이어스에 대한 2차적인 명확한 포화 전류를 나타낸다. 장치는 가파른 아역치 기울기(subthreshold slope)를 갖는 거의 0 게이트 전압에서 턴-온(turn-on)된다. 이동도를 계산하면 0.07 내지 0.1cm2/V.s이고, 전류 온/오프 비는 약 107이다. 본 발명의 장치의 성능은 진공 부착된 은 전극을 갖는 통상적인 하 부 접촉 TFT의 성능과 거의 동일하다.
도 1은 하나 이상의 전기 전도성 피쳐가 본 발명의 방법을 사용하여 제조된 TFT의 제1 양태를 도시한다.
도 2는 하나 이상의 전기 전도성 피쳐가 본 발명의 방법을 사용하여 제조된 TFT의 제2 양태를 도시한다.
도 3은 하나 이상의 전기 전도성 피쳐가 본 발명의 방법을 사용하여 제조된 TFT의 제3 양태를 도시한다.
도 4는 하나 이상의 전기 전도성 피쳐가 본 발명의 방법을 사용하여 제조된 TFT의 제4 양태를 도시한다.

Claims (2)

  1. 유기 아민, 은 화합물 및 임의로 유기 산을 포함하는 출발 성분들을 포함하는 저점도 조성물을 액상 부착(liquid deposition)시켜 부착된 조성물을 생성시키는 단계(a) 및
    부착된 조성물을 가열하여 은을 포함하는 전기 전도성 피쳐(feature)를 생성시키는 단계(b)를 포함하는, 전기 전도성 피쳐의 제조방법.
  2. 반도체층, 게이트 전극, 반도체층과 접촉하고 있는 소스 전극, 반도체층과 접촉하고 있는 드레인 전극, 및 반도체층과 게이트 전극 사이에 배치된 게이트 유전체를 포함하는 박막 트랜지스터를 제조함을 포함하는 방법으로서,
    게이트 전극, 소스 전극 및 드레인 전극으로 이루어진 그룹으로부터 선택된 하나 이상의 전극이, 유기 아민, 은 화합물 및 임의로 유기 산을 포함하는 출발 성분들을 포함하는 저점도 조성물을 액상 부착시켜 부착된 조성물을 생성시키는 단계(a) 및 부착된 조성물을 가열하여 은을 포함하는 하나 이상의 전극을 생성시키는 단계(b)를 포함하는 전극 제조방법에 의해 형성되는, 방법.
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