KR20080001637A

KR20080001637A - 전류 검출 회로

Info

Publication number: KR20080001637A
Application number: KR1020070063570A
Authority: KR
Inventors: 신지 구리하라
Original assignee: 산요덴키가부시키가이샤
Priority date: 2006-06-28
Filing date: 2007-06-27
Publication date: 2008-01-03
Also published as: JP2008008724A; US7518413B2; CN100557452C; KR100875339B1; US20080012607A1; TW200819758A; TWI325965B; CN101097233A

Abstract

전압 검출 저항에서의 전압 강하분을 효과적으로 검출한다. 전류 검출 저항 Rs의 상측 전압과 하측 전압이 제1 및 제2 스위치 S1, S2를 통해 메인 캐패시터 Ci의 일단에 공급된다. 메인 캐패시터 Ci의 타단에는, 제3 스위치 S3을 통하여, 기준 전압 VREF가 공급된다. 메인 캐패시터 Ci의 타단의 전압이 연산 증폭기 OP의 마이너스 입력단에 입력되고, 이 플러스 입력단에는 기준 전압 VREF가 입력된다. 제1 및 제3 스위치 S1, S3을 온, 제2 스위치를 오프하고 있는 상태에서，메인 캐패시터 Ci에 하측 전압과 기준 전압의 차에 상당하는 전압을 충전하고, 제1 및 제3 스위치 S1, S3을 오프, 제2 스위치 S2를 온하고 있는 상태에서 상측 전압과 하측 전압의 차와, 기준 전압 VREF의 합에 상당하는 전압을 제1 캐패시터의 타단에 얻고, 이 전압으로부터 연산 증폭기 OP에서 기준 전압 VREF를 감산함으로써, 전류 검출 저항 Rs의 양단 전압의 차를 검출한다.

전압, 기준 전압, 전류 검출 저항, 캐패시터

Description

전류 검출 회로{CURRENT DETECTING CIRCUIT}

도 1은 실시예에서의 제1 상태를 도시하는 도면．

도 2는 실시예에서의 제2 상태를 도시하는 도면.

도 3은 변형예에서의 제1 상태를 도시하는 도면．

도 4는 변형예에서의 제2 상태를 도시하는 도면．

도 5는 변형예에서의 제3 상태를 도시하는 도면．

<도면의 주요 부분에 대한 부호의 설명>

CA1 : 제1 단자

CA2 : 제2 단자

Cf : 적분 캐패시터

Ci : 메인 캐패시터

Coff : 오프셋 보상용 캐패시터

OP : 연산 증폭기

Rs : 전류 검출 저항

S1 : 제1 스위치

S2 : 제2 스위치

S3 : 제3 스위치

S4 : 제4 스위치

S5 : 제5 스위치

S6 : 제6 스위치

S7 : 제7 스위치

S8 : 제8 스위치

[특허 문헌1] 일본 특개2001-108712호 공보

전류 검출 저항에 흐르는 전류를 상기 전류 검출 저항의 양단 전압의 차로 검출하는 전류 검출 회로에 관한 것이다．

종래부터, 전류 경로에 전류 검출 저항을 배치하고, 전류 검출 저항에 흐르는 전류를 상기 전류 검출 저항의 양단 전압의 차로 검출하는 전류 검출 회로가 알려져 있다. 이러한 회로에서는, 전류 검출 저항의 저항값을 가능한 한 작게 하여, 여기에서의 전압 강하를 가능한 한 작게 하는 것이 바람직하다. 한편, 전류 검출 저항에서의 전압 강하가 작아지면, 이것을 검출하는 것이 어려워져, 특히 미소 전류를 검출하고자 하면, 매우 작은 전압차를 검출해야 하므로, 전류 검출이 곤란하였다.

특허 문헌1에서는, 전류 검출 저항의 양단의 전압차를 연산 증폭기에서, 증 폭하고, 비교적 작은 전압차를 취출하는 것을 제안하고 있다．

여기서, 연산 증폭기를 이용한 경우에는, 그 증폭율을 결정하기 위한 저항에 의한 잡음 등이 생겨, 전류 검출의 정밀도가 악화된다. 즉, 저항은 열잡음을 발생시키는 것이 알려져 있으며, 그 열잡음의 발생량은, Vn²=4·k·T·B·R이다. 여기에서, k는 볼트먼 상수, T는 절대 온도, B는 주파수 대역폭, R은 저항값이다. 또한, 연산 증폭기는, 그 출력에 오프셋 전압이나 노이즈가 발생하고, 이에 의해서도 전류 검출의 정밀도가 악화된다.

전류 검출 저항에서의 전압 강하가 커지도록 전류 검출 저항의 저항값을 크게 하면, 전류 검출의 정밀도를 상승시킬 수 있지만, 그만큼 로스가 커진다. 예를 들면, 휴대 기기의 전지 전류의 검출 등에서는, 전지의 능력을 살리기 위해, 전류 검출 저항을 가능한 한 작게 하고자 하는 요구가 있다. 이와 같이, 전류 검출 저항에서의 전압 강하를 가능한 한 작게 하고, 또한 전류 검출 정밀도를 상승시키고자 하는 요망이 있다.

본 발명은, 전류 검출 저항에 흐르는 전류를 상기 전류 검출 저항의 양단 전압의 차로 검출하는 전류 검출 회로로서, 상기 전류 검출 저항의 상측 전압과 하측 전압이 제1 및 제2 스위치를 통해 일단에 공급되는 제1 캐패시터와, 기준 전압을 제1 캐패시터의 타단에 공급할지의 여부를 절환하는 제3 스위치와, 제1 캐패시터의 타단의 전압에 대응하는 전압이 마이너스 입력단에 입력되고, 플러스 입력단에 기준 전압이 입력되고, 양자의 차를 얻는 연산 증폭기를 갖고, 제1 및 제3 스위치를 온, 제2 스위치를 오프하고 있는 상태에서, 제1 캐패시터에 하측 전압과 기준 전압의 차에 상당하는 전압을 충전하고, 제1 및 제3 스위치를 오프, 제2 스위치를 온하고 있는 상태에서 상측 전압과 하측 전압의 차와, 기준 전압의 합에 상당하는 전압을 제1 캐패시터의 타단에 얻고, 이 전압으로부터 연산 증폭기에서 기준 전압을 감산함으로써, 전류 검출 저항의 양단 전압의 차를 검출하는 것을 특징으로 한다.

또한, 상기 제1 캐패시터의 타단과 상기 연산 증폭기의 마이너스 입력단의 사이에 배치된 제2 캐패시터와, 연산 증폭기의 출력과, 연산 증폭기의 마이너스 입력단에 접속할지를 절환하는 제4 스위치를 더 포함하고, 제4 스위치를 제1 스위치와 동일하게 온·오프하고, 제4 스위치를 온하고 있는 상태에서, 연산 증폭기의 오프셋분의 전압을 제2 캐패시터에 충전해 두고, 제4 스위치를 오프한 상태에서, 제1 캐패시터의 타단의 전압에 연산 증폭기의 오프셋분을 가산하여 연산 증폭기의 마이너스 입력단에 입력함으로써, 연산 증폭기의 출력에서의 오프셋을 보상하는 것이 바람직하다.

또한, 제1 캐패시터의 타단에 일단이 접속된 제3 캐패시터와, 이 제3 캐패시터의 타단에 일단이 접속되고, 타단이 연산 증폭기의 출력에 접속된 제5 스위치를 더 포함하고, 상기 제5 스위치를 온한 상태에서 상기 제3 캐패시터에 전류 검출 저항에서의 전압 강하분에 대응한 전하를 복수 회 축적함으로써, 전류 검출 저항에서의 전압 강하분에 대응한 전하에 대한 연산 증폭기의 입력 환산 노이즈를 입력 환 산 노이즈의 비율을 감소시키면서 적분한 출력을 얻는 것이 바람직하다.

또한, 상기 제1 캐패시터의 타단과 상기 연산 증폭기의 마이너스 입력단 사이에 배치되고, 제1 캐패시터의 타단의 전압에 대응하는 전압이 마이너스 입력단에 입력될지의 여부를 제어하는 제6 스위치를 더 갖고, 제6 스위치는, 제3 스위치가 온 시에 오프하고, 오프 시에 온하는 것이 바람직하다.

또한, 상기 제6 스위치와 상기 연산 증폭기의 마이너스 입력단의 사이에 배치된 제2 캐패시터와, 연산 증폭기의 출력과, 연산 증폭기의 마이너스 입력단에 접속할지를 절환하는 제4 스위치와, 상기 제6 스위치와 상기 제2 캐패시터의 접속부에 기준 전압을 공급할지의 여부를 절환하는 제8 스위치를 더 포함하고, 제6 스위치를 오프하고 있는 상태에서 상기 제4 스위치를 온함으로써, 연산 증폭기의 오프셋분의 전압을 제2 캐패시터에 충전해 두고, 제4 스위치를 오프한 상태에서, 제1 캐패시터의 타단의 전압에 연산 증폭기의 오프셋분을 가산하여 연산 증폭기의 마이너스 입력단에 입력함으로써, 연산 증폭기의 출력에서의 오프셋을 보상하는 것이 바람직하다.

<발명을 실시하기 위한 최량의 형태>

이하, 본 발명의 실시예에 대해서, 도면에 기초하여 설명한다.

도 1, 도 2에, 실시예에 따른 전류 검출 회로의 구성을 도시한다． 도 1은 스위치에 대한 제1 상태를 도시하고, 도 2는 스위치에 대한 제2 상태를 도시하고 있다.

이 전류 검출 회로는, 예를 들면 휴대 기기의 전지 전류를 검출하는 것으로, 수백 ㎶ 정도의 전압을 효과적으로 검출한다.

전류 검출 저항 Rs에 검출 대상으로 되는 전류 I가 흐른다. 전류 검출 저항 Rs의 저항값이 Rs이면, 검출 대상으로 되는 이 전류 검출 저항 Rs에서의 전압 강하(양단의 전압차)는, Rs·I로 된다.

전류 검출 저항 Rs는, IC(반도체 집적 회로)에 대하여 외장되어 있으며, 전류 검출 저항 Rs의 하측은 제1 단자 CA1에 접속되고, 상측은 제2 단자 CA2에 접속된다. 제1 단자 CA1은, 제1 스위치 S1을 통하고, 제2 단자 CA2는 제2 스위치 S2를 통하여, 메인 캐패시터(제1 캐패시터) Ci의 일단에 접속되어 있다.

메인 캐패시터 Ci의 타단에는, 제3 스위치 S3을 통하여, 기준 전압 VREF의 기준 전원 VREF가 접속되어 있다. 또한, 메인 캐패시터 Ci의 타단에는, 오프셋 보상용 캐패시터(제2 캐패시터) Coff의 일단에 접속되고, 이 오프셋 보상용 캐패시터 Coff의 타단은, 연산 증폭기 0P의 마이너스 입력단(-)에 접속되어 있다. 또한, 연산 증폭기 OP의 플러스 입력단(+)에는, 기준 전원 VREF가 접속되고, 또한 연산 증폭기 OP의 출력단과 마이너스 입력단은 제4 스위치 S4를 통해 접속되어 있다.

또한, 메인 캐패시터 Ci와 오프셋 보상용 캐패시터 Coff의 접속점에는 적분 캐패시터(제3 캐패시터) Cf의 일단이 접속되고, 이 적분 캐패시터 Cf의 타단은 제5 스위치 S5의 일단이 접속되어 있다. 그리고, 제5 스위치 S5의 타단이 연산 증폭기 0P의 출력단에 접속되어 있다. 또한, 검출 신호 V0는 연산 증폭기 0P에 얻어진다.

이러한 구성에서, 제1, 제4 스위치 S1, S4의 조와, 제2, 제3, 제5 스위치의 조가 상보적으로 온·오프된다. 도 1에는, 제1, 제4 스위치 S1, S4가 온하고, 제 2, 제3, 제5 스위치 S2, S3, S5가 오프하고 있는 제1 상태, 도 2에는 제1, 제4 스위치 S1, S4가 오프하고, 제2, 제3, 제5 스위치 S2, S3, S5가 온하고 있는 제2 상태가 도시되어 있다.

본 실시예에서는, 이러한 제1 상태와, 제2 상태를 교대로 반복한다. 따라서, 이 때의 작용에 대하여, 이하에 설명한다.

우선, 제1 상태에서, 전류 검출 저항의 하측 전압 VCA1이 메인 캐패시터 Ci의 일단에 공급되고, 메인 캐패시터 Ci의 타단에는, 기준 전압 VREF가 공급되고 있다. 따라서, 메인 캐패시터 Ci에는, Qi1=(VCA1-VREF)/Ci가 축적된다.

한편, 제4 스위치 S4가 온하고 있으며, 연산 증폭기 OP의 출력단은, 마이너스 입력단에 단락되고, 플러스 입력단에는 기준 전압 VREF가 입력되고 있다. 따라서, 연산 증폭기 0P의 출력은, VREF로 될 것이지만, 연산 증폭기 OP의 출력단은 오프셋 전압분 Voff가 가산된 전압 VREF+Voff로 되고, 마이너스 입력단도 동일한 전압으로 된다. 오프셋 보상용 캐패시터 Coff의 메인 캐패시터 Ci와 접속되는 측은, 기준 전압 VREF가 공급되고 있기 때문에, 오프셋 보상용 캐패시터 Coff에는 Qoff=Voff/Coff의 전하가 축적된다.

다음으로, 제2 상태로 되면, 제2 스위치 S2, 제3 스위치 S3은 오프되고, 오프셋 보상용 캐패시터 Coff에 축적된 전하 Qoff는, 방전 루트가 없기 때문에, 그대로 유지된다. 따라서, 오프셋 보상용 캐패시터 Coff의 메인 캐패시터 Ci측의 단자에 전압이 인가되면, 그 전압은 오프셋 전압 Voff가 충전되어 있는 오프셋 보상용 캐패시터 Coff를 통해 연산 증폭기 0P의 마이너스 입력단에 인가되기 때문에, 오프 셋 전압이 제거된 연산 증폭기 0P의 마이너스 입력단으로 간주할 수 있다.

또한, 제2 상태에서, 메인 캐패시터 Ci의 일단에는 전류 검출 저항의 상측 전압 VCA2가 공급된다. 따라서, 이 때에 메인 캐패시터 Ci에 축적되는 전하는, Qi2=Qi1=(VCA2-VREF)/Ci로 된다. 이 경우, 메인 캐패시터 Ci의 축적 전하량의 차인 Qi1-Qi2는, 적분 캐패시터 Cf 이외에 방전 루트가 없기 때문에, 적분 캐패시터 Cf에 방전된다. 이 때문에, 적분 캐패시터 Cf의 양단에는, (VCA1-VCA2)·Ci/Cf+Vn·Ci/Cf의 전압이 발생한다.

그리고, 전술한 바와 같은 제1 상태로부터 제2 상태의 절환을 n회 행하면, 적분 캐패시터 Cf의 양단에는, (VCA1-VCA2)·n·Ci/Cf+Vn·√n·Ci/Cf의 전압이 발생하게 된다. 즉, 전류 검출 저항 Rs의 양단의 전압차(전압 강하)인 (VCA1-VCA2)Ci/Cf는, n배로 증폭되지만, 연산 증폭기 OP의 노이즈 Vn은 √n·Ci/Cf만큼 증폭된다. 따라서, 연산 증폭기 OP에 의해 증폭된 출력 VO에 대해서는, 그 S/N비가 √n배 개선된 것으로 된다. 이것은, 검출 대상인 전압 강하(VCA1-VCA2)는, 일정한 신호이며, 그대로 가산되지만, 노이즈 Vn은 그 위상이 랜덤하여, 상승 가산되기 때문이다.

이와 같이 하여, 본 실시예에 따르면, 캐패시터를 이용하여 전압을 수송하는 스위치와 캐패시터 회로를 이용하여 전류 검출 저항 Rs의 양단 전압을 저항의 열잡음의 영향을 받지 않고 검출할 수 있다． 또한, 오프셋 보상용 캐패시터 Coff에 오프셋 전압 Voff를 축적함으로써, 연산 증폭기 0P의 출력에서의 오프셋 전압 Voff를 캔슬할 수 있다． 또한, 적분 캐패시터 Cf에 의해 전류 검출 저항 Rs에서의 전압 강하를 n회로 적분함으로써, S/N비를 개선하여 출력을 n배로 증폭할 수 있다．

「그 밖의 구성」

전술한 실시예에서는, 오프셋 보상용 캐패시터 Coff, 제4 스위치 S4, 적분 캐패시터 Cf, 제 5스위치 S5를 설치했지만, 이들은 반드시 설치할 필요는 없다.

예를 들면, 오프셋 보상용 캐패시터 Coff를 설치하지 않고 메인 캐패시터 Ci의 제3 스위치 S3이 접속되는 단자를 그대로 연산 증폭기 OP의 마이너스 입력단에 접속하고, 제4 스위치 S4가 배치되는 연산 증폭기 OP의 출력단과 마이너스 입력단을 연결하는 경로를 삭제하고, 또한 적분 캐패시터 Cf, 제5 스위치 S5를 설치한 경로를 삭제한다.

이 경우, 제1 상태에서, 메인 캐패시터 Ci의 일단은 VCA1로 되고, 타단은 VREF로 된다. 그리고, 제1 상태로부터 제2 상태로 이행하면, 메인 캐패시터 Ci의 일단은 VCA2로 변화되고, 따라서, 메인 캐패시터 Ci의 타단은 VREF+(VCA2-VCA1)로 되어, 연산 증폭기 OP의 출력에 (VCA2-VCA1)가 얻어진다. 단, 연산 증폭기 0P의 오프셋분 Voff의 캔슬은 할 수 없다.

또한, 적분 캐패시터 Cf, 제5 스위치 S5를 설치한 경로를 삭제하고, 오프셋 보상을 위한 오프셋 보상용 캐패시터 Coff, 제4 스위치 S4를 설치한 경우에는, 전술한 바와 같이, 제1 상태에서 오프셋 보상용 캐패시터 Coff에 오프셋 전압 Voff가 축적되기 때문에, 제2 상태에서, 메인 캐패시터 Ci의 타단이 VREF+(VCA2-VCA1)로 된 경우에, 연산 증폭기 OP의 출력에서, 오프셋 전압 Voff를 캔슬할 수 있다．

또한, 오프셋 보상용 캐패시터 Coff, 제4 스위치 S4를 생략하고, 적분 캐패 시터 Cf, 제5 스위치 S5를 설치한 경우에는, 오프셋의 캔슬은 할 수 없지만, 전술한 바와 같이 출력을 적분할 수 있다.

도 3∼도 5에는, 본 실시예의 변형예에 대하여 도시되어 있다. 이 변형예에서는, 제6 스위치 S6이 추가됨과 함께, 제3 스위치 대신에, 제7 스위치 S7, 제8 스위치 S8이 설치되어 있다. 즉, 메인 캐패시터 Ci의 제1 스위치 S1, 제2 스위치 S2와 접속되지 않은 타단은, 제6 스위치 S6을 통해 오프셋 보상용 캐패시터 Coff에 접속된다. 또한, 제6 스위치의 접속부의 양단은, 제7 스위치 S7 및 제8 스위치 S8에 의해 기준 전원 VREF에 접속된다. 또한, 적분 캐패시터 Cf의 일단은, 제6 스위치 S6과, 오프셋 보상용 캐패시터 Coff의 접속부에 접속되어 있다. 또한, 기능적으로는, 제7 스위치 S7이, 제3 스위치 S3의 메인 캐패시터 Ci에의 전하 축적용에 해당하고, 제8 스위치 S8이 제3 스위치에서의 오프셋 보상용 캐패시터 Coff 충전용에 해당한다.

이 변형예에서는, 우선 도 3(제1 상태)에 도시한 바와 같이, 제5 및 제6 스위치 S5, S6을 오프, 제8 및 제4 스위치 S8, S4를 온한다. 이에 의해, 연산 증폭기 OP의 출력단은, 마이너스 입력단에 단락되고, 플러스 입력단에는 기준 전압 VREF가 입력되고, 연산 증폭기 OP의 출력은, VREF+Voff로 되어, 마이너스 입력단도 동일한 전압으로 된다. 한편, 오프셋 보상용 캐패시터 Coff의 메인 캐패시터 Ci측에는, 기준 전압 VREP가 공급되고 있기 때문에, 오프셋 보상용 캐패시터 Coff에는 Qoff=Voff/Coff의 전하가 축적된다.

또한, 도 3에서는, 제2 스위치 S2를 온, 제7 스위치 S7을 온하고 있으며, 메 인 컨덴서 Ci에는, 전압 VCA2와 기준 전압 VREF의 차의 전압이 충전된다. 그러나, 제2 및 제7 스위치 S2, S7은 오프해 두어도 된다.

다음으로, 도 4(제2 상태)에 도시한 바와 같이, 제2 및 제7 스위치 S2, S7을 온, 제8 및 제4 스위치 S8, S4를 오프한다. 이에 의해, 메인 컨덴서 Ci에는, 전압 VCA2와 기준 전압 VREF의 차의 전압이 충전되어, (VCA2-VREF)/Ci의 전하가 축적된다. 또한, 도 4에서는, 이후의 동작을 쉽게 하기 위해, 제5 스위치 S5를 온했지만, 오프인 상태이어도 된다.

다음으로, 도 5(제3 상태)에 도시한 바와 같이, 제1, 제5 및 제6 스위치 S1, S5, S6을 온하고, 제2 및 제7 스위치 S2, S7을 오프한다. 이에 의해, 도 4의 상태에서의 메인 캐패시터 Ci에 축적된 전하와, 도 5의 상태에서의 메인 캐패시터 Ci에 축적된 전하의 차인 (VCA2-VCA1)×Ci의 전하가 적분 캐패시터 Cf에 축적된다.

따라서, 도 4의 상태(제2 상태)와, 도 5의 상태(제3 상태)를 n회 반복함으로써, VCA1과, VCA2의 전위차는 n 배로 되어, 이것이 출력에 얻어진다.

여기서, 이 예에서는, 제2 상태 및 제3 상태에서는, 제3 및 제4 스위치 S3, S4을 온, 제5 스위치 S5는 오프인 상태로 되어 있다. 따라서, n회의 적분을 보다 안정되게 행할 수 있다. 또한, 연산 증폭기 0P의 오프셋 전압을 오프셋 보상용 캐패시터 Coff에 충전하는 공정을 1회 행한 후에, VCA1과, VCA2의 전위차는 적분하기 때문에, 전체적으로 동작이 안정적이다.

본 발명에 따르면, 스위치드 캐패시터를 이용하여, 전류 검출 저항에서의 전 압 강하분을 연산 증폭기에 입력할 수 있다. 따라서, 저항에서의 열잡음의 영향을 받지 않고 전류 검출을 행할 수 있다.

또한, 연산 증폭기의 오프셋 전압을 캔슬함으로써, 검출 정밀도를 향상시킬 수 있다.

또한, 전류 검출 저항에서의 전압 강하분을 적분함으로써, 노이즈분에 대한 비율을 감소하면서 대상으로 되는 전압 강하분을 가산할 수 있다．

Claims

전류 검출 저항에 흐르는 전류를 상기 전류 검출 저항의 양단 전압의 차로 검출하는 전류 검출 회로로서,

상기 전류 검출 저항의 상측 전압과 하측 전압이 제1 및 제2 스위치를 통해 일단에 공급되는 제1 캐패시터와,

기준 전압을 상기 제1 캐패시터의 타단에 공급할지의 여부를 절환하는 제3 스위치와,

상기 제1 캐패시터의 타단의 전압에 대응하는 전압이 마이너스 입력단에 입력되고, 플러스 입력단에 상기 기준 전압이 입력되며, 양자의 차를 얻는 연산 증폭기

를 갖고,

상기 제1 및 제3 스위치를 온, 상기 제2 스위치를 오프하고 있는 상태에서, 상기 제1 캐패시터에 하측 전압과 기준 전압의 차에 상당하는 전압을 충전하고, 상기 제1 및 제3 스위치를 오프, 상기 제2 스위치를 온하고 있는 상태에서 상측 전압과 하측 전압의 차와, 기준 전압의 합에 상당하는 전압을 상기 제1 캐패시터의 타단에 얻고, 이 전압으로부터 상기 연산 증폭기에서 기준 전압을 감산함으로써, 상기 전류 검출 저항의 양단 전압의 차를 검출하는 것을 특징으로 하는 전류 검출 회로.
제1항에 있어서,

상기 제1 캐패시터의 타단과 상기 연산 증폭기의 마이너스 입력단의 사이에 배치된 제2 캐패시터와,

상기 연산 증폭기의 출력과, 상기 연산 증폭기의 마이너스 입력단에 접속할지를 절환하는 제4 스위치

를 더 포함하고,

상기 제4 스위치를 상기 제1 스위치와 동일하게 온·오프하고, 상기 제4 스위치를 온하고 있는 상태에서, 상기 연산 증폭기의 오프셋분의 전압을 상기 제2 캐패시터에 충전해 두고, 상기 제4 스위치를 오프한 상태에서, 상기 제1 캐패시터의 타단의 전압에 상기 연산 증폭기의 오프셋분을 가산하여 상기 연산 증폭기의 마이너스 입력단에 입력함으로써, 상기 연산 증폭기의 출력에서의 오프셋을 보상하는 것을 특징으로 하는 전류 검출 회로.
제1항 또는 제2항에 있어서,

상기 제1 캐패시터의 타단에 일단이 접속된 제3 캐패시터와,

상기 제3 캐패시터의 타단에 일단이 접속되고, 타단이 상기 연산 증폭기의 출력에 접속된 제5 스위치

를 더 포함하고,

상기 제5 스위치를 온한 상태에서 상기 제3 캐패시터에 상기 전류 검출 저항에서의 전압 강하분에 대응한 전하를 복수 회 축적함으로써, 상기 전류 검출 저항 에서의 전압 강하분에 대응한 전하에 대한 상기 연산 증폭기의 입력 환산 노이즈를 입력 환산 노이즈의 비율을 감소하면서 적분한 출력을 얻는 것을 특징으로 하는 전류 검출 회로.
제1항에 있어서,

상기 제1 캐패시터의 타단과 상기 연산 증폭기의 마이너스 입력단 사이에 배치되고, 상기 제1 캐패시터의 타단의 전압에 대응하는 전압이 마이너스 입력단에 입력될지의 여부를 제어하는 제6 스위치를 더 갖고,

상기 제6 스위치는, 상기 제3 스위치가 온 시에 오프하고, 오프 시에 온하는 것을 특징으로 하는 전류 검출 회로.
제4항에 있어서,

상기 제6 스위치와 상기 연산 증폭기의 마이너스 입력단의 사이에 배치된 제2 캐패시터와,

상기 연산 증폭기의 출력과, 상기 연산 증폭기의 마이너스 입력단에 접속할지를 절환하는 제4 스위치와,

상기 제6 스위치와 상기 제2 캐패시터의 접속부에 기준 전압을 공급할지의 여부를 절환하는 제8 스위치

를 더 포함하고,

상기 제6 스위치를 오프하고 있는 상태에서 상기 제4 스위치를 온함으로써, 상기 연산 증폭기의 오프셋분의 전압을 상기 제2 캐패시터에 충전해 두고, 상기 제4 스위치를 오프한 상태에서, 상기 제1 캐패시터의 타단의 전압에 상기 연산 증폭기의 오프셋분을 가산하여 상기 연산 증폭기의 마이너스 입력단에 입력함으로써, 상기 연산 증폭기의 출력에서의 오프셋을 보상하는 것을 특징으로 하는 전류 검출 회로.
제5항에 있어서,

상기 제6 스위치와 상기 제2 캐패시터의 접속부에 일단이 접속된 제3 캐패시터와,

상기 제3 캐패시터의 타단에 일단이 접속되고, 타단이 상기 연산 증폭기의 출력에 접속된 제5 스위치

를 더 포함하고,

상기 제5 스위치를 온한 상태에서 상기 제3 캐패시터에 상기 전류 검출 저항에서의 전압 강하분에 대응한 전하를 복수 회 축적함으로써, 상기 전류 검출 저항에서의 전압 강하분에 대응한 전하에 대한 상기 연산 증폭기의 입력 환산 노이즈를 입력 환산 노이즈의 비율을 감소하면서 적분한 출력을 얻는 것을 특징으로 하는 전류 검출 회로.