KR20070118149A - 복수-칩 모듈 및 그 제조 방법 - Google Patents

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Abstract

복수-칩 모듈(10)과 상기 복수-칩 모듈을 제조하는 방법. 제 1 반도체 칩(40)은 지지 기판(12)에 장착되고 그리고 제 2 반도체 칩(50)은 제 1 반도체 칩(40)에 장착된다. 제 2 반도체 칩(50)은 제 1 반도체 칩(40)보다 더 작은 치수(51)를 가진다. 스페이서는 제 2 반도체 칩(50)에 연결된다. 제 1 반도체 칩(40)과 제 2 반도체 칩(50) 상의 본딩 패드들은 지지 기판(12) 상의 본딩 패드들(18, 19, 20, 21)에 와이어본딩 된다. 제 3 반도체 칩(80)은 스페이서(60)에 장착되고 그리고 제 3 반도체 칩(80) 상의 본딩 패드들(86)은 지지 기판(12) 상의 본딩 패드들(18, 19, 20, 21)에 와이어본딩 된다.
복수-칩 모듈, 반도체 칩, 스페이서, 본딩 패드, 와이어본딩

Description

복수-칩 모듈 및 그 제조 방법{MULTI-CHIP MODULE AND METHOD OF MANUFACTURE}
본 발명은 일반적으로 반도체 부품에 관한 것이고, 특히 복수-칩 모듈(multi-chip module)을 포함하는 반도체 부품에 관한 것이다.
더 빠르고 더 저렴하고 그리고 더 효율적인 반도체 부품에 대한 요구로 인해 반도체 부품 제조자들은 반도체 칩 내에 제조되는 디바이스들의 크기를 줄이려 하고 있으며, 일반적으로 복수-칩 모듈로 언급되는 단일 패키지 내에 복수의 반도체 칩을 배치하려 하고 있다. 복수-칩 모듈 내의 반도체 칩들은 수평 배향(즉, 상대 방의 옆에 배치되는 것) 혹은 수직 배향(즉, 상대방의 상부에 수직으로 적층되는 것)으로 배치될 수 있다. 종래의 수직으로 적층되는 복수-칩 모듈에 있어서, 제 1 반도체 칩이 접착 본딩(adhesive bonding)에 의해 회로 기판에 부착되고 반도체 칩 상에 위치하는 본딩 패드들(bonding pads)을 이 회로 기판 상에 위치하여 대응하는 본딩 패드들에 와이어본딩(wirebonding) 한다. 제 1 스페이서는 제 1 반도체 칩 상에 형성되거나 제 1 반도체 칩에 부착된다. 그 다음에 제 1 반도체 칩 상에 위치한 본딩 패드들은 회로 기판 상에 위치하여 대응하는 본딩 패드들에 와이어본딩 된다. 제 1 반도체 칩보다 더 작은 제 2 반도체 칩이 제 1 스페이서에 본딩되고 그리고 제 2 스페이서가 제 2 반도체 칩 상에 형성되거나 또는 제 2 반도체 칩에 부착된다. 제 2 반도체 칩 상에 위치한 본딩 패드들은 회로 기판 상에 위치하여 대응하는 본딩 패드들에 와이어본딩 된다. 제 1 및 제 2 반도체 칩보다 더 작은 제 3 반도체 칩이 제 2 스페이서에 본딩된다. 제 3 반도체 칩 상에 위치하는 본딩 패드들은 지지 기판 상에 위치하여 대응하는 본딩 패드들에 와이어본딩 된다. 이 복수-칩 모듈은 반도체 칩들 간에 놓여지는 추가적인 스페이서들을 포함할 수 있다.
프로세싱 단계의 수와 스페이서와 같은 패키지 소자의 비용으로 인해, 이러한 타입의 패키지를 제조하는 데는 비용이 많이 든다. 더욱이, 추가적인 반도체 칩들과 스페이서들이 포함되기 때문에, 복수-칩 모듈의 높이가 증가하고, 이것은 복수-칩 모듈의 가로세로비(aspect ratio), 즉 복수-칩 모듈의 높이 대 길이 비율을 증가시킨다. 가로세로비가 높은 복수-칩 모듈은 회로 기판 설계(이 설계에 따라 복수-칩 모듈이 통합됨)의 복잡도를 증가시킨다.
따라서, 가로세로비가 낮은 복수-칩 모듈과 가로세로비가 낮은 복수-칩 모듈을 제조하는 방법이 필요하다. 또한 다양한 복수-칩 모듈 프로세스와의 통합에 적합하고 비용면에서 효율적인 구조 및 방법이 필요하다.
본 발명은 복수-칩 모듈 및 복수-칩 모듈을 제조하는 방법을 제공함으로써 상기 필요성을 만족시킨다. 일 실시예에 따르면, 본 발명은 제 1 주 표면과 제 2 주 표면을 갖는 지지 기판(12)을 제공하는 것을 포함하는 복수-칩 모듈을 제조하는 방법을 포함하며, 여기서 상기 지지 기판은 칩 수용 영역과 상기 제 1 주 표면 상에 배치되는 복수의 본딩 패드들을 갖는다. 복수의 본딩 패드들을 갖는 끝에서 두 번째 반도체 칩(penultimate semiconductor chip)이 상기 칩 수용 영역에 연결된다. 상기 끝에서 두 번째 반도체 칩 상의 상기 복수의 본딩 패드들 중 적어도 하나의 본딩 패드는 상기 제 1 주 표면 상의 상기 복수의 본딩 패드들 중 제 1 본딩 패드에 연결된다. 스페이서가 상기 반도체 칩의 일 부분에 연결된다. 상기 끝에서 두 번째 반도체 칩의 상기 복수의 본딩 패드들의 상기 적어도 하나의 본딩 패드를 상기 제 1 주 표면 상의 상기 복수의 본딩 패드들 중 제 1 본딩 패드에 연결한 이후에 최종 반도체 칩(ultimate semiconductor chip)이 상기 스페이서에 연결된다. 상기 최종 반도체 칩이 상기 끝에서 두 번째 반도체 칩보다 더 크고 복수의 본딩 패드들을 갖는다. 상기 최종 반도체 칩의 적어도 하나의 본딩 패드가 상기 제 1 주 표면상의 상기 복수의 본딩 패드들의 제 2 본딩 패드에 연결된다.
본 발명의 또 다른 실시예에 따르면, 본 발명은 제 1 주 표면과 제 2 주 표면을 가진 지지 기판을 제공하는 것을 포함하는 복수-칩 모듈 제조 방법을 포함하고, 여기서 상기 지지 기판은 칩 수용 영역과 복수의 본딩 패드들을 갖는다. 복수의 본딩 패드들을 갖는 제 1 반도체 칩이 상기 칩 수용 영역에 연결된다. 복수의 본딩 패드들을 갖는 제 2 반도체 칩이 상기 제 1 반도체 칩에 연결된다. 상기 제 1 반도체 칩 상의 상기 복수의 본딩 패드들 중 제 1 본딩 패드가 상기 지지 기판 상의 상기 복수의 본딩 패드들 중 제 1 본딩 패드에 연결된다. 상기 제 2 반도체 칩 상의 상기 복수의 본딩 패드들 중 제 1 본딩 패드가 상기 지지 기판 상의 상기 복수의 본딩 패드들 중 제 2 본딩 패드에 연결된다. 복수의 본딩 패드들을 가진 제 3 반도체 칩이 상기 제 2 반도체 칩에 연결되며, 여기서 상기 제 3 반도체 칩은 상기 제 2 반도체 칩보다 더 크다. 상기 제 3 반도체 칩 상의 상기 복수의 본딩 패드들의 제 1 본딩 패드가 상기 지지 기판 상의 상기 복수의 본딩 패드들 중 제 3 본딩 패드에 연결된다.
본 발명의 또 다른 실시예에 따르면, 본 발명은 칩 수용 영역과 복수의 본딩 패드들을 갖는 지지 기판을 포함하는 복수칩 모듈을 포함한다. 제1의 치수와 복수의 본딩 패드들을 갖는 제 1 반도체 칩이 상기 칩 수용 영역에 장착된다. 제2의 치수와 복수의 본딩 패드들을 갖는 끝에서 두 번째 반도체 칩이 상기 제 1 반도체 칩에 연결되고, 여기서 상기 제2의 치수는 상기 제1의 치수보다 더 작다. 복수의 본딩 패드들과 제3의 치수를 갖는 최종 반도체 칩이 상기 스페이서에 연결되고, 여기서 상기 제3의 치수는 상기 제2의 치수보다 더 크다.
본 발명은 첨부되는 도면과 함께 다음의 상세한 설명을 읽음으로써 더 잘 이해될 것이고, 도면에서 동일한 참조 번호는 유사한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 제조의 중간 단계에서의 복수-칩 모듈의 단면도이다.
도 2는 도 3의 절단선 2-2를 따라 절단된 제조의 더 이후 단계에서의 도 1의 복수-칩 모듈의 단면도이다.
도 3은 도 2의 복수-칩 모듈의 평면도이다.
도 4는 도 5의 절단선 4-4를 따라 절단된 제조의 더 이후 단계에서의 도 2의 복수-칩 모듈의 단면도이다.
도 5는 도 4의 복수-칩 모듈의 평면도이다.
도 6은 제조의 더 이후 단계에서의 도 4의 복수-칩 모듈의 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 복수-칩 모듈의 단면도이다.
일반적으로, 본 발명은 복수-칩 모듈을 제공하고 그리고 복수-칩 모듈을 제조하는 방법을 제공하며, 여기서 복수-칩 모듈의 반도체 칩은 수직으로 적층된다. 바람직하게는, 복수-칩 모듈의 더 낮은 반도체 칩은 스페이서-없음 구성(spacer-less configuration)(즉, 스페이서가 더 낮은 레벨 반도체 칩들을 수직으로 분리시키는데 사용되지 않음)으로 서로 본딩된다. 일 실시예에 따르면, 스페이서는 두 개의 가장 높은 반도체 칩을 분리시킨다. 달리 말하면, 스페이서는 마지막에서 두 번째 반도체 칩과 마지막 반도체 칩 사이에 위치한다. 마지막에서 두 번째 반도체 칩은 맨 끝에서 두 번째 반도체 칩으로 언급되고 그리고 마지막 혹은 가장 높은 반도체 칩은 최종 반도체 칩으로 언급된다.
도 1은 본 발명의 실시예에 따른 제조의 중간 단계에서의 복수-칩 모듈(10)의 일 부분의 단면도이다. 도 1에 도시된 것은 상부 표면(14)과 하부 표면(16)을 각각 가지고 있는 볼 그리드 어레이(Ball Grid Array, BGA) 지지 구조체(support structure)(12)이다. BGA 지지 기판(12)은 에폭시 수지(epoxy resin), 폴리이미드 수지(polyimide resin), 트리아진 수지(triazine resin), 혹은 페놀 수지(phenolic resin)와 같은 수지로부터 형성된다. 바람직하게는, BGA 지지 기판(12)의 수지 물 질은 비스말레이미드트리아진(BT) 수지(bismaleimideTriazine(BT) resin)이다. 지지 기판(12)에 대해 다른 적당한 물질에는 에폭시-유리 복합물, FR-4, 세라믹 등이 있다. 이해할 것으로, 기판(12)은 BGA 기판인 것으로 한정되지 않으며 또한 핀 그리드 어레이(Pin Grid Array, PGA) 기판, 세라믹 기판, 인쇄 회로 기판 등일 수도 있다. 본딩 패드들(18A 및 18B), 본딩 패드들(19A 및 19B), 및 본딩 패드들(2OA ㅁ및 2OB)은 상부 표면(14) 상에 형성된다. 복수의 본딩 패드들(22)은 하부 표면(16) 상에 형성된다. 본딩 패드들(18A, 18B, 19A, 19B, 2OA, 및 2OB)는 BGA 지지 기판(12)을 통해 확장된 각각의 전기적 상호연결들(24, 26, 28, 30, 32, 및 34)을 통해 하부 표면(16) 상의 본딩 패드들(22A, 22B, 22C, 22D, 22E, 및 22F)에 각각 전기적으로 연결된다. 본딩 패드들(18A, 18B, 19A, 19B, 2OA, 및 2OB)은 BGA 지지 기판(12)을 통해 확장하는 각각의 전기적 상호연결들(24, 26, 28, 30, 32, 및 34)을 통해 하부 표면(16)상에서의 본딩 패드들(22A, 22B, 22C, 22D, 22E, 및 22F)에 각각 전기적 으로 연결된다. 명확하게 하기 위해, 단지 6개의 상호연결들이 도 1 BGA 지지 기판(12)을 통해 확장하는 것으로 도시되어 있다. 그러나, 이해할 것으로, 지지 기판(12)과 같은 그러한 지지 기판의 상부 표면 상의 본딩 패드들 모두 혹은 거의 모두는 지지 기판의 하부 표면 상의 본딩 패드에 연결된다. 또한 이해할 것으로, 본딩 패드들(18A와 18B)은 상부 표면(14) 상에 형성되는 복수의 본딩 패드들(18) 중 두 개이다. 마찬가지로, 본딩 패드(19A 및 19B)는 상부 표면(14) 상에 형성되는 복수의 본딩 패드들(19) 중 두 개이고, 그리고 본딩 패드(20A 및 20B)는 상부 표면(14) 상에 형성되는 복수의 본딩 패드들(20) 중 두 개이다(복수의 본딩 패드들(18, 19, 및 20)이 또한 도 3을 참조하여 설명되고 도시됨).
또한 도 1을 참조하며, 다이 부착 물질(36)이 반도체 칩 수용 영역(38) 상에 제공되고, 그리고 반도체 칩 또는 다이(40)가 다이 부착 물질(36) 내에 놓여 진다. 반도체 칩(40)은 하부 표면(42)과 상부 표면(44)을 갖는다. 반도체 다이(40)의 하부 표면(42)은 다이 부착 물질(36) 내에 놓여진다. 본딩 패드들(46A 및 46B)는 반도체 칩(40)의 대향면(opposing sides)에 인접한 상부 표면(44) 상에 배치된다. 본딩 패드들(46A 및 46B)만이 도시되었지만, 알아야 할 것으로, 본딩 패드들(46A 및 46B)는 복수의 본딩 패드들(46)의 일부이고, 이 복수의 본딩 패드들은 또한 도 3을 참조로 설명되고 도시된다. 또한 이해할 것으로, 본딩 패드들(46)의 위치는 대향면에 인접한 것에 한정되지 않으며, 반도체 칩(40)의 모든 면에 인접할 수 있고 또는 반도체 칩(40)의 모든 면 중 일부의 면에 인접할 수 있다. 또한, 본딩 패드들(46)의 수는 본 발명의 한정 사항이 아니다. 기판(12), 반도체 칩(40), 및 다이 부착 물질(36)의 조합은 경화 오븐(curing oven)에 놓여 지고, 그리고 다이 부착 물질(36)은 경화된다. 예를 들어, 다이 부착 물질(36)은 약 5분 내지 약 60분 범위의 시간 동안 약 100℃ 내지 약 175℃ 범위의 온도로 가열됨으로써 경화된다. 적당한 다이 부착 물질은 은으로 채워진 에폭시(silver filled epoxy), 실리카로 채워진 에폭시 혼합물(silica filled epoxy blend), 유기 물질로 채워진 에폭시 막(epoxy film filled with an organic material), 등을 포함할 수 있다.
다이 부착 물질(36)을 경화시킨 후, 다이 부착 물질(48)은 상부 표면(44)의 중앙 부분에 배치되고 그리고 상부 및 하부 표면(54 및 52)을 갖는 반도체 칩 또는 다이(50)는 다이 부착 물질(48) 내에 놓인다. 특히, 반도체 칩(50)의 하부 표면(52)은 다이 부착 물질(48) 내에 놓인다. 본딩 패드들(56A 및 56B)은 반도체 칩(50)의 대향면에 인접한 상부 표면(54) 상에 배치된다. 본딩 패드들(56A 및 56B)만이 도시되어 있지만, 이해해야 할 것으로, 본딩 패드들(56A 및 56B)는 복수의 본딩 패드들(56) 중의 일부이고, 이 복수의 본딩 패드들은 또한 도 3을 참조로 설명되고 도시된다. 반도체 칩(40)과 같이, 본딩 패드들(56)의 위치는 반도체 칩(50)의 대향면에 인접하는 것에 한정되지 않으며, 반도체 칩(50)의 모든 면에 인접할 수 있거나 반도체 칩(50)의 모든 면 중 일부의 면에 인접할 수 있다. 또한, 본딩 패드들(56)의 수는 본 발명의 한정 사항이 아니다. 기판(12), 반도체 칩(40), 및 다이 부착 물질(36), 반도체 칩(50), 및 다이 부착 물질(48)의 조합은 경화 오븐에 놓여 지고, 그리고 다이 부착 물질(48)은 경화된다. 예를 들어, 다이 부착 물질(48)은 약 5분 내지 약 60분 범위의 시간 동안 약 100℃ 내지 약 175℃ 범위의 온도로 가열됨으로써 경화된다. 적당한 다이 부착 물질은 은으로 채워진 에폭시, 실리카로 채워진 에폭시 혼합물, 유기 물질로 채워진 에폭시 막, 등을 포함할 수 있다.
다이 부착 물질(48)을 경화시킨 후에, 다이 부착 물질958)은 상부 표면의 중앙 부분에 배치되고, 그리고 상부 및 하부 표면(64 및 62)을 각각 갖는 스페이서(60)는 다이 부착 물질958) 내에 놓인다. 스페이서(60)는 예를 들어 실리콘 등과 같은 반도체 물질 혹은 유전체 물질일 수 있다. 다이 부착 물질(58)은 약 5분 내지 약 60분 범위의 시간 동안 약 100℃ 내지 약 175℃ 범위의 온도로 가열됨으로써 경화된다. 적당한 다이 부착 물질은 은으로 채워진 에폭시, 실리카로 채워진 에폭시 혼합물, 유기 물질로 채워진 에폭시 막, 등을 포함할 수 있다.
이제 도 2를 참조하면, 반도체 칩(40) 상의 본딩 패드들(46)이 예를 들어 와이어본딩 프로세스를 사용하여 BGA 기판(12) 상의 대응하는 본딩 패드들(18)에 전기적으로 연결된다. 도 2에 도시된 것은 상호연결 와이어(66A)에 의해 본딩 패드(18A)에 연결된 본딩 패드(46A)와 상호연결 와이어(66B)에 의해 본딩 패드(18B)에 연결된 본딩 패드(46B)이다. 마찬가지로, 반도체 칩(50) 상의 본딩 패드(56)는 예를 들어 와이어본딩 프로세스를 사용하여 BGA 기판(12) 상의 대응하는 본딩 패드들(19)에 전기적으로 연결된다. 특히, 본딩 패드(56A)는 상호연결 와이어(68A)에 의해 본딩 패드(19A)에 연결되고, 그리고 본딩 패드(56B)는 상호연결 와이어(66B)에 의해 본딩 패드(19B)에 연결된다. 도 2에는 단지 네 개의 상호연결 와이어만이 도시되어 있지만, 이해되어야 할 것으로, 복수의 상호연결들(66 및 68)은 일반적으로 두 개 또는 그 이상의 상호연결 와이어들을 포함한다(복수의 상호연결 와이어(66 및 68)가 또한 도 3을 참조로 설명되고 도시됨). 이해되어야 할 것으로, 와이어본딩의 순서는 본 발명의 한정사항이 아니다. 예를 들어, 반도체 칩(50)이 반도체 칩(40)에 부착된 후가 아닌 오히려 반도체 칩(50)이 다이 부착 물질(58)을 통해 반도체 칩(40)에 연결되기 전에, 반도체 칩(40) 상의 본딩 패드들(46)은 BGA 기판(12) 상의 대응하는 본딩 패드들(18)에 전기적으로 연결될 수 있다.
이제 도 3을 참조하면, 복수-칩 모듈(10)의 평면도가 도시되고, 여기서 이 평면도는 도 2에 도시된 제조 단계와 동일한 제조 단계를 나타내고 있다. 달리 말하면, 도 2는 도 3의 절단선 2-2를 따라 절단된 단면도이다. 도 3은 또한 도 2에 도시된 개별 본딩 패드들(18A, 18B, 19A, 19B, 2OA, 및 2OB)와 개별 상호연결들(56A 및 56B)뿐만 아니라 복수의 본딩 패드들(18), 복수의 본딩 패드들(19), 복수의 본딩 패드들(46), 복수의 본딩 패드들(56), 복수의 와이어 상호연결들(66), 복수의 상호연결들(68)을 나타내고 있다. 추가로, 도 3은 스페이서(60)와 다이 부착 물질(36)을 나타내고 있다. 반도체 칩들(40 및 50)과 스페이서(60)가 직사각형 모양을 가지고 있는 것으로 도시되었지만, 그들의 모양은 본 발명의 한정 사항이 아니다. 예를 들어, 반되체 칩들(40 및 50)과 스페이서(60)는 정사각형 모양, 둥근 모양, 삼각형 모양, 오각형 모양, 다른 다각형 모양, 등을 가질 수 있다.
반도체 칩들(40 및 50)은 화살표(41 및 51)에 의해 나타내진 치수를 갖는다. 본 발명의 실시예에 따르면, 치수(41 및 51)는 각각 본딩 패드들(46 및 56)에 인접한 반도체 칩들(40 및 50)의 면의 길이이다. 치수(51)는 치수(41)보다 작다.
이제 도 4를 참조하면, 제조에 따른 복수-칩 모듈(10)의 단면도가 또한 도시된다. 다이 부착 물질(78)이 스페이서(60)의 상부 표면(64)의 중앙 부분 상에 배치되고 하부 표면(82)과 상부 표면(84)을 갖는 반도체 칩 또는 다이(80)가 다이 부착 물질(78)에 놓여 진다. 특히, 반도체 칩(80)의 하부 표면(82)이 다이 부착 물질(78)에 놓여진다. 복수의 본딩 패드들(86A 및 86B)이 반도체 칩(80)의 대향면에 인접한 상부 표면(84) 상에 배치된다. 단지 본딩 패드들(86A 및 86B)만이 도시되어 있지만, 이해되어야 할 것으로, 본딩 패드들(86A 및 86B)은 복수의 본딩 패드들(86)의 일부이고, 이 복수의 본딩 패드들은 또한 도 5를 참조로 설명되고 도시된다. 반도체 칩들(40 및 50)과 마찬가지로, 본딩 패드들(86)의 위치는 반도체 칩(80)의 대향 면에 인접하는 것에 한정되지 않으며, 반도체 칩(80)의 각각의 면에 인접할 수 있거나 반도체 칩(80)의 모든 면 중 일부의 면에 인접할 수 있다. 또한, 본딩 패드들(86)의 수는 본 발명의 한정 사항이 아니다. 기판(12), 다이 부착 물질(36), 반도체 칩(40), 다이 부착 물질(48), 반도체 칩(50), 다이 부착 물질(58), 스페이서(60), 다이 부착 물질(78), 및 반도체 칩(80)의 조합은 경화 오븐에 놓여 지고, 그리고 다이 부착 물질(78)은 경화된다. 예를 들어, 다이 부착 물질(78)은 약 5분 내지 약 60분 범위의 시간 동안 약 100℃ 내지 약 175℃ 범위의 온도로 가열됨으로써 경화된다. 적당한 다이 부착 물질은 은으로 채워진 에폭시, 실리카로 채워진 에폭시 혼합물, 유기 물질로 채워진 에폭시 막, 등을 포함할 수 있다.
간단히 도 5를 참조하면, 화살표(81)에 의해 표시되는 치수를 갖는 반도체 칩(80)이 도시된다. 본 발명의 일 실시예에 따르면, 치수(81)는 본딩 패드들(86)에인접한 반도체 칩(80)의 면의 길이이다. 치수(81)는 치수(51)보다 더 크고, 치수(81)는 치수(41)보다 더 크거나 치수(41)보다 더 작을 수 있다. 이해되어야 할 것으로, 치수(41, 51, 및 81)를 정의하는 면(sides)은 본 발명의 한정 사항이 아니다.
다시 도 4를 참조하면, 반도체 칩(80)은 반도체 부품(10)에서 마지막 혹은 가장 높은 반도체 칩으로, 최종 반도체 칩으로 언급된다. 반도체 칩(80)이 장착되는 반도체 칩(50)은 마지막 다음의 반도체 칩으로, 끝에서 두 번째 반도체 칩으로 언급된다. 세 개의 반도체 칩들이 도시되고 설명되었지만, 반도체 칩의 수는 본 발명의 한정 사항이 아니다. 반도체 기판(12) 상에 적층되는 반도체 칩은 세 개 이상 일 수 있다. 반도체 칩(12) 상에 적층되는 반도체 칩이 세 개 이상일 때, 마지막 혹은 가장 높은 칩이 최종 반도체 칩으로 언급되며, 최종 반도체 칩 바로 아래의 반도체 칩 즉, 마지막에서 두 번째 반도체 칩이 끝에서 두 번째 반도체 칩으로 언급된다.
또한 도 4를 참조하면, 반도체 칩(80) 상의 본딩 패드들(86)이 예를 들어 와이어본딩 프로세스를 사용하여 BGA 기판(12) 상의 대응하는 본딩 패드들(20)에 전기적으로 연결된다. 도 4 도시된 것은 상호연결 와이어(88A)에 의해 본딩 패드(20A)에 연결된 본딩 패드(86A)와 상호연결 와이어(88B)에 의해 본딩 패드(20B)에 연결된 본딩 패드(86B)이다. 도 4에는 단지 두 개의 상호연결 와이어만이 도시되어 있지만, 이해되어야 할 것으로, 복수의 상호연결들(88)은 일반적으로 두 개 또는 그 이상의 상호연결 와이어들을 포함한다(복수의 상호연결 와이어(88)가 또한 도 5을 참조로 설명되고 도시됨).
다시 도 5를 참조하면, 복수-칩 모듈(10)의 평면도가 도시되고, 여기서 이 평면도는 도 4에서 도시된 제조 단계와 동일한 제조 단계를 나타낸다. 달리 말하면, 도 4는 도 5의 절단 선 4-4를 따라 절단된 단면도이다. 도 5는 또한 개별 본딩 패드들(2OA 및 2OB)과 개별 상호연결들(88A 및 88B)뿐만 아니라 복수의 본딩 패드들(86), 복수의 본딩 패드들(20), 및 복수의 상호연결들(88)을 나타내고 있다. 반도체 칩(80)이 직사각형 모양을 갖는 것으로 도시되었지만, 이것이 본 발명의 한정 사항은 아니다. 예를 들어, 반도체 칩들(40 및 50)과 스페이서(60)는 정사각형 모양, 둥근 모양, 삼각형 모양, 다각형 모양 등을 가질 수 있다. 유의할 것으로, 반 도체 칩들(40 및 50)과 스페이서(60)가 도 5에서 파선으로 표시되었다.
이제 도 6을 참조하면, 보호 덮개(90)가 반도체 칩(80), 상호연결 와이어(88A 및 88B), 및 BGA 지지 기판(12) 위에 형성된다. 도 6에 도시된 보호 덮개(90)는 반도체 칩들(40, 50, 및 80)과 반도체 기판(12)의 부분을 덮는다. 예를 들어, 보호 덮개(90)는 몰드 화합물(mold compound)이다. 이해되어야 할 것으로, 이러 타입의 보호 덮개가 몰드 화합물에만 한정되는 것은 아니며, 예를 들어 뚜껑(lid) 혹은 다른 적당한 보호 물질일 수 있다.
솔더 볼들(95)은 본딩 패드들(22)에 연결된다.
도 7은 본 발명의 또 다른 실시예에 따른 복수-칩 모듈(100)의 단면도이다. 도 7에 도시된 것은 반도체 칩들(40 및 50)을 갖는 지지 기판(12)이며, 이 반도체 칩들(40 및 50)은 지지 기판(12) 상에 적층되어 있다. 반도체 칩(40)을 지지 기판(12)에 장착하는 것과 반도체 칩(50)을 반도체 칩(40)에 장착하는 것은 도 1을 참조로 설명되었다. 다이 부착 물질(48)을 경화시킨 이후에, 다이 부착 물질(101)은 상부 표면(54)의 중앙 부분 상에 배치되고 그리고 상부 및 하부 표면(106 및 108)를 각각 갖는 반도체 칩 또는 다이(102)는 다이 부착 물질(102)에 놓여진다. 특히, 반도체 칩(102)의 하부 표면(108)은 다이 부착 물질(101)에 놓여진다. 본딩 패드들(110A 및 110B)가 반도체 칩(102)의 대향 면에 인접한 상부 표면(106) 상에 배치된다. 단지 본딩 패드들(110A 및 110B)만이 도시되었지만, 이해되어야 할 것으로 본딩 패드들(110A 및 110B)은 복수의 본딩 패드들(110)의 일부이다. 반도체 칩들(40 및 50)과 마찬가지로, 본딩 패드들(110)의 위치는 반도체 칩(102)의 대향 면 에 인접하는 것에 한정되지 않으며, 반도체 칩(102)의 각각의 면에 인접할 수 있거나 반도체 칩(102)의 모든 면 중 일부의 면에 인접할 수 있다. 또한, 본딩 패드들(110)의 수는 본 발명의 한정 사항이 아니다. 기판(12), 반도체 칩(40), 다이 부착 물질(36), 반도체 칩(50), 다이 부착 물질(101), 및 반도체 칩(102)의 조합은 경화 오븐에 놓여 지고, 그리고 다이 부착 물질(101)은 경화된다. 적당한 다이 부착 물질 및 경화 프로세스는 도 1을 참조로 설명되었다.
다이 부착 물질(101)을 경화시킨 이후에, 본딩 패드(110A)는 상호연결 와이어(111A)에 의해 보딩 패드(20A)에 연결되고 그리고 본딩 패드(110B)는 상호연결 와이어(111B)에 의해 본딩 패드(20B)에 연결된다. 단지 두 개의 상호연결 와이어(111A 및 111B)만이 도 7에 도시되어 있지만, 이해되어야 할 것으로, 일반적으로 반도체 칩(102) 상에 배치되는 두 개 이상의 본딩 패드들(110)이 있고 그리고 본딩 패드들(110)을 지지 기판(12) 상의 본딩 패드들에 연결하는 두 개 이상의 상호연결 와이어가 있다. 복수의 상호연결 와이어는 참조 번호(111)로 식별된다. 따라서 반도체 칩(102) 상의 본딩 패드들(110)을 지지 기판(12) 상의 대응하는 본딩 패드들(20)에 연결하는 상호연결 와이어가 두 개 이상 있다.
와이어본딩 이후에, 다이 부착 물질(112)은 상부 표면(106)의 중앙 부분에 배치되고 그리고 상부 및 하부 표면(116 및 118)을 각각 갖는 스페이서(114)가 다이 부착 물질(112)에 놓여 진다. 스페이서(114)는 예를 들어 실리콘 등과 같은 반도체 물질 혹은 유전체 물질일 수 있다. 적당한 다이 부착 물질과 경화 프로세스는 도 1을 참조로 설명되었다.
다이 부착 물질(120)은 상부 표면(116)의 중앙 부분에 배치되고 그리고 하부 표면(128)과 상부 표면(130)을 갖는 반도체 칩 또는 다이(126)는 다이 부착 물질(120)에 놓인다. 특히, 반도체 칩(126)의 하부 표면(128)이 다이 부착 물질(120)에 놓인다. 복수의 본딩 패드들(132)이 반도체 칩(126)의 대향 면에 인접한 상부 표면(130) 상에 배치된다. 반도체 칩들(40, 50 및 102)과 같이, 본딩 패드들(132)의 위치는 반도체 칩(126)의 대향 면에 인접하는 것에 한정되지 않으며, 반도체 칩(126)의 각각의 면에 인접할 수 있거나 반도체 칩(126)의 모든 면 중 일부의 면에 인접할 수 있다. 또한, 본딩 패드들(132)의 수는 본 발명의 한정 사항이 아니다. 본딩 패드들(132A 및 132B)만이 도시되었지만, 알아야 할 것으로, 본딩 패드들(132A 및 132B)은 복수의 본딩 패드들(132)의 일부이다. 기판(12), 다이 부착 물질(36), 반도체 칩(40), 다이 부착 물질(48), 반도체 칩(50), 다이 부착 물질(101), 반도체 칩(102), 다이 부착 물질(112), 스페이서(114), 다이 부착 물ㅈ질(120), 및 반도체 칩(126)의 조합이 경화 오븐에 놓여 지고, 그리고 다이 부착 물질(120)이 경화된다. 적당한 다이 부착 물질 및 경화 프로세스는 도 1을 참조로 설명되었다.
다이 부착 물질(120)을 경화시킨 이후에, 본딩 패드(132A)가 상호연결 와이어(133A)에 의해 본딩 패드(21A)에 연결되고 그리고 본딩 패드(132B)가 상호연결 와이어(133B)에 의해 본딩 패드(21B)에 연결된다. 단지 두 개의 상호연결 와이어(133A 및 1333B)만이 도 7에 도시되어 있지만, 이해되어야 할 것으로, 상호연결 와이어(133A 및 133B)는 복수의 상호연결 와이어(133)의 일부이다. 일반적으로 반 도체 칩(126) 상에 배치되는 본딩 패드들(110)은 두 개 이상이 있고 그리고 기판(12) 상에 배치되는 본딩 패드들(21)이 두 개 이상 있다. 따라서, 반도체 칩(126) 상의 본딩 패드들(132)을 지지 기판(12) 상의 대응하는 본딩 패드들(21)에 연결하는 상호연결 와이어(133)는 두 개 이상 있다.
반도체 칩(126)은 반도체 칩(102)보다 더 큰 치수를 갖는다. 본 발명의 실시예에 따르면, 이 치수는 본딩 패드들(132)에 인접한 반도체 칩(126)의 면의 길이이다. 이 치수는 대응하는 반도체 칩(102)의 치수보다 크다. 이 치수는 도 3을 참조로 설명된 치수(41)보다 더 크거나 더 작을 수 있다. 이해되어야 할 것으로, 이 치수를 정의하는 면은 본 발명의 한정 사항이 아니다.
반도체 칩(126)은 반도체 부품(100)에서 마지막 혹은 가장 높은 반도체 칩이기 때문에, 최종 반도체 칩으로 언급된다. 반도체 칩(126)이 장착되는 반도체 칩(102)은 마지막 다음의 반도체 칩으로 끝에서 두 번째 반도체 칩으로 언급된다. 반도체 칩(50)은 중간레벨 반도체 칩(interlevel semiconductor chip)으로 언급된다.
보호 덮개(90)가 반도체 칩(80), 상호연결 와이어(133A 및 133B), 및 BGA 지지 기판(12) 위에 형성된다. 도 7에 도시된 보호 덮개(90)는 반도체 칩들(40, 50, 및 102)과 반도체 기판(12) 위에 형성된다. 예를 들어, 보호 덮개(90)는 몰드 화합물이다. 이해되어야 할 것으로, 이러 타입의 보호 덮개가 몰드 화합물에만 한정되는 것은 아니며, 예를 들어 뚜껑 혹은 다른 적당한 보호 물질일 수 있다.
솔더 볼들(95)이 본딩 패드들(22)에 연결된다.
지금까지 이해되어야 할 것으로, 수직으로 적층된 반도체 칩들을 갖는 복수-칩 모듈과 이 복수-칩 모듈을 제조하는 방법이 제공되었다. 본 발명에 따른 복수-칩 모듈의 장점은 반도체 칩들 간의 스페이서들의 수가 감소되고 그럼으로써 제조 물질의 비용이 낮아지고 프로세싱 단계의 수가 감소되는 것이다. 각각의 연속적인 반도체 칩은, 최종 반도체 칩을 제외하고, 밑에 놓인 반도체 칩보다 더 작기 때문에, 반도체 칩 아래로부터의 압착(squeezing out)되는 다이 부착 물질과 관련된 문제 및 반도체 칩 상의 본딩 패드를 덮는 문제가 해소된다. 더욱이, 다이 부착 물질 대신 접착성 막이 사용되는 경우, 반도체 칩의 크기를 감소시켜 칩 오프셋(chip offset)(즉, 반도체 칩들 간의 요구된 위치와 실제 위치와의 차이)과 관련된 문제가 해소된다. 추가로, 본 발명은 비용 및 시간 면에서 효율적인 방식으로 복수-칩 모듈 프로세싱 흐름에 쉽게 통합될 수 있다.
어떤 바람직한 실시예들과 방법들이 본 명세서에서 설명되었지만, 본 발명의 기술분야에서 숙련된 기술을 갖는 자들에게는 상기 개시내용으로부터 명백한 바와 같이, 이러한 실시예들 및 방법들의 변형 및 수정이 본 발명의 사상 및 범위 벗어남이 없이 이루어질 수 있다. 예를 들어, 반도체 칩은 서로 와이어본딩될 수 있고 또한 지지 기판에 와이어본딩될 수 있다. 대안적으로, 접착성 물질이 다이 부착 물질 대신 사용되어 반도체 칩을 스페이서에 연결하고 서로 연결시킬 수 있다. 접착성 물질을 사용하여 얻을 수 있는 장점은 접착성 물질은 경화될 필요가 없다는 것이다. 의도된 것으로 본 발명은 첨부되는 특허청구범위 및 적용할 수 있는 법률의 원리 및 규칙에 의해 요구되는 범위로만 한정된다.

Claims (10)

  1. 복수-칩 모듈(10)을 제조하는 방법에 있어서,
    제 1 주 표면(14)과 제 2 주 표면(16)을 갖는 지지 기판(12)을 제공하는 단계와, 여기서 상기 지지 기판(12)은 칩 수용 영역(38)과 상기 제 1 주 표면(14) 상에 배치되는 복수의 본딩 패드들(18, 19, 20, 21)을 갖으며;
    끝에서 두 번째 반도체 칩(penultimate semiconductor chip)(50)을 상기 칩 수용 영역(38)에 연결시키는 단계와, 상기 끝에서 두 번째 반도체 칩(50)은 복수의 본딩 패드들(56)을 갖으며;
    상기 끝에서 두 번째 반도체 칩(50) 상의 상기 복수의 본딩 패드들(56) 중 적어도 하나의 본딩 패드(56A, 56B)를 상기 제 1 주 표면(14) 상의 상기 복수의 본딩 패드들(19) 중 제 1 본딩 패드(19A, 19B)에 연결시키는 단계와;
    상기 끝에서 두 번째 반도체 칩(50)의 일 부분에 스페이서(60)를 연결시키는 단계와;
    상기 끝에서 두 번째 반도체 칩(50)의 상기 복수의 본딩 패드들(56)의 상기 적어도 하나의 본딩 패드(56A, 56B)를 상기 제 1 주 표면(14) 상의 상기 복수의 본딩 패드들(19) 중 제 1 본딩 패드(19A, 19B)에 연결시키는 단계 이후에 최종 반도체 칩(ultimate semiconductor chip)(80)을 상기 스페이서(60)에 연결시키는 단계와, 여기서 상기 최종 반도체 칩(80)은 사이 끝에서 두 번째 반도체 칩(50)보다 더 크고 복수의 본딩 패드들(86)을 갖으며; 그리고
    상기 최종 반도체 칩(80)의 적어도 하나의 본딩 패드(86A, 86B)를 상기 제 1 주 표면(14) 상의 상기 복수의 본딩 패드들(20)의 제 2 본딩 패드(20A, 20B)에 연결시키는 단계를 포함하는 것을 특징으로 하는 복수-칩 모듈 제조 방법.
  2. 제 1 항에 있어서,
    상기 끝에서 두 번째 반도체 칩(50) 상의 상기 복수의 본딩 패드들(56) 중 적어도 하나의 본딩 패드(56A, 56B)를 상기 제 1 주 표면(14) 상의 상기 복수의 본딩 패드들(19) 중 제 1 본딩 패드(19A, 19B)에 연결시키는 단계는 상기 끝에서 두 번째 반도체 칩(50) 상의 제 1 본딩 패드(56A, 56B)를 상기 제 1 주 표면(14) 상의 상기 제 1 본딩 패드(19A, 19B)에 연결시키는 것을 포함하는 것을 특징으로 하는 복수-칩 모듈 제조 방법.
  3. 제 2 항에 있어서,
    상기 끝에서 두 번째 반도체 칩(50) 상의 상기 제 1 본딩 패드(56A, 56B)를 상기 제 1 주 표면(14) 상의 상기 제 1 본딩 패드(19A, 19B)에 연결시키는 것은 상기 끝에서 두 번째 반도체 칩(50) 상의 상기 제 1 본딩 패드(56A, 56B)를 상기 제 1 주 표면(14) 상의 상기 제 1 본딩 패드(19A, 19B)에 와이어본딩시키는 것을 포함하는 것을 특징으로 하는 복수-칩 모듈 제조 방법.
  4. 제 2 항에 있어서,
    상기 최종 반도체 칩(80)의 적어도 하나의 본딩 패드(86A, 86B)를 상기 제 1 주 표면(14) 상의 상기 복수의 본딩 패드들(18, 19, 20, 21)의 상기 제 2 본딩 패드(20A, 20B)에 연결시키는 단계는 상기 최종 반도체 칩(80) 상의 제 1 본딩 패드(86A, 86B)를 상기 제 1 주 표면(14) 상의 상기 제 2 주 본딩 패드(20A, 20B)에 연결시키는 것을 포함하는 것을 특징으로 하는 복수-칩 모듈 제조 방법.
  5. 제 4 항에 있어서,
    상기 최종 반도체 칩(80) 상의 상기 제 1 본딩 패드(86A, 86B)를 상기 제 1 주 표면(14) 상의 상기 제 2 주 본딩 패드(20A, 20B)에 연결시키는 것은 상기 최종 반도체 칩(80) 상의 상기 제 1 본딩 패드(86A, 86B)를 상기 제 1 주 표면(14) 상의 상기 제 2 본딩 패드(20A, 20B)에 와이어본딩시키는 것을 포함하는 것을 특징으로 하는 복수-칩 모듈 제조 방법.
  6. 복수-칩 모듈(10)을 제조하는 방법에 있어서,
    제 1 주 표면(14)과 제 2 주 표면(16)을 가진 지지 기판(12)을 제공하는 단계와, 여기서 상기 지지 기판(12)은 칩 수용 영역(38)과 복수의 본딩 패드들(18, 19, 20, 21)을 가지며;
    제 1 반도체 칩(40)을 상기 칩 수용 영역(38)에 연결시키는 단계와, 여기서 상기 제 1 반도체 칩(40)은 복수의 본딩 패드들(46)을 가지며;
    제 2 반도체 칩(50)을 상기 제 1 반도체 칩(40)에 연결시키는 단계와, 여기 서 상기 제 2 반도체 칩(50)은 복수의 본딩 패드들(56)을 가지며;
    상기 제 1 반도체 칩(40) 상의 상기 복수의 본딩 패드들(46) 중 제 1 본딩 패드(46A, 46B)를 상기 지지 기판(12) 상의 상기 복수의 본딩 패드들(18, 19, 20, 21) 중 제 1 본딩 패드(18A, 18B)에 연결시키는 단계와;
    상기 제 2 반도체 칩(50) 상의 상기 복수의 본딩 패드들(56) 중 제 1 본딩 패드(56A, 56B)를 상기 지지 기판(12) 상의 상기 복수의 본딩 패드들(18, 19, 20, 21) 중 제 2 본딩 패드(19A, 19B)에 연결시키는 단계와;
    복수의 본딩 패드들(86)을 가진 제 3 반도체 칩(80)을 상기 제 2 반도체 칩(50)에 연결시키는 단계와, 여기서 상기 제 3 반도체 칩(80)은 상기 제 2 반도체 칩(50)보다 더 크고; 그리고
    상기 제 3 반도체 칩(80) 상의 상기 복수의 본딩 패드들(86)의 제 1 본딩 패드(86A, 86B)를 상기 지지 기판(12) 상의 상기 복수의 본딩 패드들(18, 19, 20, 21) 중 제 3 본딩 패드(2OA, 20B)에 연결시키는 단계를 포함하는 것을 특징으로 하는 복수-칩 모듈 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 반도체 칩(40)은 상기 제 2 반도체 칩(50)보다 더 크고, 그리고 상기 제 2 반도체 칩(50)을 상기 제 1 반도체 칩(40)에 연결시키는 단계 전에 상기 제 1 반도체 칩(40) 상의 상기 복수의 본딩 패드들(46) 중 상기 제 1 본딩 패드(46A, 46B)를 상기 지지 기판(12) 상의 상기 복수의 본딩 패드들(18, 19, 20, 21) 중 상기 제 1 본딩 패드(18A, 18B)에 연결시키는 단계를 더 포함하는 것을 특징으로 하는 복수-칩 모듈 제조 방법.
  8. 제 6 항에 있어서,
    상기 제 1 반도체 칩(40)은 상기 제 2 반도체 칩(50)보다 더 크고, 그리고 상기 제 2 반도체 칩(50)을 상기 제 1 반도체 칩(40)에 연결시키는 단계 후에 상기 제 1 반도체 칩(40) 상의 상기 복수의 본딩 패드들(46) 중 상기 제 1 본딩 패드(46A, 46B)를 상기 지지 기판(12) 상의 상기 복수의 본딩 패드들(18, 19, 20, 21) 중 상기 제 1 본딩 패드(18A, 18B)에 연결시키는 단계를 더 포함하는 것을 특징으로 하는 복수-칩 모듈 제조 방법.
  9. 제 6 항에 있어서,
    상기 제 3 반도체 칩(80)을 상기 제 2 반도체 칩(50)에 연결시키는 단계는 상기 제 2 반도체 칩(50) 상에 스페이서(60)를 형성하는 것과 상기 제 3 반도체 칩(80)을 상기 스페이서(60)와 합치(mate)시는 것을 포함하는 것을 특징으로 하는 복수-칩 모듈 제조 방법.
  10. 복수칩 모듈(10)에 있어서,
    칩 수용 영역(38)과 복수의 본딩 패드들(18, 19, 20, 21)을 갖는 지지 기판(12)과;
    복수의 본딩 패드들(46)을 갖는 제 1 반도체 칩(40)과, 여기서 상기 제 1 반도체 칩(40)은 상기 칩 수용 영역(38)에 장착되고 그리고 제1의 치수(dimesion)(41)를 가지며;
    상기 제 1 반도체 칩(40)에 연결된 끝에서 두 번째 반도체 칩(50)과, 여기서 상기 끝에서 두 번째 반도체 칩(50)은 복수의 본딩 패드들(56)을 가지고 그리고 제2의 치수(51)를 갖으며, 상기 제2의 치수(51)는 상기 제1의 치수(41)보다 더 작고;
    상기 끝에서 두 번째 반도체 칩(50)에 연결된 스페이서(60)와; 그리고
    상기 스페이서(60)에 연결된 상기 맨 끝에서 두 번째 반도체 칩(50)에 연결된 최종 반도체 칩(80)을 포함하여 구성되며, 여기서 상기 최종 반도체 칩(80)은 복수의 본딩 패드들(86)과 제3의 치수(81)를 갖으며, 상기 제3의 치수(81)는 상기 제2의 치수(51)보다 더 큰 것을 특징으로 복수칩 모듈(10).
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