KR20070110740A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 SSR 채널을 형성할 때, 도펀트 활성화를 원활히 진행하면서 단채널효과를 개선하는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 제조 방법은 스크린 산화막이 형성된 반도체 기판을 준비하는 단계; 상기 반도체 기판 내에 채널 형성을 위한 도펀트를 차례로 주입하는 단계; 및 상기 반도체 기판 내에 주입된 도펀트를 활성화시키는 단계를 포함하며 이에 따라 본 발명은 SSR 채널 형성을 위한 도펀트로 115In과 B18H22를 차례로 주입하여, 단채널효과를 억제하고, 표면 농도 감소에 따른 캐리어 이동성(Carrier Mobility) 증가와 접합 캐패시턴스(Junction Capacitance) 감소에 따른 바디 팩터(Body factor) 감소로 인해 디바이스의 동작 속도에 기여할 수 있으며, 115In을 도핑한 후에 11B/49BF2에 비해 질량이 약 3∼10배 크면서, 확산이 덜되는 옥타데카보론(B18H22)을 도핑하여, SSR 채널 형성에 있어서 가장 취약한 도펀트의 활성화 측면을 개선할 수 있다.
SSR, 115In, 데카옥타보론(B18H22), 단채널효과(SCE), 활성화(Activation)
Description
도 1은 종래 기술에 따른 SSR 채널을 구비한 반도체 소자의 제조 방법을 도시한 단면도.
도 2는 115In의 도핑 프로파일을 나타낸 그래프.
도 3은 115In 도핑시 도즈량의 증가에 따른 TEM 사진.
도 4a 내지 도 4e는 본 발명에 따른 SSR 채널을 구비한 반도체 소자의 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
41 : 반도체 기판 42 : 소자분리막
43 : 스크린 산화막 44 : 이온주입마스크
46 : 도펀트 프로파일 47 : SSR 채널
48 : 게이트 절연막 49a, 49b : 게이트 패턴
50 : 게이트 스페이서 51 : 소스/드레인 영역
본 발명은 반도체 제조 기술에 관한 것으로, 특히 NMOS 소자의 수퍼 스팁 리트로그레이트 채널(Super Steep Retrograde Channel)을 가지는 반도체 소자의 제조 방법에 관한 것이다.
디바이스(Device)가 점차 고집적화(Scale down)됨에 따라 채널 영역의 도펀트 컨트롤(Dopant control)이 요구되고 있다. 이에 따라 표면 채널(Surface channel)을 갖는 nMOSFET 소자에는 도펀트의 원자량이 커서 확산성(Diffusivity)이 낮은 중이온(Heavy ion) 예컨데 질량수 115를 가지는 115인듐(Indium, 이하 'In')을 이용한 수퍼 스팁 리트로그레이드(Super Steep Retrograde; 이하 'SSR') 채널 도핑이 유리하다. 이러한, SSR 채널 공정은 단채널효과(Short Channel Effect)로 인한 문제점 예컨대, 문턱 전압 롤-오프(Vt roll-off), 펀치 스루(Punch Through) 및 드레인 유도 장벽 저하(Drain Induced Barrier lowering)와 같은 문제를 억제하고, 표면의 도펀트 농도 감소에 따른 캐리어 이동 능력(Carrier mobility) 증가와 접합 캐패시턴스(Junction Capacitance) 감소에 따른 바디 팩터(Body factor) 감소로 인해 디바이스 속도 향상에 기여할 수 있다.
도 1은 종래 기술에 따른 SSR 채널을 구비한 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11)의 하부에 웰(12)을 형성한다. 그리고 나서, SSR 채널 형성을 위한 이온 주입을 실시하여 웰(12)의 상부에 SSR 채널(13)을 형성한다. 이 때, SSR 채널(13) 형성을 위한 도펀트는 115In을 사용하며, 도펀트 주입 후 열공정을 실시하여 도펀트를 확산시킨다.
다음으로, 반도체 기판(11)의 활성 영역 상에 게이트 패턴(14)을 형성하고, 게이트 패턴(14)의 양측벽에 게이트 스페이서(15)를 형성한다.
이어서, 게이트 패턴(14) 및 게이트 스페이서(15)를 이온주입베리어(Implant barrier)로 하여 소스/드레인 형성을 위한 이온 주입을 실시하여 게이트 패턴(14)의 양측 하부 반도체 기판(11) 내부에 소스/드레인 영역(16)을 형성한다.
도 2는 115In의 도핑 프로파일을 나타낸 그래프이다.
도 2를 참조하면, SSR 채널 형성 공정에 따른 115In 도핑 프로파일을 나타낸 것으로, 가로축은 깊이(Depth, ㎚), 세로축은 인듐(In)의 농도(ions/cm3)를 나타낸다. 여기서, A는 인듐 이온 주입, B는 RTA 진행하지 않음, C는 RTA 진행한 후의 프로파일을 나타낸다.
도 3은 115In 도핑시 도즈량의 증가에 따른 TEM 사진이다.
도 3을 참조하면, 115In 도핑시, 도즈량이 증가할 때의 TEM 사진이다.
도 2와 도 3을 참조하면, 115In을 도핑하는 경우 고온의 RTA를 적용하더라도 2E17ions/cm3 이상 활성화되지 않으며, 도즈량을 증가시킬 경우 포스트 이온 주입 데미지가 RTA 후에도 제거되지 않고 디펙트로 남아 있는 것을 확인할 수 있다.
상술한, 종래 기술에서 SSR 채널을 형성함에 있어서, 115In을 사용하는 경우 인듐의 낮은 용해도(Solubility) 때문에 고온의 급속열공정(Rapid Thermal Process; RTP)을 적용하더라도 2E17 ions/cm3 농도 이상을 활성화(Activaiton)하기 어렵다.
또한, 가전자대(Valence band)로부터의 이온화에너지(Ionization energy)가 0.16eV로 11B의 0.044eV 보다 약 3배 가량 높아 실온(Room Temperature)에서 활성화가 어렵다는 문제점이 있다.
그리고 활성화 밀도(Activation Density)를 증가시키기 위해 도즈량(Dose)을 증가시킬 경우, 후 이온주입 데미지(Post Implantation damage)가 RTP 후에도 제거되지 않고, 디펙트(defect)로 남아 접합 누설(Junction Leakage)이 발생하게 된다. 결국 115In을 도펀트로 사용할 때, 2E17 ions/cm3 농도 이상 활성화가 어렵다는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, SSR 채널을 형성할 때, 도펀트 활성화를 원활히 진행하면서 단채널효과를 개선하는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 제조 방법은 스크린 산화막이 형성된 반도체 기판을 준비하는 단계, 상기 반도체 기판 내에 채널 형성을 위한 도펀트를 차례로 주입하는 단계, 및 상기 반도체 기판 내에 주입된 도펀트를 활성화시키는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4e는 본 발명에 따른 SSR 채널을 구비한 반도체 소자의 제조 방법을 도시한 단면도이다.
도 4a에 도시된 바와 같이, NMOS 소자가 형성될 영역이 정의된 반도체 기판(41)에 STI(Shallow Trench Isolation) 소자 분리 공정을 진행하여 소자분리막(42)을 형성한다. 소자분리막(42)을 통해 반도체 기판(41)의 활성 영역이 정의된다. 계속해서, 반도체 기판(41)의 활성 영역 상에 스크린 산화막(Screen Oxide, 43)을 형성한다. 스크린 산화막(43)은 이온주입 공정시 반도체 기판(41)의 데미지를 방지하기 위한 막이다.
도 4b에 도시된 바와 같이, 반도체 기판(41)의 전면에 포토레지스트를 도포하고 포토 마스크(Photo mask) 공정을 이용한 노광 및 현상 공정을 실시하여 NMOS 영역의 채널이 형성될 영역은 오픈하면서 그 외 영역을 닫는 이온 주입 마스크(44)를 형성한다.
도 4c에 도시된 바와 같이, 이온 주입 마스크(44)를 베리어로 SSR 채널을 형성하기 위한 이온 주입 공정을 두 단계에 걸쳐 진행한다.
먼저, 제1단계로 115In 이온 주입(45a)을 진행한다. 이 때, 115In 도펀트의 도즈량은 1.0E11∼1.0E14 atoms/cm2 , 30∼300KeV의 에너지로 이온 주입 공정을 진행한다.
계속해서, 제2단계로 115In과 비교하여 상대적으로 질량이 무거운 옥타데카보렌(Octadecaborane, B18H22) 이온 주입(45b)을 진행한다. 여기서, 115In의 질량은 115, 옥타데카보렌의 질량은 약 220이다. 옥타데카보렌의 경우에는 보렌이 18개, 하이드로겐(Hydrogen)이 22개로 구성이 되기 때문에 In 보다도 질량이 더 크게 나타난다.
B18H22 도펀트의 도즈량은 1.0E10∼5.0E13 atoms/cm2 이며, 20∼600KeV의 에너지로 이온 주입 공정을 진행한다. 한편, 115In과 옥타데카보론(B18H22)을 주입할 때, 틸트(tilt)는 0∼10°으로 조절한다.
상기와 같이, 115In을 주입한 후 옥타데카보론(B18H22)을 주입하여 종래의 115In 만을 사용하여 SSR 채널 공정을 진행한 것에 대비하여 가장 취약한 도펀트의 활성화 측면을 개선할 수 있다.
즉, 11B/49BF2에 비해 질량이 3∼10배 큰 옥타데카보론(B18H22)을 사용하여 후속 열확산시 도펀트가 덜 확산되는 특성을 이용하여 115In 의 외부 확산을 방지하 면서, 도펀트의 활성화 측면을 개선하여 SSR 채널 공정을 진행할 수 있다. 도면 부호 '46'은 도펀트 주입시 프로파일을 나타낸 것이다.
SSR 채널 공정은 옥타데카보렌(B18H22), 115In의 순서로 이온 주입을 실시하는데 이는, 옥타데카보렌(B18H22)의 질량이 115In보다 크기 때문에 옥타데카보렌(B18H22)의 이온 주입을 먼저 진행할 경우 채널링 효과(Channeling Effect)감소하기 때문에 옥타데카보렌(B18H22)을 주입한 후에 115In을 주입하는 것이 바람직하다.
도 4d에 도시된 바와 같이, 이온 주입 마스크(44)를 스트립한 후, 열공정을 실시하여 반도체 기판(41) 내에 주입된 도펀트(115In, B18H22)를 확산시켜, SSR(47) 채널을 형성한다.
열공정은, 도펀트의 확산 및 포스트 이온 주입 데미지를 회복하기 위해 진행하는 것으로, 스파이크 RTA(Rapid Thermal Annealing; 이하 'RTA'), 통상의 RTA(Conventional RTA) 또는 Xe 램프 RTA(Xe lamp RTA)를 실시한다.
스파이크 RTA는, 950∼1200℃ 의 온도, 100∼300℃/sec 의 램프업 비율로 진행하며, 통상적인 RTA는, 950∼1150℃ 의 온도, 20∼100℃/sec 의 램프업 비율로 진행한다.
또한, Xe 램프 RTA는 900∼1200℃ 의 온도, 0∼1초 동안 진행하며, N2, O2 또는 NH3 분위기에서 진행하고 1∼30회 반복한다.
도 4e에 도시된 바와 같이, 세정 공정(Cleaning)을 실시하여 스크린 산화막 을 제거한다. 스크린 산화막은 불산을 이용한 습식 식각 공정으로 제거하며, 스크린 산화막이 제거된 반도체 기판(41) 상에는 실리콘 원자가 불산 내의 수소 원자와 격자 결함을 이루게 되어 반도체 기판(41) 표면 상에 자연 산화막과 같은 기타 불순물 막이 형성되지 않게 된다.
이어서, SSR 채널(47)이 형성된 반도체 기판(41) 상부 및 SSR 채널(47)이 형성되지 않은 반도체 기판(41)의 전면에 게이트 절연막(48)을 형성한 후, 게이트 절연막(48) 상에 게이트 패턴(49a, 49b)을 증착한다. 게이트 패턴(49a, 49b)은 게이트 전도막 및 게이트 하드마스크가 차례로 증착된 구조이다.
이 때, 게이트 전도막은 도핑된 또는 도핑되지 않은 폴리실리콘막, 텅스텐막 또는 텅스텐실리사이드막을 단일 또는 이들의 적층 구조를 사용한다.
계속해서, 게이트 패턴(49a, 49b)의 양측면에 게이트 스페이서(50)을 형성한다. 그리고 나서, 게이트 패턴(49a, 49b) 및 게이트 스페이서(50)를 이온주입베리어로 하여 소스/드레인 이온 주입 공정을 실시하여 게이트 패턴(49a, 49b)의 양측 하부 반도체 기판(41) 내부에 소스/드레인 영역(51)을 형성한다.
상술한 바와 같이, 115In 만을 SSR 채널 공정을 사용했을 때 나타나는 문제점을 해결하기 위해, 본 발명에서는 115In 주입 후, B18H22를 주입함으로써, 115In의 외부 확산을 방지하면서, 활성화 특성을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 SSR 채널 형성을 위한 도펀트로 115In과 B18H22를 차례로 주입하여, 단채널효과를 억제하고, 표면 농도 감소에 따른 캐리어 이동성(Carrier Mobility) 증가와 접합 캐패시턴스(Junction Capacitance) 감소에 따른 바디 팩터(Body factor) 감소로 인해 디바이스의 동작 속도에 기여할 수 있다.
또한, 본 발명은 115In을 도핑한 후에, 11B/49BF2에 비해 질량이 약 3∼10배 크면서, 확산이 덜되는 옥타데카보론(B18H22)을 도핑하여, SSR 채널 형성에 있어서 가장 취약한 도펀트의 활성화 측면을 개선할 수 있다.
Claims (11)
- 스크린 산화막이 형성된 반도체 기판을 준비하는 단계;상기 반도체 기판 내에 채널 형성을 위한 도펀트를 차례로 주입하는 단계; 및상기 반도체 기판 내에 주입된 도펀트를 활성화시키는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 도펀트를 주입하는 단계는,도펀트 소스로 인듐과 보론을 사용하는 반도체 소자의 제조 방법.
- 제2항에 있어서,상기 도펀트는, 115In 또는 B18H22를 사용하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 도펀트는,115In을 주입한 후, B18H22를 주입하는 반도체 소자의 제조 방법.
- 제3항 또는 제4항에 있어서,상기 115In는, 도펀트의 도즈량은 1.0E11∼1.0E14 atoms/cm2 , 30∼300KeV의 에너지로 이온 주입 공정을 진행하는 반도체 소자의 제조 방법.
- 제3항 또는 제4항에 있어서,상기 B18H22 도펀트의 도즈량은 1.0E10∼5.0E13 atoms/cm2 이며, 20∼600KeV의 에너지로 이온 주입 공정을 진행하는 반도체 소자의 제조 방법.
- 제4항에 있어서,상기 115In과 B18H22 을 주입할 때, 틸트는 0∼10°으로 조절하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 급속열처리 공정은,스파이크 RTA, RTA, 및 Xe 램프 RTA 중에서 선택된 어느 한 방법을 사용하는 반도체 소자의 제조 방법.
- 제8항에 있어서,상기 스파이크 RTA는,950∼1200℃ 의 온도, 100∼300℃/sec 의 램프업 비율로 진행하는 반도체 소자의 제조 방법.
- 제8항에 있어서,상기 RTA는,950∼1150℃ 의 온도, 20∼100℃/sec 의 램프업 비율로 진행하는 반도체 소자의 제조 방법.
- 제8항에 있어서,상기 Xe 램프 RTA는,900∼1200℃ 의 온도, 0∼1초 동안 진행하며, N2, O2 또는 NH3 분위기에서 진행하고 1∼30회 반복하는 반도체 소자의 제조 방법.
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| KR1020060043562A KR20070110740A (ko) | 2006-05-15 | 2006-05-15 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
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| KR1020060043562A KR20070110740A (ko) | 2006-05-15 | 2006-05-15 | 반도체 소자의 제조 방법 |
Publications (1)
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Family
ID=39089924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020060043562A KR20070110740A (ko) | 2006-05-15 | 2006-05-15 | 반도체 소자의 제조 방법 |
Country Status (1)
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| KR (1) | KR20070110740A (ko) |
-
2006
- 2006-05-15 KR KR1020060043562A patent/KR20070110740A/ko not_active Application Discontinuation
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |