KR20070105443A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 기판 위에 제1 도전층을 형성하는 단계, 상기 제1 도전층 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 제1 절연막을 형성하는 단계, 상기 제1 절연막을 패터닝하여 개구부를 가지는 제1 절연 패턴을 형성하는 단계, 상기 제1 절연 패턴을 마스크로 하여 상기 게이트 절연막 및 상기 제1 도전층을 식각하여 게이트 절연 부재 및 게이트선을 형성하는 단계, 상기 개구부에 유기 반도체를 형성하는 단계, 상기 유기 반도체 및 상기 제1 절연 패턴 위에 보호막 및 제2 절연막을 차례로 형성하는 단계, 상기 제2 절연막을 패터닝하여 제2 절연 패턴을 형성하는 단계, 상기 제2 절연 패턴을 마스크로 하여 상기 보호막을 식각하는 단계, 상기 제2 절연 패턴을 포함한 기판 전면에 제2 도전층을 적층하는 단계, 상기 제2 절연 패턴 및 그 위에 적층되어 있는 상기 제2 도전층을 제거하여 화소 전극을 형성하는 단계, 그리고 상기 보호막을 포함한 기판 전면에 제3 도전층을 적층하고 사진 식각하여 소스 전극을 포함하는 데이터선 및 상기 소스 전극과 마주하는 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
유기 반도체, 잉크젯, 마스크, 감광막

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 2는 도 1의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이고,
도 3 및 도 4는 도 1 및 도 2의 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법을 차례로 도시한 단면도이고,
도 5, 도 8 및 도 14는 도 4의 박막 트랜지스터 표시판에 연속하는 방법을 차례로 도시한 배치도이고,
도 6은 도 5의 박막 트랜지스터 표시판을 VI-VI 선을 따라 잘라 도시한 단면도이고,
도 7은 도 5 및 도 6의 박막 트랜지스터 표시판에 연속하는 방법을 도시한 단면도이고,
도 9는 도 8의 박막 트랜지스터 표시판을 IX-IX 선을 따라 잘라 도시한 단면도이고,
도 10 내지 도 13은 도 8 및 도 9의 박막 트랜지스터 표시판에 연속하는 방법을 도시한 단면도이고,
도 15는 도 14의 박막 트랜지스터 표시판을 XV-XV 선을 따라 잘라 도시한 단면도이다.
<도면 부호의 설명>
110: 절연 기판 121: 게이트선
124: 게이트 전극 129: 게이트선의 끝 부분
140: 게이트 절연막 141, 144, 143: 게이트 절연 부재
162, 163, 148, 181, 183: 접촉 구멍
131: 유지 전극선 133: 유지 전극
154: 유기 반도체 160: 층간 절연막
171: 데이터선 173: 소스 전극
175: 드레인 전극 177: 유지 축전기용 도전체
179: 데이터선의 끝 부분 180: 보호막
81: 접촉 보조 부재 191: 화소 전극
193, 195: 연결 부재 361, 362, 381: 감광막 패턴
185, 365: 개구부
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display), 전기 영동 표시 장치(electrophoretic display) 등의 평판 표시 장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기 광학(electro-optical) 활성층을 포함한다. 액정 표시 장치의 경우 전기 광학 활성층으로 액정층을 포함하고, 유기 발광 표시 장치의 경우 전기 광학 활성층으로 유기 발광층을 포함한다.
한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가받고, 전기 광학 활성층은 이 전기 신호를 광학 신호로 변환함으로써 영상을 표시한다.
평판 표시 장치에서는 스위칭 소자로서 삼단자 소자인 박막 트랜지스터(thin film transistor, TFT)를 사용하며, 이 박막 트랜지스터를 제어하기 위한 주사 신호를 전달하는 게이트선(gate line)과 화소 전극에 인가될 신호를 전달하는 데이터선(data line)이 평판 표시 장치에 구비된다.
이러한 박막 트랜지스터 중에서, 규소(Si)와 같은 무기 반도체 대신 유기 반도체를 포함하는 유기 박막 트랜지스터(organic thin film transistor, OTFT)에 대한 연구가 활발히 이루어지고 있다.
유기 박막 트랜지스터는 유기 물질의 특성상 섬유(fiber) 또는 필름(film)과 같은 형태로 만들 수 있어서 가요성 표시 장치(flexible display device)의 핵심 소자로 주목받고 있다.
또한 유기 박막 트랜지스터는 잉크젯 인쇄(inkjet printing)와 같은 용액 공정(solution process)으로 제작할 수 있어서 증착 공정 만으로 한계가 있는 대면적 평판 표시 장치에도 쉽게 적용할 수 있다.
그러나 유기 반도체는 무기 반도체보다 전계 효과 이동도(field effect mobility) 및 안정성(stability)이 떨어지므로, 기존의 박막 트랜지스터와 비교하여 그 구조 및 제조 방법이 다르다. 이 경우 유기 박막 트랜지스터를 제조하는데 소요되는 마스크 수가 증가하여 제조 비용이 현저하게 늘어난다.
따라서 본 발명이 이루고자 하는 기술적 과제는 이를 해결하기 위한 것으로서 유기 박막 트랜지스터를 제조하는데 소요되는 마스크 수를 줄이는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 제1 도전층을 형성하는 단계, 상기 제1 도전층 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 제1 절연막을 형성하는 단계, 상기 제1 절연막을 패터닝하여 개구부를 가지는 제1 절연 패턴을 형성하는 단계, 상기 제1 절연 패턴을 마스크로 하여 상기 게이트 절연막 및 상기 제1 도전층을 식각하여 게이트 절연 부재 및 게이트선을 형성하는 단계, 상기 개구부에 유기 반도체를 형성하는 단계, 상기 유기 반도체 및 상기 제1 절연 패턴 위에 보호막 및 제2 절연막을 차례로 형성하는 단계, 상기 제2 절연막을 패터닝하여 제2 절연 패턴을 형성하는 단계, 상기 제2 절연 패턴을 마스크로 하여 상기 보호막을 식각하는 단계, 상기 제2 절연 패턴을 포함한 기판 전면에 제2 도전층을 적층하는 단계, 상기 제2 절연 패턴 및 그 위에 적층되어 있는 상기 제2 도전층을 제거하여 화소 전극을 형성하는 단계, 그리고 상기 보호막을 포함한 기판 전면에 제3 도전층을 적층하고 사진 식각하여 소스 전극을 포함하는 데이터선 및 상기 소스 전극과 마주하는 드레인 전극을 형성하는 단계를 포함한다.
또한, 상기 제1 절연 패턴을 형성하는 단계는 상기 제1 절연막을 패터닝하여 제1 부분 및 상기 제1 부분보다 얇은 제2 부분을 형성하는 단계, 그리고 상기 제2 부분을 제거하여 개구부를 형성하는 단계를 포함할 수 있다.
또한, 상기 제1 부분 및 상기 제2 부분을 형성하는 단계는 슬릿 마스크(slit mask) 또는 하프톤 마스크(halftone mask)를 사용할 수 있다.
또한, 상기 개구부를 형성하는 단계는 상기 제2 부분을 애싱(ashing)으로 제거할 수 있다.
또한, 상기 제1 절연막은 상기 제1 절연 패턴보다 두껍게 형성할 수 있다.
또한, 상기 화소 전극을 형성하는 단계는 상기 제2 절연 패턴 및 그 위에 적층되어 있는 상기 제2 도전층을 리프트 오프(lift-off) 방법으로 제거할 수 있다.
또한, 상기 제2 절연 패턴을 형성하는 단계는 상기 제2 절연막을 패터닝하여 제3 부분 및 상기 제3 부분보다 얇은 제4 부분을 형성하는 단계, 그리고 상기 제4 부분을 제거하는 단계를 포함할 수 있다.
또한, 상기 제3 부분 및 상기 제4 부분을 형성하는 단계는 슬릿 마스크 또는 하프톤 마스크를 사용할 수 있다.
또한, 상기 유기 반도체를 형성하는 단계는 잉크젯 인쇄 방법으로 수행할 수 있다.
또한, 상기 제1 절연막 및 상기 제2 절연막은 감광성 유기 물질을 포함할 수 있다.
또한, 상기 제1 절연막은 네가티브 감광성 유기 물질을 포함할 수 있고, 상기 제2 절연막은 포지티브 감광성 유기 물질을 포함할 수 있다.
또한, 상기 제2 도전층을 적층하는 단계는 상온에서 수행할 수 있다.
또한, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 유기 반도체를 형성하는 단계, 상기 유기 반도체를 둘러싸는 격벽을 형성하는 단계, 상기 유기 반도체와 접촉되어 있는 소스 전극을 포함하는 데이터선 및 드레인 전극을 형성하는 단계, 상기 드레인 전극과 연결되어 있는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법에서, 상기 게이트선 및 상기 격벽은 제1 마스크를 사용하여 형성하고, 상기 화소 전극은 제2 마스크를 사용하여 형성하고, 상기 데이터선 및 상기 드레인 전극은 제3 마스크를 사용하여 형성한다.
또한, 상기 게이트선 및 상기 유기 반도체 사이에 위치하는 게이트 절연 부재를 형성하는 단계를 더 포함하고, 상기 게이트 절연 부재는 상기 제1 마스크를 사용하여 형성할 수 있다.
또한, 상기 데이터선 및 상기 드레인 전극의 하부 또는 상부에 보호막을 형성하는 단계를 더 포함하고, 상기 보호막은 상기 제2 마스크를 사용하여 형성할 수 있다.
또한, 상기 유기 반도체는 잉크젯 인쇄 방법으로 형성할 수 있다.
또한, 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 형성되어 있는 게이트선, 상기 게이트선 위에 형성되어 있는 게이트 절연 부재, 상기 게이트 절연 부재 위에 형성되어 있으며 개구부를 가지는 격벽, 상기 개구부에 형성되어 있는 유기 반도체, 상기 유기 반도체와 각각 연결되어 있는 소스 전극 및 드레인 전극, 상기 게이트선과 교차하며 상기 소스 전극과 연결되어 있는 데이터선, 상기 드레인 전극과 연결되어 있는 화소 전극, 그리고 상기 데이터선 및 상기 드레인 전극의 하부 또는 상부에 형성되어 있는 보호막을 포함하며, 상기 화소 전극 및 상기 보호막은 중첩되어 있는 부분이 없다.
또한, 상기 게이트 절연 부재는 접촉 구멍을 가지며, 상기 게이트 절연 부재는 상기 접촉 구멍을 제외하고는 상기 게이트선과 실질적으로 동일한 평면 모양을 가질 수 있다.
또한, 상기 유기 반도체와 상기 소스 전극 사이 및 상기 유기 반도체와 상기 드레인 전극 사이에 형성되어 있는 연결 부재를 더 포함할 수 있다.
또한, 상기 연결 부재는 상기 화소 전극과 동일한 물질을 포함할 수 있다.
또한, 상기 연결 부재는 ITO 또는 IZO를 포함할 수 있다.
또한, 상기 게이트선과 평행한 유지 전극선을 더 포함할 수 있고, 상기 유지 전극선과 중첩하고 상기 화소 전극과 연결되어 있는 도전체를 더 포함할 수 있다.
또한, 상기 화소 전극은 상기 기판과 접촉되어 있을 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한 다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 도 1 및 도 2를 참고로 하여 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이다.
투명한 유리, 실리콘(silicone) 또는 플라스틱(plastic) 따위로 만들어진 절연 기판(substrate)(110) 위에 복수의 게이트선(gate line)(121) 및 복수의 유지 전극선(storage electrode line)(131)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 위로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 끝 부분(129)을 포함한다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가 요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 게이트 구동 회로가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 게이트 구동 회로와 직접 연결될 수 있다.
유지 전극선(131)은 소정의 전압을 인가 받으며 게이트선(121)과 평행하게 뻗어 있다. 각 유지 전극선(131)은 두 게이트선(121) 사이에 위치하며 두 게이트선(121) 중 위쪽에 가깝다. 유지 전극선(131)은 아래 또는 위로 확장된 유지 전극(storage electrode)(133)을 포함한다. 그러나 유지 전극선(131)의 모양 및 배치는 여러 가지로 변형될 수 있다.
게이트선(121) 및 유지 전극선(131)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 금(Ag)이나 금 합금 등 금 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다.
게이트선(121) 및 유지 전극선(131)은 그 측면이 기판(110) 면에 대하여 30°내지 80° 정도의 경사각으로 기울어진 것이 바람직하다.
게이트선(121) 및 유지 전극선(131) 위에는 각각 게이트 절연 부재(141, 144, 143)가 형성되어 있다. 게이트 절연 부재(141)는 게이트선(121) 위에 형성되어 있고, 게이트 절연 부재(144)는 게이트 절연 부재(141) 중 게이트 전극(124) 위에 형성된 부분이고, 게이트 절연 부재(143)는 유지 전극선(131) 위에 형성되어 있 다.
게이트 절연 부재(141)는 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(148)을 가진다.
게이트 전극(124) 위에는 감광막 패턴(361)이 형성되어 있다. 감광막 패턴(361)은 네가티브 감광성 절연 물질로 만들어질 수 있으며, 그 두께는 약 5,000Å 내지 4㎛일 수 있다.
감광막 패턴(361)은 복수의 개구부(365)를 가진다. 개구부(365)는 게이트 절연 부재(144)를 드러낸다.
개구부(365)에는 섬형 유기 반도체(organic semiconductor island)(154)가 형성되어 있다. 이 때 감광막 패턴(361)은 유기 반도체(154)를 가두는 격벽(partition) 역할을 한다.
유기 반도체(154)는 높이가 감광막 패턴(361)보다 낮아서 그 측면이 감광막패턴(361)으로 완전히 둘러싸여 있다. 따라서 후속 공정에서 유기 반도체(154)의 측면으로 화학액 따위가 침투하는 것을 방지할 수 있다.
유기 반도체(154)는 수용액이나 유기 용매에 용해되는 고분자 화합물이나 저분자 화합물을 포함할 수 있다.
유기 반도체(154)는 테트라센(tetracene) 또는 펜타센(pentacene)의 치환기를 포함하는 유도체를 포함할 수 있다. 유기 반도체(154, 154a)는 또한 티오펜 링(thiophene ring)의 2, 5 위치에서 연결된 4 내지 8개의 티오펜을 포함하는 올리고티오펜(oligothiophene)을 포함할 수 있다.
유기 반도체(154)는 폴리티닐렌비닐렌(polythienylenevinylene), 폴리-3-헥실티오펜(poly 3-hexylthiophene), 폴리티오펜(polythiophene), 프탈로시아닌(phthalocyanine), 금속화 프탈로시아닌(metallized phthalocyanine) 또는 그의 할로겐화 유도체를 포함할 수 있다. 유기 반도체(154)는 또한 페릴렌테트라카르복실산 이무수물(perylenetetracarboxylic dianhydride, PTCDA), 나프탈렌테트라카르복실산 이무수물(naphthalenetetracarboxylic dianhydride, NTCDA) 또는 이들의 이미드(imide) 유도체를 포함할 수 있다. 유기 반도체(154)는 페릴렌(perylene) 또는 코로넨(coronene)과 그들의 치환기를 포함하는 유도체를 포함할 수도 있다.
유기 반도체(154)의 두께는 약 300 내지 5,000Å일 수 있다.
유기 반도체(154) 및 게이트 절연 부재(141, 144, 143) 위에는 보호막(180)이 형성되어 있다. 보호막(180)은 질화규소 또는 산화규소 따위의 무기 절연 물질 또는 폴리이미드 따위의 유기 절연 물질을 만들어질 수 있으며, 게이트선(121) 및 유기 반도체(154)를 덮어서 박막 트랜지스터를 보호한다. 보호막(180)은 게이트선(121)의 끝 부분(129) 위에도 형성되어 있어서 게이트선(121)의 끝 부분(129)이 인접한 게이트선(도시하지 않음)의 끝 부분과 단락되는 것을 방지할 수 있다.
보호막(180)은 게이트선(121) 사이에 위치하는 복수의 개구부(185)와 게이트선(121)의 끝 부분(129)을 드러내는 접촉 구멍(181)을 가진다.
개구부(185)에는 화소 전극(pixel electrode)(191)이 형성되어 있고, 접촉 구멍(181)에는 접촉 보조 부재(contact assistant)(81)가 형성되어 있다. 이 때 화소 전극(191)과 접촉 보조 부재(81)의 경계는 보호막(180)의 경계와 실질적으로 일치하거나 보호막(180)의 식각시 언더컷(undercut)을 고려하여 소정 간격만큼 떨어져 있을 수도 있다.
화소 전극(191) 및 접촉 보조 부재(81)는 ITO 또는 IZO 따위의 투명 도전체 또는 반사성 금속 따위의 불투명 도전체로 만들어질 수 있다.
화소 전극(191) 및 접촉 보조 부재(81)의 두께는 약 300 내지 2,000Å일 수 있다.
또한 유기 반도체(154) 및 보호막(180) 위에는 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)가 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121) 및 유지 전극선(131)과 교차되어 있다. 각 데이터선(171)은 옆으로 돌출한 복수의 소스 전극(source electrode)(173)과 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 끝 부분(179)을 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 데이터 구동 회로가 기판(110) 위에 집적되어 있는 경우, 데이터선(171)이 연장되어 이와 직접 연결될 수 있다.
드레인 전극(175)은 보호막(180)을 사이에 두고 유기 반도체(154)를 중심으로 소스 전극(173)과 마주하며, 화소 전극(191)과 연결되어 있다.
소스 전극(173) 및 드레인 전극(175)은 게이트 전극(124)과 일부 중첩되어 있다.
유지 축전기용 도전체(177)는 데이터선(171)과 분리되어 있다.
유지 축전기용 도전체(177)는 화소 전극(191)과 연결되어 있으며 유지 전극(133)과 중첩되어 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)는 게이트선(121) 및 유지 전극선(131)과 마찬가지로 저저항 도전체로 만들어질 수 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)의 측면 또한 기판(110) 면에 대하여 경사져 있으며 그 경사각은 약 30° 내지 약 80° 인 것이 바람직하다.
유기 반도체(154)와 소스 전극(173) 사이 및 유기 반도체(154)와 드레인 전극(175) 사이에는 각각 연결 부재(193, 195)가 형성되어 있다.
연결 부재(193, 195)는 유기 반도체(154)와 소스 전극(173) 사이 및 유기 반도체(154)와 드레인 전극(175) 사이의 쇼트키 장벽(schottky barrier)을 낮추어 캐리어 주입 및 이동을 용이하게 할 수 있다.
연결 부재(193, 195)는 유기 반도체(154)와 일 함수(work function) 차이가 크지 않은 도전 물질로 만들어지며, 예컨대 ITO 또는 IZO를 들 수 있다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 유기 반도체(154)와 함께 하나의 박막 트랜지스터를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 유기 반도체(154)에 형성된다. 이 때 소스 전극(173)과 드레인 전극(175)의 마주하는 부분은 굴곡지게 형성됨으로써 채널 폭을 늘려서 우수한 전류 특성을 나타낼 수도 있 다.
화소 전극(191)은 박막 트랜지스터에서 데이터 전압을 인가 받아 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 화소 전극(191)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지한다.
화소 전극(191) 및 이와 전기적으로 연결되어 있는 유지 축전기용 도전체(177)는 유지 전극(133)을 포함한 유지 전극선(131)과 중첩하여 유지 축전기(storage capacitor)를 이루며, 이는 액정 축전기의 전압 유지 능력을 강화한다.
그러면 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 제조하는 방법에 대하여 도 3 내지 도 15를 참조하여 상세하게 설명한다.
도 3 및 도 4는 도 1 및 도 2의 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법을 차례로 도시한 단면도이고, 도 5, 도 8 및 도 14는 도 4의 박막 트랜지스터 표시판에 연속하는 방법을 차례로 도시한 배치도이고, 도 6은 도 5의 박막 트랜지스터 표시판을 VI-VI 선을 따라 잘라 도시한 단면도이고, 도 7은 도 5 및 도 6의 박막 트랜지스터 표시판에 연속하는 방법을 도시한 단면도이고, 도 9는 도 8의 박막 트랜지스터 표시판을 IX-IX 선을 따라 잘라 도시한 단면도이고, 도 10 내지 도 13은 도 8 및 도 9의 박막 트랜지스터 표시판에 연속하는 방법을 도시한 단면도이고, 도 15는 도 14의 박막 트랜지스터 표시판을 XV-XV 선을 따라 잘라 도시한 단면도이다.
먼저, 도 3에 도시한 바와 같이, 기판(110) 위에 스퍼터링(sputtering) 따위의 방법으로 게이트용 도전층(120)을 적층한다.
이어서, 게이트용 도전층(120) 위에 산화규소 또는 질화규소 따위의 게이트 절연막(140)을 적층하고, 그 위에 네가티브 감광막(360)을 도포한다.
이어서, 감광막(360) 위에 마스크(10)를 배치하고 노광한다. 이 때 마스크(10)는 투명 영역(transparent area)(10a)과 차광 영역(light blocking area)(10c) 뿐만 아니라 반투명 영역(semi-transparent area)(10b)을 가진다. 반투명 영역(10b)에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)이 보다 작은 것이 바람직하다.
다음, 마스크(10)를 제거하고 노광된 감광막(360)을 현상하여, 도 4에 도시한 바와 같이, 제1 두께를 가지는 감광막 패턴(361)과 제1 두께보다 얇은 제2 두께를 가지는 감광막 패턴(362)을 형성한다. 제1 두께와 제2 두께의 비는 공정 조건에 따라 달라질 수 있으나, 제2 두께를 제1 두께의 1/2 이하로 하는 것이 바람직하다.
다음, 감광막 패턴(361, 362)을 마스크로 하여 게이트용 도전층(120) 및 게이트 절연막(140)을 식각하여, 도 5 및 도 6에 도시한 바와 같이, 게이트 전극(124) 및 끝 부분(129)을 포함하는 게이트선(121)과 게이트 절연 부재(141, 143, 144)를 형성한다.
다음, 도 7에 도시한 바와 같이, 애싱(ashing)과 같은 에치백(etch back) 공정을 이용하여 제2 두께의 감광막 패턴(362)을 제거한다. 이 때, 제1 두께의 감광막 패턴(361)도 어느 정도 얇아진다. 제2 두께의 감광막 패턴(362)이 제거된 자리에는 개구부(365)가 형성된다.
다음, 도 8 및 도 9에 도시한 바와 같이, 개구부(365)에 유기 반도체(154)를 형성한다. 유기 반도체(154)는 잉크젯 인쇄(inkjet printing) 방법에 따라 개구부(147)에 유기 반도체 용액을 적하한 후 용매를 건조시킨다.
다음, 도 10에 도시한 바와 같이, 기판 전면에 보호막(180)을 적층하고 그 위에 포지티브 감광막(380)을 도포한다.
이어서, 포지티브 감광막(380)을 노광 및 현상하여, 도 11에 도시한 바와 같이, 복수의 개구부(383, 385) 및 복수의 접촉 구멍(382)을 가지는 감광막 패턴(381)을 형성한다. 여기서 노광은 전술한 방법과 마찬가지로 투명 영역, 차광 영역 및 반투명 영역을 가지는 마스크(도시하지 않음)를 사용할 수 있으며, 이 경우 감광막 패턴(381)의 두께 조절이 용이하다.
다음, 도 12에 도시한 바와 같이, 감광막 패턴(381)을 마스크로 하여 보호막(180) 및 게이트 절연 부재(141)를 식각하여 복수의 개구부(185) 및 복수의 접촉 구멍(148, 181, 183)을 형성한다. 개구부(185)는 기판(110)을 드러내고, 접촉 구멍(148, 181)은 게이트선(121)의 끝 부분(129)을 드러내고, 접촉 구멍(183)은 유기 반도체(154) 및 감광막 패턴(361)의 일부를 드러낸다.
다음, 도 13에 도시한 바와 같이, 기판 전면에 ITO 또는 IZO 따위의 도전층을 적층한다. 이 때 감광막 패턴(381)이 있는 부분과 없는 부분 사이에 단차가 크므로, 도전층은 감광막 패턴(381) 위에 형성되는 부분(190), 게이트선(121)의 끝 부분(129) 위에 형성되는 부분(81), 유기 반도체(154) 위에 형성되는 부분(193, 195) 및 기판(110) 위에 형성되는 부분(191)으로 분리되어 형성된다.
이어서, 감광막 패턴(381)을 박리(stripping)한다. 이 경우 감광막 패턴(381) 위에 형성되어 있는 도전층(190) 또한 리프트-오프(lift-off) 방식으로 감광막 패턴(381)과 함께 떨어져 나간다.
이에 따라, 도 14 및 도 15에 도시한 바와 같이, 도전층은 게이트선(121)의 끝 부분(129) 위에 형성되어 있는 부분(81), 유기 반도체(154) 위에 형성되는 부분(193, 195) 및 기판(110) 위에 형성되어 있는 부분(191)만이 남으며, 이들은 각각 저항성 접촉 부재(81), 연결 부재(193, 195) 및 화소 전극(191)을 이룬다.
다음, 도 1 및 도 2에 도시한 바와 같이, 기판 전면에 데이터용 도전층을 적층하고 사진 식각하여 소스 전극(173) 및 끝 부분(179)을 포함하는 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)를 형성한다.
이와 같이, 본 발명의 한 실시예에 따른 제조 방법에서는, 게이트선(121) 및 감광막 패턴(361)을 제1 마스크로 패터닝하고, 보호막(180) 및 화소 전극(191)을 제2 마스크로 패터닝하고, 데이터선(171)을 제3 마스크로 패터닝함으로써, 총 3개의 마스크만으로 박막 트랜지스터 표시판을 제조할 수 있다. 따라서 박막 트랜지스터 표시판의 제조시 소요되는 마스크 수를 줄여서 제조 시간, 제조 공정 및 제조 비용을 현저하게 줄일 수 있다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
유기 반도체를 사용하여 공정의 단순화 및 대면적 표시판의 제작이 용이한 동시에, 유기 박막 트랜지스터를 제조하는데 소요되는 마스크 수를 줄여서 제조 시간, 공정 및 비용을 현저하게 줄일 수 있다.

Claims (23)

  1. 기판 위에 제1 도전층을 형성하는 단계,
    상기 제1 도전층 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 제1 절연막을 형성하는 단계,
    상기 제1 절연막을 패터닝하여 개구부를 가지는 제1 절연 패턴을 형성하는 단계,
    상기 제1 절연 패턴을 마스크로 하여 상기 게이트 절연막 및 상기 제1 도전층을 식각하여 게이트 절연 부재 및 게이트선을 형성하는 단계,
    상기 개구부에 유기 반도체를 형성하는 단계,
    상기 유기 반도체 및 상기 제1 절연 패턴 위에 보호막 및 제2 절연막을 차례로 형성하는 단계,
    상기 제2 절연막을 패터닝하여 제2 절연 패턴을 형성하는 단계,
    상기 제2 절연 패턴을 마스크로 하여 상기 보호막을 식각하는 단계,
    상기 제2 절연 패턴을 포함한 기판 전면에 제2 도전층을 적층하는 단계,
    상기 제2 절연 패턴 및 그 위에 적층되어 있는 상기 제2 도전층을 제거하여 화소 전극을 형성하는 단계, 그리고
    상기 보호막을 포함한 기판 전면에 제3 도전층을 적층하고 사진 식각하여 소스 전극을 포함하는 데이터선 및 상기 소스 전극과 마주하는 드레인 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 제1 절연 패턴을 형성하는 단계는
    상기 제1 절연막을 패터닝하여 제1 부분 및 상기 제1 부분보다 얇은 제2 부분을 형성하는 단계, 그리고
    상기 제2 부분을 제거하여 개구부를 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제2항에서,
    상기 제1 부분 및 상기 제2 부분을 형성하는 단계는 슬릿 마스크(slit mask) 또는 하프톤 마스크(halftone mask)를 사용하는 박막 트랜지스터 표시판의 제조 방법.
  4. 제2항에서,
    상기 개구부를 형성하는 단계는 상기 제2 부분을 애싱(ashing)으로 제거하는 박막 트랜지스터 표시판의 제조 방법.
  5. 제1항에서,
    상기 제1 절연막은 상기 제1 절연 패턴보다 두껍게 형성하는 박막 트랜지스 터 표시판의 제조 방법.
  6. 제1항에서,
    상기 화소 전극을 형성하는 단계는
    상기 제2 절연 패턴 및 그 위에 적층되어 있는 상기 제2 도전층을 리프트 오프(lift-off) 방법으로 제거하는 박막 트랜지스터 표시판의 제조 방법.
  7. 제1항에서,
    상기 제2 절연 패턴을 형성하는 단계는
    상기 제2 절연막을 패터닝하여 제3 부분 및 상기 제3 부분보다 얇은 제4 부분을 형성하는 단계, 그리고
    상기 제4 부분을 제거하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  8. 제7항에서,
    상기 제3 부분 및 상기 제4 부분을 형성하는 단계는 슬릿 마스크 또는 하프톤 마스크를 사용하는 박막 트랜지스터 표시판의 제조 방법.
  9. 제1항에서,
    상기 유기 반도체를 형성하는 단계는 잉크젯 인쇄 방법으로 수행하는 박막 트랜지스터 표시판의 제조 방법.
  10. 제1항에서,
    상기 제1 절연막 및 상기 제2 절연막은 감광성 유기 물질을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  11. 제10항에서,
    상기 제1 절연막은 네가티브 감광성 유기 물질을 포함하고,
    상기 제2 절연막은 포지티브 감광성 유기 물질을 포함하는
    박막 트랜지스터 표시판의 제조 방법.
  12. 제1항에서,
    상기 제2 도전층을 적층하는 단계는 상온에서 수행하는 박막 트랜지스터 표시판의 제조 방법.
  13. 기판 위에 게이트선을 형성하는 단계,
    상기 게이트선 위에 유기 반도체를 형성하는 단계,
    상기 유기 반도체를 둘러싸는 격벽을 형성하는 단계,
    상기 유기 반도체와 접촉되어 있는 소스 전극을 포함하는 데이터선 및 드레인 전극을 형성하는 단계, 그리고
    상기 드레인 전극과 연결되어 있는 화소 전극을 형성하는 단계
    을 포함하는 박막 트랜지스터 표시판의 제조 방법에서,
    상기 게이트선 및 상기 격벽은 제1 마스크를 사용하여 형성하고,
    상기 화소 전극은 제2 마스크를 사용하여 형성하고,
    상기 데이터선 및 상기 드레인 전극은 제3 마스크를 사용하여 형성하는
    박막 트랜지스터 표시판의 제조 방법.
  14. 제13항에서,
    상기 게이트선 및 상기 유기 반도체 사이에 위치하는 게이트 절연 부재를 형성하는 단계를 더 포함하고,
    상기 게이트 절연 부재는 상기 제1 마스크를 사용하여 형성하는
    박막 트랜지스터 표시판의 제조 방법.
  15. 제13항에서,
    상기 소스 전극 및 상기 드레인 전극의 하부 또는 상부에 보호막을 형성하는 단계를 더 포함하고,
    상기 보호막은 상기 제2 마스크를 사용하여 형성하는
    박막 트랜지스터 표시판의 제조 방법.
  16. 제13항에서,
    상기 유기 반도체는 잉크젯 인쇄 방법으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  17. 기판,
    상기 기판 위에 형성되어 있는 게이트선,
    상기 게이트선 위에 형성되어 있는 게이트 절연 부재,
    상기 게이트 절연 부재 위에 형성되어 있으며 개구부를 가지는 격벽,
    상기 개구부에 형성되어 있는 유기 반도체,
    상기 유기 반도체와 각각 연결되어 있는 소스 전극 및 드레인 전극,
    상기 게이트선과 교차하며 상기 소스 전극과 연결되어 있는 데이터선,
    상기 드레인 전극과 연결되어 있는 화소 전극, 그리고
    상기 데이터선 및 상기 드레인 전극의 하부 또는 상부에 형성되어 있는 보호막
    을 포함하며,
    상기 화소 전극 및 상기 보호막은 중첩되어 있는 부분이 없는
    박막 트랜지스터 표시판.
  18. 제17항에서,
    상기 게이트 절연 부재는 접촉 구멍을 가지며,
    상기 게이트 절연 부재는 상기 접촉 구멍을 제외하고는 상기 게이트선과 실 질적으로 동일한 평면 모양을 가지는 박막 트랜지스터 표시판.
  19. 제17항에서,
    상기 유기 반도체와 상기 소스 전극 사이 및 상기 유기 반도체와 상기 드레인 전극 사이에 형성되어 있는 연결 부재를 더 포함하는 박막 트랜지스터 표시판.
  20. 제19항에서,
    상기 연결 부재는 상기 화소 전극과 동일한 물질을 포함하는 박막 트랜지스터 표시판.
  21. 제20항에서,
    상기 연결 부재는 ITO 또는 IZO를 포함하는 박막 트랜지스터 표시판.
  22. 제17항에서,
    상기 게이트선과 평행한 유지 전극선을 더 포함하고,
    상기 유지 전극선과 중첩하고 상기 화소 전극과 연결되어 있는 도전체를 더 포함하는 박막 트랜지스터 표시판.
  23. 제17항에서,
    상기 화소 전극은 상기 기판과 접촉되어 있는 박막 트랜지스터 표시판.
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