KR20070095377A - 마이크로전자 어셈블리와 그 제조 방법, 마이크로전자어셈블리를 포함하는 시스템 및 장치 - Google Patents

마이크로전자 어셈블리와 그 제조 방법, 마이크로전자어셈블리를 포함하는 시스템 및 장치 Download PDF

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Abstract

본 명세서에는 내장된 TEC를 포함하는 마이크로전자 어셈블리의 제조 방법, 내장된 TEC를 포함하는 마이크로전자 어셈블리 및 마이크로전자 어셈블리를 포함하는 시스템이 개시되었다. 이 방법은 마이크로전자 디바이스를 제공하는 단계와, TEC와 마이크로전자 디바이스 사이에 장착 재료 없이 TEC를 마이크로전자 디바이스 상에 직접 제조하는 단계를 포함한다.

Description

마이크로전자 어셈블리와 그 제조 방법, 마이크로전자 어셈블리를 포함하는 시스템 및 장치{MICROELECTRONIC ASSEMBLY WITH BUILT-IN THERMOELECTRIC COOLER AND METHOD OF FABRICATING SAME}
본 발명의 실시예는 마이크로전자 디바이스에 대한 열전기 냉각기에 관한 것이다.
집적 회로 다이스와 같은 마이크로전자 디바이스의 동작 중에 이것을 냉각시키는 것의 필요성은 당업계에서 잘 알려져 있다. 전형적으로, 불균일한 다이 파워 맵(map)의 결과로서의 이러한 디바이스의 국부 냉각(spot cooling)은 이러한 디바이스의 신뢰성 있는 동작을 보장하고, 상승된 온도에 의한 디바이스 오류를 방지하는 데에 필요하다.
마이크로전자 디바이스의 냉각은 종래 기술에 따라 다양한 방법으로 영향을 주어왔다. 마이크로전자 디바이스를 냉각하는 고전류 볼륨 제조 솔루션은 액체 순환 또는 냉장에 기초한 냉각 설계를 포함한다. 그러나, 후자의 솔루션은 비용이 높음이 알려졌다. 대안으로서, 스탠드-얼론 열전자 냉각기(stand-alone thermoelectric cooler)(본 명세서에서 "TEC"라 기술함)는 효과적인 냉각을 제공하면서도 비용이 낮도록 제조되었다. 잘 알려진 바와 같이, 두 개의 유사하지 않은 재료를 포함하는 접합을 통과하는 전류의 경로가 따르는 펠티에 효과(Peltier effect)에 기초한 TEC의 기능은 냉각 효과를 나타낸다. 전류 흐름이 역전되었을 때, 가열 효과가 관찰될 수 있다.
전류 TEC는 일반적으로 세 가지 서로 다른 방식에 따라 제조된다. 제 1 방식에 따르면, Bi 또는 Te 기반의 합금(예를 들어, Bi2Te3 또는 BiSb), 또는 PbTe 또는 SiGe와 같은 TE 재료의 단일 결정 잉곳(ingot)이 제공된다. 잉곳은 웨이퍼로 슬라이스되고, 그 다음 정확한 크기의 블록으로 다이싱된다. 블록들 중 적합한 것이 열소자를 생산하는 데에 필요한 바와 같이 (예를 들어, 안티몬을 사용하여) P-도핑되고 (예를 들어, 셀레늄을 사용하여) N-도핑된다. 그 다음, P- 및 N-도핑된 열소자의 쌍들은 Ni로 플레이팅되고, 도핑되지 않은 열소자를 따라 납땜되며, 커플(couple)을 형성하도록 금속화된 기판 사이에 샌드위치된다. 커플은 하나의 N-형과 하나의 P-형 열소자로 구성되어 전기적으로 직렬 접속되고 열적으로 병렬 접속되는 한 쌍의 열소자를 포함한다. 기판은 알루미나 세라믹으로 제조될 수 있지만, 베릴리아 세라믹(berylia ceramic) 및 다른 재료들이 사용될 수도 있다. 다수의 커플들이 TEC를 형성하기 위해 비아 솔더링처럼 함께 결합될 수 있다. 예를 들어, 단일-단계 모듈이 형성될 수 있으며, 이것은 열전기 커플의 단일 층을 포함한다. 그 다음, TEC는 마이크로전자 디바이스를 냉각시키도록 이것에 장착된다. 열 계면 패드 또는 열 그리스, 솔더 또는 에폭시를 사용하여 압착에 의해 장착될 수 있다. 결과적인 어셈블리에는 열 그리스, 에폭시 또는 솔더와 같은 장착 재료가 TEC와 마이크로전자 디바이스 사이에 배치되는 방법으로 TEC가 장착된다.
제 2 방식에 따르면, 전술된 바와 같이 잉곳으로부터 작업을 하는 대신, 열소자는 스퍼터링에 의해 제조된다. 특히, 전형적으로 TE 재료로 제조되는 세 개의 스퍼터링 타겟이 P-형, N-형 및 도핑되지 않은 열소자를 스퍼터링하는 데에 사용된다. 따라서 형성된 열소자는 전기적으로는 직렬, 열적으로는 병렬로 서로 결합되어 TEC를 형성한다. 그 다음 TEC는 전술된 바와 같이 마이크로전자 디바이스에 장착된다.
제 3 방식에 따르면, 열소자는 초격자 구조를 가질 수 있다. 초격자 구조는 전형적으로 각각 수 ㎚의 두께를 갖는 두 개의 서로 다른 반도체 재료의 교번의 층으로 구성된다. 예를 들어, P- 또는 N-형 열소자는 P- 또는 N-형 반도체 재료의 교번의 층으로 제조될 수 있다. 각 층은 일반적으로 약 10㎚ 두께를 갖는다. 초격자 P-형 열소자는 예를 들어 Bi2Te3/Sb2Te3 층과 Bi0 .5Sb1 .5Te3 층이 교차하는 층들과 같이 P-형 비스무트 칼코겐의 이원 화합물 재료의 교번의 층을 포함할 수 있다. 초격자 N-형 열소자는 예를 들어 Bi2Te3의 교번의 층과 Bi2Se3의 교번의 층과 같은, N-형 비스무트 칼코겐의 이원 화합물 재료의 교번의 층을 포함할 수 있다. 각각의 초격자 구조는 코발트 안티몬 스커터리디트(skutteridite) 재료로부터 구성될 수도 있다. 전술된 바와 같은 각각의 초격자 열소자 층은 솔더링을 통해 인접한 층으로 결합되며, 전형적으로 약 5마이크론 두께의 구조체를 획득한다. 따라서 형성된 열소자는 전술된 바와 같이 TEC를 형성하기 위해 함께 결합되며, 이것은 전술된 바와 같이 마이크로전자 디바이스에 장착될 수 있다.
불리하게, 종래 기술의 TEC는 다수의 이유로 그들의 적용에 제한을 받는다. 현재 입수가능한 TEC는 특정한 마이크로전자 디바이스에 대해 특정된 열 제거 요구를 수용하지 않는다. 또한, 이러한 TEC는 전형적으로 수 ㎜의 범위에 있는 그들의 두께 때문에 열 흐름 기능에 제한을 받는다. 또한, 현재 입수가능한 TEC를 마이크로전자 디바이스의 후면에 장착하는 데에 필요한 장착 재료는 불리하게 전반적인 패키지의 열 접촉 저항을 증가시키며, 따라서 열 제거 효율에 손실을 가져온다.
도 1은 실시예에 따른 내장 TEC를 구비하는 마이크로전자 디바이스를 포함하는 마이크로전자 어셈블리를 도시한 도면,
도 2-10d는 도 1의 어셈블리의 다양한 제조 단계를 도시한 도면,
도 11은 본 발명의 실시예에 따른 마이크로전자 어셈블리 내의 내장 TEC와, 종래 기술에 따른 마이크로전자 어셈블리 내의 TEC에 의해 제공되는 온도의 감소를 도시한 그래프,
도 12는 도 1의 마이크로전자 어셈블리를 포함하는 시스템의 개략도.
본 발명의 실시예는 첨부된 도면에 제한하는 것이 아닌 예시로서 도시되었으며 도면에서의 동일한 참조 번호는 동일한 소자를 나타낸다.
본 명세서에는 내장된 열전자 냉각기를 포함하는 마이크로전자 어셈블리의 제조 방법, 내장된 열전자 냉각기를 포함하는 마이크로전자 어셈블리 및 마이크로전자 어셈블리를 포함하는 시스템이 개시되었다.
예시적인 실시예의 다양한 측면들은 당업자가 그들의 업무의 요지를 다른 당업자에게 전달하는 데에 흔히 사용되는 용어들을 사용하여 기술될 것이다. 그러나, 본 발명이 기술된 측면의 일부만을 사용하여 실시될 수 있다는 사실이 당업자에게 명백할 것이다. 설명을 위해, 특정 수, 재료 및 구성이 예시적인 실시예에 대한 철저한 이해를 제공하도록 설정되었다. 그러나, 이러한 특정 세부사항 없이도 본 발명이 실시될 수 있다는 사실이 당업자에게 명백할 것이다. 다른 예에서, 잘 알려진 특성은 예시적인 실시예를 흐리게 하지 않도록 생략되거나 또는 단순화되었다.
다양한 동작들이 본 발명에 대한 최상의 이해를 돕도록 복수의 개별적인 동작으로서 기술될 것이지만, 설명의 순서는 이러한 동작이 반드시 순서에 의존하여야 하는 것으로 해석되어서는 안된다. 특히, 이러한 동작들은 공개된 순서대로 수행될 필요가 없다.
"일 실시예에서"라는 구절이 반복적으로 사용되었다. 일반적으로 이 구절은 동일한 실시예를 지칭하는 것이 아니지만, 동일한 실시예를 지칭할 수도 있다. " 포함하는", "구비하는" 및 "포괄하는"과 같은 용어는 문맥상 특별한 지시가 없는 한 동의어이다.
도 1을 참조하면, 본 발명의 실시예에 따라 형성된 마이크로전자 어셈블리(100)를 포함하는 장치(102)가 도시되었다. 장치(102)는 하기에서 더 기술될 전기 회로(137)와 피드백 제어 루프(140)를 더 포함한다. 어셈블리(100)는 다이(110)와 같은 마이크로전자 디바이스를 포함한다. 선택적으로, 다이(110)는 도 1에 도시된 바와 같이, 한쪽 편의 상호접속 금속화 도전성 소자(124, 128, 132)와 다른 한쪽 편의 다이(110)의 실리콘 기판(115) 사이의 상호확산을 방지하고 전기적인 절연층을 제공하도록 자신의 후면(114) 상에 (즉, 내장 TEC를 포함하는 면 상에) 제공된 초기 산화층(112)을 포함할 수 있다. 전기적인 절연을 제공하지 않으면 상호접속 금속화 도전성 소자(122, 124, 126,128, 130, 132, 134)가 단락될 수 있기 때문에 필요할 수 있다. 산화층(112)은 실리콘 산화층을 포함할 수 있고, 잘 알려진 방법에 따라 다이(110)의 후면(114) 상에서 성장된다. 바람직하게, 산화층(112)은 수직 확산 난방로 내에서 열적으로 다이(110)의 후면(114) 상에 성장된다. 어셈블리(100)는 본 발명의 실시예에 따라 마이크로전자 디바이스 상에 내장된 TEC(120)를 더 포함한다. 도 1에 도시된 바와 같이, TEC(120)와 다이(110) 사이에 장착 재료가 존재하지 않는다. "장착 재료"는 본 발명의 맥락에서 하나의 마이크로전자 구성 요소를 다른 구성 요소에 물리적으로 부착시키는 재료를 의미하며, 이러한 장착 재료의 예는 솔더, 열 그리스 및 에폭시를 포함하지만 이것으로 제한되지는 않는다. 도시된 실시예의 TEC(120)는 도시된 바와 같이 N-형 전 극(116)과 P-형 전극(118)의 쌍들을 포함하고, 이 전극들은 예를 들어 Bi 또는 Te 기반 합금(예를 들어, Bi2Te3 또는 BiSb), 또는 PbTe 또는 SiGe와 같은 TE 재료로 제조되며, 다른 유형의 TE 재료들도 본 발명의 실시예의 범주에 포함됨을 이해할 것이다. 전극의 TE 재료는 이해하는 바와 같이 예를 들어 N-형 도펀트로서 사용되는 인, 비소, 안티몬, 비스무트, 셀레늄 및 텔루르와, P-형 도펀트로서 사용되는 붕소, 알루미늄, 갈륨 및 인듐과 같은 종래의 도펀트를 사용하여 도핑된다. P-형 및 N-형 전극은 당업자에 의해 인지되는 바와 같이, 잘 알려진 방법 중 하나를 사용하여 제공될 수 있는 패터닝된 산화층(119)에 의해 분리된다. 산화층(119)의 기능은 N-형 및 P-형 전극을 서로로부터 전기적으로 절연시키는 것이다. N-형 및 P-형 전극은 도시된 바와 같이 상호접속 금속화 도전성 소자(122, 124, 126, 128, 130, 132, 134)를 통해 함께 전기적으로 연결된다. 도전성 소자(122-134)는 예를 들어 알루미늄 구리 합금(약 0.5%의 구리를 함유) 또는 구리와 같이 전기적으로 도전성인 적당한 재료로 제조될 수 있으며, 약 0,5%의 구리를 함유하는 알루미늄 구리 합금이 바람직하다. 본 발명의 실시예에 따른 TEC(120)의 두께 범위는 약 200마이크론이고, 이때 전극은 약 20마이크론 내지 약 50마이크론 사이의 두께 범위를 갖고, 도전성 소자는 약 10마이크론 내지 약 100마이크론 사이의 두께 범위를 갖는다.
TEC(120)에 의한 다이(110)의 냉각은 펠티에 효과(Peltier effect)의 기능으로서 나타날 수 있다. 특히, 도 1을 다시 참조하면, DC 파워 소스(136)는 TEC에 접속되고 따라서 도시된 바와 같이 도전성 소자(122, 134)에서 동일한 동력을 공급하는 회로(137)를 형성한다. 회로(137) 내의 전자는 회로(137) 내의 TEC(120)를 통과하는 도시된 화살표의 방향으로 흐르고, 이때 다이의 동작 동안 다이(110)로부터 열을 끌어낸다. 고온의 단부에서 TEC에 의해 처분된 파워는 다이의 저온 단부 후면에서 흡수된 파워와 TEC에서 소산된 파워의 합과 동일하다. TEC(120)는 다이(110)로부터 펌핑된 열을 소산시키도록 예를 들어 집적 열 분산기(IHS) 또는 액체 냉각 저온 플레이트와 같은 종래의 열 싱크(138)에 연결될 수 있다. 저온 접합, 즉 다이(110)와 TEC(120) 사이의 계면에서 흡수된 열은, 고온 접합 또는 TEC(120)와 열 싱크(138) 사이의 계면을 향해 회로를 통과하는 전류와 N-형 및 P-형 전극 쌍들로 구성되는 커플의 개수에 비례하는 속도로 펌핑된다. 도 1에 도시된 바와 같이, 도시된 N- 및 P- 커플들은 이들이 전기적으로 직렬 접속되고 열적으로 병렬 접속되는 TEC 모듈 내로 결합된다. TEC(120)에 인가되는 전형적인 전압은 3V 내지 5V 범위일 수 있으며, 12V까지 가능하다. TEC에 의해 제공되는 국부적인 냉각은 다이의 전반적인 파워가, 예를 들어 자신의 전면으로부터 다이 상의 임의의 지점에서 100℃와 같이, 이것의 최대 온도 명세를 초과하지 않은 채 증가하도록 한다. 선택적으로, 본 발명의 실시예에 따르면, 도 1에 개략적으로 도시된 바와 같은 피드백 제어 루프(140)가 도시된 파워 소스(136)에 의해 파워를 공급받는 전기 회로에 연결될 수 있다. 피드백 제어 루프(140)는 다이의 온도를 감지하기 위해 다이(110)에 연결된 것으로 개략적으로 도시된 온도 센서 TS를 포함할 수 있다. TS는 그 다음 예를 들어 TEC에 공급된 파워 소스(136)의 전압을 조절함으로써 TEC(120)를 통과하는 전류를 조절하는 피드백 제어 시스템 FCS으로 신호를 전달한다. 따라서, 피드백 제어 루프(140)는 TEC(120)에 의해 제공된 냉각 정도를 다이(110)의 온도의 함수로서 제어한다. FCS는 종래의 방법을 통해서 TS로부터 온도 신호를 수신하고, TEC(120)를 통과하는 전류를 조절하는 종래의 마이크로프로세서를 포함할 수 있다.
도 1 및 이어지는 도면들이 소자(110)를 다이라 지칭하지만, 본 발명의 실시예는 다이를 포함하는 마이크로전자 어셈블리로 제한되지는 않으며, 자신의 범주에 TEC에 의해 효과를 볼 수 있는 냉각을 필요로 하는 임의의 마이크로전자 디바이스를 포함하는 마이크로전자 어셈블리를 포함한다. 또한, 도 1이 복수의 커플들(즉, 전기적으로 접속된 복수의 N-형과 P-형 전극 쌍들)을 포함하는 TEC 모듈을 도시하지만, 본 발명의 실시예는 자신의 범주에 단일 커플을 포함하는 TEC 모듈을 포함한다.
바람직하게, 예를 들어 어셈블리(100)와 같은 본 발명의 실시예는 냉각될 마이크로전자 디바이스와 TEC 사이의 열적 접촉 저항을 현저하게 감소시키고, 따라서 고온 지점에서 상대적으로 보다 큰 온도의 감소를 허용하며, TEC가 원하는 온도 관리 효과를 획득하는 데에 요구되는 입력 파워를 감소시킨다. 따라서, TEC가 솔더, 열 그리스 또는 에폭시와 같은 장착 재료에 의해 냉각될 마이크로전자 디바이스에 장착된 종래 기술에 따른 TEC 기술과 비교하여, 본 발명의 실시예는 TEC가 어셈블리의 일부분으로서 장착 재료를 통해 냉각될 마이크로전자 디바이스에 부착되도록 대향하게 내장되어, 이를 통해 냉각될 디바이스와 TEC 사이의 열적 접촉 저항을 실 질적으로 제거하는 마이크로전자 어셈블리를 제공한다.
도 2-9c를 참조하면, 도 1의 어셈블리(100)와 같은 마이크로전자 어셈블리의 제조 방법의 다양한 단계가 도시되었다. 다양한 단계들은 하기에서 보다 상세하게 기술될 것이다.
도 2에 도시된 바와 같이, 내장 TEC를 포함하는 마이크로전자 어셈블리 제조의 제 1 단계는 다이(110)와 같은 마이크로전자 디바이스를 제공하고, TEC의 상응하는 N-형 및 P-형 전극 쌍에 전기적으로 연결되도록 사용되는 복수의 제 1 도전성 소자를 제공하는 것을 포함한다. 복수의 도전성 소자의 제공은, 일부 실시예에 따르면, 먼저 제 1 도전층(200)의 형태로 상호접속 금속화 층을 다이(110) 상에 제공하는 단계와, 복수의 제 1 도전성 소자를 산출하도록 제 1 도전층(200) 내에 상호접속 패턴을 제공하는 단계를 포함한다. 전술된 바와 같이, 다이(110)는 자신의 위에 초기 산화층(112)을 포함할 수 있다. 제 1 도전층(200)은 예를 들어 전술된 바와 같이 약 0.5% 구리를 함유하는 알루미늄 구리 합금 또는 구리와 같은 임의의 도전성 재료를 포함할 수 있고, 예를 들어 스퍼터링 또는 증발 건조와 같이 금속화층을 증착시키는 잘 알려진 증착 방법에 의해 증착될 수 있다.
다음으로 도 3a-3d를 참조하면, 내장 TEC를 포함하는 마이크로전자 어셈블리의 제조 방법은 제 1 도전층(200) 내에 상호접속 패턴을 제공하는 것을 포함한다. 상호접속 패턴의 공급은 TEC(120)의 개별적인 커플들에 파워를 공급하도록 도전층(200)으로부터 개별적인 도전성 소자의 형성을 나타낸다. 도 3a-3d는 제 1 도전층(200) 내에 상호접속 패턴을 제공하는 한 예를 도시한 것으로, 이때 층(200) 내 에 상호접속 패턴을 에칭하는 데에 리소그래피 또는 마스크/디벨롭(develope)/에칭 절차를 사용하는 것을 포함한다. 특히, 도 3a에 도시된 바와 같이, 층(200) 내에 상호접속 패턴을 제공하는 것은 제 1 도전층(200) 상에 레지스트 층(210)을 제공하는 것을 포함한다. 레지스트 층은 예를 들어, 코팅제 또는 디벨로퍼(developer)를 사용하는 스피닝 프로세스를 통해 잘 알려진 기술에 따라 제공될 수 있다. 최종 레지스트 두께 및 균일성을 결정하는 것을 돕는 투여된 레지스트의 양, 그것의 점도 및 스핀 속도와 시간은 당업자에 의해 인식될 수 있다. 종래의 레지스트 증착 기술이 본 발명의 실시예에 따라 도시된 바와 같은 레지스트 층(210)을 제공하는 데에 사용될 수 있다.
다음으로 도 3b에 도시된 바와 같이, 레지스트 층(210)의 사전결정된 부분이 층(200) 상에 제공될 상호접속 패턴의 함수로서 제거된다. 도 3b에 도시된 바와 같이, 일 실시예에 따르면, 레지스트 층(210)의 사전결정된 부분의 제거는 레지스트 층(210)을 도시된 바와 같이 마스크(220)를 통해 광에 노출시키고, 마스크는 층(200) 상에 제공될 상호접속 패턴에 상응하는 패턴을 디스플레이하며, 그에 따라 디벨로퍼 용해제을 사용함으로써 노출된 사전결정 부분을 용해함으로써 획득될 수 있다. 마스크(220)에 의해 제공된 상호접속 패턴은 예를 들어 도 3b에서 제안된 바와 같이 스테퍼(stepper)에 의해 마스크(220) 및 레지스트(210)를 UV 광과 같은 광에 노출시킴으로써 레지스트 층(210)으로 전달된다. 광의 파장과 휘도 및 노출 시간은 당업자에 의해 인식되는 바와 같이 적절하게 패턴을 노출시키는 데에 중요한 요소이다. 종래의 노출 파라미터는 본 발명의 실시예에 따라 사용될 수 있다. 그 다음, 노출된 레지스트 층의 부분은 당업계에서 잘 알려진 바와 같이 디벨로퍼 용해제를 사용함으로써 용해될 수 있다. 발달 시간, 온도 및 디벨로퍼 용해제의 농도는 당업자에게 인식되는 바와 같이 노출된 레지스트를 적절하게 용해시키는 데에 중요한 요소들이다. 종래의 노출 파라미터들은 본 발명의 실시예에 따라 사용될 수 있다. 레지스트 층(210)의 사전결정된 부분을 제거하는 것은 층(200) 상에 제공될 상호접속 패턴을 나타내는 패터닝된 레지스트 층(210')을 산출한다.
다음으로 도 3c를 참조하면, 층(200)의 사전결정된 부분은 층(200) 상에 제공될 상호접속 패턴의 함수로서 제거된다. 도 3c에 도시된 바와 같이, 층(200)의 사전결정된 부분의 제거는 패터닝된 레지스트 층(210')에 의해 보호되지 않는 층(200)의 부분을 에칭함으로써 획득될 수 있다. 종래의 에칭 파라미터는 본 발명의 실시예에 따라 사용될 수 있다. 예를 들어, 일 실시예에 따르면, Al 에칭제와 같은 플라스마 (건식) 에칭제가 층(230)의 보호되지 않은 사전결정된 부분을 에칭하는 데에 사용될 수 있다. 레지스트에 의해 보호된 영역은 도 1에 도시된 제 1 도전성 소자(124, 128, 132)를 포함하는 패터닝된 상호접속 금속화 층(200')의 활성 영역이 된다. 도 3d에 도시된 바와 같이, 한번 에칭이 완성되면, 애셔(플라스마 에칭제의 종류)는 제 1 패터닝된 금속화 층(200')을 산출하도록 남아있는 레지스트를 태우는 데에 사용될 수 있다.
도 4에 도시된 바와 같이, 내장 TEC를 포함하는 마이크로전자 어셈블리의 제조 방법은 패터닝된 금속화 층(200') 상에 TE 재료의 N-형 층(230)을 제공하는 단계를 더 포함한다. N-형 층(230)을 제공하는 단계는, 일 실시예에 따라, 도펀트 주입된 TE 재료 전구체의 CVD 또는 PVD 증착 또는, 대안으로, 증착 후에 온-사이트(on site) 도핑을 하는 TE 재료 전구체의 CVD 증착을 포함할 수 있다. N-형 도펀트는, 예로서, 인, 비소, 안티몬, 비스무트, 셀레늄 및 텔레늄을 포함할 수 있다.
다음으로 도 5a-5d를 참조하면, 내장 TEC를 포함하는 마이크로전자 어셈블리의 제조 방법은 N-형 층(230) 내에 전자 패턴을 제공하는 단계를 더 포함한다. 전자 패턴을 공급하는 것은 층(230)으로부터 개별적인 N-형 전극의 형성을 발생시킨다. 도 5a-5d는 N-형 층(230)의 전자 패턴을 제공하는 한 예를 도시하며, 이 예는 층(230) 내에 전자 패턴을 에칭하도록 리소그래피, 또는 마스크/디벨롭/에칭 절차를 사용하는 것을 포함한다. 특히, 도 5a에 도시된 바와 같이, 층(230) 내에 전극 패턴을 공급하는 것은 레지스트 층(240)을 제 1 도전층(230) 상에 공급하는 것을 포함한다. 종래의 파라미터는 본 발명의 실시예에 따라 레지스트 층을 제공하는 데에 사용될 수 있다. 예를 들어, 레지스트 층은 도 3a에 관련하여 기술된 바와 동일한 방법으로 제공될 수 있다.
다음으로 도 5b에 도시된 바와 같이, N-형 층(230)의 사전결정된 부분은 층(230) 상에 제공될 N-형 전자 패턴의 함수로서 제거된다. 도 3b에 도시된 바와 같이, 일 실시예에 따르면, 레지스트 층(240)의 사전결정된 부분의 제거는 도시된 바와 같은 마스크(250)를 통과하는 광으로 레지스트 층(240)을 노출시키고, 마스크는 층(230) 상에 제공된 전자 패턴에 상응하여 패턴을 디스플레이하고, 그 다음 노출된 사전결정 부분을 디벨로퍼 용해제를 사용하여 용해시킴으로써 획득될 수 있 다. 마스크(250)에 의해 제공된 전자 패턴은 예를 들어 도 5b의 점선 화살표로 제안된 바와 같이, 스테퍼에 의해 마스크(250) 및 레지스트(210)를 UV 광과 같은 광에 노출시킴으로써 레지스트 층(240)으로 전달된다. 종래의 노출 파라미터는 본 발명의 실시예에 따라 사용될 수 있다. 예를 들어, 노출은 도 3b과 관련하여 전술된 바와 같은 방법으로 효과를 가질 수 있다. 그 다음, 레지스트 층의 노출된 부분은 당업계에서 잘 알려진 바와 같이 디벨롭퍼 용해제를 사용하여 용해될 수 있다. 종래의 발달(development) 파라미터는 본 발명의 실시예에 따라 사용될 수 있다. 예를 들어, 발달은 도 3b과 관련하여 전술된 바와 동일한 방법으로 효과를 가질 수 있다. 레지스트 층(240)의 사전결정된 부분을 제거하는 것은 층(230) 상에 제공될 전자 패턴을 나타내는 패터닝된 레지스트 층(240')을 산출한다.
다음으로 도 5c를 참조하면, 층(230)의 사전결정된 부분은 층(230) 상에 제공될 전자 패턴의 함수로서 제거된다. 도 5c에 도시된 바와 같이, 일 실시예에 따르면, 층(230)의 사전결정된 부분의 제거는 패터닝된 레지스트 층(240')에 의해 보호되지 않는 층(230)의 부분을 에칭함으로써 획득될 수 있다. 종래의 에칭 파라미터는 본 발명의 실시예에 따라 사용될 수 있다. 에칭은 도 3ㅊ과 관련하여 전술된 바와 동일한 방법으로 효과를 가질 수 있다. 예를 들어, 일 실시예에 따르면, Al 에칭제와 같은 플라스마 (건식) 에칭제가 층(230)의 보호되지 않은 사전결정된 부분을 에칭하는 데에 사용될 수 있다. 레지스트에 의해 보호된 영역은 도 1에 도시된 N-형 전극(116)이 된다. 도 5d에 도시된 바와 같이, 한번 에칭이 완성되면, 애셔(플라스마 에칭제의 종류)는 전극(116)을 포함하는 TE 재료의 패터닝된 N-형 층(230')을 산출하도록 남아있는 레지스트를 태우는 데에 사용될 수 있다. 도 6을 참조하면, 본 발명의 실시예에 따른 내장 TEC를 포함하는 마이크로전자 어셈블리의 제조 방법은 산화층(260)을 층(200', 230') 상에 제공하는 것을 포함한다. 산화층(260)은 당업자에 의해 인식되는 바와 같은 잘 알려진 방법 중 하나로 제공될 수 있다. 산화층(260)은 도시된 바와 같이 전극들(116) 사이와, 패터닝된 도전층(200')의 도전성 소자 사이의 공간을 충진한다.
다음으로 도 7a-7d를 참조하면, 내장 TEC를 포함하는 마이크로전자 어셈블리의 제조 방법은 산화층(260) 내에 전자 패턴을 제공하는 것을 포함한다. 전자 패턴의 공급은 층(260) 내에 산재된 개별적인 P-형 전극의 형성을 나타낸다. 도 7a-7d는 산화층(260) 내에 전자 패턴을 제공하는 한 예를 도시한 것으로, 이때 층(260) 내에 전자 패턴을 에칭하는 데에 리소그래피 또는 마스크/디벨롭/에칭 절차를 사용하는 것을 포함한다. 특히, 도 7a에 도시된 바와 같이, 층(260) 내에 전자 패턴을 제공하는 것을 제 1 도전층(260) 상에 레지스트 층(270)을 제공하는 것을 포함한다. 종래의 파라미터는 본 발명의 실시예에 따른 레지스트 층을 제공하는 데에 사용될 수 있다. 예를 들어, 레지스트 층은 도 3a와 관련하여 기술된 바와 동일한 방법으로 제공될 수 있다.
다음으로 도 7b에 도시된 바와 같이, 산화층(260)의 사전결정된 부분이 층(260) 상에 제공될 P-형 전극 패턴의 함수로서 제거된다. 도 7b에 도시된 바와 같이, 일 실시예에 따르면, 레지스트 층(270)의 사전결정된 부분의 제거는 레지스트 층(270)을 도시된 바와 같이 마스크(280)를 통해 광에 노출시키고, 마스크는 층(260) 상에 제공될 상호접속 패턴에 상응하는 패턴을 디스플레이하며, 그에 따라 디벨로퍼 용해제을 사용함으로써 노출된 사전결정 부분을 용해함으로써 획득될 수 있다. 마스크(280)에 의해 제공된 상호접속 패턴은 예를 들어 도 7b에서 점선의 화살표로 제안된 바와 같이 스테퍼에 의해 마스크(280) 및 레지스트(270)를 UV 광과 같은 광에 노출시킴으로써 레지스트 층(270)으로 전달된다. 종래의 노출 파라미터는 본 발명의 실시예에 따라 사용될 수 있다. 예를 들어, 노출은 도 3b와 관련하여 기술된 바와 동일한 방법으로 효과를 볼 수 있다. 그 다음, 노출된 레지스트 층의 부분은 당업계에서 잘 알려진 바와 같이 디벨로퍼 용해제를 사용함으로써 용해될 수 있다. 종래의 발달 파라미터가 본 발명의 실시예에 따라 사용될 수 있다. 예를 들어, 발달은 도 3b와 관련하여 기술된 바와 동일한 방법으로 효과를 볼 수 있다. 레지스트 층(270)의 사전결정된 부분을 제거하는 것은 층(260) 상에 제공될 전극 패턴을 나타내는 패터닝된 레지스트 층(270')을 산출한다. 다음으로 도 7c를 참조하면, 층(260)의 사전결정된 부분은 층(260) 상에 제공될 상호접속 패턴의 함수로서 제거된다. 도 7c에 도시된 바와 같이, 일 실시예에 따르면, 층(260)의 사전결정된 부분의 제거는 패터닝된 레지스트 층(270')에 의해 보호되지 않는 층(260)의 부분을 에칭함으로써 획득될 수 있다. 종래의 에칭 파라미터는 본 발명의 실시예에 따라 사용될 수 있다. 에칭은 도 3c와 관련하여 기술된 바와 동일한 방법으로 효과를 볼 수 있다. 예를 들어, 일 실시예에 따르면, Al 에칭제와 같은 플라스마 (건식) 에칭제가 층(260)의 보호되지 않은 사전결정된 부분을 에칭하는 데에 사용될 수 있다. 레지스트에 의해 보호된 영역은 도 1에 도시된 P-형 전 극(118)의 위치에 상응한다. 도 7d에 도시된 바와 같이, 한번 에칭이 완성되면, 애셔(플라스마 에칭제의 종류)는 자신의 비아(265)를 정의하는 TE 재료의 패터닝된 산화층(260')을 산출하도록 남아있는 레지스트를 태우는 데에 사용될 수 있다.
다음으로 도 8a-8d를 참조하면, 내장 TEC를 포함하는 마이크로전자 어셈블리의 제조 방법은 패터닝된 ILD 층의 바이 내에 P-형 전극을 제공하는 것을 더 포함한다. 일 실시예에 따른 P-형 전극의 제공은 패터닝된 산화층(260')의 비아(265) 내에 TE 재료의 P-형 레그(leg)(290)를 포함하는 P-형 재료(300)를 제공하는 것과, 그 다음 도 1에 도시된 바와 같은 P-형 전극(118)을 산출하도록 재료(300)를 에칭하는 단계를 포함할 수 있다. "레그"는 본 명세서의 문맥에서 TEC의 구성 요소를 산출하도록 추가의 프로세싱이 제공된 복수의 재료의 블록을 의미한다. P-형 레그(290)를 포함하는 P-형 재료(300)를 제공하는 것은 일 실시예에 따르면, 도펀트 주입된 TE 재료 전구체의 CVD 또는 PVD 증착, 또는 대안으로, 증착 후에 온-사이트 도핑이 이어지는 TE 재료 전구체의 CVD 증착을 포함할 수 있으며, 증착은 ILD 층의 위와 P-형 전극에 대해 제공된 홀 내에 TE 재료 전구체의 층을 산출한다. P-형 레그(290)를 포함하는 P-형 재료(300)의 제공 후에, 레그(290)의 일부분을 포함하는 재료(300)의 일부는 도 8b에 도시된 바와 같이 다시 에칭되어 도시된 바와 같이 P-형 전극과 패터닝된 산화층(260'')을 산출할 수 있다.
도 9 및 도 10a-10d에 도시된 바와 같이, 내장 TEC를 포함하는 마이크로전자 어셈블리 제조 방법은 예를 들어 도 1에 도시된 도전성 소자(122, 126, 130, 134)와 같이 상응하는 N-형 및 P-형 전극 쌍에 전기적으로 연결된 복수의 제 2 도전성 소자를 제공하는 것을 포함한다. 복수의 제 2 도전성 소자의 제공은, 일부 실시예에 따르면, 먼저 제 2 도전층(310)의 형태로 상호접속 금속화 층을 전극 상에 제공하는 단계와, 복수의 제 2 도전성 소자를 산출하도록 제 2 도전층(310) 내에 상호접속 패턴을 제공하는 단계를 포함한다. 도 9에 도시된 바와 같이, 제 2 도전층(310)은 제 1 도전층(200)과 유사하며, 예를 들어 전술된 바와 같이 약 0.5% 구리를 함유하는 알루미늄 구리 합금 또는 구리와 같은 임의의 도전성 재료를 포함할 수 있고, 예를 들어 스퍼터링 또는 증발 건조와 같이 금속화층을 증착시키는 잘 알려진 증착 방법에 의해 증착될 수 있다.
다음으로 도 10a-10d를 참조하면, 제 2 도전층(310) 내의 상호접속 패턴의 제공은 도 1에 도시된 TEC(120)의 개별적인 커플들에 파워를 공급하도록 도전층(310)으로부터 개별적인 도전성 소자의 형성을 나타낸다. 도 10a-10d는 제 2 도전층(310) 내에 상호접속 패턴을 제공하는 한 예를 도시한 것으로, 이때 층(310) 내에 상호접속 패턴을 에칭하는 데에 리소그래피 또는 마스크/디벨롭/에칭 절차를 사용하는 것을 포함한다. 특히, 도 10a에 도시된 바와 같이, 층(310) 내에 상호접속 패턴을 제공하는 것은 제 2 도전층(310) 상에 레지스트 층(320)을 제공하는 것을 포함한다. 종래의 파라미터가 본 발명의 실시예에 따른 레지스트 층을 제공하는 데에 사용될 수 있다. 예를 들어, 레지스트 층은 도 3a에 관련하여 기술된 것과 동일한 방법으로 제공될 수 있다.
다음으로 도 10b에 도시된 바와 같이, 레지스트 층(320)의 사전결정된 부분이 층(310) 상에 제공될 상호접속 패턴의 함수로서 제거된다. 도 10b에 도시된 바 와 같이, 일 실시예에 따르면, 레지스트 층(320)의 사전결정된 부분의 제거는 레지스트 층(320)을 도시된 바와 같이 마스크(330)를 통해 광에 노출시키고, 마스크는 층(310) 상에 제공될 상호접속 패턴에 상응하는 패턴을 디스플레이하며, 그에 따라 디벨로퍼 용해제을 사용함으로써 노출된 사전결정 부분을 용해함으로써 획득될 수 있다. 마스크(330)에 의해 제공된 상호접속 패턴은 도 10b의 점선 화살표에 의해 제안된 바와 같이 예를 들어 스테퍼에 의해 마스크(33) 및 레지스트(320)를 UV 광과 같은 광에 노출시킴으로써 레지스트 층(320)으로 전달된다. 광의 파장과 휘도 및 노출 시간은 적절하게 패턴을 노출시키는 데에 중요한 요소이다. 종래의 노출 파라미터는 본 발명의 실시예에 따라 사용될 수 있다. 예를 들어, 노출은 도 3b에 관련하여 기술된 바와 같은 방법으로 효과를 볼 수 있다. 그 다음, 노출된 레지스트 층의 부분은 당업계에서 잘 알려진 바와 같이 디벨로퍼 용해제를 사용함으로써 용해될 수 있다. 발달 시간, 온도 및 디벨로퍼 용해제의 농도는 노출된 레지스트를 적절하게 용해시키는 데에 중요한 요소들이다. 종래의 노출 파라미터들은 본 발명의 실시예에 따라 사용될 수 있다. 예를 들어, 발달은 도 3b에 관련하여 기술된 바와 동일한 방법으로 효과를 볼 수 있다. 레지스트 층(320)의 사전결정된 부분을 제거하는 것은 층(310) 상에 제공될 상호접속 패턴을 나타내는 패터닝된 레지스트 층(320')을 산출한다. 다음으로 도 10c를 참조하면, 층(310)의 사전결정된 부분은 층(310) 상에 제공될 상호접속 패턴의 함수로서 제거된다. 도 10c에 도시된 바와 같이, 일 실시예에 따르면, 층(310)의 사전결정된 부분의 제거는 패터닝된 레지스트 층(320')에 의해 보호되지 않는 층(310)의 부분을 에칭함으로써 획득될 수 있다. 종래의 에칭 파라미터는 본 발명의 실시예에 따라 사용될 수 있다. 에칭은 도 3c에 관련하여 전술된 것과 동일한 방법으로 효과를 볼 수 있다. 예를 들어, 일 실시예에 따르면, Al 에칭제와 같은 플라스마 (건식) 에칭제가 층(310)의 보호되지 않은 사전결정된 부분을 에칭하는 데에 사용될 수 있다. 레지스트에 의해 보호된 영역은 도 1에 도시된 제 2 도전성 소자(122, 126, 130, 134)를 포함하는 패터닝된 상호접속 금속화 층(310')의 활성 영역이 된다. 도 10d에 도시된 바와 같이, 한번 에칭이 완성되면, 애셔(플라스마 에칭제의 종류)는 제 1 패터닝된 금속화 층(310')을 산출하도록 남아있는 레지스트를 태우는 데에 사용될 수 있다. 도 10d에 도시된 제조 단계의 완성은 내장 TEC를 포함하는 마이크로전자 어셈블리(100)의 형성을 나타내고, 이것은 도 1에 도시되고 전술된 장치(102)에서 사용될 수 있다.
본 발명의 실시예는 자신의 범주 내에서, 자신의 양 측면 상의 상호접속 금속화 도전성 소자를 갖는 단일 커플 TEC와 같은, 전기적, 열적으로 병렬 접속된 P-형 전극만을 또는 N-형 전극만을 포함하는 TEC를 더 포함한다. 이러한 TEC의 제공은 본 발명의 실시예에 따라 바람직하며, 예로서, 자신의 두 지점 상에서만 냉각을 요구할 수 있는 다이의 냉각과 같은 이때 흔히 사용되는 다이보다 작은 다이의 냉각이 계획되고/거나 전형적으로 P-형 및 N-형 전극 모두를 포함하는 TEC에 관련된 전압 강하가 방지된다.
전술된 바와 같이, 냉각될 마이크로전자 디바이스를 포함하는 종래 기술의 어셈블리와 그 위에 장착된 TEC에서, TEC 성능에 관련된 효율의 손실은 전형적으로 TEC가 장착된 마이크로전자 디바이스의 후면과 부착된 TEC 사이의 열적 저항에 의해 발생된다. 열적 저항은 열에너지가 마이크로전자 디바이스로부터 TEC로 들어감에 따라 온도 강하를 발생시킨다. TEC의 저온 면(즉, 마이크로전자 디바이스에 직접 장착된 면)에서의 온도 강하는 TEC가 만약 열적 접촉 저항이 존재하지 않는 경우보다 낮은 온도에서 동작하도록 한다. 그 결과, TEC에 의해 마이크로전자 디바이스의 고온 지점으로 전달되는 냉각 저하는 불리하게 감소되는 반면, TEC에 요구되는 파워 입력은 증가한다. 이에 관하여 도 11을 참조할 수 있으며, 도 11은 ℃의 단위로 나타낸 냉각 또는 델타 T의 크기 대 TEC에 제공되어야 하는 파워의 크기를 와트(Watt) 단위로 나타낸 그래프이다. 도 12에 도시된 바와 같이, 본 발명의 실시예에 따른 마이크로전자 어셈블리 내의 내장 TEC는 종래 기술에 따른 마이크로전자 디바이스에 통상적으로 장착된 유사한 TEC에 의해 제공되는 온도 감소보다 적어도 약 1/2℃ 더 큰 온도 감소를 제공할 수 있다.
본 발명의 실시예의 추가적인 장점은, 일반적으로 설정된 크기와 구성 표준에 따라 제조되어 크기와 온도 감소 요구의 최적화 없이 마이크로전자 디바이스 상에 장착되는 종래 기술의 TEC와는 상반되게, 냉각될 마이크로전자 디바이스의 크기 및 온도 감소 요구에 특별히 맞추어지도록 하는 TEC의 제조 방법의 제공을 포함한다. 본 발명의 실시예에 따른 제조 방법은 바람직하게 마이크로전자 디바이스 제조자들이 TEC 제조자로부터 개별적으로 TEC를 구매하여 그들의 마이크로전자 디바이스와 함께 집적하려는 노력을 들이지 않고, TEC를 그들의 특정한 필요성에 맞추어진 내장 구성 요소로서 제조하도록 한다.
도 12를 참조하면, 시스템(900)의 하위 시스템(1000) 내에서 사용되는 마이크로전자 어셈블리(100)를 포함하는 마이크로전자 장치(102)와 같이, 본 발명의 실시예가 사용될 수 있는 다수의 가능한 시스템(900) 중 하나를 도시한다. 하위 시스템(1000)은 예를 들어 마이크로프로세서를 포함할 수 있다. 다른 실시예에서, 하위 시스템(1000)은 애프리케이션 특정 IC(ASIC)를 포함할 수 있다. 칩셋(예를 들어, 그래픽, 사운드 및 제어 칩셋) 내에서 볼 수 있는 집적 회로는 본 발명의 실시예에 따라 패키징될 수 있다.
도 12에 도시된 실시예에 있어서, 시스템(900)은 또한 도시된 바와 같이 버스(1100)에 의해 서로 연결된 주메모리(1002), 그래픽 프로세서(1004), 대량 저장 장치(1006) 및/또는 입/출력 모듈(1008)을 포함할 수 있다. 메모리(1002)의 예는 고정 랜덤 액세스 메모리(SRAM)와 동적 랜덤 액세스 메모리(DRAM)를 포함하지만 이것으로 제한되는 것은 아니다. 대량 저장 장치(1006)의 예는 하드 디스크 드라이브, 콤팩트 디스크 드라이브(CD), 디지털 휘발성 디스크 드라이브(DCD) 등을 포함하지만 이것으로 제한되는 것은 아니다. 입/출력 모듈(1008)의 예는 키보드, 커서 제어 장치, 디스플레이, 네트워크 인터페이스 등을 포함하지만 이것으로 제한되는 것은 아니다. 버스(1100)의 예는 주변 제어 인터페이스(PCI) 버스 및 산업 표준 아키텍쳐(ISA) 버스 등을 포함하나, 이것으로 제한되는 것은 아니다. 다양한 실시예에서, 시스템(900)은 무선 휴대 전화, PDA, 포켓 PC, 타블렛 PC, 노트북 PC, 데스크탑 컴퓨터, 셋톱 박스, 미디어-센터 PC, DVD 플레이어 및 서버일 수 있다. 특정 실시예가 바람직한 실시예를 설명하기 위한 목적으로 본 명세서에서 도시되고 기술되었지만, 당업자는 동일한 목적을 획득하도록 계산되어진 광범위한 대안 및/또는 균등한 구현이 본 발명의 범주로부터 벗어나지 않는 한 도시되고 기술된 특정 실시예를 대체할 수 있다는 점을 이해할 것이다. 당업자는 본 발명이 매우 광범위하게 다양한 실시예에서 구현될 수 있다는 점을 쉽게 이해할 것이다. 이러한 애플리케이션은 본 명세서에 기술된 실시예의 적용 또는 변경을 포함한다. 따라서, 본 발명은 오직 특허청구범위와 그것의 균등물에 의해서만 제한됨이 명백하게 의도된다.

Claims (30)

  1. 내장 TEC와 상기 TEC에 연결된 마이크로전자 디바이스를 포함하는 마이크로전자 어셈블리의 제조 방법으로서,
    상기 마이크로전자 디바이스를 제공하는 단계와,
    상기 TEC와 상기 마이크로전자 디바이스 사이에 장착 재료(mounting material) 없이 상기 TEC를 상기 마이크로전자 디바이스 상에 직접 제조하는 단계를 포함하는
    마이크로전자 어셈블리의 제조 방법.
  2. 제 1 항에 있어서,
    상기 TEC는 N-형 전극과 P-형 전극을 포함하는 적어도 하나의 커플(couple)과, 상기 커플의 상기 N-형 전극과 상기 P-형 전극을 서로 전기적으로 연결시키는 복수의 도전성 소자 및 상기 각 도전성 소자들의 사이와, 상기 각 N-형 전극들과 상기 각 P-형 전극들 사이의 패터닝된 전기 절연층을 포함하는
    마이크로전자 어셈블리의 제조 방법.
  3. 제 2 항에 있어서,
    상기 TEC의 제조 단계는,
    복수의 제 1 도전성 소자를 상기 마이크로전자 디바이스 상에 직접 제공하는 단계와,
    상응하는 상기 제 1 도전성 소자와 각각 전기적으로 연결된 복수의 N-형 전극을 제공하는 단계와,
    상응하는 상기 제 1 도전성 소자와 각각 전기적으로 연결된 복수의 P-형 전극을 제공하는 단계 - 상기 N-형 전극과 상기 P-형 전극은, N-형 및 P-형 전극의 쌍을 함께 형성하는 주어진 상기 제 1 도전성 소자에 연결됨 - 와,
    상기 각 제 1 도전성 소자들의 사이와, 상기 각 N-형 전극들과 상기 각 P-형 전극들 사이에 패터닝된 전기 절연층을 제공하는 단계와,
    복수의 제 2 도전성 소자를 제공하는 단계 - 상기 각 제 2 도전성 소자는 전류가 N-형과 P-형 전극의 각 쌍들을 통해 직렬로 흐르도록 함 - 를 포함하는
    마이크로전자 어셈블리의 제조 방법.
  4. 제 3 항에 있어서,
    상기 복수의 제 1 도전성 소자를 제공하는 단계는,
    제 1 도전층을 상기 마이크로전자 디바이스 상에 직접 제공하는 단계와,
    상기 복수의 제 1 도전성 소자를 생산하도록 상기 제 1 도전층 내에 상호접속 패턴을 제공하는 단계를 포함하는
    마이크로전자 어셈블리의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 1 도전층을 제공하는 단계는 플레이팅(plating), 스퍼터링(sputtering) 및 증발 탈수법(evaporation) 중 하나를 사용하여 상기 제 1 도전층을 증착하는 단계를 포함하는
    마이크로전자 어셈블리의 제조 방법.
  6. 제 4 항에 있어서,
    상기 상호접속 패턴을 제공하는 단계는 리소그래피를 사용하는 단계를 포함하는
    마이크로전자 어셈블리의 제조 방법.
  7. 제 3 항에 있어서,
    상기 복수의 N-형 전극을 제공하는 단계는,
    TE 재료의 N-형 층을 제 1 패터닝된 금속화층 상에 제공하는 단계와,
    상기 복수의 N-형 전극을 생산하도록 상기 N-형 층 내에 전극 패턴을 제공하 는 단계를 포함하는
    마이크로전자 어셈블리의 제조 방법.
  8. 제 7 항에 있어서,
    상기 TE 재료의 N-형 층을 제공하는 단계는 TE 재료 전구체의 CVD 또는 PVD 증착 중 하나를 사용하는 단계를 포함하는
    마이크로전자 어셈블리의 제조 방법.
  9. 제 7 항에 있어서,
    상기 TE 재료 전구체는 증착되기 전에 도펀트가 임플란팅되는
    마이크로전자 어셈블리의 제조 방법.
  10. 제 7 항에 있어서,
    상기 TE 재료 증착 후에 상기 TE 재료를 임플란팅하는 단계를 더 포함하는
    마이크로전자 어셈블리의 제조 방법.
  11. 제 7 항에 있어서,
    상기 N-형 층 내에 전극 패턴을 제공하는 단계는 리소그래피를 사용하는 단계를 포함하는
    마이크로전자 어셈블리의 제조 방법.
  12. 제 3 항에 있어서,
    상기 패터닝된 전기 절연층을 제공하는 단계는,
    상기 N-형 전극과 상기 제 1 도전성 소자 상에 전기 절연층을 제공하는 단계와,
    자신의 내부에 비아(via)를 정의하도록 상기 전기 절연층 내에 전극 패턴을 제공하는 단계를 포함하되,
    상기 전극 패턴은 상기 TEC의 일부로서 제공될 P-형 전극의 패턴에 상응하는
    마이크로전자 어셈블리의 제조 방법.
  13. 제 12 항에 있어서,
    상기 전기 절연층을 제공하는 단계는 테옥스 전구체(Teox precursor)의 CVD 증착과 유동가능한(flowable) 산화물 전구체의 스핀 증착 중 하나를 사용하는 단계 를 포함하는
    마이크로전자 어셈블리의 제조 방법.
  14. 제 12 항에 있어서,
    상기 전극 패턴을 제공하는 단계는 리소그래피를 사용하는 단계를 포함하는
    마이크로전자 어셈블리의 제조 방법.
  15. 제 12 항에 있어서,
    상기 복수의 P-형 전극을 제공하는 단계는,
    상기 전기 절연층 내에 정의된 비아 내에, TE 재료의 복수의 P-형 레그(leg)를 제공하는 단계와,
    상기 복수의 P-형 전극을 생산하도록 상기 TE 재료의 P-형 레그를 다시 에칭하는 단계를 포함하는
    마이크로전자 어셈블리의 제조 방법.
  16. 제 15 항에 있어서,
    상기 복수의 P-형 레그를 제공하는 단계는 TE 재료 전구체의 CVD 또는 PVD 증착 중 하나를 사용하는 단계를 포함하는
    마이크로전자 어셈블리의 제조 방법.
  17. 제 16 항에 있어서,
    상기 TE 재료 전구체는 증착하기 전에 도펀트가 임플란팅되는
    마이크로전자 어셈블리의 제조 방법.
  18. 제 16 항에 있어서,
    상기 TE 재료의 증착 후에 상기 TE 재료를 임플란팅하는 단계를 더 포함하는
    마이크로전자 어셈블리의 제조 방법.
  19. 제 3 항에 있어서,
    상기 복수의 제 2 도전성 소자를 제공하는 단계는,
    상기 N-형 전극들과 상기 P-형 전극들 상에 제 2 도전층을 제공하는 단계와,
    상기 복수의 제 2 도전성 소자를 생산하도록 상기 제 2 도전층 내에 상호접속 패턴을 제공하는 단계를 포함하는
    마이크로전자 어셈블리의 제조 방법.
  20. 제 19 항에 있어서,
    상기 제 2 도전층을 제공하는 단계는 플레이팅, 스퍼터링 및 증발 탈수법 중 하나를 사용하여 상기 제 2 도전층을 증착하는 단계를 포함하는
    마이크로전자 어셈블리의 제조 방법.
  21. 제 19 항에 있어서,
    상기 상호접속 패턴을 제공하는 단계는 리소그래피를 사용하는 단계를 포함하는
    마이크로전자 어셈블리의 제조 방법.
  22. 제 1 항에 있어서,
    상기 마이크로전자 디바이스를 제공하는 단계는 상기 TEC에 연결되도록 자신의 측면 상에 산화층을 구비하는 다이를 제공하는 단계를 포함하는
    마이크로전자 어셈블리의 제조 방법.
  23. 마이크로전자 어셈블리로서,
    마이크로전자 디바이스와,
    자신과 상기 마이크로전자 디바이스 사이에 장착 재료 없이 상기 마이크로전자 디바이스에 연결된 TEC를 포함하는
    마이크로전자 어셈블리.
  24. 제 23 항에 있어서,
    상기 TEC는 N-형 전극과 P-형 전극을 포함하는 적어도 하나의 커플(couple)과, 상기 커플의 상기 N-형 전극과 상기 P-형 전극을 서로 전기적으로 연결시키는 복수의 도전성 소자 및 상기 각 도전성 소자들의 사이와, 상기 각 N-형 전극들과 상기 각 P-형 전극들 사이의 패터닝된 전기 절연층을 포함하는
    마이크로전자 어셈블리.
  25. 제 23 항에 있어서,
    상기 마이크로전자 디바이스는 상기 TEC로의 연결에 사용되는 자신의 측면 상의 산화층을 포함하는
    마이크로전자 어셈블리.
  26. 시스템으로서,
    마이크로전자 어셈블리와,
    상기 마이크로전자 어셈블리에 연결된 그래픽 프로세서를 포함하되,
    상기 마이크로전자 어셈블리는,
    마이크로전자 디바이스와,
    자신과 상기 마이크로전자 디바이스 사이에 장착 재료 없이 상기 마이크로전자 디바이스에 연결된 TEC를 포함하는
    시스템.
  27. 제 26 항에 있어서,
    상기 TEC는 N-형 전극과 P-형 전극을 포함하는 적어도 하나의 커플(couple)과, 상기 커플의 상기 N-형 전극과 상기 P-형 전극을 서로 전기적으로 연결시키는 복수의 도전성 소자 및 상기 각 도전성 소자들의 사이와, 상기 각 N-형 전극들과 상기 각 P-형 전극들 사이의 패터닝된 전기 절연층을 포함하는
    시스템.
  28. 마이크로전자 장치로서,
    마이크로전자 어셈블리 - 상기 마이크로전자 어셈블리는,
    마이크로전자 디바이스와,
    자신과 상기 마이크로전자 디바이스 사이에 장착 재료 없이 상기 마이크로전자 디바이스에 연결된 TEC를 포함함 - 와,
    상기 TEC에 전기적으로 접속되고 상기 TEC에 전류를 공급하는 파워 소스를 포함하는 전기 회로를 포함하는
    마이크로전자 장치.
  29. 제 28 항에 있어서,
    상기 TEC는 N-형 전극과 P-형 전극을 포함하는 적어도 하나의 커플(couple)과, 상기 커플의 상기 N-형 전극과 상기 P-형 전극을 서로 전기적으로 연결시키는 복수의 도전성 소자 및 상기 각 도전성 소자들의 사이와, 상기 각 N-형 전극들과 상기 각 P-형 전극들 사이의 패터닝된 전기 절연층을 포함하는
    마이크로전자 장치.
  30. 제 28 항에 있어서,
    상기 TEC에 의해 제공되는 냉각의 정도를 상기 마이크로전자 디바이스의 온도의 함수로서 제어하도록, 상기 마이크로전자 디바이스와, 상기 TEC 및 상기 전기 회로에 연결된 피드백 제어 루프를 더 포함하는
    마이크로전자 장치.
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