KR20070093137A - 전극을 기판 내의 다른 전도성 부재에 연결시키는 전도성부재를 포함하는 전자 장치 및 이 전자 장치를 형성하는프로세스 - Google Patents

전극을 기판 내의 다른 전도성 부재에 연결시키는 전도성부재를 포함하는 전자 장치 및 이 전자 장치를 형성하는프로세스 Download PDF

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Abstract

전자 장치는 픽셀 구동 회로, 제1 전도성 부재, 및 제2 전도성 부재를 포함하는 기판을 포함한다. 제1 및 제2 전도성 부재는 서로 떨어져 있으며, 제1 전도성 부재는 픽셀 구동 회로에 연결되어 있고, 제2 전도성 부재는 전력 전송선의 일부일 수 있다. 전자 장치는 또한 제1 전도성 부재와 접촉하는 제1 전극, 제2 전도성 부재에 연결되어 있지만 그와 접촉하고 있지는 않은 제2 전극, 및 제1 전극과 제2 전극 사이에 있는 유기층을 포함하는 전자 소자를 포함한다. 이 전자 장치는 또한 제2 전극 및 제2 전도성 부재에 연결되어 있고 또 제2 전도성 부재와 접촉하는 제3 전도성 부재를 포함한다. 일 실시예에서, 전자 장치를 형성하는 프로세스는 제1 유기층의 일부분을 제거할 때 제2 전극을 하드마스크로서 사용한다.
전자 장치, 전도성 부재, 유기층, 하드마스크, 픽셀 구동 회로

Description

전극을 기판 내의 다른 전도성 부재에 연결시키는 전도성 부재를 포함하는 전자 장치 및 이 전자 장치를 형성하는 프로세스{ELECTRONIC DEVICES COMPRISING CONDUCTIVE MEMBERS THAT CONNECT ELECTRODES TO OTHER CONDUCTIVE MEMBERS WITHIN A SUBSTRATE AND PROCESSES FOR FORMING THE ELECTRONIC DEVICES}
본 발명은 일반적으로 유기 전자 장치에 관한 것으로서, 보다 상세하게는 전극을 기판 내의 다른 전도성 부재에 연결시키는 전도성 부재를 포함하는 전자 장치 및 이 전자 장치를 형성하는 프로세스에 관한 것이다.
유기 전자 장치를 비롯한 전자 장치는 일상 생활에서 계속하여 보다 광범위하게 사용되고 있다. 유기 전자 장치의 예는 유기 발광 다이오드("OLED")를 포함한다. 전자 소자의 일례인 OLED는 수동 매트릭스 디스플레이 및 능동 매트릭스 디스플레이에서 사용될 수 있다. 능동 매트릭스 디스플레이 내에서 연결을 하는 것이 수동 매트릭스 디스플레이보다 더 복잡한데, 그 이유는 픽셀 구동 회로가 어레이 내에 있기 때문이다. 능동 매트릭스 OLED 디스플레이에 대한 종래의 설계는 어레이 내의 전자 소자들에 Vss를 제공하는 공통 캐소드(common cathode)를 포함한다. 이 공통 캐소드 설계는 연결을 복잡하게 할 수 있는데, 그 이유는 Vss 연결이 선택 (스캔) 라인, 데이터 라인 및 Vdd 라인에 대한 연결과 비교하여, 픽셀 구동 회로에 대해 상당히 다른 높이에 있을 수 있기 때문이다.
Vss 라인은 기판 상에 또는 기판 내에 배치될 수 있다. 캐소드와 Vss 라인 간의 연결은 캡슐화 방식 내에 포함될 수 있다. 그렇지만, 이러한 설계는 캡슐화를 상당히 더 어렵게 만들 수 있고 전자 장치 내의 회로 및 OLED에 공기, 물, 및 기타 오염 물질이 들어가지 못하게 하기 위해 적당한 밀봉을 함에 있어서의 제조 여유를 감소시킬 수 있다.
전자 장치는 제1 픽셀 구동 회로, 제1 전도성 부재, 및 제2 전도성 부재를 포함하는 기판을 포함한다. 상기 제1 및 제2 전도성 부재는 서로 떨어져 있으며, 상기 제1 전도성 부재는 상기 제1 픽셀 구동 회로에 연결되어 있고, 상기 제2 전도성 부재는 전력 전송선의 일부이다. 상기 전자 장치는 또한 상기 제1 전도성 부재와 접촉하는 제1 전극, 상기 제2 전도성 부재에 연결되어 있지만 그와 접촉하고 있지는 않은 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 있는 유기층을 포함하는 제1 전자 소자를 포함한다. 상기 전자 장치는 또한 상기 제2 전극 및 상기 제2 전도성 부재에 연결되어 있고 또 상기 제2 전도성 부재와 접촉하는 제3 전도성 부재를 포함한다.
일 실시예에서, 전자 장치를 형성하는 프로세스는 기판 내의 제1 전도성 부재 상부에 제1 전극을 형성하는 단계를 포함한다. 상기 기판은 제1 픽셀 구동 회로, 상기 제1 전도성 부재, 및 제2 전도성 부재를 포함한다. 상기 제1 및 제2 전도성 부재는 서로 떨어져 있다. 상기 제1 전도성 부재는 상기 제1 픽셀 구동 회로에 연결되어 있고, 상기 제2 전도성 부재는 전력 전송선의 일부이다. 상기 프로세스는 또한 상기 제1 및 제2 전극 상부에 제1 유기층을 형성하는 단계, 및 상기 제1 유기층 상부에 제2 전극을 형성하는 단계를 포함하며, 상기 제2 전극은 상기 제2 전도성 부재 상부에 있지 않다. 상기 프로세스는 또한 상기 제2 전도성 부재를 노출시키기 위해 상기 제2 전극에 의해 덮이지 않은 상기 제1 유기층의 노출된 부분을 제거하는 단계를 포함한다. 상기 프로세스는 또한 상기 제2 전극 및 상기 제2 전도성 부재에 연결되어 있고 또 상기 제2 전도성 부재와 접촉하고 있는 제3 전도성 부재를 형성하는 단계를 포함한다.
이상의 일반적인 설명 및 이하의 상세한 설명은 예시적이고 설명적인 것에 불과하며, 첨부된 청구 범위에 정의된 본 발명을 제한하지 않는다.
도 1은 전자 장치 내의 어레이의 일부분의 회로도.
도 2 및 도 3은 각각 픽셀 구동 회로 및 Vdd 라인에 대한 노출된 전도성 부재로의 개구부를 형성한 후의 기판의 일부분의 평면도 및 단면도.
도 4 및 도 5는 각각 제1 전극을 형성한 후의 도 2 및 도 3의 기판의 평면도 및 단면도.
도 6은 유기층을 형성한 후의 도 4 및 도 5의 기판의 단면도.
도 7 및 도 8은 각각 제2 전극을 형성한 후의 도 6의 기판의 평면도 및 단면도.
도 9 및 도 10은 각각 전도성 부재로의 개구부를 형성하기 위해 유기층의 일부분을 에칭한 후의 도 7 및 도 8의 평면도 및 단면도.
도 11은 제2 전극들의 적어도 어떤 것 및 노출된 전도성 부재에 연결되어 있는 전도성 부재를 형성한 후의 도 9 및 도 10의 기판의 단면도.
도 12 및 도 13은 대안적인 실시예에 따른 전자 장치의 일부분의 단면도.
본 발명이 첨부 도면들에 제한이 아닌 예로서 도시되어 있다.
당업자라면 도면들에서의 구성요소들이 간단함 및 명백함을 위해 예시되어 있으며 반드시 축척에 따라 그려져 있지 않다는 것을 잘 알 것이다. 예를 들어, 도면에서의 구성요소들 중 어떤 것의 크기는 본 발명의 실시예에 대한 이해의 증진에 도움이 되도록 다른 구성요소들에 대해 확대되어 있을 수 있다.
전자 장치는 제1 픽셀 구동 회로, 제1 전도성 부재, 및 제2 전도성 부재를 포함하는 기판을 포함한다. 상기 제1 및 제2 전도성 부재는 서로 떨어져 있으며, 상기 제1 전도성 부재는 상기 제1 픽셀 구동 회로에 연결되어 있고, 상기 제2 전도성 부재는 전력 전송선의 일부이다. 상기 전자 장치는 또한 상기 제1 전도성 부재와 접촉하는 제1 전극, 상기 제2 전도성 부재에 연결되어 있지만 그와 접촉하고 있지는 않은 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 있는 유기층을 포함하는 제1 전자 소자를 포함한다. 상기 전자 장치는 또한 상기 제2 전극 및 상기 제2 전도성 부재에 연결되어 있고 또 상기 제2 전도성 부재와 접촉하는 제3 전도성 부재를 포함한다.
다른 실시예에서, 상기 기판은 상기 제1 픽셀 구동 회로를 포함하는 복수의 픽셀 구동 회로를 포함한다. 상기 기판은 또한 부가적인 제1 전도성 부재들, 및 부가적인 제2 전도성 부재들을 포함한다. 상기 제1 전도성 부재들 각각은 상기 제2 전도성 부재들 각각으로부터 떨어져 있다. 상기 전자 장치는 상기 제1 전자 소자를 비롯한 전자 소자들의 어레이를 포함한다. 상기 전자 소자들 각각은 상기 제1 전도성 부재들 중 적어도 하나와 접촉하고 있는 제1 전극, 및 상기 제2 전도성 부재들 중 적어도 하나에 연결되어 있지만 상기 제2 전도성 부재들 중 어느 것과도 접촉하고 있지 않은 제2 전극을 포함한다. 상기 유기층은 상기 제1 전극과 상기 제2 전극 사이에 있다. 상기 제3 전도성 부재는 제2 전극들 및 상기 제2 전도성 부재들에 연결되어 있고 또 상기 제2 전도성 부재들 중 적어도 어떤 것과 접촉하고 있다.
특정 실시예에서, 상기 전자 소자들은 상기 제1 전자 소자와 동일한 행 또는 동일한 열을 따라 있는 제2 전자 소자를 포함한다. 다른 특정 실시예에서, 상기 전자 소자들은 상기 제1 전자 소자와 다른 행 및 다른 열을 따라 있는 제2 전자 소자를 포함한다. 또 다른 특정 실시예에서, 상기 제3 전도성 부재는 상기 전자 소자들의 전부가 아닌 일부의 상기 제2 전극들과 접촉하고 있다. 또 다른 특정 실시예에서, 상기 제3 전도성 부재는 상기 어레이 내의 제2 전도성 부재들의 거의 전부와 접촉하고 있다.
또 다른 실시예에서, 상기 제3 전도성 부재는 상기 제2 전도성 전극과 접촉하고 있다. 또 다른 실시예에서, 상기 유기층은 상기 제1 전극과 상기 제2 전극 사이에 있는 전도성 부분과 상기 제2 전도성 부재 및 상기 제3 전도성 부재가 상기 전도성 부분과 실질적으로 접촉하지 못하게 하는 저항성 부분을 포함한다. 또 다른 실시예에서, 상기 전자 장치는 또한 상기 제3 전도성 부재를 상기 유기층과 절연시키는 측벽 스페이서를 포함한다.
또 다른 실시예에서, 상기 유기층은 유기 활성층을 포함한다. 특정 실시예에서, 상기 제1 전자 소자는 방사-방출 전자 소자 또는 방사-반응 전자 소자를 포함한다. 다른 실시예에서, 상기 전력 전송선은 Vdd 라인 또는 Vss 라인이다.
일 실시예에서, 전자 장치를 형성하는 프로세스는 기판 내의 제1 전도성 부재 상부에 제1 전극을 형성하는 단계를 포함한다. 상기 기판은 제1 픽셀 구동 회로, 상기 제1 전도성 부재, 및 제2 전도성 부재를 포함한다. 상기 제1 및 제2 전도성 부재는 서로 떨어져 있다. 상기 제1 전도성 부재는 상기 제1 픽셀 구동 회로에 연결되어 있고, 상기 제2 전도성 부재는 전력 전송선의 일부이다. 상기 프로세스는 또한 상기 제1 및 제2 전극 상부에 제1 유기층을 형성하는 단계, 및 상기 제1 유기층 상부에 제2 전극을 형성하는 단계를 포함하며, 상기 제2 전극은 상기 제2 전도성 부재 상부에 있지 않다. 상기 프로세스는 또한 상기 제2 전도성 부재를 노출시키기 위해 상기 제2 전극에 의해 덮이지 않은 상기 제1 유기층의 노출된 부분을 제거하는 단계를 포함한다. 상기 프로세스는 또한 상기 제2 전극 및 상기 제2 전도성 부재에 연결되어 있고 또 상기 제2 전도성 부재와 접촉하고 있는 제3 전도성 부재를 형성하는 단계를 포함한다.
다른 실시예에서, 상기 제1 유기층의 상기 노출된 부분을 제거하는 단계는 상기 제2 전도성 부재에 인접하여 측벽을 형성한다. 상기 프로세스는 또한 상기 측벽에 인접하여 상기 제1 유기층의 저항성 부분을 형성하는 단계를 더 포함한다. 특정 실시예에서, 상기 제1 유기층의 상기 저항성 부분을 형성하는 단계는 상기 제1 유기층을 건식 처리 동작에 노출시키는 단계를 포함한다.
또 다른 실시예에서, 상기 프로세스는 또한 상기 제1 유기층의 상기 노출된 부분을 제거한 후에 절연층을 형성하는 단계를 더 포함한다. 상기 프로세스는 또한 상기 제1 유기층의 상기 노출된 부분의 측벽을 따라 측벽 스페이서를 형성하기 위해 상기 절연층을 비등방성 에칭하는 단계를 포함한다.
또 다른 실시예에서, 상기 기판은 상기 제1 픽셀 구동 회로를 포함하는 복수의 픽셀 구동 회로, 부가적인 제1 전도성 부재들, 및 부가적인 제2 전도성 부재들을 포함한다. 상기 제1 전도성 부재들 각각은 상기 제2 전도성 부재들 각각으로부터 떨어져 있다. 상기 전자 장치는 전자 소자들의 어레이를 포함하고, 상기 픽셀 구동 회로들은 상기 어레이 내에 있다. 상기 제1 전극을 형성하는 단계는 상기 제1 전도성 부재들 상부에 상기 제1 전극들을 형성하는 단계를 포함한다. 상기 제2 전극을 형성하는 단계는 상기 제1 유기층 상부에 상기 제2 전극들을 형성하는 단계를 포함하며, 상기 제2 전극들은 상기 어레이 내의 제2 전도성 부재들 중 어느 것의 상부에도 있지 않다. 상기 제1 유기층의 상기 부분을 제거하는 단계는 상기 제 2 전도성 부재들을 노출시키기 위해 상기 제2 전극에 의해 덮이지 않은 상기 제1 유기층의 부분들을 제거하는 단계를 포함한다. 상기 제3 전도성 부재를 형성하는 단계는 상기 제3 전도성 부재가 상기 제2 전극들 및 상기 제2 전도성 부재들에 연결되고 또 상기 제2 전도성 부재들 중 적어도 어떤 것과 접촉하도록 상기 제3 전도성 부재를 형성하는 단계를 포함한다.
다른 실시예에서, 상기 프로세스는 또한 상기 제1 전극을 형성한 이후 상기 제2 전극을 형성하기 이전에 유기 활성층을 형성하는 단계를 포함한다. 특정 실시예에서, 상기 제1 전자 소자는 방사-방출 전자 소자 또는 방사-반응 전자 소자를 포함한다.
또 다른 실시예에서, 상기 제3 전도성 부재는 상기 제2 전극과 접촉하고 있다. 또 다른 실시예에서, 상기 전력 전송선은 Vdd 라인 또는 Vss 라인이다.
본 발명의 다른 특징 및 이점은 이하의 상세한 설명 및 청구 범위로부터 명백하게 될 것이다. 상세한 설명은 먼저 용어의 정의 및 해설을 기술하고 이어서 레이아웃 및 제조 프로세스, 대안적인 실시예, 및 이점을 기술한다.
1. 용어의 정의 및 해설
이하에 기술되는 실시예들에 대한 상세를 기술하기에 앞서, 어떤 용어들이 정의 또는 해설된다. 본 명세서에서 사용되는 바와 같이, 용어 "활성"은, 층 또는 물질을 언급할 때, 전자-방사 또는 전자기 특성을 나타내는 층 또는 물질을 의미하기 위한 것이다. 활성층 물질은 방사를 방출하거나, 방사를 받을 때 전자-정공쌍 의 농도의 변화를 나타낸다.
용어 "어레이", "주변 회로" 및 "원격 회로"는 서로 다른 영역 또는 소자를 의미하기 위한 것이다. 예를 들어, 어레이는 소자 내에 질서있는 배열(보통 열 및 행으로 지정됨)로 픽셀, 셀 또는 다른 전자 장치를 포함할 수 있다. 이들 전자 장치는 어레이와 동일한 소자 내에 있지만 어레이 자체 외부에 있을 수 있는 주변 회로에 의해 소자 상에서 로컬적으로 제어될 수 있다. 원격 회로는 일반적으로 주변 회로로부터 멀리 떨어져 있으며 (일반적으로 주변 회로를 거쳐) 어레이로 신호를 전송하거나 그로부터 신호를 수신할 수 있다. 원격 회로는 또한 어레이와 관계없는 기능들을 수행할 수 있다.
용어 "전도성 부재"는 전류가 그다지 전위 강하 없이 이러한 부재 또는 구조를 통해 흐를 수 있는 부재 또는 구조를 의미하기 위한 것이다. 전극, 단자 및 상호 연결부는 전도성 부재의 예이다.
용어 "연결된"은, 전자 소자, 회로 또는 그의 일부분과 관련하여, 2개 이상의 전자 소자, 회로, 또는 적어도 하나의 전자 소자 및 적어도 하나의 회로의 임의의 조합이 그들 사이에 어떤 전자 소자도 개재되어 있지 않음을 의미하기 위한 것이다. 유의할 점은 이러한 전자 소자, 회로, 또는 이들의 일부분이 서로 접촉하거나 접촉하지 않을 수 있다는 것이다. 기생 저항, 기생 커패시턴스, 또는 둘다는 이 정의의 목적상 전자 소자인 것으로 간주되지 않는다. 일 실시예에서, 전자 소자는 이들이 서로 전기적으로 단락되어 실질적으로 동일한 전압에 있을 때 연결되어 있다. 유의할 점은 광학 신호가 이러한 전자 소자들 간에 전송될 수 있게 해주 기 위해 전자 소자들이 광섬유 라인을 사용하여 서로 연결될 수 있다는 것이다.
용어 "접촉"은 2개 이상의 물체가 서로 물리적으로 닿아 있다는 것을 의미하기 위한 것이다.
용어 "건식 처리 동작"은 액체 없이 수행되는 층, 물질, 부재 또는 구조의 화학적 또는 물리적 특성을 변경하는 프로세스의 일부분을 의미하기 위한 것이다. 건식 처리 동작의 예는 건식 에칭, 레이저 제거(laser ablation) 또는 이들의 조합을 포함한다.
용어 "전극"은 전자 소자 내에서 캐리어를 전송하도록 구성되어 있는 부재 또는 구조를 의미하기 위한 것이다. 예를 들어, 전극은 애노드, 캐소드, 커패시터 전극, 게이트 전극, 기타 등등일 수 있다.
용어 "전자 소자"는 전기 또는 전자-방사(예를 들어, 전기-광학) 기능을 수행하는 회로의 최하위 레벨 유닛을 의미하기 위한 것이다. 전자 소자는 트랜지스터, 다이오드, 저항기, 커패시터, 인덕터, 반도체 부재 레이저, 광학 스위치, 기타 등등을 포함할 수 있다. 전자 소자는 기생 저항(예를 들어, 배선의 저항) 또는 기생 커패시턴스(예를 들어, 전도성 부재 간의 커패시터가 의도하지 않거나 우발적인 것인 서로 다른 전자 소자에 연결되어 있는 2개의 전도성 부재 간의 용량 결합)을 포함하지 않는다.
용어 "전자 장치"는, 적절히 연결되어 적합한 전위(들)를 공급받을 때, 공동으로 기능을 수행하는 회로, 전자 소자 또는 이들의 조합의 집합체를 의미하기 위한 것이다. 전자 장치는 시스템을 포함하거나 그의 일부일 수 있다. 전자 장치의 예는 디스플레이, 센서 어레이, 컴퓨터 시스템, 항공 전자 시스템, 자동차, 셀룰러 전화, 다른 가전 또는 산업 전자 제품을 포함한다.
용어 "절연성" 및 그의 변형은 상당한 수의 전하 캐리어가 이러한 물질, 층, 부재 또는 구조를 통해 실질적으로 흐르지 못하도록 하는 전기적 특성을 갖는 물질, 층, 부재 또는 구조를 의미하기 위한 것이다.
용어 "등방성 에칭"은 기판의 단면도로부터 볼 때 에칭이 수직 및 수평 방향으로 거의 똑같이 일어나는 것을 의미하기 위한 것이다. 용어 "비등방성 에칭"은 동일한 물질을 에칭할 때 에칭이 한쪽 방향에서 다른쪽 방향과 비교하여 실질적으로 더 높은 속도로 일어나는 것을 의미하기 위한 것이다. 에칭이 완전히 등방성이거나 비등방성이지는 않더라도, 에칭이 다른쪽(비등방성 또는 등방성)과 비교하여 상당히 더 등방성이거나 비등방성인 경향이 있다.
용어 "픽셀"은 디스플레이의 사용자에 의해 관찰되는 디스플레이의 최소 완전 단위(smallest complete unit)를 의미하기 위한 것이다. 용어 "서브픽셀"은 픽셀의 전부가 아닌 일부만을 이루고 있는 픽셀의 일부분을 의미하기 위한 것이다. 완전-컬러 디스플레이에서, 완전-컬러 디스플레이는 적색, 녹색 및 청색 스펙트럼 범위 내의 원색을 갖는 3개의 서브픽셀을 포함할 수 있다. 단색 디스플레이는 픽셀을 포함하지만 서브픽셀을 포함하지 않는다.
용어 "픽셀 구동 회로"는 단지 하나의 픽셀에 대한 신호(들)를 제어하는 픽셀 또는 서브픽셀의 어레이 내의 회로를 의미하기 위한 것이다. 유의할 점은 전체 픽셀이 아닌 단지 하나의 서브픽셀에 대한 신호(들)를 제어하는 구동 회로도 여전 히 본 명세서에서 사용되는 바와 같이 픽셀 구동 회로라고 한다는 것이다.
용어 "전력 전송선"은 전력 공급 신호를 전송하도록 설계된 전자 장치 내의 하나 이상의 전도성 부재를 의미하기 위한 것이다. 이 하나 이상의 전도성 부재는 전력 공급 신호와 거의 동일한 전압에 있다. 전력 공급선의 예는 Vdd 라인 또는 Vss 라인을 포함한다.
용어 "방사-방출 소자"는 , 적절히 바이어스될 때, 목표 파장 또는 파장 스펙트럼의 방사를 방출하는 전자 소자를 의미하기 위한 것이다. 이 방사는 가시광 스펙트럼 내에 또는 가시광 스펙트럼 밖에(자외선(UV) 또는 적외선(IR)) 있을 수 있다. 발광 다이오드는 방사-방출 소자의 일례이다.
용어 "방사-반응 소자"는 목표 파장 또는 파장 스펙트럼의 방사를 감지하거나 그에 반응할 수 있는 전자 소자를 의미하기 위한 것이다. 이 방사는 가시광 스펙트럼 내에 또는 가시광 스펙트럼 밖에(UV 또는 IR) 있을 수 있다. 광검출기, IR 센서, 바이오센서 및 광기전력 전지는 방사-반응 소자의 예들이다.
용어 "저항성"은, 물질을 말할 때, 전도성 부재와 절연체 사이의 전기 저항을 갖는 물질을 의미하기 위한 것이다. 예를 들어, 저항성 물질은 대략 10-2 내지 10+4 ohm-cm 범위의 저항을 갖는다.
용어 "측벽 스페이서"는 개구부 내에 있는 전도성 부재 또는 저항기를 개구부의 측벽을 따라 있는 다른 전도성 부재 또는 저항기와 분리시키는 데 사용되는 개구부의 측벽을 따라 있는 구조를 의미하기 위한 것이다.
용어 "기판"은 강성이나 가요성이 있을 수 있고 또 하나 이상의 물질(유리, 폴리머, 금속 또는 세라믹 물질, 또는 이들의 임의의 조합을 포함할 수 있지만 이에 한정되지 않음)의 하나 이상의 층을 포함할 수 있는 가공물(workpiece)을 의미하기 위한 것이다.
본 명세서에서 사용되는 바와 같이, 용어 "구비한다", "구비하는", "포함한다", "포함하는", "갖는다", "갖는" 또는 이들의 임의의 다른 변형은 비배타적인 포함을 포괄하기 위한 것이다. 예를 들어, 일련의 요소들을 포함하는 프로세스, 방법, 물품 또는 장치는 반드시 그 요소들만으로 한정되는 것이 아니라 명시적으로 열거되거나 이러한 프로세스, 방법, 물품 또는 장치에 본질적이지 않은 다른 요소들을 포함할 수 있다. 게다가, 정반대로 명시적으로 언급되지 않는 한, "또는"은 포함적 논리합(inclusive or)을 말하며 배타적 논리합(exclusive or)을 말하지 않는다. 예를 들어, 조건 A 또는 B는 이하의 것들, 즉 A가 참(또는 존재)이고 B가 거짓(또는 부존재)인 경우, A가 거짓(또는 부존재)이고 B가 참(또는 존재)인 경우, 및 A 및 B 둘다가 참(또는 존재)인 경우 중 임의의 것에 의해 만족된다.
게다가, 명확함을 위해 또 본 발명의 일반적인 의미를 제공하기 위해, 단수 관형사의 사용은 본 발명의 요소들 및 구성요소들을 기술하기 위해 이용된다. 이 설명은 하나 또는 적어도 하나를 포함하는 것으로 읽혀져야 하며, 다른 의미를 갖는다는 것이 명확하지 않는 한, 단수는 복수도 포함한다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 기술 및 과학 용어는 본 발명이 속하는 기술 분야의 당업자에 의해 통상적으로 이해되는 것과 동일한 의 미를 갖는다. 본 발명, 또는 본 발명의 제조 또는 사용 방법의 실시예들에 대해 적합한 방법 및 물질이 기술되어 있지만, 기술된 것들과 유사한 또는 그와 등가인 다른 방법 및 물질이 본 발명의 범위를 벗어나지 않고 사용될 수 있다. 본 명세서에 언급되는 모든 간행물, 특허 출원, 특허 및 다른 참조 문헌은 인용함으로써 그 전체 내용이 본 명세서에 포함된다. 모순이 있는 경우, 정의를 포함한 본 명세서가 우선한다. 게다가, 물질들, 방법들 및 예들은 단지 예시적인 것으로서 제한하기 위한 것이 아니다.
원소의 주기율표 내에서의 열에 대응하는 족 번호는 CRC Handbook of Chemistry and Physics(81판, 2000년)에서 볼 수 있는 "새 표기법" 관례를 사용한다.
본 명세서에 기술되어 있지 않은 경우, 특정의 물질, 처리 동작 및 회로에 관한 많은 상세가 종래 기술이며 유기 발광 다이오드 디스플레이, 광검출기 및 반도체 부재 기술에서의 교과서 및 다른 자료에서 발견될 수 있다.
2. 레이아웃 및 제조 프로세스
도 1은 픽셀(102, 104, 106, 108)을 포함하는 전자 장치(100) 내의 어레이의 일부분의 회로도이다. 대안적인 실시예에서, 픽셀(102, 104, 106, 108) 각각은 서브픽셀일 수 있다. 본 명세서의 목적상, 용어 "픽셀"이 사용되지만 당업자라면 본 명세서에 기술된 개념들이 픽셀 내의 서브픽셀로 확장될 수 있다는 것을 잘 알 것이다. 도 1에 나타낸 바와 같이, 픽셀(102, 104, 106, 108) 각각은 선택 트랜지스터(122), 저장 커패시터(124) 및 구동 트랜지스터(126)를 포함하는 픽셀 구동 회로 를 포함한다. 선택 트랜지스터(122)의 게이트 전극은 선택 라인(142)에 연결되어 있다. 일 실시예에서, 선택 라인(142)은 시간의 함수로서 활성화되며, 따라서 각각의 선택 라인(142)은 스캔 라인이다. 선택 트랜지스터(122)의 제1 소스/드레인 영역은 데이터 라인(144)에 연결되어 있다. 선택 트랜지스터(122)의 제2 소스/드레인 영역, 저장 커패시터(124)의 제1 전극 및 구동 트랜지스터(126)의 게이트 전극은 서로 연결되어 있다. 구동 트랜지스터(126)의 제1 소스/드레인 영역은 전자 소자(128)의 애노드에 연결되어 있다. 일 실시예에서, 전자 소자(128)는 방사-방출 소자이고, 다른 실시예에서, 전자 소자(128)는 방사-반응 소자이다. 전자 소자(128)의 캐소드는 전력 전송선(이 실시예에서, Vss 라인(148)임)에 연결되어 있다. 저장 커패시터(124)의 제2 전극 및 구동 트랜지스터(126)의 제2 소스/드레인 영역은 다른 전력 전송선(이 실시예에서, Vdd 라인(146)임)에 연결되어 있다. 본 명세서를 읽어본 후에, 당업자라면 어레이가 하나 이상의 방향으로 뻗어 있을 수 있고 또 도 1에 나타낸 것과 유사한 거의 임의의 유한개의 픽셀을 포함할 수 있다는 것을 잘 알 것이다.
다른 실시예들에서, 도 1에 예시된 전자 소자 대신에 또는 그와 함께 다른 전자 소자들이 사용될 수 있다. 예를 들어, 도 1에 예시된 n-채널 트랜지스터 대신에 또는 그와 함께 하나 이상의 p-채널 트랜지스터가 사용될 수 있다. 픽셀 구동 회로 내의 전자 소자의 정확한 유형 및 구성은 아주 가변적이며 특정 응용에 대한 요구 또는 요망에 적합하도록 선택될 수 있다. 본 명세서를 읽어본 후에, 당업 자라면 전자 소자(128)의 애노드가 Vdd 라인(146)에 연결될 수 있고 또 전자 소자(128)의 캐소드가 구동 트랜지스터(126)의 소스/드레인 영역에 연결될 수 있다는 것을 잘 알 것이다. 구동 트랜지스터(126)의 다른쪽 소스/드레인 영역은 Vss 라인(148)에 연결될 수 있다.
도 1에 나타낸 회로도에 따른 전자 장치(100)의 레이아웃 및 제조에 대해 이하에서 설명한다. 본 명세서를 읽어본 후에, 당업자라면 본 발명이 본 명세서에 기술된 특정 회로도, 레이아웃 및 제조 프로세스에 한정되지 않는다는 것을 잘 알 것이다.
도 2 및 도 3은 각각 제1 및 제2 전도성 부재를 노출시키는 개구부를 형성한 후의 기판의 일부분의 평면도 및 단면도이다. 도 2를 참조하면, 픽셀(102, 104, 106, 108)에 대응하는 영역은 일련의 점선으로 나타내어져 있고, 픽셀 구동 회로(242)는 픽셀(102, 104, 106, 108) 내의 점선 박스로 나타내어져 있다. 제1 전도성 부재는 개구부(244)의 하단에 있고, 그 각각은 하부의 픽셀 구동 회로에 연결되어 있다. 제1 전도성 부재는 구동 트랜지스터(126)의 제2 소스/드레인 영역의 일부이거나 그에 연결되어 있다. 제2 전도성 부재(222)는 개구부(224)의 하단에 있다. 제2 전도성 부재(222)는 전력 전송선(이 실시예에서, Vss 라인(148)임)의 일부이다. 도 2의 절취선 3-3에 따른 단면도인 도 3을 참조하면, 픽셀 구동 회로(242) 및 제2 전도성 부재(222)는 기판(300) 내에 있다. 기판(300), 제1 전도성 부재를 포함하는 픽셀 구동 회로(242) 및 제2 전도성 부재(222) 각각은 물질을 포 함하며 종래 기술을 사용하여 형성된다. 일 실시예에서, 기판(300)은 강성이며, 다른 실시예에서, 가요성이다. 한 특정 실시예에서, 기판(300)은 투명하고 전자 장치 형성이 행해지는 기판(300)의 표면의 반대쪽에 사용자 측면(302)을 포함한다.
기판(300), 픽셀 구동 회로(242) 및 제2 전도성 부재(222) 상부에 절연층(320)이 형성된다. 이 절연층(320)은 실리콘 이산화물, 실리콘 질화물, 유기 절연 물질, 또는 이들의 임의의 조합을 포함할 수 있다. 절연층(320)은 종래 기술을 사용하여 증착함으로써 형성될 수 있다. 절연층(320)은 차후에 형성되는 전극 또는 다른 전도성 부재를 기판 내의 하부의 전자 소자로부터 절연시키기에 충분한 두께를 갖는다. 일 실시예에서, 절연층(320)은 대략 0.1 내지 5.0 미크론 범위의 두께를 갖는다. 절연층(320) 내에 개구부(224, 244)를 형성하기 위해 종래의 리쏘그라피 동작이 수행된다. 본 명세서를 읽어본 후에, 당업자라면 더 많은 또는 더 적은 개구부(224 또는 244)가 형성될 수 있다는 것을 잘 알 것이다. 개구부(224, 244) 또는 이들의 조합의 수는 픽셀이나 서브픽셀당 또는 픽셀이나 서브픽셀의 그룹당 하나의 개구부를 포함할 수 있다. 예를 들어, 적색, 녹색 및 청색 서브픽셀을 포함하는 픽셀에 대해 하나의 개구부(224)가 사용될 수 있다. 다른 실시예에서, 각각의 픽셀 또는 서브픽셀에 대한 개구부의 수는 2개 이상일 수 있다. 모든 조합을 열거한다는 것은 거의 불가능하다. 또한, 예시되어 있지는 않지만, 픽셀 구동 회로(224) 중 임의의 하나 이상이 제2 전도성 부재(222)에 연결되어 있거나 연결되어 있지 않을 수 있다. 앞서 언급한 바와 같이, 레이아웃 옵션이 많으며, 본 명세서를 읽어본 후에, 당업자라면 그의 요구 또는 요망을 가장 잘 만족시키는 레이아웃을 어떻게 설계해야 하는지를 잘 알 것이다.
프로세스의 이 시점에서, 픽셀 구동 회로(242) 내의 제1 전도성 부재 및 제2 전도성 부재(222)는 노출되어 있다. 제1 전도성 부재 및 제2 전도성 부재(242, 222)는 주기율표의 4-6, 8 및 10-14족으로부터 선택된 적어도 하나의 원소 또는 이들의 임의의 조합을 포함할 수 있다. 일 실시예에서, 제1 전도성 부재 및 제2 전도성 부재(222)는 Cu, Al, Ag, Au, Mo 또는 이들의 임의의 조합을 포함할 수 있다. 다른 실시예에서, 제1 전도성 부재 및 제2 전도성 부재(222)가 2개 이상의 층을 포함하는 경우, 그 층들 중 하나는 Cu, Al, Ag, Au, Mo 또는 이들의 임의의 조합을 포함할 수 있고, 다른 층은 Mo, Cr, Ti, Ru, Ta, W, Si 또는 이들의 임의의 조합을 포함할 수 있다. 이후에 기술하는 바와 같이, 제2 전도성 부재(222)는 베이스(base)에 노출될 수 있다. 일 실시예에서, 제2 전도성 부재는 Mo, Cr, Ti, Ru, Ta, W 또는 이들의 임의의 조합으로 덮여 있는 Al층을 포함할 수 있다. 유의할 점은 전도성 금속 산화물(들), 전도성 금속 질화물(들) 또는 이들의 조합이 원소 금속 또는 이들의 합금 중 임의의 것 대신에 또는 그와 함께 사용될 수 있다는 것이다.
도 4 및 도 5에 나타낸 바와 같이, 제1 전극(442)은 절연층(320) 및 픽셀 구동 회로(242)의 일부분 상부에 형성된다. 일 실시예에서, 제1 전극(442)은 전자 소자(128)에 대한 애노드이다. 제1 전극(442)의 일부분은 픽셀 구동 회로(242) 내의 제1 전도성 부재에의 접점(444)을 형성한다. 일 실시예에서, 제1 전극(442)은 전자 소자(128)에 의해 방출 또는 수신되는 방사에 투명하다. 특정 실시예에서, 제1 전극(442)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 알루미늄 주석 산화물(ATO), 또는 OLED에서의 애노드에 일반적으로 사용되는 다른 금속 물질을 포함한다. 이 실시예에서, 제1 전극(442)은 차후에 형성되는 유기 활성층(들)로부터 방출되거나 그에 반응하게 되는 방사의 적어도 70%를 투과시킨다. 이러한 방사는 기판(300)의 사용자 측면(302)로부터 방출되거나 그에 수신된다. 일 실시예에서, 제1 전극(442)의 두께는 대략 100-200 nm 범위에 있다. 방사가 제1 전극(442)을 통해 투과될 필요가 없는 경우, 이 두께는 더 커질 수 있다, 예를 들어 최대 1000nm 또는 훨씬 더 두꺼울 수 있다.
일 실시예에서, 제1 전극(442)은 기판(300) 상부에 스텐실 마스크를 배치하고 종래의 물리적 기상 증착 기술을 사용하여 도 3 및 도 4에 나타낸 바와 같이 제1 전극(442)을 증착함으로써 형성된다. 다른 실시예에서, 제1 전극(442)은 제1 전극(442)에 대한 층들 중 하나 이상을 블랭킷 증착(blanket deposit)함으로써 형성된다. 이어서, 제1 전극(442)을 형성하기 위해 남아 있어야 하는 층(들)의 일부분 상부에 마스킹 층(도시 생략)이 형성된다. 층(들)의 노출된 부분을 제거하고 제1 전극(442)을 남겨 두기 위해 종래의 에칭 기술이 사용된다. 에칭 동안에, 개구부(224) 상부에 또한 그 내에 있는 층(들)이 (제2 전도성 부재(222)까지) 제거된다. 이 실시예에서, 제1 전극(442) 및 제2 전도성 부재(222)의 층(들)은 서로 다른 물질을 포함한다. 서로 다른 물질의 사용은 제1 전극(442)에 대한 층(들)이 제2 전도성 부재(222)에 대해 선택적으로 제거될 수 있게 해준다. 다른 실시예(도시 생략)에서, (제1 전극(442)에 대한) 층(들)의 일부분이 개구부(224) 내에 남아 있 을 수 있도록 마스킹 층의 패턴이 변경될 수 있다. 그렇지만, 개구부(224) 내에 남아 있는 이러한 일부분은 제1 전극(442)과 제2 전도성 부재(222) 사이에 연결이 이루어지지 않도록 제1 전극(442)으로부터 떨어져 있다. 에칭 후에, 마스킹 층은 종래의 기술을 사용하여 제거된다.
유기층(630)은 도 6에 나타낸 바와 같이 제1 전극(442), 절연층(320) 및 제2 전도성 부재(222) 상부에 형성된다. 유기층(630)은 하나 이상의 층을 포함할 수 있다. 예를 들어, 유기층은 유기 활성층, 전자-주입층, 전자-수송층, 전자-차단층, 정공-주입층, 정공-수송층 또는 정공-차단층 중 임의의 하나 이상, 또는 이들의 임의의 조합을 포함할 수 있다. 일 실시예에서, 유기층(630)은 제1 유기층(632) 및 유기 활성층(634)을 포함할 수 있다.
제1 유기층(632) 및 유기 활성층(634)은 제1 전극(442) 상부에 순차적으로 형성된다. 제1 유기층(632) 및 유기 활성층(634) 각각은 이하에 기술되는 적합한 물질에 대해 스핀 코팅, 캐스팅(casting), 기상 증착(화학적 또는 기상), 인쇄(잉크젯 인쇄, 스크린 인쇄, 용액 분배(평면도로부터 보는 바와 같이, 액체 합성물을 스트립(strip) 또는 다른 미리 정해진 기하학적 형상 또는 패턴으로 분배) 또는 이들의 임의의 조합), 다른 증착 기술 또는 이들의 임의의 조합을 비롯한 임의의 수의 서로 다른 기술들 중 하나 이상에 의해 형성될 수 있다. 제1 유기층(632) 및 유기 활성층(634) 중 하나 또는 둘다는 증착 후에 경화될 수 있다.
제1 유기층(632)이 정공-수송층으로서 기능할 때, 임의의 수의 물질이 사용될 수 있으며(또 그의 선택은 장치 및 유기 활성층(634) 물질에 달려 있음), 이 예 시적인 예에서, 이는 폴리아닐린(PANI), 폴리(3,4-에틸렌디옥시오펜)(PEDOT) 또는 유기 전자 장치에서 사용되는 정공-수송층으로서 종래에 사용되는 물질(들)을 포함할 수 있다. 정공-수송층은 일반적으로 제1 전극(442)으로부터 떨어져 있는 위치에서 기판(300) 상부에서 측정될 때 대략 100 내지 250 nm 범위의 두께를 갖는다. 제1 유기층(632)은 비교적 전도성이거나 비교적 저항성일 수 있다. PANI 및 PEDOT의 술폰화된 형태(예를 들어, PANI-PSS 및 PEDOT-PSS)는 비교적 전도성인 반면에, 비술폰화된 형태는 비교적 저항성일 수 있다. 일 실시예에서, PANI-PSS, PEDOT-PSS 또는 이들의 조합은 전자 소자(128)를 동작시킬 때 제1 유기층(632) 양단의 전압 강하를 감소시키기 위해 사용될 수 있다. 일 실시예에서, 제1 유기층(632)의 두께는 대략 50 내지 200 nm 범위에 있다.
유기 활성층(634)의 조성은 일반적으로 전자 장치의 응용에 달려 있다. 일 실시예에서, 유기 활성층(634)은 방사-방출 소자에서 사용된다. 유기 활성층(634)은 유기 전자 장치에서 유기 활성층으로 종래에 사용되는 물질(들)을 포함할 수 있으며 하나 이상의 소분자 물질, 하나 이상의 폴리머 물질, 또는 이들의 임의의 조합을 포함할 수 있다. 본 명세서를 읽어본 후에, 당업자라면 유기 활성층(634)에 대한 적합한 물질(들), 층(들) 또는 둘다를 선택할 수 있을 것이다. 일 실시예에서, 유기 활성층(634)은 40 nm보다 크지 않다. 다른 실시예에서, 유기 활성층(634)은 대략 60 내지 100 nm 범위의 두께를 가지며, 보다 구체적인 실시예에서, 대략 70 내지 90 nm 범위의 두께를 갖는다.
전자 장치가 방사-방출 마이크로캐비티 장치(radiation-emitting microcavity device)인 경우, 원하는 스펙트럼의 방출 파장이 얻어지도록 유기층(630)의 두께를 선택하는 데 유의한다.
대안적인 실시예에서, 유기층(630)은 두께에 따라 변하는 조성을 갖는 단일층을 포함할 수 있다. 예를 들어, 제1 전극(442)에 가장 가까운 조성은 정공 수송기(hole transporter)로서 기능할 수 있으며, 그 다음 조성은 유기 활성층으로서 기능할 수 있고, 제1 전극(442)으로부터 가장 멀리 있는 조성은 전자 수송기(electron transporter)로서 기능할 수 있다. 이와 유사하게, 전자 주입, 전하 차단, 또는 전하 주입, 전하 수송, 및 전하 차단의 임의의 조합의 기능이 유기층(630)에 포함될 수 있다. 유기층의 두께 전체에 걸쳐 또는 단지 일부에 걸쳐 하나 이상의 물질이 존재할 수 있다.
제2 전극(722)은 도 7 및 도 8에 나타낸 바와 같이 유기층(630) 상부에 형성된다. 일 실시예에서, 제2 전극(722)은 전자 소자(128)에 대한 캐소드이다. 제2 전극(722)은 유기층(630)과 접촉하고 있는 제1 층 및 제1 층 상부에 있는 제2 층을 포함한다. 제1 층은 1족 금속, 2족 금속, OLED 내에서 캐소드로 종래에 사용되는 다른 물질(들), 또는 이들의 임의의 조합 중 하나 이상을 포함한다. 제2 층은 제1 층을 보호하는 데 도움이 되며 제2 전도성 부재(222)와 관련하여 기술된 물질들 중 임의의 하나 이상을 포함할 수 있다. 제2 전극(722)의 제2 층 및 제2 전도성 부재(222)는 동일한 물질 또는 서로 다른 물질을 가질 수 있다. 베이스에 대한 차후의 노출이 일어나는 실시예에서, 제2 전극(722)에 대한 물질들의 선택 또는 부가적인 보호층의 사용은 베이스에 저항성이 있어야만 한다. 일 실시예에서, 제2 전 극(722)은 대략 100 내지 2000 nm 범위의 두께를 갖는다.
제2 전극은 제2 전극(722)이 형성되어질 개구부를 갖는 스텐실 마스크를 사용하여 형성될 수 있다. 도 7 및 도 8에서, 제2 전극(722)들 사이에 있는 개구부(724)는 유기층(630)의 적어도 일부분을 노출시키며, 이 유기층(630)은 차례로 제2 전도성 부재(222) 상부에 있다. 제2 전극(722)은 증발 또는 스퍼터링 등의 물리적 기상 증착 기술을 사용하여 형성될 수 있다.
이어서 도 9에 나타낸 바와 같이 제2 전도성 부재(222)까지 개구부(224)를 노출시키기 위해 유기층(630)의 노출된 일부분이 개구부(724)로부터 제거된다. 도 10은 도 9의 절취선 10-10에서의 전자 장치(100)의 단면도를 나타낸 것이다. 개구부(1024)는 절연층(320)까지 또 제2 전도성 부재(222)의 노출된 일부분까지 뻗어 있다. 이 실시예에서, 제2 전극(722)은 유기층(630)의 에칭 동안에 하드 마스크를 형성한다. 유기층(630)의 노출된 일부분의 제거는 건식 처리 동작으로서 수행될 수 있다. 건식 처리 동작의 일례가 레이저 제거 또는 건식 에칭을 사용하여 수행될 수 있다. 레이저 제거는 종래 방식이다. 건식 에칭은 2003년 7월 22일자로 출원된 발명의 명칭이 "유기 전자 장치의 제조 동안 유기층을 제거하는 프로세스 및 이 프로세스에 의해 형성된 유기 전자 장치(Process for Removing an Organic layer During Fabrication of an Organic Electronic Device and the Organic Electronic Device Formed by the Process)"인 Shiva Prakash의 미국 특허 출원 제10/625,112호의 "건식 에칭" 섹션에 기재된 기술들 중 임의의 하나 이상을 사용하여 수행될 수 있다.
건식 에칭은 하나 이상의 단계를 사용하여 수행될 수 있다. 제2 전도성 부재(222)의 상부 표면이 절연 산화물을 형성하지 않는 경우 또 유기층(630)이 비휘발성 오염물질(예를 들어, 나트륨, 실리콘, 황, 기타 등등)을 그다지 포함하지 않는 경우, 단일의 단계가 사용될 수 있다. 그렇지만, 다른 실시예에서, 제2 전도성 부재(222)의 상부 표면은 절연 산화물을 형성할 수 있거나 유기층(630)은 비휘발성 에칭 생성물 또는 오염물질을 상당량 함유할 수 있다.
일 실시예에서, 2-단계 프로세스가 사용되며, 이 경우 제1 단계는 유기층(630)을 제거하고 제2 단계는 비휘발성 에칭 생성물 및 오염물질 등의 원하지 않는 물질(들)을 제거한다. 제1 단계는 유기층(630)과 비교적 더 높은 정도의 화학적 반응성을 가지는 반면, 제2 단계는 비교적 더 높은 정도의 물리적 제거를 갖는다(덜 선택적임).
제1 단계는 유기층(630)을 거의 전부 제거하며, 제2 단계는 비휘발성 에칭 생성물 및 오염물질 등의 원하지 않는 물질들을 제거하기 위해 수행된다. 제1 단계는 제1 단계 동안에 노출되는 또는 노출될 수 있는 다른 물질들에 대한 양호한 선택성을 여전히 유지하면서 유기층(630)을 제거한다. 선택성은 보통 제1 단계 동안에 노출되어 있는 또는 노출되는 다른 물질들의 에칭 속도에 대한 제거될 목표 물질(이 실시예에서, 유기층(630))의 에칭 속도의 비 또는 비율로서 표현되는 척도이다. 높은 선택성이 요망되지만, 장치 처리 능력 및, 비등방성 에칭이 요망되는 경우, 에칭의 감소된 비등방성 특성 등의 다른 고려 사항들에 의해 제한될 수 있다. 또한, 제1 단계의 끝 무렵에 복수의 서로 다른 물질들이 노출되어 있는 경우, 제2 전도성 부재(222)에 대한 유기층(630)의 선택성이 최적화되어 있는 동안, 제2 전극(722)에 대한 유기층(630)의 선택성이 너무 낮을 수 있다. 선택성은 일반적으로 사용되는 에칭 화학의 함수이다. 에칭 화학에 대해서는 이하에서 보다 상세히 기술한다.
제2 전극(722)은 제1 단계의 거의 전부 동안에 노출되어 있다. 절연층(320) 및 제2 전도성 부재(222)는 유기층(630)이 제거된 후에 노출된다. 제2 전극(722)의 측면들은 제1 단계의 거의 전부 동안에 노출되어 있다.
제1 단계 동안의 피드 가스의 비율은 부분적으로는 원하는 선택성을 달성하도록 선택될 수 있다. 일 실시예에서, 산소-함유 가스는 피드 가스의 약 1 내지 100 체적 퍼센트이고, 할로겐-함유 가스는 0 내지 50 체적 퍼센트이며, 불활성 가스는 0 내지 40 체적 퍼센트이고, 환원 가스는 0 내지 30 체적 퍼센트이다. 다른 실시예에서, 산소-함유 가스는 O2이고 피드 가스의 30 내지 95 체적 퍼센트이며, 할로겐-함유 가스는 불화탄소를 포함하고 1 내지 30 체적 퍼센트이고, 불활성 가스는 N2, He 및 Ar로 이루어진 그룹으로부터 선택될 수 있고 4 내지 30 체적 퍼센트이며, 환원 가스는 H2 및 NH3로 이루어진 그룹으로부터 선택될 수 있고 0 내지 10 체적 퍼센트이다. 또 다른 실시예에서, 산소-함유 가스는 O2이고 피드 가스의 60 내지 95 체적 퍼센트이며, 할로겐-함유 가스는 CF4이고 피드 가스의 4 내지 20 체적 퍼센트이며, 불활성 가스는 Ar이고 피드 가스의 10 내지 20 체적 퍼센트이며, 환원 가스 는 사용되지 않는다.
동작 파라미터는 사용되는 반응로의 유형, 에칭 챔버의 크기, 또는 에칭되는 기판의 크기에 따라 변할 수 있다. 배럴 에처(barrel etcher)(때때로 애셔(asher)라고도 함) 및 6극관 반응로(hexode reactor) 등의 배치 에칭 시스템(batch etching system)이 사용될 수 있다. 다른 대안으로서, 평면 평행 평판들을 갖는 것 등의 단일 기판 시스템이 사용될 수 있다. 에칭 동안에, 플라즈마가 직접 기판에 노출될 수 있거나, 다운스트림 플라즈마(downstream plasma)가 사용될 수 있다. 제1 단계의 시작에서, 기판(10)이 건식 에칭 시스템에 로드될 수 있다. 피드 가스(들)가 건식 에칭 챔버에 흘러 들어가고 압력이 안정화될 수 있다. 이 압력은 대략 0.01 내지 5000 mTorr 범위에 있다. 이들 압력에서, 피드 가스(들)는 대략 10 내지 1000 sccm(standard cubic centimeters per minute) 범위의 유량으로 흐를 수 있다. 다른 실시예에서, 이 압력은 대략 100 내지 500 mTorr 범위에 있을 수 있으며, 피드 가스(들)는 대략 100 내지 500 sccm 범위의 유량으로 흐를 수 있다.
플라즈마를 발생하기 위해 전압 및 전력이 인가될 수 있다. 전력은 일반적으로 기판의 표면적의 선형 함수이거나 거의 선형에 가까운 함수이다. 따라서, 전력 밀도(기판의 단위 면적당 전력)가 주어진다. 전압은 대략 10 내지 1000V 범위에 있으며, 전력 밀도는 대략 10 내지 5000 mW/cm2 범위에 있다. 전압 및 전력 밀도의 하한값은 플라즈마를 유지하는 것을 어렵게 하거나 용인할 수 없을 정도로 낮은 에칭 속도를 야기할 수 있다. 전압 및 전력 밀도의 상한값은 너무 지나칠 수 있으며 건식 에칭이 제어불가능, 재현불가능(제조에서 중요함)하거나 또는 용인할 수 없을 정도로 낮은 선택성을 갖게 할 수 있다. 일 실시예에서, 전압은 대략 20 내지 300 V 범위에 있을 수 있으며, 전력 밀도는 대략 50 내지 500 mW/cm2 범위에 있을 수 있다. 전압 및 전력의 증가율(ramp rate)이 아주 높을 수 있는데 그 이유는 전압 및 전력이 일반적으로 종래의 광 스위치와 유사하게 온 및 오프되기 때문이다.
제1 단계는 설정된 시간 동안, 종단점 검출을 사용하여, 또는 종단점 검출 및 오버에칭에 대한 설정된 시간의 조합에 의해 수행될 수 있다. 제1 단계가 너무 짧은 경우, 제2 전도성 부재(222)의 일부분의 전부가 노출되는 것은 아니며, 그에 의해 개방 회로 또는 저항성이 높은 회로가 완성된 장치에 형성되어진다. 제1 단계가 너무 긴 경우, 제2 전극(722), 절연층(320), 제2 전도성 부재(222) 또는 이들의 조합이 너무 많이 에칭될 수 있다. 게다가, 제1 단계가 너무 긴 경우, 제2 전극(722), 절연층(320), 제2 전도성 부재(222), 또는 이들의 조합이 피팅(pitting)될 수 있거나, 제2 전극(722), 제2 전도성 부재(222) 또는 이들의 조합의 경우에, 차후에 형성되는 전도성 부재에 대해 용인할 수 없을 정도로 높은 접촉 저항을 야기할 수 있다.
일 실시예에서, 가스, 압력, 유량, 전력 밀도, 및 전압은 건식 에칭 프로세스 동안 시간에 따라 변화될 수 있다.
제1 단계 동안에 설정된 시간이 사용되는 경우, 그 시간은 배치 반응 로(batch reactor)에 있어서 대략 2 내지 30분 범위에 있을 수 있다. 다른 실시예에서, 이 설정된 시간은 배치 반응로에 있어서 대략 5 내지 10분 범위에 있을 수 있다. 단일-기판 건식 에칭 챔버의 경우, 에칭 시간은 그 시간의 절반보다 작거나 이전에 주어진 시간들보다 짧을 수 있다. 종단점 검출은 종래의 기술을 사용하여 수행될 수 있다.
제2 단계는 불활성 가스 및, 선택에 따라서는, 환원 가스(이들 둘다에 대해서는 상기하였음)를 사용하여 수행될 수 있다. 불활성 가스는 제1 단계 후에 남아 있는 원하지 않는 물질을 제거하는 데 도움이되며, 환원 가스는 제1 단계 동안에 형성된 그의 대응하는 금속에 대한 금속 산화물을 환원시키는 데 도움이 될 수 있다. 일 실시예에서, 제2 단계는 불활성 가스를 50 내지 100 체적 퍼센트로 포함하며, 환원 가스를 0 내지 50 체적 퍼센트로 포함한다. 다른 실시예에서, 제2 단계는 불활성 가스를 70 내지 100 체적 퍼센트로 포함하고, 환원 가스를 0 내지 30 체적 퍼센트로 포함한다. 또 다른 실시예에서, 불활성 가스는 90 내지 100 체적 퍼센트의 Ar이고, 환원 가스는 0 내지 10 체적 퍼센트의 H2이다.
제2 단계 동안의 동작 조건은 제1 단계에 대해 이상에 주어진 최광의의 범위 내에 있다. 제2 단계 동안에 사용되는 실제 동작 조건은 제1 단계와 다를 수 있다. 예를 들어, 전압 및 전력 밀도는 더 높을 수 있는데 그 이유는 원하지 않은 물질이 화학적으로 에칭되는 것과는 달리 물리적으로 제거되기 때문이다. 제2 단계 동안에, 전압은 대략 10 내지 600 V 범위에 있을 수 있고, 전력 밀도는 대략 100 내지 1000 mW/cm2 범위에 있을 수 있다. 전압 또는 전력 밀도가 너무 높은 경우, 제2 단계는 하부의 물질을 너무 많이 제거할 수 있거나, 제어불가능 또는 재현불가능일 수 있다. 제2 단계는 일반적으로 시간 지정 에칭(timed etch)으로서 수행된다. 제2 단계 후에, 전압, 전력 및 피드 가스가 턴오프된다. 건식 에칭 챔버는 펌프다운(pump down)되고 세정된다. 세정 이후에, 건식 에칭 챔버는 배기되어 대략 대기압으로 되고 기판이 제거된다.
에칭 동작이 완료된 후에, 도 9에서 알 수 있는 바와 같이, 절연층(320) 및 제2 전도성 부재(222)의 일부분이 보인다. 도 9에 나타내지는 않았지만, 유기층(630) 이전에 형성된 전도성 리드 또는 전도성 부재의 다른 일부분(예를 들어, 어레이 외부의 주변 또는 원격 회로에 대한 전도성 리드)이 노출될 수 있다. 유기층(630)은 주변 및 원격 회로 영역으로부터 제거된다. 이들 영역 중 하나는 차후에 형성되는 캡슐화층이 부착되는 영역인 레일(rail)을 포함하거나 포함하지 않을 수 있다. 도 9에 도시되지 않은 전도성 부재의 노출된 부분 또는 리드는 기판(300) 상의 또는 그 내의 회로와의 전기적 연결을 가능하게 해주는 본딩 패드(bond pad)에 대응할 수 있다.
건식 에칭과 관련하여 많은 서로 다른 가스 및 동작 조건이 기술되어 있지만, 건식 에칭은 용인할만한 에칭 속도 및 원하지 않는 물질의 제거를 여전히 유지하면서 가능한 한 적당해야 한다. 유기 전자 장치는 그의 무기 전자 장치 대응 부분과 비교하여 처리 조건에 더 민감한 경향이 있다.
Unaxis로부터의 Plasma Therm 790 시리즈 및 March Plasma Systems로부터의 March PX-500을 비롯한 임의의 수의 상업적으로 이용가능한 건식 에칭 시스템이 본 발명에 사용하기에 적합하다. 반응성 이온 에처(RIE)라고도 하는 일반적인 용량-결합 플라즈마 에처에 있어서, 동작의 압력 범위는 100 mTorr 내지 1 Torr이다. 1 mTorr에 이르는 보다 낮은 압력에서 동작하기 위해, 인가 전압이 아주 높을 필요가 있으며, 높은 시즈 전압(sheath voltage)이 수반된다. 이것은 기판 표면의 심각한 이온 충격(ion bombardment)을 야기한다. 기판에 대한 바이어스 전압을 플라즈마를 생성 및 유지하는 데 필요한 인가된 전력으로부터 분리시키기 위해, 유도-결합 플라즈마(ICP) 시스템이 필요하게 된다. ICP 시스템에서, 플라즈마는 챔버의 상부 섹션에 있는 공진 유도성 코일(resonant inductive coil)을 거쳐 발생된다. 동일한 챔버에서, 아래쪽에는, 기판이 지지대 상에 배치되고, 이 지지대에 다른 전원을 사용하여 별도로 전원이 공급될 수 있다. 전자를 제한하고 플라즈마의 전도성을 조절하여 1 내지 50 mTorr 범위의 압력에서 상부 챔버에 균일한 플라즈마를 생성하기 위해 상부 챔버에 일련의 솔레노이드도 사용될 수 있다. 이온화 및 활성화 정도가 아주 높을 수 있으며, 아주 반응성있는 플라즈마를 생성할 수 있다. 하부 챔버에서, 기판 지지대는 원하는 시즈 전압에 따라 전원 차단 또는 전원 공급될 수 있다.
플라즈마 에칭에서 사용되는 다른 저압 플라즈마 발생 기술은 마이크로웨이프 캐비티 및 마이크로웨이브 전자 사이클로트론 공진(μECR)이다. ECR 플라즈마는 1 mTorr 이하에서도 동작하며, 이온화 효율은 전자의 사이클로트론 주파수와 마 이크로웨이브 여기장(microwave excitation field) 간의 공진으로 인해 아주 높다. 이 기판은 또한 원하는 바에 따라 이온 충격을 증가시키기 위해 전원을 사용하여 독립적으로 바이어스될 수 있다.
헬리콘 플라즈마 소스(helicon plasma source)도 저압 에칭에서 사용된다. 이 경우에, 무선 주파수파가 안테나로부터 발생된다. RF장(RF field) 이외에 솔레노이드 자기장도 인가된다. RF파보다 작은 파장의 우선회 원형 헬리콘 편파(right hand circularly polarized helicon wave)는 플라즈마를 통과하여 가스를 이온화시킨다.
이온 밀링(ion milling), 반응성 이온 밀링(reactive ion milling), 및 가스 클러스터 이온빔(Gas Cluster Ion Beam, GCIB) 에칭으로 대표되는 이온빔 에칭도 플라즈마로부터 추출된 이온을 사용하는 저압(서브 mTorr 내지 몇 mTorr) 에칭 방법이다. GCIB의 경우에, 클러스터의 소스는 이온화된 다음에 기판을 향해 가속되는 확장 가스(expanding gas)이다.
마그네트론 지원, 레이저 지원 및 삼극관 지원을 받아 플라즈마 여기(plasma enhancement)가 수행될 수 있다. 이들 방법은 보다 낮은 압력의 동작 및 보다 균일한 에칭을 제공한다.
본 발명의 프로세스에서 구현되는 플라즈마 에칭은 서브 mTorr 압력 범위에 이르기까지 플라즈마의 이들 설명 중 임의의 것을 포함하도록 확장될 수 있다.
다른 실시예에서, 제2 전극(722)은 블랭킷 증착 및 종래의 리쏘그라피 기술을 사용하여 형성될 수 있다. 보다 구체적으로는, 제2 전극(722)에 대한 층(들) 은, 스텐실 마스크가 사용되지 않으며 따라서 전자 장치(100)에 대한 어레이의 거의 전부 또는 기판(300)의 거의 전부가 제2 전극(722)에 대한 층(들)에 의해 덮이게 되는 것을 제외하고는, 앞서 기술한 바와 같이 증착될 수 있다. 마스킹 층(도시 생략)은 포토레지스트층을 증착하고 스텐실 마스크를 사용하여 포토레지스트층을 선택적으로 노출시키며 포토레지스트층을 현상하여 도 7 및 도 8에 예시된 개구부(724)와 유사한 개구부를 마스킹 층에 형성하는 등의 종래의 기술을 사용하여 형성된다. 제2 전극(722)에 대한 층(들)은 제2 전극(722)을 형성하기 위해 종래의 기술을 사용하여 에칭된다. 이 에칭은 종래의 건식 또는 습식 에칭 기술을 사용하여 수행될 수 있다.
제2 전극(722)을 형성한 후에, 마스킹 층이 종래 기술을 사용하여 제거된다. 한 특정 실시예에서, 마스킹 층 및 유기층(630)은 유기 물질(들)을 포함한다. 마스킹 층 및 개구부(724) 하부의 유기층(630)의 노출된 일부분이 제거된다. 일 실시예에서, 이 제거는 앞서 기술된 플라즈마 에칭을 사용하여 수행될 수 있다. 한 특정 실시예에서, 마스킹 층은 유기층(630)보다 상당히 더 두껍다. 따라서, 유기층(630)의 노출된 일부분은 마스킹 층 전부가 제거되기 전에 제거된다. 플라즈마 에칭을 위해 종단점 검출이 사용되는 경우, 제2 전극(722)이 노출될 때를 검출하기 위한 종단점 신호가 설정될 수 있다.
프로세스의 이 시점에서, 제2 전극(722)(증착된 대로 패터닝되든지 블랭킷 증착되고 패터닝되든지에 상관없음) 및 개구부(1024)가 형성된다. 일 실시예에서, 제1 유기층(632)은 비교적 전도성인 물질을 포함한다. 유기층(630)의 노출된 일부 분을 제거한 후에, 기판은 유기층(630) 내의 층들 중 하나 이상의 전도성을 감소시키는 물질까지 노출될 수 있다. 일 실시예에서, 제1 유기층(632)은 술폰화된 PANI-PSS 또는 PEDOT-PSS이다. 개구부(1024) 내에 형성된 전도성 부재가 PANI-PSS 또는 PEDOT-PSS와 접촉하는 경우, 이러한 전도성 부재와 제1 전극(442) 간에 누설 경로가 생길 수 있다. 베이스는 제1 유기층(632) 내의 PANI-PSS 또는 PEDOT-PSS 물질까지 노출되어 제1 유기층(632)의 저항성 부분(1046)을 형성한다. 베이스는 수산화나트륨, 수산화칼슘, 기타 등등의 1족 또는 2족 금속-함유 염기, 수산화 테트라메틸 암모늄 등의 비금속 염기, 또는 이들의 임의의 조합을 포함할 수 있다.
한 특정 실시예에서, 베이스는 PANI-PSS 또는 PEDOT-PSS의 술폰화된 일부분과 상호작용하여 도 10에 나타낸 저항성 부분(1046)을 형성한다. 저항성 부분(1046)은 개구부(1024)의 주변부 및 전자 장치(100)의 다른 부분을 따라 있으며, 여기서 제1 유기층(632)은 베이스까지 노출되어 있다.
제3 전도성 부재(1122)가 제2 전극(722)의 적어도 일부분 상부에 또 개구부(1024) 내에 형성되어 도 11에 나타낸 바와 같이 제2 전도성 부재(222)와의 접점을 형성한다. 제3 전도성 부재(1122)는 제2 전도성 부재(222) 중 임의의 것과 관련하여 앞서 기술된 물질들 중 임의의 하나 이상을 포함할 수 있다. 제3 전도성 부재(1122)는 제2 전도성 부재(222)와 비교하여 동일한 또는 서로 다른 조성을 가질 수 있다. 일 실시예에서, 제3 전도성 부재(1122)는 제2 전극(722)을 생성하는 데 사용된 스텐실 마스크와 거의 역상(reverse image)인 패턴을 갖는 스텐실 마스크를 사용하여 하나 이상의 층들을 증착함으로써 형성될 수 있다. 이 실시예에서, 제3 전도성 부재에 대한 개구부는 일반적으로 앞서 기술된 개구부(724)보다 약간 더 넓다. 이와 같이, 제2 전극(722) 상으로의 중첩은 더 나은 접촉을 가능하게 해주며 제3 전도성 부재의 어떤 오정렬이 있을 수 있다(예를 들어, 개구부(1024) 상부에 중심이 오지 않음).
제3 전도성 부재(1122)는 제2 전극(722)의 두께와 동일한 두께를 갖거나 실질적으로 더 두꺼울 수 있다. 일 실시예에서, 제3 전도성 부재는 대략 0.1 내지 5.0 미크론 범위의 두께를 갖는다. 제3 전도성 부재(1122)는 제2 전도성 부재(222)를 제2 전극(722)에 연결시킨다. 이 특정 실시예에서, 제3 전도성 부재(1122)는 또한 제2 전극(722)과 제2 전도성 부재(222)를 연결시킨다. 이와 같이, Vss 신호가 Vss 라인(148)의 적어도 일부인 제2 전도성 부재(222)를 따라 제3 전도성 부재(1122)를 통해 제2 전극(722)으로 전송될 수 있다. 저항성 부분(1046)은 제3 전도성 부재(1122)로부터 제1 전극(442)으로 흐르는 누설 전류를 감소시키는 데 도움이 된다.
다른 실시예에서, 제3 전도성 부재(1122)는 제2 전극(722)에 대해 앞서 기술된 블랭킷 증착 및 리쏘그라피 기술을 사용하여 형성될 수 있다. 제2 전극(722)의 표면은 제3 전도성 부재(1122)가 제2 전극(722)에 대해 선택적으로 에칭될 수 있도록 제3 전도성 부재(1122)와 다를 수 있다.
일 실시예에서, 하나의 제3 전도성 부재(1122)가 형성된다. 다른 실시예에서, 도 11에 도시된 것과 유사한 부가적인 제3 전도성 부재(1122)가 형성될 수 있 다.
도 1 내지 도 11에 도시되지 않은 다른 회로는 임의의 수의 이전에 기술된 또는 부가적인 층들을 사용하여 형성될 수 있다. 도시되어 있지는 않지만, 어레이 외부에 있을 수 있는 주변 영역(도시 생략)에 회로를 가능하게 해주기 위해 부가적인 절연층(들) 및 상호연결층(들)이 형성될 수 있다. 이러한 회로는 행 또는 열 디코더, 스트로브(예를 들어, 행 어레이 스트로브, 열 어레이 스트로브) 또는 센스 증폭기를 포함할 수 있다.
실질적으로 완성된 전자 장치(100)를 형성하기 위해 건조제를 갖는 덮개가 어레이 외부의 위치에서 기판(300)에 부착될 수 있다. 일 실시예에서, 방사가 기판(300)의 사용자 측면(302)을 거쳐 유기 활성층(632)로부터 방출되거나 유기 활성층(632)에 의해 수신될 수 있다. 일 실시예에서, 덮개 및 건조제에 대해 사용되는 물질 및 부착 프로세스는 종래 기술이다.
3. 대안적인 실시예
다수의 부가의 대안적인 실시예가 이하에 기술되어 있다. 많은 다른 실시예들이 가능하기 때문에, 본 명세서에 기술된 대안적인 실시예는 본 발명의 범위를 설명하기 위한 것이지 제한하려는 것이 아니다.
도 12는 대안적인 실시예에 따라 형성된 전자 장치(1200)의 일부분의 단면도이다. 이 실시예에서, 특징들은 절연층(320) 내의 개구부를 통해 뻗어 있는 전도성 플러그(1242), 저항성 제1 유기층(1232), 테이퍼형 개구부(1226) 및 상보적 테이퍼형 제3 전도성 부재(1222), 및 제3 전도성 부재(1222)를 포함하는 덮개를 포함 한다. 도 2 내지 도 11에 예시되고 설명된 실시예들과 다른 제조 프로세스의 일부분에 대해 이하에 기술된다.
패터닝된 절연층(320)의 형성을 통한 전자 장치(1200)의 형성은 앞서 기술한 것과 실질적으로 동일하다. 전도성 플러그(1242)는 절연층(320)의 개구부 내에 형성된다. 전도성 플러그(1242)는 반도체 기술에서 사용되는 종래 기술을 사용하여 형성될 수 있다. 예를 들어, 전도성 플러그(1242)는, 제2 전도성 부재(222)와 관련하여 상기한 물질들 중 임의의 하나 이상 등의 전도성 물질의 층을 증착하고 절연층(320) 상부에 있는 부분(들)을 제거함으로써 형성될 수 있다. 다른 실시예에서, 전도성 플러그(1242)를 형성하기 위해 선택적 증착 프로세스가 사용될 수 있다. 특정 실시예에서, 선택적 증착은 절연층(320) 내의 개구부 내에만 최초로 증착을 하는 화학적 기상 증착 또는 도금 기술을 사용하여 형성될 수 있다. 선택적 증착은 전도성 플러그(1242)가 절연층(320) 내의 개구부들을 거의 채울 때 종료될 수 있다. 다른 실시예에서, 선택적 증착은 전도성 플러그(1242)가 절연층(320) 내의 개구부의 바깥으로 약간 연장될 수 있도록 약간 더 길게 수행될 수 있다. 제1 전극(442)은, 이들이 전도성 플러그(1242) 중 어떤 것과 접촉하고 또 하부의 픽셀 구동 회로(242) 내의 전도성 부재에 연결되지만 그와 접촉하지 않는 것을 제외하고는, 앞서 기술된 바와 같이 형성된다.
이어서, 제1 전극(442) 및 절연층(320) 상부에 유기층(1230)이 형성된다. 유기층(1230)은, 그 물질의 저항성 형태가 사용될 수 있는 것을 제외하고는, 제1 유기층(632)에 대해 앞서 기술된 물질들 중 임의의 하나 이상을 포함할 수 있는 저 항성 제1 유기층(1232)을 포함한다. 예를 들어, 저항성 제1 유기층(1232)은 PANI 또는 PEDOT를 포함할 수 있지만 술폰화되지 않는다. 이와 같이, 도 10과 관련하여 앞서 기술된 저항성 부분(1046)을 형성하는 단계가 필요하지 않다. 유기 활성층(634) 및 제2 전극(722)에 대한 층(들)이 앞서 기술된 바와 같이 형성된다. 이 특정 실시예에서, 제2 전극(722)에 대한 층(들)을 형성하기 위해 블랭킷 증착이 사용될 수 있고, 도 12에 도시한 테이퍼형 개구부(1226)를 형성하기 위해 마스킹 층(도시 생략)이 사용된다. 반도체 기술에서 사용되는 종래의 레지스트 부식 프로세스가 테이퍼형 개구부(1226)를 형성하기 위해 수행될 수 있다. 일 실시예에서, 제1 전극을 에칭하기 위해 하나 이상의 할로겐-함유 가스가 사용될 수 있는 반면, 마스킹 층을 측방 방향으로 에칭하기 위해 하나 이상의 산소-함유 가스가 사용될 수 있다. 선택에 따라서, 불활성 가스도 사용될 수 있다. 유기층(1230)의 일부 또는 그 전부는 에칭의 레지스트 부식 부분 동안에 제거될 수 있다. 제2 전극(722)들 사이의 마스킹 층 및 유기층(1230)의 임의의 남아있는 부분은 종래의 기술을 사용하여 제거된다. 유의할 점은 저항성 제1 유기층(1232)를 베이스까지 노출시키는 것이 필요하지 않다는 것이다.
덮개(1262)는 건조제(1264), 충격 흡수 물질(1266)(예를 들어, 탄성 폴리머) 및 제3 전도성 부재(1222)를 포함할 수 있다. 덮개(1262) 및 건조제(1264)는 종래의 것이다.
제3 전도성 부재(1222)는 제3 전도성 부재(1122)에 대해 앞서 기술된 물질들 중 임의의 하나 이상을 포함할 수 있다.
이 특정 실시예에서, 제3 전도성 부재(1222)의 원단측(distal end)은 테이퍼형 개구부(1226)와 유사한 형상을 갖도록 테이퍼형일 수 있다. 덮개(1262)는 어레이 외부의 위치에서 기판(300)에 부착된다. 덮개(1262)가 부착 중에 있는 동안, 제3 전도성 부재(1222)는 테이퍼형 개구부(1226) 내부에 들어가며 제2 전도성 부재(222) 상부에 있는 제2 전극(722) 및 전도성 플러그(1242)와 접촉한다. 충격 흡수 물질(1266)은 제2 전극(722) 및 전도성 플러그(1242)와 보다 나은 접촉을 보장하기 위해 제3 전도성 부재에 어떤 압력을 부여할 수 있다. 다른 실시예들에서, 건조제(1264), 충격 흡수 물질(1266) 또는 둘다가 필요없다. 캡슐화 후에, 제2 전극(722)과 덮개(1262) 사이에 간극(1268)이 존재한다.
도 13은 다른 대안적인 실시예에 따라 형성된 전자 장치(1200)의 일부분의 단면도이다. 이 실시예에서, 특징들은 전자 장치(1300)의 어레이의 거의 전부를 덮고 있는 제3 전도성 부재(1322) 및 측벽 스페이서(1346)를 포함한다. 도 2 내지 도 11과 관련하여 도시되거나 기술된 실시예들과 다른 제조 프로세스의 일부분에 대해 이하에 기술한다.
유기층(630)을 관통하는 개구부(1024)는 도 9 및 도 10의 이전의 실시예에 따라 수행되고, 저항성 부분(1046)을 형성하지 않는 것을 제외하고 형성될 수 있다. 그 대신에, 차후에 형성되는 제3 전도성 부재(1322)를 유기층(630)의 일부분과 절연시키기 위해 측벽 스페이서(1346)가 형성될 수 있다. 한 특정 실시예에서, 실리콘 이산화물, 실리콘 질화물, 다른 절연 물질, 또는 이들의 임의의 조합 등의 절연층이 10 내지 100 nm 범위의 두께로 균일 증착(conformally deposited)될 수 있다. 일 실시예에서, 이 절연층은 절연층(320)과 다른 조성을 갖는다.
이 절연층은 측벽 스페이서(1346)를 형성하기 위해 비등방성 에칭된다. 일 실시예에서, 앞서 기술된 할로겐-함유 가스 중 임의의 하나 이상이 피드 가스로서 사용될 수 있다. CHF3, HF, HCL, HBr, 기타 등등의 할로겐-함유 가스(들)중 적어도 하나는 수소를 포함한다. 수소의 존재는 에칭의 비등방성 특성을 향상시키는 데 도움이 된다. 하나 이상의 불활성 가스, 하나 이상의 산소-함유 가스, 또는 이들의 조합이 할로겐-함유 가스와 함께 사용될 수 있다. 앞서 기술된 플라즈마 에칭 조건이 비등방성 에칭 동안에 사용될 수 있다. 일 실시예에서, 측벽 스페이서(1346) 및 절연층(320)은 서로 다른 조성을 갖는다. 절연성 측벽 스페이서(1346)의 형성 동안의 오버에칭은 절연층(320)을 그다지 에칭하지 않고 일어날 수 있다.
다른 실시예에서, 측벽 스페이서(1346)는 반도체 기술에서 사용되는 종래의 증착 및 백 스퍼터링 기술을 사용하여 형성될 수 있다. 보다 구체적으로는, 증착 및 백 스퍼터링 동작은 충분한 두께의 측벽 스페이서(1346)가 형성될 때까지 교대로 행해질 수 있다. 이 실시예에서, 측벽 스페이서(1346)는 단면도로부터 볼 때 포물선보다는 삼각형 형상을 더 많이 가질 수 있다.
또 다른 실시예(도시 생략)에서, 제2 전도성 부재(222) 상부의 위치들에 절연층(320) 내의 개구부(224)가 형성되지 않을 수 있다. 앞서 기술된 개구부(742)를 형성한 후에, 절연층(320)과 거의 동일한 조성을 갖는 (측벽 스페이서(1346)에 대한) 절연층이 형성될 수 있다. 측벽 스페이서(1346)에 의해 덮이지 않은 개구부(742) 내의 절연층(320)의 일부분을 제거하기 위해 측벽 스페이서(1342)를 형성하는 데 사용되는 에칭이 계속된다. 제2 전도성 부재(222) 및 기판(300)의 일부분이 노출되어진다. 제3 전도성 부재(1322)는, 제3 전도성 부재(1322)가 전자 소자(128)의 거의 전부, 전자 장치(1300)에 대한 어레이의 거의 전부, 또는 기판(300)의 거의 전부의 상부에 뻗어 있을 수 있는 것을 제외하고는, 앞서 기술된 바와 같이 형성될 수 있다.
또 다른 실시예에서, 개구부(1024)를 형성하는 데 사용되는 에칭은 제2 전극(722)에 의해 덮이지 않은 절연층(320)의 일부분을 제거하도록 확장될 수 있다. 따라서, 개구부(1024)는 제2 전도성 부재(222) 및 기판(300)의 일부분을 노출시킨다. 제1 유기층(632)이 존재하는 경우, 저항성 부분(1046) 또는 측벽 스페이서(1346)가 형성될 수 있다. 비교적 저항성인 제1 유기층(1232)이 존재하는 경우, 저항성 부분(1046) 또는 측벽 스페이서(1346)가 필요하지 않지만 누설 전류를 추가적으로 감소시키기 위해 형성될 수 있다. 제3 전도성 부재(1122, 1222, 1322)는 앞서 기술된 바와 같이 개구부 내에 형성되거나 배치될 수 있다.
또 다른 실시예에서, 전자 장치(100)의 반대쪽 측면을 통해 방사가 투과될 수 있다. 이 실시예에서, 제2 전극(722)의 두께는 방사의 상당 부분이 제2 전극(722)을 통해 전송될 수 있게 해주기 위해 상당히 감소될 수 있다. 일 실시예에서, 제2 전극(722)에 도달하는 방사의 적어도 70%가 제2 전극(722)을 통해 투과된다. 특정 실시예에서, 제2 전극(722)의 두께는 100 nm보다 작으며, 특정 실시예에 서, 대략 10 내지 50 nm 범위에 있다. 방사가 이러한 캡슐화층, 덮개 또는 이들의 조합을 통해 투과되기 위해 투명한 캡슐화층, 투명한 덮개, 또는 이들의 조합이 사용될 수 있다. 건조제가 사용되는 경우, 이는 방사의 충분한 투과를 가능하게 해주어야 하거나 전자 장치(100)로부터 방출되거나 그에 의해 수신되는 방사를 거의 방해하지 않는 위치에 배치되어야만 한다.
게다가, 다른 회로 구성이 가능하다. 예를 들어, 도 1을 참조하면, 선택 트랜지스터(122), 구동 트랜지스터(126), 또는 둘다는 p-채널 트랜지스터로 대체될 수 있다. 구동 트랜지스터(126)가 p-채널 트랜지스터로 대체되는 경우, 도 1에서의 연결이 변경될 수 있다. 일 실시예에서, 전자 소자(128)의 애노드는 전력 전송선인 Vdd 라인(146)에 연결되고, 전자 소자(1128)의 캐소드는 그의 대응하는 구동 트랜지스터(126)의 소스/드레인 영역 중 하나에 연결되고 대응하는 구동 트랜지스터(126)의 다른쪽 소스/드레인 영역은 Vss 라인(148)에 연결된다.
일 실시예에서, 도 11을 참조하면, 전자 소자(128) 내의 층들 중 적어도 일부의 제조가 반대로 되어 있지만, 레이아웃은 거의 동일하다. 예를 들어, 제1 전극(442)은 전자 소자(128)에 대한 캐소드가 된다. 제1 전극(442)은 픽셀 구동 회로(242) 내의 구동 트랜지스터(126)의 적절한 소스/드레인 영역에 연결된다. 제1 전극(442) 내의 층(들)의 제조는 앞서 기술된 제2 전극(722)과 반대이다. 낮은 일함수의 물질이 유기층(630)과 접촉하게 된다. 유기 활성층(634)이 제1 유기층(632) 이전에 형성된다. 제2 전극(722)이 전자 소자(128)에 대한 애노드가 된 다. 제3 전도성 부재(1122)는 제2 전극(722)을 제2 전도성 부재(222)(이 실시예에서, Vdd 라인(146)의 일부임)에 연결시킨다. 이 실시예는 그다지 부가적인 제조 복잡성 없이 상부 방출 디스플레이를 형성하는 데 유용할 수 있다.
여기에 기술된 레이아웃 및 프로세스를 사용하여 광범위한 전자 장치가 제조될 수 있다. 일 실시예에서, 전자 장치는 디스플레이를 포함할 수 있으며, 여기서 디스플레이는 방사-방출 소자인 전자 소자(128)를 포함한다. 본 명세서에 기술된 실시예들은 하부 방출(기판을 통해 방출) 및 상부 방출(캡슐화층, 덮개 또는 둘다를 통해 방출) 디스플레이에 사용될 수 있다. 전자 장치(100, 1200, 1300) 또는 이들의 임의의 조합은 능동 매트릭스 디스플레이를 포함할 수 있거나 수동 매트릭스 디스플레이에서 사용하기 위해 수정될 수 있다. 다른 실시예에서, 전자 장치(100, 1200, 1300) 또는 이들의 임의의 조합은 방사 센서 또는 광기전력 전지의 어레이를 포함할 수 있다. 이러한 실시예에서, 전자 소자는 방사-반응 소자이다.
많은 다른 실시예가 가능하지만 기술되어 있지 않다. 예를 들어, 본 명세서를 읽어본 후에, 당업자라면 새로운 실시예를 형성하기 위해 기술된 실시예들 중 임의의 것에 대한 특징들 중 임의의 하나 이상을 서로 어떻게 결합할지를 잘 알 것이다.
4. 이점
본 명세서에 기술된 실시예들은 본 명세서에 기술된 이점들 중 하나 이상을 가질 수 있다. 일 실시예에서, 픽셀 구동 회로(242)를 포함하는 기판(300)은 한 제조업자에 의해 제조될 수 있고, 전자 소자(128)는 다른 제조업자에 의해 제조될 수 있다. 기판(300) 제조업자는 이미 전자 장치(100, 1200, 1300)에 대한 단자 연결 및 전력 전송선을 포함시킬 수 있다. 따라서, 서로 다른 제조업자가 전자 장치(100, 1200, 1300)를 제조하기 시작할 때 제2 전도성 부재(222)가 이미 존재할 수 있다. 제3 전도성 부재(1122, 1222, 1322) 또는 이들의 임의의 조합은 부가적인 기판 영역을 소모하지 않고 제2 전극(722)과 제2 전도성 부재(222) 간의 연결을 가능하게 해준다.
게다가, 제2 전극(722)의 제조는 제2 전도성 부재(222) 상부에 유기층(630, 1230)의 일부분을 제거하는 데 사용될 수 있다. 일 실시예에서, 제2 전극(722)은 하드 마스크이다. 다른 실시예에서, 유기층(630, 1230) 제거는 제2 전극(722)을 패터닝하는 데 사용되는 마스킹 층을 제거하는 것으로 구현될 수 있다. 제2 전극(722)에 의해 덮이지 않은 유기층(630)의 그 부분들을 제거하기 위해 더 적은 층의 마스킹 또는 패터닝만 수행하면 된다.
실시예들 중 일부에서, 저항성 부분(1046), 측벽 스페이서(1346) 또는 이들의 조합이 사용될 수 있다. 저항성 부분(1046) 또는 측벽 스페이서(1346)는 전력 소모를 감소시키기 위해 비교적 더 전도성인 제1 유기층(632)이 전자 소자(128) 내에서 사용될 수 있게 해준다. 저항성 부분(1046), 측벽 스페이서(1346) 또는 이들의 조합은 전류를 상당히 감소시킬 수 있거나 그렇지 않았으면 제1 전극(442)과 제3 전도성 부재(1122, 1322) 사이에 있게 될 누설 경로를 실질적으로 제거할 수 있 다.
도 12에 도시된 실시예에서, 제3 전도성 부재(1222)와 테이퍼형 개구부(1226) 사이의 테이퍼형 모서리는 덮개(1262)에 부착되어 있는 제3 전도성 부재(1222)를 전도성 플러그(1242)에 맞춰 정렬시키는 데 도움이 될 수 있다. 따라서, 비교적 덜 전도성인 제1 유기층(1232)이 사용될 수 있으며, 일 실시예에서, 저항성 부분(1046), 측벽 스페이서(1346) 또는 둘다가 필요없다.
또 다른 실시예에서, 절연층(320) 내의 개구부(224)가 저항성 부분(1046)을 형성하기 이전에 형성되지 않는다. 이 실시예에서, 베이스 또는 다른 화합물과 제2 전도성 부재(222) 사이의 전위 상호작용이 실질적으로 제거될 수 있다. 이러한 실시예는 제2 전도성 부재(222)가 마이크로 전자회로에서 전도성 부재로 광범위하게 사용되는 Al을 포함하는 상부 표면(즉, 제3 전도성 부재(1122, 1322)에 가장 가까움)을 가질 수 있게 해준다. 제2 전도성 부재(222)는 차후의 제3 전도성 부재(1122, 1322)의 형성 동안에 더 많이 노출될 수 있고 제2 전극(722)과 제2 전도성 부재(222) 간의 더 낮은 전압 강하를 가능하게 해줄 수 있다. 더 낮은 저항은 전자 장치(100, 1300)에 의한 전력 소모의 추가적인 증가 없이 전류 흐름을 증가시킬 수 있다. 이와 같이, 전자 장치(100, 1300)는 더 낮은 온도에서 동작될 수 있고 전자 소자(128)의 동작 수명을 연장시킬 수 있다.
본 실시예들의 적어도 일부에 있어서, 다른 이점은 레이아웃 및 제조가 상부 방출 디스플레이에서 사용될 수 있다는 것이다. 보다 구체적으로는, 제3 전도성 부재(1122, 1222)는 하부의 제1 전극(442)를 거의 덮지 않도록 설계될 수 있다. 제2 전극(722)이 방사에 상당히 투명한 경우(즉, 유기층(630, 1230)으로의 또는 그로부터의 방사의 적어도 70%의 투과), 제3 전도성 부재(1122, 1222)는 전자 소자(128)에 충분한 전류를 제공하기 위한 버스 라인이다.
본 명세서에 기술된 프로세스 및 물질은 유기 전자 및 반도체 기술 내에서 종래의 것이다. 따라서, 새로운 물질 또는 새로운 프로세스 기술이 개발될 필요가 없다. 제2 전극(722)과 제2 전도성 부재(222) 간의 전기적 연결은, 어레이의 거의 전부의 상부에 캐소드를 형성하는 보다 종래의 공통 캐소드 기술과 비교하여, 겨우 2개의 추가적인 처리 단계를 사용하여 형성될 수 있다. 2개의 부가적인 단계는 유기층(630)을 에칭하는 단계 및 제2 전극(722)을 제2 전도성 부재(222)에 연결시키는 제3 전도성 부재를 형성하는 단계를 포함할 수 있다.
유의할 점은 일반적인 설명 또는 일례들에서 상기한 동작들의 전부가 필요한 것은 아니며, 특정의 동작의 일부분이 필요하지 않을 수 있고 또한 하나 이상의 부가의 동작들이 기술된 것들에 부가하여 수행될 수 있다는 것이다. 또한, 동작들이 열거되어 있는 순서가 반드시 이들이 수행되는 순서인 것은 아니다. 본 명세서를 읽어본 후에, 당업자라면 그의 특정의 요구 또는 요망에 대해 어느 동작이 사용될 수 있는지를 결정할 수 있다.
이상의 명세서에서, 본 발명은 특정 실시예들을 참조하여 기술되어 있다. 그렇지만, 당업자라면 이하의 청구 범위에 기술되어 있는 본 발명의 범위를 벗어나지 않고 하나 이상의 수정 또는 하나 이상의 다른 변경이 행해질 수 있다는 것을 잘 알 것이다. 따라서, 본 명세서 및 도면은 제한적 의미가 아니라 예시적인 의미 로 보아야 하며, 임의의 모든 이러한 수정 및 다른 변경이 본 발명의 범위 내에 포함되는 것으로 보아야 한다.
임의의 하나 이상의 이점, 하나 이상의 다른 장점, 하나 이상의 문제점에 대한 하나 이상의 해결책, 또는 이들의 임의의 조합이 하나 이상의 특정 실시예와 관련하여 전술되어 있다. 그렇지만, 이점(들), 장점(들), 문제점(들)에 대한 해결책(들), 또는 임의의 이점, 장점 또는 해결책을 가져올 수 있거나 보다 두드러지게 해줄 수 있는 임의의 요소(들)가 임의의 또는 모든 청구항의 중요한, 필요한 또는 필수적인 특징 또는 요소인 것으로 해석되어서는 안된다.
명백함을 위해 개별적인 실시예들과 관련하여 이상에서 또 이하에서 기술되는 본 발명의 어떤 특징들이 또한 단일의 실시예에 결합되어 제공될 수 있다는 것을 잘 알 것이다. 이와 반대로, 간명함을 위해 단일의 실시예와 관련하여 기술되어 있는 본 발명의 여러가지 특징들이 또한 개별적으로 또는 임의의 서브컴비네이션으로 제공될 수 있다. 게다가, 범위로 기술된 값들에 대한 언급은 그 범위 내의 모든 값을 포함한다.

Claims (21)

  1. 전자 장치로서,
    제1 픽셀 구동 회로, 제1 전도성 부재, 및 제2 전도성 부재를 포함하는 기판 - 상기 제1 및 제2 전도성 부재는 서로 떨어져 있으며, 상기 제1 전도성 부재는 상기 제1 픽셀 구동 회로에 연결되어 있고, 상기 제2 전도성 부재는 전력 전송선의 일부임 -,
    상기 제1 전도성 부재와 접촉하는 제1 전극,
    상기 제2 전도성 부재에 연결되어 있지만 그와 접촉하고 있지는 않은 제2 전극, 및
    상기 제1 전극과 상기 제2 전극 사이에 있는 유기층을 포함하는 제1 전자 소자, 및
    상기 제2 전극 및 상기 제2 전도성 부재에 연결되어 있고 또 상기 제2 전도성 부재와 접촉하는 제3 전도성 부재를 포함하는 전자 장치.
  2. 제1항에 있어서, 상기 기판은,
    상기 제1 픽셀 구동 회로를 포함하는 복수의 픽셀 구동 회로,
    부가적인 제1 전도성 부재들, 및
    부가적인 제2 전도성 부재들 - 상기 제1 전도성 부재들 각각은 상기 제2 전도성 부재들 각각으로부터 떨어져 있음 - 를 포함하며,
    상기 전자 장치는 상기 제1 전자 소자를 비롯한 전자 소자들의 어레이를 포함하고,
    상기 전자 소자들 각각은,
    상기 제1 전도성 부재들 중 적어도 하나와 접촉하고 있는 제1 전극, 및
    상기 제2 전도성 부재들 중 적어도 하나에 연결되어 있지만 상기 제2 전도성 부재들 중 어느 것과도 접촉하고 있지 않은 제2 전극을 포함하며,
    상기 유기층은 상기 제1 전극과 상기 제2 전극 사이에 있고,
    상기 제3 전도성 부재는 제2 전극들 및 상기 제2 전도성 부재들에 연결되어 있고 또 상기 제2 전도성 부재들 중 적어도 어떤 것과 접촉하고 있는 것인 전자 장치.
  3. 제2항에 있어서, 상기 전자 소자들은 상기 제1 전자 소자와 동일한 행 또는 동일한 열을 따라 있는 제2 전자 소자를 포함하는 것인 전자 장치.
  4. 제2항에 있어서, 상기 전자 소자들은 상기 제1 전자 소자와 다른 행 및 다른 열을 따라 있는 제2 전자 소자를 포함하는 것인 전자 장치.
  5. 제2항에 있어서, 상기 제3 전도성 부재는 상기 전자 소자들의 전부가 아닌 일부의 상기 제2 전극들과 접촉하고 있는 것인 전자 장치.
  6. 제2항에 있어서, 상기 제3 전도성 부재는 상기 어레이 내의 제2 전도성 부재들의 거의 전부와 접촉하고 있는 것인 전자 장치.
  7. 제1항에 있어서, 상기 제3 전도성 부재는 상기 제2 전도성 전극과 접촉하고 있는 것인 전자 장치.
  8. 제1항에 있어서, 상기 유기층은 상기 제1 전극과 상기 제2 전극 사이에 있는 전도성 부분과 상기 제2 전도성 부재 및 상기 제3 전도성 부재가 상기 전도성 부분과 실질적으로 접촉하지 못하게 하는 저항성 부분을 포함하는 것인 전자 장치.
  9. 제1항에 있어서, 상기 제3 전도성 부재를 상기 유기층과 절연시키는 측벽 스페이서를 더 포함하는 전자 장치.
  10. 제1항에 있어서, 상기 유기층은 유기 활성층을 포함하는 것인 전자 장치.
  11. 제10항에 있어서, 상기 제1 전자 소자는 방사-방출 전자 소자 또는 방사-반응 전자 소자를 포함하는 것인 전자 장치.
  12. 제1항에 있어서, 상기 전력 전송선은 Vdd 라인 또는 Vss 라인인 것인 전자 장 치.
  13. 전자 장치를 형성하는 프로세스로서,
    기판 내의 제1 전도성 부재 상부에 제1 전극을 형성하는 단계 -
    상기 기판은 제1 픽셀 구동 회로, 상기 제1 전도성 부재, 및 제2 전도성 부재를 포함하고,
    상기 제1 및 제2 전도성 부재는 서로 떨어져 있으며,
    상기 제1 전도성 부재는 상기 제1 픽셀 구동 회로에 연결되어 있고,
    상기 제2 전도성 부재는 전력 전송선의 일부임 -,
    상기 제1 및 제2 전극 상부에 제1 유기층을 형성하는 단계,
    상기 제1 유기층 상부에 제2 전극을 형성하는 단계 - 상기 제2 전극은 상기 제2 전도성 부재 상부에 있지 않음 -,
    상기 제2 전도성 부재를 노출시키기 위해 상기 제2 전극에 의해 덮이지 않은 상기 제1 유기층의 노출된 부분을 제거하는 단계, 및
    상기 제2 전극 및 상기 제2 전도성 부재에 연결되어 있고 또 상기 제2 전도성 부재와 접촉하고 있는 제3 전도성 부재를 형성하는 단계를 포함하는 전자 장치 형성 프로세스.
  14. 제13항에 있어서, 상기 제1 유기층의 상기 노출된 부분을 제거하는 단계는 상기 제2 전도성 부재에 인접하여 측벽을 형성하고,
    상기 프로세스는 상기 측벽에 인접하여 상기 제1 유기층의 저항성 부분을 형성하는 단계를 더 포함하는 것인 전자 장치 형성 프로세스.
  15. 제14항에 있어서, 상기 제1 유기층의 상기 저항성 부분을 형성하는 단계는 상기 제1 유기층을 건식 처리 동작에 노출시키는 단계를 포함하는 것인 전자 장치 형성 프로세스.
  16. 제13항에 있어서, 상기 제1 유기층의 상기 노출된 부분을 제거한 후에 절연층을 형성하는 단계, 및
    상기 제1 유기층의 상기 노출된 부분의 측벽을 따라 측벽 스페이서를 형성하기 위해 상기 절연층을 비등방성 에칭하는 단계를 더 포함하는 전자 장치 형성 프로세스.
  17. 제13항에 있어서, 상기 기판은,
    상기 제1 픽셀 구동 회로를 포함하는 복수의 픽셀 구동 회로,
    부가적인 제1 전도성 부재들, 및
    부가적인 제2 전도성 부재들 - 상기 제1 전도성 부재들 각각은 상기 제2 전도성 부재들 각각으로부터 떨어져 있음 - 를 포함하며,
    상기 전자 장치는 전자 소자들의 어레이를 포함하고,
    상기 픽셀 구동 회로들은 상기 어레이 내에 있으며,
    상기 제1 전극을 형성하는 단계는 상기 제1 전도성 부재들 상부에 상기 제1 전극들을 형성하는 단계를 포함하고,
    상기 제2 전극을 형성하는 단계는 상기 제1 유기층 상부에 상기 제2 전극들을 형성하는 단계를 포함하며, 상기 제2 전극들은 상기 어레이 내의 제2 전도성 부재들 중 어느 것의 상부에도 있지 않고,
    상기 제1 유기층의 상기 부분을 제거하는 단계는 상기 제2 전도성 부재들을 노출시키기 위해 상기 제2 전극에 의해 덮이지 않은 상기 제1 유기층의 부분들을 제거하는 단계를 포함하며,
    상기 제3 전도성 부재를 형성하는 단계는 상기 제3 전도성 부재가 상기 제2 전극들 및 상기 제2 전도성 부재들에 연결되고 또 상기 제2 전도성 부재들 중 적어도 어떤 것과 접촉하도록 상기 제3 전도성 부재를 형성하는 단계를 포함하는 것인 전자 장치 형성 프로세스.
  18. 제13항에 있어서, 상기 제1 전극을 형성한 이후 상기 제2 전극을 형성하기 이전에 유기 활성층을 형성하는 단계를 더 포함하는 전자 장치 형성 프로세스.
  19. 제18항에 있어서, 상기 제1 전자 소자는 방사-방출 전자 소자 또는 방사-반응 전자 소자를 포함하는 것인 전자 장치 형성 프로세스.
  20. 제13항에 있어서, 상기 제3 전도성 부재는 상기 제2 전극과 접촉하고 있는 것인 전자 장치 형성 프로세스.
  21. 제13항에 있어서, 상기 전력 전송선은 Vdd 라인 또는 Vss 라인인 것인 전자 장치 형성 프로세스.
KR1020077017237A 2004-12-29 2005-12-29 전극을 기판 내의 다른 전도성 부재에 연결시키는 전도성부재를 포함하는 전자 장치 및 이 전자 장치를 형성하는프로세스 KR101261653B1 (ko)

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