KR20070083992A - 유기 트랜지스터를 제조하기 위한 자체-정렬 공정 - Google Patents
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Abstract
다른 소자와 유기 박막 트랜지스터(TFT)가 기판(206) 상에 제조되는 반도체 디바이스의 제조 방법과 반도체 디바이스는, 리소그라피와 프린팅 단계의 하이브리드 기술을 사용한다. 리소그라피적으로 한정된 레지스트 패턴(211,311)은 후속적인 프린팅 물질을 가이드하도록 작용하는 장벽과 공동을 제공한다. 집적 회로의 다른 소자는 기판(206) 상의 분리된 영역을 형성한다. 인접한 필름의 응력으로부터의 크랙킹과 필링의 위험이 감소된다. 디바이스의 유연성이 증가된다.
Description
본 발명은 반도체 디바이스의 구조와 반도체 디바이스의 제조 방법에 관한 것으로, 특히, 박막 트랜지스터의 구조와 다수의 박막 트랜지스터를 포함하는 디바이스를 제조하는 방법에 관한 것이다.
최근에, 박막 트랜지스터(TFT) 디스플레이와 같은, 반도체를 기반으로 하는 디스플레이가 점점 널리 보급되고 있다. TFT는 마이크로전자 회로의 기초 요소를 형성하고, 일반적으로 절연 반도체 또는 전기적 전도성 물질로부터 형성된, 다수의 이산층으로 구성된다.
예를 들어, 펜타센, 폴리티오펜, 폴리플루오렌, 폴리페닐레네비닐렌 및 트리페닐라민과 같은 일부 유기 물질이 반도체 특성을 나타낼 수 있다. 유기 반도체를 포함하는 반도체 성분, 배열 및 회로는 전통적인 반도체를 기반으로 하는 구조에 대한 다수의 이점을 약속한다. 이러한 이점은 예를 들어 용액 처리와 기계적 유연성과 같은 용이한 처리를 포함한다. 용액-처리된 유기 반도체를 기반으로 하는 마이크로 전자기기는 예를 들어 유연한 디스플레이와 인식 태그와 같은 단순한 회로에 사용될 수 있다. 최근에, 상당한 연구가 유기 반도체 및 유기 반도체를 기반으 로 하는 반도체 소자와 회로의 제조의 분야에서 되어지고 있는데, 특히 반도체 구조와 디스플레이에 대한 반도체 구조를 위한 제조 방법을 포함한다.
반도체를 기반으로 한 디스플레이 또는 다른 반도체 디바이스는 기판으로서 유리 대신에 유연하고 저렴한 플라스틱을 기판으로서 가질 수 있다. 유연한 기판은 예를 들어 중합체 포일을 들 수 있다. 그러나 중합체 기판의 사용은 제조하는 동안 처리 온도를 약 200℃까지로 제한한다. 온도는 바람직하게 150℃이하로 유지된다.
유기 반도체를 기반으로 한 디스플레이를 제조하는 한 방법은 스핀 코팅에 의해 디스플레이의 유기 트랜지스터를 도포하는 단계를 포함하는 것이다. 이런 기술의 한 단점은 반도체 물질의 균일한 층이 도포된다는 점이며, 이는 분리된 패터닝 공정을 필요로 한다. 게다가, 스핀코팅은 대부분의 물질이 기판이 아니고, 스핀코터 보울에서 마무리되므로 비용의 측면에서 다소 비효율적이다.
프린팅은 다른 낮은 온도 공정이고 유기 반도체 물질과 같은 스핀코팅 대신에 사용될 수 있다. 중합체를 도포하는 바람직한 방법은 흔히 잉크-젯 프린팅과 같은, 프린팅 과정의 사용에 의한 것이며, 이를 통해 반도체 유기 물질이 부분적으로 증착될 수 있다. 물질이 프린팅되는 표면은 중합체가 넓은 영역에 퍼지는 것을 막기 위해, 자주 선-처리된다.
"드롭-온-디멘드(drop-on-demand)" 타입 잉크젯 과정과 같은 프린팅 방법은 본 적용을 위해 최근에 개발되었는데, 상기 방법은 본래 제조 과정에서 더 큰 유연성을 제공하고 따라서 상당한 이점을 가질 수 있다. 이런 디바이스 중 하나에 사용된 유기 반도체 물질은 예를 들어, PPV(폴리페닐렌-비닐렌)일 수 있다. 전기발광 (중합체 광-발출 다이오드 또는 "폴리LED") 디스플레이에 대한 PPV의 프린팅은 예를 들어 폴리에틸렌다이옥시티오펜(PEDOT)-PPV 스택과 같은, 다중 중합체층의 잉크-젯 프린팅을 가져서 실험적으로 실행되었다. 건조 중합체 층 두께는 PEDOT 층에 대해 100-200nm이고 광-방출 PPV 층에 대해 50-100nm일 수 있다. 층은 핀홀없이 프린팅될 수 있다. 게다가, 5% 또는 그 이하의 층 두께의 변화가 성취된다.
2004년 5월 13일에 출원된, 비-공개된 출원 WO IB 2004/050669는 특히 잉크-젯 프린팅 공정에 관해 사용된 특정 모양의 레지스트 구조를 기재한다. 잉크-젯 프린팅을 간단히 하기 위해서, 즉 바람직한 영역에 잉크-젯 프린팅 액체를 보존하기 위해서, 액체가 프린팅된 구조는 일반적으로 레지스트 구조를 포함하는데, 프린팅된 액체가 원하지 않는 영역에 퍼지는 것을 막는다.
플라스틱 상의 잉크젯 프린팅에 대한 기판 특성의 변경에 관한 2004년 7월 8일에 출원된, 비-공개된 출원인 WO IB 2004/051170은 장벽이 기판 표면을 분할하는 박막 패터닝 배열과 장벽에 의해 한정된 하위-영역의 잉크-젯 프린팅을 기재한다.
중합체 포일의 치수적인 불안정성이 또한 특히 단단한 포토마스크의 사용과 연계하여 문제를 발생시킨다.
2001년 6월 28일 공개된, 헤닝 시린가우스 등의 출원 공개 번호 WO 01/47045 A1은 모든-중합체 트랜지스터를 제조하는 방법과 이런 트랜지스터를 회로에 집적하는 방법을 기재한다. 좁고, 소수성 표면 영역인 패턴은 물이 주원료인 전도성 중합체 잉크 방울의 퍼짐을 제한하기 위해 사용된다. 50nm 높이의 폴리이미드 형상은 정밀한 디바이스 치수를 한정한다. 형상 제한 외에, 소수성(폴리이미드) 형상과 친 수성 기판 사이의 습윤의 차이가 사용된다. 정교한 형상의 실행 패턴은 트랜지스터 구조에서 소스 전극 및 드레인 전극으로 사용될 수 있게 생성된다. 다음 단계에서, 반도체와 절연체는 스핀 코팅된다. 제조의 최종 단계에서, 게이트 전극(내부 연결 라인이 더해진)은 프린팅에 의한 층에 다시 증착되는 전도성 중합체로부터 만들어진다.
WO 01/47045 A1에 기재된 방법은 자체-정렬 처리가 아니다. 맞춰 찍기(registration)(패턴닝된 기판 상의 형상에 대한 다음 층의 패턴의 정렬)가 없거나, 모든 층에 대해 따로 따로 실행된다. 게다가, 전도성 중합체를 위해 이루어진 시트 전도는 디스플레이, 특히 낮은-저항의 열과 행 라인이 필요한, 큰 디스플레이에 사용되기에 너무 낮다. 두꺼운 폴리이미드 형상의 사용은 WO 01/47045 A1에 기재된 구조에 의해 허용되지 않은데, 상당히 두꺼운 폴리이미드 형상이 기재된 형태에 수용될 수 없기 때문이다. WO 01/47045 A1의 발명의 두꺼운 폴리이미드 형상은 트랜지스터 실행을 감소시키는 형상으로 유도될 것이다.
게다가, 주요 도전 중 하나는 비용-효율적인 제조 과정을 사용하는 유기 트랜지스터의 집적이다. 이 목적을 위해서 반도체뿐만 아니라, 예를 들어 잉크젯 프린팅에 의한 용액으로부터 많은 층을 증착하는 것이 유리하다.
많은 디바이스에서 모든 층은 비교적 비싼 리소그라피 기술을 사용하여 패터닝된다. 포토리소그라픽의 다른 단점은 광민감 레지스트와 함께 작업해야하는 제한과 비-평면 표면의 패터닝의 어려움이다. 비용을 제어하고 제조 과정을 간단히하기 위해, 다수의 리소그라피 단계가 최소로 유지되어야 한다.
증착 기술인 스핀코팅은 비용에 대해 유사한 단점을 갖는다. 스핀코팅으로 오직 용해된 중합체의 작은 파편이 결국 최종 성분이 된다. 물질의 99% 이상이 증착 또는 패터닝 동안 낭비된다. 이 문제는 (반)도체 중합체의 물질 비용이 종 제조 비용의 대부분을 차지하고, 이런 물질의 가격 레벨이 비교적 높은 상태로 남아있을 것이라고 예상되기 때문에 특히 심각하다. 그러므로 물질의 사용을 최소로 제한하는 것(과 또한 화학 쓰레기를 감소시키는 것)이 필요하다.
유기 반도체에 관한 다른 문제는 소스-드레인 층의 처리가 절연체의 증착과 반도체 층의 증착 사이에 일어난다는 것이다. 이것은 높은 이동성과 적은 히스테리시스을 가진 트랜지스터가 절연체와 반도체 층이 한 연속적인 과정에서 증착될 때 얻어지는, 무결정 실리콘 트랜지스터에 대한 일반적인 과정과는 다른다.
다른 문제는 큰 배열 공차가, 특히 처리 중에 줄어들거나 팽창하는 플라스틱 기판을 사용할 때, 필요하다는 것이다. 따라서, 하나 이상의 층이 각각의 분리 층에 대한 패터닝을 한정하기 보다 하나의 미리-한정된 영역에 형성될 수 있을 때 매우 선호되는데, 이것이 설계의 필요한 배열 공차를 증가시키기 때문이다.
이에 따라, 본 발명은 바람직하게 하나 이상의 상기 언급된 단점을 단독으로 또는 조합하여 제한하거나 없애려고 노력한다.
한 양상에서, 본 발명은 잉크젯 프린팅 기술과 포토리소그라피 단계의 하이브리드 조합이 비교적 비싼 리소그라피 기술의 사용을 피하는 유기 반도체 디바이스를 제조하는 방법에 관한 것이다.
본 발명의 한 실시예에서, 리소그라피에 의해 도포되어야만 하는 유기 반도체의 구조의 크기는 감소된다.
다른 실시예에서, 본 발명은 필요한 다수의 포토리소그라피 마스크를 감소하는 동안, 교차하는 반도체층 사이의 반도체의 존재와 동반하는 누출 전류의 존재를 피하는 유기 반도체 디바이스의 제조 방법에 관한 것이다.
다른 양상에서, 본 발명은 필요한 중합체의 양이 감소되는 유기 반도체 디바이스를 제조하는 방법에 관한 것이다.
한 실시예에서, 스핀 코팅에 의한 층의 증착이 피해진다.
다른 실시예에서, 스핀코팅에 의해 증착된 다수의 층이 감소된다.
다른 양상에서, 상부 게이트 구조가 있는 유기 반도체 디바이스의 제조 방법에 관한 것이고, 상기 반도체는 상부 상에 절연체에 의해 보호된다.
다른 양상에서, 본 발명은 절연체와 반도체 층의 증착이 한 단계에 있는 유기 반도체 디바이스의 제조 방법에 관한 것이다.
다른 양상에서, 본 발명은 하나 이상의 층이 미리-한정된 영역에 형성되는 제2층에 관한 반도체 디바이스의 제1층을 위치하는 방법에 관한 것이다.
한 실시예에서, 본 발명은 제1층에 관한 정확한 위치 선정이 4개의 층 대신에 하나의 층(레지스트 구조)에 대해서만 필요한 반도체 디바이스에 관한 것이다. 공동이 소스와 드레인 전극의 패턴으로 제1전도 물질의 제1층과 기판 상에 형성되는 본 발명의 구조는 본래 절연체에 관해 반도체를 위치시키고 게이트 전극에 관해 절연체를 위치시킨다. 작은 오버랩이 있는 배열 공차 설계가 가능하게 한다.
다른 양상에서, 본 발명은 반도체 디바이스 층의 응력 감소의 방법과 구조에 관한 것이므로 크랙과 필름 필링(peeling)의 기회에 관한 것이다.
한 실시예에서, 층의 응력은 트랜지스터와 교차 영역을 제외하고, 어디에서든지 절연층을 제거하여 감소된다.
다른 실시예에서, 본 발명은 회로 또는 디스플레이의 다른 성분이 기판 상의 분리된 고립된 영역을 형성하는 반도체 디바이스에 관한 것이다. 기판의 다른 영역의 절연체 층, 반도체 층, 금속층의 제거는 응력과 크랙 및 필름 필링의 기회를 감소시키고, 디바이스의 기계적인 유연성을 증가시킨다.
다른 양상에서, 제1 및 제2금속 내부연결 라인 사이의 교차 영역은 게이트 절연체에 의해서보다, 레지스트 구조의 (두꺼운) 층에 의해서 서로 전기적으로 고립된다.
본 발명의 이러한 및 다른 양상은 이후에 기술된 실시예에 의해 명백해지고 설명될 것이다.
도 1은 유기성 박막 트랜지스터의 개략도.
도 2는 박막 트랜지스터가 기판 상에 형성된 시퀀스를 도시한 도면.
도 3은 박막 트랜지스터 픽셀의 평면도를 도시한 도면.
다음의 기술은 유기 반도체 구조에 적용할 수 있는 본 발명의 실시예에 초점을 맞춘다. 그러나, 당업자는 본 발명이 본 출원에 제한되지 않지만 많은 다른 반 도체 장치에 적용할 수 있다는 것을 알 것이다.
바닥-게이트 디바이스 구조의 일반적인 유기성 박막 트랜지스터는 도 1에 도시된다. 일반적으로, 유기성 박막은 표준형 포토리소그라피 방법에 의해 제조된다. TET는 예를 들어 25㎛ 폴리에틸렌 나프탈레이트(PEN) 필름의 일반적인 중합체인 기판(106) 상에 형성된다.
4개의 마스크 단계가 필요하다. 처음에 게이트 층(예를 들어 금과 같은 금속층)은 게이트 전극(101)을 형성하기 위한 포토리소그라피에 의해 증착되고 패터닝된다. 절연체 층(105)(예를 들어 상업적으로 사용 가능한 노보락과 같은 중합체의 층)은 수직적인 내부 연결 구멍을 만들기 위해서 증착되고 패터닝된다. 증착된 제3층은 트랜지스터의 소스(102)와 드레인(104)을 형성하기 위해 패턴닝된 소스-드레인층{PEDOT[폴리(3,4-에틸렌 다이옥시티오펜)] 또는 PANI[폴리아닐린]과 같은 전도성 중합체 또는 금}이다. 최종적으로, 반도체(103)는 증착된다(예를 들어, 폴리티에닐렌 비닐렌, 폴리비닐페닐렌, 폴리아리라민, 폴리티오펜 또는 올리고아센). 반도체(103)의 구조는 4개의 마스크 단계가 필요하다. 게이트-소스 및 게이트-드레인 오버랩은 일반적으로 5㎛인데, 채널 길이(즉, 소스와 드레인 사이의 갭)에 일반적으로 사용된 것과 동일한 크기이다.
게이트-소스 및 게이트-드레인 오버랩은 집적 회로의 스위칭 스피드 및 활성-매트릭스 디스플레이의 킥백 전압치에 영향을 미치는 와류의 커패시턴스를 형성한다. 오버랩을 제거하는 것은 가능하지 않은데, 2개의 전도층 사이에 필요한 일정한 배열 공차(대개 약 5㎛값)가 있기 때문이다. 특히, 다른 TFT 사이의 킥백 전압의 변화는 디스플레이의 작동에 해롭다.
도 2는 본 발명의 포토리소그라피 단계와 잉크젯 프린팅의 하이브리드 조합의 실시예를 도시한다.
처리는 (1) 제1내부 연결 금속층, 및 소스-드레인 전극(210)을 형성하는 전도성 물질의 제1층을 기판(206) 상에 증착하고 패터닝하는 것으로 시작한다. 이 층과 사용된 물질의 종류가 증착되는 방법은 대략 5㎛의 형상 크기를 성취하는 한 자유롭게 선택될 수 있고; 물질은 반도체로 양호한 주입 접촉을 제공하고; 시트 전도 특성이 충족된다. 큰 활성-매트릭스 디스플레이의 경우 후자가 일반적으로 금속의 사용을 유도한다. 소스 및 드레인 전극이 한 쌍의 서로 맞물리는 모양의 전극으로서 제공되는 것이 바람직하다.
레지스트 패턴(211)은 도 2의 라인(2)에 도시된 바와 같이 장벽과 공동을 형성하도록 제조된다.
장벽은 기판의 표면 상에 증착된 돌출 부재이다. 장벽은 표면의 하위-영역 상의 박막 패턴을 한정하는 이산 구조를 형성하도록 사용될 수 있다. 2개의 차원으로 둘러싸이거나 부분적으로 둘러싸인 이런 하위-영역은 공동으로 기재된다. 박막 물질을 포함하는 액체는 다른 하위-영역 상에 증착된다. 예를 들어, 기판 표면 상의 공동에 의해 형성된 구조는 트랜지스터를 한정하도록 사용될 수 있다. 도 2에 도시된 실시예의 공동은 분리형이고, 다른 공동과 공통 벽을 갖고 있지 않다. 그러나, 본 발명의 공동은 벽을 공유할 수 있다. 장벽은 예를 들어 영역 단위당 바람직한 픽셀 개수에 따라, 일반적인 사각형 공동의 정상적인 정렬, 구부러진 벽을 갖는 공동의 정렬 또는 임의의 다른 반복 패턴을 형성하기 위해 배열될 수 있다. 분할 장벽은 일반적으로 유기 물질의 포토레지스트인데, 이 포토레지스트의 패턴은 리소그라피에 의해 한정되었다. 일부 하위-영역에서 장벽은 제1 및 제2금속층을 고립시키는 절연체로서 작용할 수 있다. 바람직한 패턴은 예를 들어 포토리소그라피, 엠보싱, 또는 물질 전사와 같은 다양한 방법으로 만들어 질 수 있다. 공동은 TFT(207)의 활성 영역을 한정하기 위해 사용되고, 많은 형태를 가질 수 있다. 공동의 벽은 오목하거나 구부러질 수 있다. 공동은 둥근 에지 또는 둥근 코너를 가질 수 있다.
장벽은 제1 및 제2내부 연결 라인의 교차영역(208) 상의 절연체 층으로 사용된다. 장벽은 바람직하게 대략 2-5㎛의 범위의 두께를 갖는다. 제1전도체 층의 제1전도체와 제2전도체 층의 제2전도체의 교차부에서 장벽은 절연을 제공하고 전도체 사이의 최소 거리를 유지한다.
서로 맞물리는 소스와 드레인 전극의 단부는 우선적으로 소스-게이트 및 드레인-게이트 커패시턴스의 공간적 변화를 피하기 위해서, 공동의 외부에 연장된다.
레지스트 구조는 바람직하게 중합체 물질로 제조되고 유기 반도체를 포함하는 용액은 바람직하게 유기 반도체 또는 전도체이다. 사용된 레지스트는 예를 들어, 폴리비닐페놀(UVN5 Shipley), 노보락(HPR504, Olin Hunt), 이소프렌(SC100 Olin Hunt), 에폭시(XP SU8, Microresist Technologies), 또는 벤조클로부텐(Dow Chemical)과 같은 상업적으로 이용 가능한 임의의 다수의 포토레지스트를 주원료로 할 수 있다.
다음 단계는 기판과 장벽 물질 사이의 습윤성의 콘트라스트를 만들기 위해 표면 처리일 수 있다. 습윤성은 둥근 모양 또는 다른 모양의 물방울이 형성되게 하기보다는, 물질의 층이 형성되게 하는 표면의 경향에 관한 것이다. 예를 들어, 표면 처리의 경우, 산소 플라즈마(또는 UV-오존 처리 또는 아르곤 플라즈마)가 기판의 습윤성을 증가시키기 위해 처음에 적용될 수 있다. 그 후 CF4 또는 CHF3 또는 SF6 플라즈마와 같은 플루오르계 플라즈마가 장벽 물질의 습윤성을 감소시키기 위해서 적용될 수 있는 한 편, 기판의 습윤성은 CF4 또는 CHF3 또는 SF6 플라즈마의 적용에 의해 감소되지 않는다(또는 심각하게 감소되지 않는다). 이런 종류의 처리는 장벽이 광중합체과 같은, 유기 물질이고, 기판이 예를 들어 유기 기판이 사용될 때 (적어도 부분적으로) 무기질인 경우 효과적이다. 플라스틱 기판일 경우에는 문제가 될 수 있는데, 기판이 무기질이 아니기 때문이다. 따라서, 매우 얇은 (부분적으로) 무기질 코팅이 플라스틱 기판 상에 도포될 수 있다. 박막 패터닝 배열과 이런 배열을 생산하는 방법은 2004년 7월 8일 출원된, 비-공개된 출원 번호 WO IB 2004/051170에 기재된다.
이 표면 처리는 프린팅 물질이 본 발명의 장벽을 적시는 것을 방지하는데 유용하다. WO IB 2004/051170에 기재된 표면 처리는 트랜지스터 특성에 해롭게 영향을 미치지 않고 디바이스의 효율성이 부정적인 영향 없이 사용될 수 있다.
표면 처리는 각각의 층의 증착 후에 적용될 수 있다.
공동은 건조 후의 100-200nm 두께의 막을 주기 위해 용해 가능한 반도 체(203)를 포함하는 용액을 갖는 도 2의 (c)에 도시된 바와 같이 실제적으로 채워진다.
적당한 용해 가능한 반도체는 모든 종류의 유기 반도체, 또한 원리적으로는 무기 반도체를 포함한다. 적당한 유기 반도체는 PPV, 폴리티에틸렌-비닐렌, 캐리어 물질과 소중합체, (특히 펜타센 및 루브렌), 폴리아릴라민, 폴리티오펜 등의 혼합물, 소중합체의 공중합체 및 비-반도체 모노머를 포함한다. 이런 유기 반도체는 당업자에게 알려진 바와 같이, 임의의 사이드-체인(특히 알킬-, 알콕시그룹이지만, 다른 것도 포함할 수 있는)을 포함할 수 있다.
반도체(203)와 연속 층을 포함하는 용액의 증착은 바람직하게 프린팅 처리에 의하지만 임의의 적당한 처리가 사용될 수 있는 것이 본 발명의 의도 내에 있다. 프린팅은 예를 들어, (예를 들어 버블 젯 또는 피에조 전기 프린팅일 수 있는)드롭-온-디멘드 잉크 젯 프린팅, 연속적인 잉크-젯 프린팅, 스크린 프린팅, 플렉소 프린팅, 마이크로 접촉 프린팅 또는 모세관 마이크로-성형(MIMC)이, 공동에서 층의 증착을 위해, 리소그라피 대신에 유리하게 사용될 수 있다.
유기 반도체는 선구체로서 도포될 수 있다. 선구체 분자의 사용은 해당 분야의 기술에서 잘 알려져 있다. 선구체는 증착 후에 반도체 물질에서 변환될 수 있다.
공동은 용해 가능한 게이트 절연체(213)가 수용된 용액이 채워진다. 건조 후에 층은 50-400nm의 두께일 것이고, 바람직하게 층이 여전히 핀홀에 자유롭도록 가능하면 얇고, 층 두께는 충분히 균일하다.
적당한 게이트 유전체는 모든 유기 절연체, 원리적으로 무기 절연체를 포함한다. 적당한 유기 절연체는 특히, 폴리비닐페놀, 노보락-주원료 중합체, 에폭시-주원료 중합체, 폴리이소그렌, 폴리베틸메타아크릴레이트(PMMA), 폴리(엠-실렌 아디파미드), 폴리아미드, 폴리비닐이데네디풀루오라이드 및 그의 공중합체 폴리(비닐이덴 풀루오라이드/트리플루오로에틸렌)를 포함한다.
그 후 공동은 폴리스티렌설포닉 산(PEDOT-PSS)으로 안정화된 폴리(3,4에틸렌 다이옥티오펜)와 같은 용해 가능한 중합체 전도체를 수용하는 용액이 채워진다. 건조 후에 이 게이트 전극(212)을 수용하는 이 층은 적어도 50nm의 두께 일 것이다.
내부연결 라인의 제2층(214)은 증착되고 패터닝된다. 물질과 패터닝 기술은 전도 규격과 설계 법칙(최소 형상 크기)에 준하여 선택된다.
단계의 범위에 대한 문제를 피하고 기판 상의 연속적인 내부연결을 보장하기 위해 특별한 주의가 기울여져야 한다. 장벽은 증착된 금속의 매우 양호한 범위를 주는 오목한 형태이지만, 다른 형태로 또한 가능할 수 있다. 버섯형 또는 우산형 레지스트 구조는 피해야 한다. 실시될 수 있는 가능한 측정 중에 공동과 장벽을 형성하기 위해 사용된 레지스트 패턴에서의 테이퍼된 에지이고; 플라네타륨을 갖는 증착 공구를 사용하고 아르곤으로 스퍼터링한다. 바람직하게 중금속은 일반적으로 불충분한 단계 범위를 갖는 알루미늄과 같은 '경' 금속으로 사용되어야 한다.
원리적으로 추가적인 마스크 단계를 덜 수 있는, 금속 입자를 수용하는 용액 또는, 액체 금속의 잉크-젯 프린팅에 의해 제2내부 연결 층(214)을 형성하는 것이 가능하다.
원리적으로 섀도우 마스크를 통해 금속을 스퍼터링 또는 증착해서 제2내부연결 층(214)을 한정하는 것이 또한 가능하다. 선택적으로, 물질은 단계 범위를 향상시키기 위해 시간마다 변하는 각도 하에 증착된다.
선택적으로, 보호 층(도 2에 미도시됨)은 또한 유기 전도체의 상부에 프린팅될 수 있다. 보호 층은 바람직하게 폴리스티렌, 폴리노보렌, PMMA, 폴리카보네이트 및 폴리이미드와 같은 물질을 포함할 수 있다. 보호 층은 구조의 추가적인 보호와 증가된 기계적인 강성을 제공한다. 디스플레이 장치의 경우, 보호 층은 바람직하게 실제적으로 투명하다.
스택 보전(integrity)은 예를 들어, 후속적인 반도체, 절연체 및/또는 전도체의 용매를 증착하는 동안, 기본 층이 후속적인 층의 증착에 사용된 용제에 의해 부풀어오르거나 녹지 않아야 하는 것을 보장하여 보호될 수 있다. 이런 목적으로 용제가 이전 층과 서로 섞이지 않는 용해성 파라미터를 갖는 각각의 층에 대해 선택되는 "직각형 용제 시스템"이 사용될 수 있다.
공동의 형태는 특히, 층 사이의 맞춰 찍기를 유지하고 누출 경로를 피하도록 선택된다.
바람직한 실시예에서, 소스(302)와 드레인(304) 전극은 한 쌍의 서로 맞물리는 전극으로 제공된다. 각각의 전극은 실제적으로 평행하게 배향된 핑거(finger)를 갖는다. 이런 핑거는 제1방향(315)에 연장된다. 반도체 및 절연체 및 게이트(101, 212)는 수직적인 투영은 핑거와 겹치고 핑거가 제1방향(315)으로 실제적으로 연장되도록 위치되지만, 전극 핑거의 단부와 겹치지 않는다. 게이트(101, 212)의 투영 은 소스(302)와 드레인(304) 전극의 모든 핑거와 겹쳐진 부분을 갖는데; 즉, 전극은 핑거 아래의 (일반적으로 실제 제1방향과 수직인) 제2방향(316)에 연장된다. 이 구조는 특히 정상적인 예를 들어 p-형, 반도체 물질을 갖는 트랜지스터에 유리하다. 이 경우에, 유기 반도체는 이미 게이트-전극 상에 인가된 전압이 0 볼트일 때 소스로부터 드레인까지 및/또는 그 반대로 전하 캐리어가 이동된다. 게이트 아래의 연장은 소스와 드레인 전극 사이의 누출 경로를 유도하는데, 충전 캐리어의 이동은 게이트가 이 영역을 겹치기 않으면 게이트 전압에 의해 방해될 수 없거나 방지될 수 없기 때문이다. 바람직하게, 게이트 전극은 공동의 내부를 덮는다.
이 실시예에서, 위에서 아는 바와 같이, 공동은 바람직하게 둥근 에지를 갖는다. 둥근 에지를 갖는 공동은 일직선 에지보다 더 쉽게 채워진다.
제1방향(315)에서 게이트 상의 공동의 투영은 게이트-전극(212)의 에지 내에 제한된다.
제2방향(316)에서 공동의 투영은 바람직하게 게이트-전극(212)의 에지 너머로 연장된다.
위에서 설명한 바와 같이, 전체적으로 제1방향(315)의 게이트 전극(212)의 모서리 내에 있는 게이트 상의 공동의 투영은, 특히 p-형 반도체 물질이 있는 트랜지스터에 대해, 유기 반도체는 게이트-전극 상에 인가된 전압이 0 또는 그 이상일 때 소스로부터 드레인까지 및/또는 그 반대로 전하 캐리어를 이동할 수 있다는 것을 보장한다. 게이트 너머로의 연장은 소스와 드레인 전극 사이의 누출 경로를 유도하는데, 전하 캐리어의 이동이 방해될 수 없기 때문이다.
제2방향(316)으로의 연장이 바람직하다. 연장되지 않으면, 공동과 기초 층 사이의 오버레이(overlay)의 작은 편향이 트랜지스터 특성에 부정적인 영향을 갖는다. 이것은 특히 트랜지스터가 디스플레이의 일부인 경우이다. 오버레이 미스매치(mismatch)는 디스플레이의 품질에 (직접적으로) 부정적인 영향을 준다. 게다가, 이 연장은 중합체 게이트 전극이 활성 TFT 영역 외부의 제2금속 내부연결 라인으로 연결되기 위한 가능성을 연다. 이것은 제2금속 층의 증착(및 패터닝)이 아래의 반도체 층을 강등시킬 때 유용할 수 있다.
도 2 및 도 3에서 알 수 있는 바와 같이, 2개의 전도 층 사이의 교차부(208, 308)에서 누출 경로가 없다. 예를 들어, 2004년 5월 13일 출원된, 비-공개된 출원 WO IB 2004/050669에 기재된 3개의 마스크 공정의 단점인 2개의 전도 층 사이의 반도체 층을 포함하는 교차부는 본 발명에 의해 피해진다. 이 구조는 추가적인 이점을 갖는데, 2개의 전도 층은 장벽에 의해 형성된 거리에 의해 분리되고, 게이트 절연체의 두께에 의해 분리되지 않는다. 따라서, 게이트 유전체와 레지스트 구조의 처리가 두께와 관계없이 최적화될 수 있다. 단계 범위는 여전히 고려 사항이고 특별한 측정을 요구할 수 있다.
위에서 알 수 있는 바와 같이, 본 발명은 자체-정렬 층에 대한 저 한정 패터닝 공정을 사용하고 더 비싸고 어려운 고 한정 공정의 사용을 피하는 하이브리드 제조 공정을 가능케 한다. 예를 들어, 리소그라피의 사용은 소스 및 드레인 전극의 제1층 및 레지스트의 제2층에 제한될 수 있다.
소스, 드레인 및 게이트 전극을 형성하기 위한 알맞은 전기적인 전도 물질은 금, 팔라디움, 플라티눔, 및 다른 (노블) 금속, ITO와 같은 옥시딕 전도체, 폴리아닐린과 같은 중합체 전도체 및 특히 폴리애시드와 조합된, 폴리에틸렌디옥시티오펜(PEDOT)을 포함한다. n-형 반도체의 경우 p-형 반도체에 대해 이미 언급된 금속 외에 낮은 작은 일 함수를 가진 금속을 사용하는 것이 가능하다.
알맞은 게이트 절연체는 모든 종류의 유기 절연체, 및 또한 원리적으로 졸-겔 유리와 같은, 무기 절연체를 포함한다.
기판은 임의의 알맞은 물질일 수 있다. 기판으로서 사용하기 알맞은 중합체 물질은 폴리카보네이트(PC), 폴리에테설폰(PES), 폴리노보넨(PNB), 폴리아릴레이트(PAR), 폴리에틸렌 테레프탈레이트(PET), 폴리에테르나프탈레이트(PEN), 에폭시, 폴리메틸메타크릴레이트(PMMA), 폴리우레탄(PUR)을 포함하지만, 이제 제한되지 않는다. 다른 물질은 다른 사용에 적합할 수 있고 당업자에게 알려져 있다. 기판은 유기 화합물일 수 있고 또는 적어도 부분적으로 유기 표면과 배열된 무기 화합물 일 수 있다.
본 발명은 TFT에 제한되지 않는다. 다른 반도체 디바이스는 본 발명의 구조와 방법에 형성될 수 있다. 본 명세서에 사용된 "반도체 디바이스"라는 용어는 반도체 물질로 만들어진 전도체를 말하고, 예를 들어 반도체 유닛, 전도체, 커패시터, 마이크로칩, 크리스탈 정류기, 접합 정류기, 반도체 다이오드, 솔라 셀, n-형 반도체, p-형 반도체, 열 레지스터 또는 서미스터, 트랜지스터를 포함하고, 트랜지스터는 전자, 필드-효과, 박막 필드-효과 또는 접합 트랜지스터, 인버터와 같은 논리 게이트, 링 발진기 및 시프트 레지스터와 같은 집적 회로를 포함한다.
최종적으로, 상기-논의는 본 발명을 단지 개략적으로 하려는 의도를 갖고 실시예의 그룹 또는 임의의 특정 실시예에 첨부된 청구항을 제한하여 해석되어선 안 된다. 사용된 각각의 시스템은 또한 추가 시스템과 함께 사용될 수 있다. 따라서, 본 발명이 구체적인 예시적인 실시예를 참조로 특정 상세한 설명에 기술되었지만, 또한 많은 변경과 변화가 다음의 청구항에서 설명된 바와 같이 본 발명의 광범위하고 의도된 범위와 개념으로부터 벗어나지 않고 특정 상세한 설명에 만들어질 수 있다. 이에 따라 명세서와 도면은 예시적인 것으로 간주되어야 하고 첨부된 청구항의 범위를 제한하도록 의도되지 않는다.
청부된 청구항의 해석에서,
a) '포함하다'는 다른 성분의 존재를 제외하지 않거나 주어진 청구항에 나열된 것 이상 활용된다.
b) '단수 요소'는 복수의 성분의 존재를 제외하지 않는다.
c) 청구항의 임의의 도면 부호는 도면을 위한 것이고 그 보호 범위를 제한하지 않는다.
d) 여러 '수단'은 동일한 항목, 구조 또는 기능에 의해 나타날 수 있다.
본 발명은 반도체 디바이스의 구조와 반도체 디바이스의 제조 방법에 사용되고, 특히, 박막 트랜지스터와 다수의 박막 트랜지스터를 포함하는 디바이스를 제조하는 방법에 사용된다.
Claims (30)
- 반도체 디바이스를 제조하는 방법으로서,하나 이상의 소스(302)와 드레인(304) 전극과 제1내부연결 층을 포함하는 패턴의 제1전도 물질의 제1층(210)을 기판(106, 206) 상에 도포하는 단계와,기판(106, 206) 상에 공동을 형성하는 단계로서, 공동은 기판(106, 206)으로부터 연장된 하나 이상의 벽으로 형성되는, 공동을 형성하는 단계와,공동 내 모든 영역 또는 일부 영역을 반도체 및 반도체 선구체를 포함하는 용액을 갖는 코팅하는 단계와,공동의 모든 영역 또는 일부 영역을 게이트 절연체(213)로 코팅하는 단계,공동의 모든 영역 또는 일부 영역을 게이트 전극(212)을 포함하는 제2전도 물질로 코팅하는 단계와,제2내부연결 층(214,314)을 포함하는 패턴의 제3전도 물질의 층을 기판(106,206)상에 도포하는 단계를 포함하는,반도체 디바이스를 제조하는 방법.
- 제1항에 있어서, 기판(106,206) 상에 하나 이상의 공동의 패턴을 형성하는 단계는 레지스트를 증착하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
- 제1항에 있어서, 제1층을 도포하는 단계는 리소그라피에 의한 패턴을 도포하 는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
- 제1항에 있어서, 반도체 또는 반도체 선구체로 공동의 모든 영역 또는 일부 영역을 코팅하는 단계, 게이트 절연체로 공동의 모든 영역 또는 일부 영역을 코팅하는 단계, 제2전도 물질로 공동의 모든 영역 또는 일부 영역을 코팅하는 단계, 또는 제3전도 물질의 층을 도포하는 단계 중 하나 이상의 단계는 잉크-젯 프린팅을 포함하는, 반도체 디바이스를 제조하는 방법.
- 제1항에 있어서, 공동을 형성하는 단계는 둥근 에지, 둥근 코너 또는 오목한 벽을 갖는 공동의 형성을 포함하는, 반도체 디바이스를 제조하는 방법.
- 제1항에 있어서, 공동을 형성하는 단계는 기판의 표면으로부터 실제적으로 수직한 방향으로 적어도 하나의 벽을 좁게 하기 위해서 테이퍼링(tapered)된 측면을 갖는 적어도 하나 이상의 벽 중 하나로 공동을 형성하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
- 제1항에 있어서, 공동을 형성하는 단계는 공동 내 영역의 외부로 연장하는 소스(302) 및 드레인(304) 전극이 있는 기판 위에 공동을 형성하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
- 제1항에 있어서, 공동을 형성한 후 또는 반도체 또는 반도체 선구체를 포함하는 용액을 갖는 공동 내 모든 영역 또는 일부 영역을 코팅한 후, 제1전도 물질의 제1층을 도포한 후의, 표면 처리 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
- 제1항에 있어서, 반도체 또는 반도체 선구체를 포함하는 용액으로 공동 내 모든 영역 또는 일부 영역을 코팅하는 단계는 건조 후에, 100-200nm의 두께의 반도체 또는 반도체 선구체를 증착하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
- 제1항에 있어서, 게이트 절연체(213)로 공동 내 모든 영역 또는 일부 영역을 코팅하는 단계는 용해 가능한 게이트 절연체로 공동 내 모든 영역 또는 일부 영역을 코팅하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
- 제10항에 있어서, 용해 가능한 게이트 절연체로 공동 내 모든 영역 또는 일부 영역을 코팅하는 단계는, 건조 후에 50-400nm의 두께의 용해 가능한 게이트 절연체를 증착하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
- 제1항에 있어서, 제2전도 물질은 용해 가능한 중합체 전도체를 포함하는, 반도체 디바이스를 제조하는 방법.
- 제12항에 있어서, 제2전도 물질은 건조 후에 적어도 50nm의 두께를 형성하기 위해 도포되는, 반도체 디바이스를 제조하는 방법.
- 제1항에 있어서, 공동을 형성하는 단계는 기판 상에 장벽을 형성하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
- 제14항에 있어서, 제2전도 물질을 도포하는 단계는 장벽에 전도 물질의 내부연결 라인을 도포하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
- 제14항에 있어서, 장벽을 형성하는 단계는 2 내지 5㎛의 두께의 장벽을 증착하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
- 제14항에 있어서, 장벽을 형성하는 단계는 기판의 표면으로부터 실제적으로 수직한 방향으로 좁아지도록 장벽을 형성하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
- 제14항에 있어서, 장벽을 형성하는 단계는 오목한 표면을 갖는 장벽을 형성하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
- 기판(106,206) 상에 하나 이상의 반도체 디바이스와 또 다른 반도체 디바이스나 출력 단자로의 이상의 반도체 디바이스(207)의 연결부를 포함하는 전자 디바이스로서, 하나 이상의 반도체 디바이스(207)와, 연결부의 적어도 일부분은 다음의 구조 즉,기판(106,206)과,기판 상에 도포된 제1전도 물질의 패턴닝된 제1층(210)과,기판(106,206) 상에 하나 이상의 벽과 패터닝된 제1층(210)을 포함하는 공동으로서, 하나 이상의 벽은 패터닝된 제1층(210)의 일부와 기판(106,206) 상의 영역을 기판의 표면에 평행한 방향으로 둘러싸는, 공동과,전도성, 반도체 또는 절연 물질의 하나 이상의 층을 갖는 영역을 포함하는, 구조로 제공되는,전자 디바이스.
- 제19항에 있어서, 하나 이상의 층 중 하나는 반도체 물질인, 전자 디바이스.
- 제20항에 있어서, 반도체 물질은 유기 반도체 물질인, 전자 디바이스.
- 제19항에 있어서, 기판은 중합체 물질인, 전자 디바이스.
- 제19항에 있어서 공동은 레지스트로부터 형성되는, 전자 디바이스.
- 제19항에 있어서, 공동의 하나 이상의 벽 중 하나는 오목한, 전자 디바이스.
- 제19항에 있어서, 공동의 하나 이상의 벽 중 하나는 기판의 표면으로부터 실제적으로 수직한 방향으로 점점 좁아지도록 테이퍼링되는, 전자 디바이스.
- 제19항에 있어서, 레지스트로 이루어진 장벽은 기판(106,206)과 패터닝된 제1층(210) 상에 형성되고, 장벽은 교차부(308)와 제1전도 물질의 제1층(210)의 제1패턴 근처에, 제1전도 물질 또는 제2전도 물질의 제2층(214)의 제2패턴 근처에 있는, 전자 디바이스.
- 제19항에 있어서, 기판의 표면에 수직한 방향으로 테이퍼링되고 레지스트를 포함하는 장벽은 기판(106,206)과 패턴화된 제1층(210) 상에 형성되는, 전자 디바이스.
- 기판을 포함하는 회로로서,기판은 2개 이상의 전자 소자를 갖고, 2개 이상의 소자 중 하나는 2개 이상의 소자 중 다른 하나와 분리되고 공동 내 적어도 부분적으로 둘러싸인, 기판을 포함하는 회로.
- 제28항에 있어서, 2개 이상의 소자 중 하나는 박막 트랜지스터인, 기판을 포함하는 회로.
- 제28항에 있어서, 2개 이상의 소자 중 하나는 기판(106,206) 상에 형성된 장벽을 포함하는 교차 구조이고, 장벽은 레지스트로 이루어지고 기판(106,206) 상의 제1전도 물질의 제1층(210)의 제1패턴에 근접하고 제1전도 물질 또는 제2전도 물질의 제2층(214)의 제2패턴에 근접하는, 기판을 포함하는 회로.
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