KR20070083772A - 멀티 프로세서 시스템에서의 동기화 방법 및 장치 - Google Patents

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Abstract

본 발명은 적어도 두 개의 프로세서를 구비한 멀티-프로세서 시스템에서의 동기화 방법 및 장치에 관한 것이며, 적어도 두 개의 작동 모드 사이에 전환을 가능케 하는 전환 수단이 포함되며, 상기 장치는, 동기화가 정지 신호에 의해 실행되며, 상기 정지 신호가 선행 프로세서를 적어도 제2 프로세서와 동기화시키기 위해 선행 프로세서를 정지시키는 방식으로 구성된다.
멀티-프로세서 시스템, 동기화, 작동 모드, 전환 수단, 정지 신호

Description

멀티 프로세서 시스템에서의 동기화 방법 및 장치{METHOD AND DEVICE FOR SYNCHRONISING IN A MULTI-PROCESSOR SYSTEM}
특히 자동차에서, 혹은 산업 장치 분야, 예컨대 기계 장치 분야에서, 그리고 자동화에서와 같은 기술 적용에서, 끊임없이 마이크로프로세서 혹은 컴퓨터를 기반으로 하는 제어 및 조절 시스템이 안전 임계 적용을 위해 더욱더 이용되고 있다. 이와 관련하여 이중 컴퓨터 시스템 혹은 이중 프로세서 시스템(Dual Cores)은 오늘날 안전 임계 적용을 위한, 특히 자동차에서 예컨대 안티록 브레이크 시스템을 위한, 전자식 주행 안정 프로그램(ESP)을 위한, 또는 드라이브-바이-와이어(Drive-by-Wire) 혹은 스티어-바이-와이어(Steer-by-Wire) 및 브레이크-바이-와이어(Break-by-Wire) 등과 같은 엑스-바이-와이어(X-by-Wire) 시스템을 위한 통상적인 컴퓨터 시스템이다. 미래의 적용에서도 이러한 높은 안전성 요건을 충족하기 위해, 예컨대 컴퓨터 시스템의 반도체 구조를 축소할 시에 발생하는 과도 에러에 대처할 수 있도록 강력한 에러 메커니즘 및 에러 처리 메커니즘이 요구된다. 이때, 코어 자체를, 다시 말해 프로세서를 보호하는 것은 상대적으로 어렵다. 이를 위한 해결 방법은 언급한 바와 같이 에러 검출을 위해 이중 컴퓨터 시스템 혹은 이중 코어 시스템을 이용하는 것이다.
그러므로 적어도 2개의 실행 유닛이 통합되어 있는 이러한 프로세서 유닛들 은 이중 코어 혹은 다중 코어 아키텍처로서 공지되어 있다. 이러한 이중 코어 혹은 다중 코어 아키텍처는 종래 기술에 따라 주로 2가지 이유에서 제안된다:
첫 번째 이유에서 이러한 이중 코어 혹은 다중 코어 아키텍처를 사용함에 따라, 두 실행 유닛 혹은 코어가 반도체 칩 상의 2개의 연산 유닛으로서 고려 및 처리되면서, 성능 향상, 다시 말해 실행 향상이 달성될 수 있다. 이와 같은 구성에서, 2개의 실행 유닛 혹은 코어는 서로 다른 프로그램 또는 태스크를 처리한다. 그렇게 함으로써, 성능 향상이 달성되며, 그에 따라 이러한 구성은 성능 모드 혹은 실행 모드로서 지칭된다.
이중 코어 혹은 다중 코어 아키텍처를 실현하는 두 번째 이유는, 두 실행 유닛이 중복적으로 동일한 프로그램을 처리하면서 안전성이 향상되는 점에 있다. 두 실행 유닛 혹은 CPU들, 다시 말해 코어의 결과들이 비교되며, 에러는 일치성에 대한 비교 시에 검출될 수 있다. 이런 구성은 이하에서 안전 모드 혹은 에러 검출 모드로서 지칭된다.
그로 인해 오늘날, 한편으로는 하드웨어 에러를 검출하기 위해 중복적으로 기능하는 이중 혹은 멀티 프로세서 시스템(이중 코어 혹은 마스터 체커 시스템 참조)이 존재하고, 다른 한편으로는 자체 프로세서에서 상이한 데이터를 처리하는 이중 혹은 멀티 프로세서 시스템이 존재한다. 그런 다음 이러한 두 작동 모드를 하나의 이중 혹은 멀티 프로세서 시스템에서 조합한다면(편의상, 이하에서는 단지 이중 프로세서 시스템에 대해서만 언급되지만, 그러나 이하에 기술되는 발명은 정확하게 멀티 프로세서 시스템에도 적용될 수 있다), 두 프로세서는 실행 모드에서 서 로 다른 데이터를 수신해야만 하며, 에러 검출 모드에서는 동일한 데이터를 수신해야만 한다.
본 발명의 목적은 모드에 따라 명령어/데이터를 적어도 두 개의 프로세서 또는 코어에 중복적으로 또는 상이하게 전송하며 특히 실행 모드에서 메모리 접근권을 분배하는 유닛 및 방법을 제공하는 것이며, 상기 메모리 접근권은 모드 변경 시에 두 개의 프로세서 또는 코어의 동기화 및/또는 비동기화를 가능케 한다.
이러한 유닛은 지금까지 공지되지 않고 있다. 이러한 유닛은, 작동 중 안전 모드 및 실행 모드의 두 모드에서 전환될 수 있도록 이중 프로세서 시스템의 효과적인 작동을 가능케 한다. 이후에는 프로세서에 대해 언급되지만, 이는 또한 코어 또는 연산 유닛을 개념적으로 포함한다.
또한, 본 발명의 목적은 멀티 프로세서 시스템의 동기화가 이루어질 수 있는 가능성을 제공하는 것이다. 지금까지 이러한 방법 또는 구현 장치는 공지되지 않고 있다. 두 개의 모드 중 하나만을 처리할 수 있는 멀티 프로세서 시스템은 존재하지만, 클록 동기식으로 작동되고 전환 가능하며 데이터를 정확한 클록으로 비교할 수 있는 시스템은 존재하지 않는다. 동기화는 사전 설정된 방법에 의해 정확한 클록으로 그리고 클록 동기식으로 이루어질 수 있지만, 정확한 동기화가 필요하지 않은 적용 분야에도 제공될 수 있다. 또한, 이러한 방법은 "루즈(lose)" 동기화를 달성하기 위해 적용될 수 있다. 루즈 동기화는 두 개의 프로세서가 동일하게 처리되지만 처리의 시간 간격이 비교기에 의해 사전 설정된 범주 내에서 변동될 수 있는 동기화이다.
이중 컴퓨터 시스템에는 동일하거나 상이한 태스크를 처리할 수 있는 두 개의 프로세서가 존재한다. 이중 컴퓨터 시스템의 이들 두 프로세서는 상기 태스크를 클록 동기식으로 또는 클록 오프셋식으로 처리할 수 있다.
출력 데이터가 클록 동기식으로 비교되어야 하는 클록 동기식 시스템에서 두 개의 모드 사이에 전환을 가능케 하기 위해, 상기 두 개의 프로세서는 동기화될 수 있어야 한다. 다시 말해, 프로세서가 실행 모드(상이한 태스크를 처리하고 출력 데이터가 비교되지 않는 모드)에 의해 안전 모드(두 개의 프로세서가 동일한 태스크를 처리하고 이들의 출력 데이터가 각각의 클록에서 비교되는 모드)로 변경되는 경우, 두 개의 프로세서는 프로그램 진행 중에 동기화될 수 있어야 한다.
따라서, 본 발명은 전환 요구가 신호에 의해 개시되는 방법 및 장치를 제공한다. 상기 신호는, 예를 들어 명령어 버스의 관찰에 의해 생성될 수 있거나(전환 요청이 실행되었는지 여부를 본다), 디코더의 제어 신호일 수 있으며(예를 들어 다른 프로세서에서 인터럽트의 개시, 레지스터에의 기록, ...), 이로써 프로세서는 사전 설정된 프로그램 주소에의 점프가 이루어진다.
또한, 바람직한 방식으로 두 개의 프로세서는 아이디, 즉 멀티 프로세서 시스템에서 각각의 프로세서에 대해 고유한 ID에 근거하여 상이한 프로그램 위치에의 점프가 이루어지고, 이로써 동기화된다(중요 사항: 프로세서-ID-비트에 의한 프로세서 확인, 조건부 점프, 각각의 프로세서에 대해 별도의 메모리 영역으로부터 동일한 주소를 갖는 프로세서-ID-비트의 판독, 내부 프로세서 레지스터에 저장된 프로세서-ID-비트).
본 발명은 적어도 두 개의 프로세서를 구비한 멀티-프로세서 시스템에서의 동기화 방법 및 장치를 제공하며, 적어도 두 개의 작동 모드 사이에 전환을 가능케 하는 전환 수단이 포함되며, 상기 장치는 동기화가 정지 신호에 의해 실행되는 방식으로 구성되며, 상기 정지 신호는 선행 프로세서를 적어도 제2 프로세서와 동기화시키기 위해 선행 프로세서를 정지시킨다.
바람직하게 동기화는 적어도 하나의 프로세서의 전환 요청의 전달에 의해 이루어지며(예를 들어 다른 프로세서에서 인터럽트의 개시, 레지스터에의 기록, ...) 이에 의해 프로세서는 사전 설정된 프로그램 주소에 점프된다.
또한, 본 발명은 적어도 두 개의 연산 유닛을 구비한 시스템에서 적어도 하나의 데이터 소스로부터 데이터 분배를 위한 유닛을 제공하며, 전환 수단(모드 스위치)이 포함되며, 상기 전환 수단에 의해 시스템의 적어도 두 개의 작동 모드 사이에 전환될 수 있으며, 상기 유닛은, 데이터 분배 및/또는 데이터 소스(특히 명령어 메모리, 데이터 메모리, 캐시)가 작동 모드에 따르는 방식으로 구성된다. 또한, 이러한 유닛을 구비한 시스템이 제공된다.
이와 관련하여, 제1 작동 모드는 안전 모드에 상응하며, 안전 모드에서 2개의 연산 유닛은 동일한 프로그램 및/또는 데이터를 처리하며, 비교 수단이 제공되며, 상기 비교 수단은 동일한 프로그램을 처리할 시에 발생하는 상태들을 그 일치성에 대해 비교한다.
본 발명에 따른 장치 또는 본 발명에 따른 방법은 이중 프로세서 시스템 내에서 두 개의 모드를 구현하는 것을 가능케 한다.
두 프로세서가 에러 검출 모드(F 모드)에서 작동한다면, 그 두 프로세서 모두는 동일한 데이터/명령어를 수신하며, 실행 모드(P 모드)에서 작동한다면, 각각의 프로세서는 메모리로 접근할 수 있다. 이때 이러한 유닛은 단지 단순하게 존재하는 메모리 혹은 주변 장치에 대한 접근을 관리한다.
F 모드에서, 유닛은 프로세서(여기서는 마스터로 지칭함)의 데이터/주소를 전달받아, 메모리, 버스 등과 같은 컴포넌트에 그 데이터/주소를 전송한다. 제2 프로세서(여기서는 슬레이브)도 동일한 접근을 시도하려고 할 수도 있다. 이런 점을 데이터 분배 유닛은 제2 포트에서 수신하지만, 추가의 컴포넌트들에 질의조회(inquiry)를 전송하지는 않는다. 데이터 분배 유닛은 마스터에 전달하는 것과 동일한 데이터를 슬레이브에 전달하여, 두 프로세서의 데이터를 비교한다. 그 비교한 데이터가 서로 상이하면, 그에 대해 데이터 분배 유닛(여기서는 DVE)은 에러 신호로 표시한다. 그로 인해 단지 마스터만이 버스/메모리에 대해 작용하며, 슬레이브는 동일한 데이터를 수신한다(작동 방법은 이중 코어 시스템에서와 동일하다).
P 모드에서, 두 프로세서는 서로 다른 프로그램 부분을 처리한다. 그로 인해 메모리 접근도 서로 다르다. 그에 따라 DVE는 프로세서들의 요구를 수신하고, 결과들/요구 데이터를 요구했던 프로세서에 그 결과들/요구 데이터를 반환한다. 그런 다음 두 프로세서 모두가 동시에 컴포넌트에 접근하고자 한다면, 일측 프로세서는, 타측 프로세서가 작업을 완료할 때까지 대기 상태로 전환된다.
두 모드 간의 전환과 그에 따른 데이터 분배 유닛의 상이한 작동 방법 간의 전환은 제어 신호를 통해 이루어진다. 이는 두 프로세서 중 일측의 프로세서에 의해 생성되거나 혹은 외부에서 생성될 수 있다.
만일 이중 프로세서 시스템이 클록 오프셋 방식의 F 모드에서 작동되면서, P 모드에서는 작동되지 않는다면, DVE 유닛은 슬레이브용 데이터를 그에 상응하게 지연시키거나, 마스터의 출력 데이터가 에러 검출을 위해 슬레이브의 출력 데이터와 비교될 수 있을 때까지, 이러한 마스터의 출력 데이터를 저장한다.
도1은 제1 컴퓨터 및 제2 컴퓨터를 구비한 이중 컴퓨터 시스템을 개략적으로 도시한 블록선도이다.
도2는 데이터 분배 유닛과 관련하여 실시예에 따라 구현된 데이터 및 데이터 주소 흐름을 도시한 블록선도이다.
도3은 모드-스위치 기능 방식을 도시한 도면이다.
클록 오프셋은 도1에 따라 더욱 상세하게 설명된다.
도1은 제1 컴퓨터(100), 특히 마스터 컴퓨터와, 제2 컴퓨터(101), 특히 슬레이브 컴퓨터를 구비한 이중 컴퓨터 시스템을 도시하고 있다. 이와 관련하여 시스템 전체는 사전 설정이 가능한 클록으로 또는 사전 설정이 가능한 클록 주기(clock cycle)(CLK)로 작동된다. 컴퓨터(100)의 클록 입력 장치(CLK1) 및 컴퓨터(101)의 클록 입력 장치(CLK2)를 통해, 이중 컴퓨터 시스템에 클록이 공급된다. 그 외에도 이러한 이중 컴퓨터 시스템의 경우, 실시예에 따라 에러 검출을 위한 특별한 특징 이 포함된다. 다시 말해, 제1 컴퓨터(100) 및 제2 컴퓨터(101)는 시간 오프셋으로, 특히 사전 설정 가능한 시간 오프셋 내지 사전 설정 가능한 클록 오프셋으로 기능한다. 이와 관련하여, 시간 오프셋에 대해 각각 임의의 시간이 사전 설정될 수 있으며, 클록 주기의 오프셋과 관련하여 각각 임의의 클록이 사전 설정될 수 있다. 이는 클록 주기의 정수 오프셋일 수 있으며, 또한 본 실시예에 도시한 바와 같이 1.5 클록 주기의 오프셋일 수 있으며, 본 실시예에서 제1 컴퓨터(100)는 제2 컴퓨터(101)에 앞서서 단지 1.5 클록 주기로 기능하거나 작동된다. 이와 같은 오프셋을 통해서, 공통 모드 에러, 이른바 공통 모드 고장이, 컴퓨터들 혹은 프로세서들에, 다시 말해 이중 코어 시스템의 코어들에 동일하게 간섭하고, 그에 따라 검출되지 않은 상태로 유지되는 점은 방지될 수 있다. 다시 말해, 이러한 공통 모드 에러는 오프셋을 통해 프로그램 실행 중 여러 시점에서 컴퓨터에 영향을 미치고, 그에 따라 두 컴퓨터와 관련하여 다양한 효과를 야기하며, 그럼으로써 에러가 식별될 수 있게 된다. 클록 오프셋이 없는 동일한 에러 작용은 경우에 따라 비교 중에 검출되지 않을 수도 있는데, 이는 오프셋을 통해 방지된다. 이와 같이 시간 혹은 클록과 관련한 오프셋을, 본 실시예에 따라서는 특히 1.5 클록 주기를 이중 컴퓨터 시스템에 구현하기 위해서, 오프셋 모듈들(112 내지 115)이 구현된다.
전술한 공통 모드 에러를 검출하기 위해, 상기 이중 컴퓨터 시스템은 예컨대 사전 설정된 시간 오프셋 혹은 클록 주기 오프셋으로, 특히 본 실시예에서는 1.5 클록 주기로 기능 할 수 있도록 고안된다. 다시 말해 일측의 컴퓨터, 예컨대 컴퓨터(100)는 컴포넌트, 예컨대 외부 컴포넌트들(103, 104)에 직접 응답하는 동안, 제 2 컴퓨터(101)는 이러한 공통 모드 에러를 검출하기 위해 정확하게 1.5 클록 주기의 지연으로 기능한다. 이러한 경우, 목표하는 1.5 주기 지연, 다시 말해 1.5 클록 주기를 생성하기 위해, 컴퓨터(101)는 반전 클록(inverted clock)을, 다시 말해 반전 클록 신호를 클록 입력 장치(CLK2)에 공급한다. 그렇게 함으로써, 컴퓨터의 전술한 접속, 다시 말해 버스들을 통한 그 컴퓨터의 데이터 내지 명령어의 전달은 전술한 클록 주기 만큼, 다시 말해 본 실시예에서는 특히 1.5 클록 주기 만큼 지연되어야 하며, 이를 위해 앞서 말한 바와 같이 오프셋 혹은 지연 모듈들(112 내지 115)이 제공된다. 두 컴퓨터 혹은 프로세서(100 및 101) 이외에도, 컴포넌트들(103 및 104)이 제공되며, 이들 컴포넌트들은 버스 라인들(116A, 116B, 116C)로 이루어진 버스(116)와 버스 라인들(117A, 117B)로 이루어진 버스(117)를 통해 두 컴퓨터(100 및 101)와 연결된다. 이와 관련하여 117은 명령어 버스이며, 이 경우 117A는 명령어 주소 버스이고, 117B는 부분 명령어 (데이터) 버스이다. 주소 버스(117A)는 명령어 주소 포트 IA1(명령어 주소 1)을 통해 컴퓨터(100)와 연결되며, 명령어 주소 포트 IA2(명령어 주소 2)를 통해 컴퓨터(101)와 연결된다. 명령어 자체는 부분 명령어 버스(117B)를 통해 전송되는데, 이 부분 명령어 버스(117B)는 명령어 포트 I1(명령어 1)을 통해 컴퓨터(100)와 연결되며, 명령어 포트 I2(명령어 2)를 통해 컴퓨터(101)와 연결된다. 이와 같이 117A 및 117B로 구성되는 명령어 버스(117) 내에는 컴포넌트(103), 예컨대 명령어 메모리, 특히 안전 명령어 메모리 등이 개재되어 있다. 특히 명령어 메모리로서 구성되는 이러한 컴포넌트는 본 실시예에서 클록(CLK)으로 작동된다. 그 외에도, 116은 데이터 버스를 나타내는데, 이 데이터 버스는 데이터 주소 버스 혹은 데이터 주소 라인(116A)과 데이터 버스 혹은 데이터 라인(116B)을 포함한다. 이와 관련하여, 116A는, 다시 말해 데이터 주소 라인은 데이터 주소 포트 DA1(데이터 주소 1)를 통해 컴퓨터(100)와 연결되며, 데이터 주소 포트 DA2(데이터 주소 2)를 통해 컴퓨터(101)와 연결된다. 마찬가지로 데이터 버스 혹은 데이터 라인(116B)은 데이터 포트 DO1(데이터 아웃 1) 및 데이터 단자 DO2(데이터 아웃 2)를 통해 컴퓨터(100) 내지 컴퓨터(101)와 연결된다. 또한, 데이터 버스(116)에는 데이터 버스 라인(116C)이 포함되어 있는데, 이 데이터 버스 라인(116C)은 데이터 포트 DI1(데이터 인 1) 및 데이터 포트 DI2(데이터 인 2)를 통해 각각 컴퓨터(100) 내지 컴퓨터(101)와 연결된다. 라인들(116A, 116B, 116C)로 구성되는 이러한 데이터 버스(116) 내에는, 컴포넌트(104)가 개재되는데, 예컨대 데이터 메모리, 특히 안전 데이터 메모리 등이 개재된다. 또한, 이러한 컴포넌트(104) 역시 본 실시예에 따라 클록(CLK)을 공급받는다.
이와 관련하여, 컴포넌트들(103 및 104)은, 데이터 버스 및/또는 명령어 버스를 통해 이중 컴퓨터 시스템의 컴퓨터들과 연결되고, 이중 컴퓨터 시스템의 데이터 및/또는 명령어에 대한 접근에 상응하게 기록 작동 및/또는 판독 작동과 관련하여 에러가 있는 데이터 및/또는 명령어를 수신하거나 전송할 수 있는 임의의 컴포넌트들을 대표한다. 에러를 방지하기 위해, 예컨대 패리티 비트와 같은 에러 검출을, 혹은 예컨대 에러-보정-코드, 다시 말해 ECC 등과 같은 기타 에러 코드를 생성하는 에러 검출 발생기들(105, 106, 107)이 제공되기는 한다. 그러나 이를 위해 대응하는 에러 검출 검사 장치들이나, 혹은 체크 장치들(108 및 109)이, 각각의 에 러 검출, 다시 말해 예컨대 패리티 비트 혹은 ECC와 같은 기타 에러 코드를 검사하기 위해 제공되어야 한다.
이중 컴퓨터 시스템 내에서의 중복 실행과 관련하는 데이터 및/또는 명령어의 비교는, 도1에 도시한 바와 같은 비교기들(110 및 111) 내에서 이루어진다. 그러나 시간 오프셋이 존재한다면, 특히 비동기 이중 프로세서 시스템에 의해 야기되거나, 혹은 동기 이중 프로세서 시스템에서는 동기화 시 에러에 의해 야기되거나, 혹은 이러한 특수한 실례에서와 같이 에러 검출에 바람직한 시간 오프셋 내지 클록 주기 오프셋에 의해, 특히 여기서는 1.5 클록 주기에 의해 야기되어, 컴퓨터들(100 및 101) 사이에 클록 오프셋이나 클록 주기 오프셋이 존재한다면, 이와 같은 시간 오프셋이나 혹은 클록 오프셋에서, 컴퓨터는, 여기서는 특히 컴퓨터(100)는, 기타 시간 공유 장치, 혹은 액추에이터, 혹은 센서들과 관련하여, 컴포넌트들에서, 특히 예컨대 여기서는 메모리(103 혹은 104)와 같은 외부 컴포넌트들에서 에러가 있는 데이터 및/또는 명령어를 기록하거나 판독할 수 있다. 그러므로 이러한 컴퓨터(100)는 이러한 클록 오프셋에 의해 제공되는 판독 접근 대신에 기록 접근을 실행할 수 있다. 이와 같은 시나리오는 자명하게는 시스템 전체에 에러를 야기하며, 이 경우 특히 어떠한 데이터 및/또는 명령어가 바로 에러가 있는 것으로 변경되었는지를 명확하게 표시할 수 없으며, 그럼으로써 복구 문제성이 발생할 수도 있다.
이러한 문제성을 해결하기 위해, 도시한 바와 같은 지연 유닛(102)이 데이터 버스 및/또는 명령어 버스의 라인들 내에 개재된다. 개관의 용이성을 이유로, 오로지 데이터 버스 내에 개재된 상황만 도시되어 있다. 물론 이는 명령어 버스와 관련하여 정확하게 가능하면서도 생각해 볼 수 있다. 이러한 지연 유닛(102) 혹은 딜레이 유닛(Delay Unit)은, 접근을, 본 실시예에서는 특히 메모리 접근을 지연시키며, 그에 따라 가능한 시간 오프셋 혹은 클록 오프셋이 보상되는데, 이러한 보상은, 특히 예컨대 비교기들(110 및 111)을 통해 에러가 검출될 시에, 예컨대 적어도 이중 컴퓨터 시스템 내에서 에러 신호가 생성될 때까지, 다시 말해 이중 컴퓨터 시스템 내에서 에러 검출이 실행될 때까지 이루어진다. 이와 관련하여 하기와 같이 다양한 변형예들이 구현될 수도 있다:
기록 및 판독 작동의 지연, 단지 기록 작동만의 지연, 혹은 비록 바람직하지는 않지만, 판독 작동의 지연. 이때, 에러가 있는 기록을 방지하기 위해, 변경 신호를 통해서, 특히 에러 신호를 통해서, 지연된 기록 작동은 판독 작동으로 전환될 수 있다.
다음에서는 도2에 따라, 데이터 분배 유닛(DVE)과 관련하여 바람직한 구현에 관해 기술된다. 이러한 데이터 분배 유닛은 바람직하게는 (IIIOPDetect를 통한) 전환 요구를 검출하기 위한 장치, 모드-스위치 유닛 및 Iram 및 Dram 제어 모듈로 구성된다.
IIIOpDetect: 두 모드 간의 전환은 "스위치-디텍트(Switch-Detect)" 유닛들을 통해 검출된다. 이런 유닛은 명령어 버스 상에서 캐시와 프로세서 사이에 위치하여, 명령어(IIIOp)가 프로세서에 로딩 되는지 여부를 보여준다. 명령어가 검출되며, 이러한 사건은 모드 스위치 유닛에 통지된다. "스위치-디텍트" 유닛은 각각의 프로세서를 위해 개별적으로 제공되어 있다. "스위치-디텍트" 유닛은 무정지 형(fault-tolerant)이 아닌 방식으로 고안되어야 하는데, 왜냐하면 상기 유닛은 이중으로, 그에 따라 중복되어 제공되어 있기 때문이다. 다른 방법에 따라서는 이러한 유닛을 무정지형 방식으로, 그에 따라 단독으로 고안하는 점도 생각해 볼 수 있다. 그러나 중복식 설계가 바람직하다.
ModeSwitch: 두 모드 간의 전환은 "스위치-디텍트" 유닛에 의해 야기된다. 만일 잠금 모드(lock mode)에서 분할 모드(split mode)로 전환이 이루어져야 한다면, 두 "스위치-디텍트" 유닛이 전환을 검출하는데, 왜냐하면 두 프로세서는 잠금 모드에서 동일한 프로그램 코드를 처리하기 때문이다. 프로세서 1의 "스위치-디텍트" 유닛은 프로세서 2의 "스위치-디텍트" 유닛에 앞서서 1.5 클록 동안 이러한 전환을 검출한다. "모드 스위치" 유닛은 대기 신호를 이용하여 프로세서 1을 2 클록만큼 정지시킨다. 프로세서 2는 1.5 클록 이후에 마찬가지로 정지하긴 하지만, 그러나 시스템 클록으로 동기화될 수 있도록 하기 위해 단지 0.5 클록만큼만 정지된다. 이어서, 상태 신호는 추가의 컴포넌트들을 위해 분할 신호로 전환되며, 두 프로세서는 계속해서 기능한다. 그런 다음 두 프로세서가 서로 다른 클록을 실행할 수 있도록 하기 위해, 그 두 프로세서는 프로그램 코드가 서로 달라야 한다. 이는, 분할 모드로 전환된 직후에 프로세서-ID에 대한 판독 접근이 이루어지면서 달성된다. 이와 같은 판독된 프로세서-ID는 두 프로세서 각각에 대해 서로 다르다. 그런 다음, 만일 설정 프로세서-ID에 대한 비교가 이루어진다면, 이어서 대응하는 프로세서는 조건부 점프 명령어를 또 다른 프로그램 위치로 보낼 수 있게 된다. 분할 모드에서 잠금 모드로 전환할 시에, 이런 전환은 일측의 프로세서가 검출하거 나 두 프로세서 중 어느 하나의 프로세서가 먼저 검출한다. 그에 따른 프로세서는 전환 명령어가 포함되어 있는 프로그램 코드를 실행하게 된다. 그런 다음 그런 상황은 "스위치-디텍트" 유닛에 의해 등록되고, 이 등록 상황은 모드 스위치 유닛에 통지된다. 모드 스위치 유닛은 대응하는 프로세서를 정지시키면서, 제2 프로세서에 인터럽트를 통한 동기화의 요구를 통지한다. 제2 프로세서는 인터럽트를 수신하고, 그런 다음 자신의 태스크를 종료하기 위한 소프트웨어 루틴을 실행할 수 있게 된다. 그리고 이러한 제2 프로세서는 마찬가지로 전환을 위한 명령어가 위치하는 프로그램 위치로 점프한다. 제2 프로세서의 "스위치-디텍트" 유닛은 마찬가지로 모드 전환을 위한 요구를 모드 스위치 유닛에 신호 전달한다. 그런 다음 시스템 클록 측면이 상승하는 시점에, 프로세서 1에 대한 대기 신호가 검출되며, 1.5 클록 이후에 프로세서 2에 대한 대기 신호가 검출된다. 그런 다음 두 프로세서는 다시금 1.5 클록의 클록 오프셋으로 동기화되어 기능 하게 된다.
만일 시스템이 잠금 모드에 있다면, 두 "스위치-디텍트" 유닛은 분할 모드로 전환되고자 하는 요구를 모드 스위치 유닛에 통지해야만 한다. 전환 요구가 단지 하나의 유닛에 의해서만 이루어진다면, 에러가 비교 유닛들에 의해 검출되는데, 왜냐하면 비교 유닛들은 두 프로세서 중 일측의 프로세서로부터 계속해서 데이터를 공급받고 있으며, 그 데이터는 정지된 프로세서와는 일치하지 않기 때문이다.
만일 두 프로세서가 분할 모드에 있으면서, 일측의 프로세서는 다시 잠금 모드로 전환되지 않는다면, 이는 외부 워치도그(Watchdog)에 의해 검출될 수 있다. 각각의 프로세서에 대한 트리거 신호가 있을 시에, 워치도그는 대기 중인 프로세서 가 더 이상 신호를 전달하지 않음을 검출한다. 만일 프로세서 시스템에 대해 단지 하나의 워치도그 신호만이 존재한다면, 워치도그의 트리거링은 단지 잠금 모드에서만 이루어져야 한다. 그에 따라, 워치도그는 모드 전환이 이루어지지 않았음을 검출할 수도 있다. 모드 신호는 이중 레일 신호로서 존재한다. 이 경우 "'10"'은 잠금 모드를 나타내며, "'01"'은 분할 모드를 나타낸다. "'00"' 및 "'11"'일 때에는 에러가 발생한다.
IramControl: 두 프로세서의 명령어 메모리에 대한 접근은 IRAM 제어 장치에 의해 제어된다. IRAM 제어 장치는 안전하게 설계되어 있어야 한다. 왜냐하면, 이러한 제어 장치는 단일 지점 오류(Single Point of Failure)이기 때문이다. IRAM 제어 장치는 각각의 프로세서에 대한 두 개의 상태 기기(state machine)로 구성된다. 다시 말해 일측의 상태 기기는 클록 동기식(iram1clkreset)으로, 그리고 타측의 상태 기기는 비동기식(readiram1)으로 형성된다. 안전 임계 모드에서, 두 프로세서의 상태 기기들은 상호 사이에 모니터링 하며, 실행 모드에서는 독립적으로 기능한다.
프로세서들의 두 캐시의 재로딩은 두 개의 상태 기기, 즉 동기식 상태 기기(iramclkreset)와 비동기식 상태 기기(readiram)에 의해 제어된다. 이러한 두 상태 기기들에 의해, 메모리 접근은 분할 모드에서 분리된다. 이러한 경우, 프로세서 1은 더욱 높은 우선권을 갖는다. 프로세서 1에 의한 메인 메모리에 대한 접근 후에는, 두 프로세서 모두가 다시 메인 메모리에 접근하고자 한다면, 프로세서 2에 메모리 접근 허가가 할당된다. 이러한 두 상태 기기는 각각의 프로세서를 위 해 구현된다. 잠금 모드에서 상태 기기들의 출력 신호들은 발생하는 에러를 검출할 수 있도록 비교된다.
잠금 모드에서 캐시 2를 갱신하기 위한 데이터는 IRAM 제어 유닛에서 1.5 클록만큼 지연된다.
SysControl의 제로 레지스터 내 5비트로, 문제가 되는 코어가 암호화된다. 코어 1은 0비트이며, 코어 2의 경우 비트는 높다(High). 이러한 레지스터는 주소 65528을 갖는 메모리 영역에 반영된다.
코어 2가 메모리에 접근할 시에, 우선 컴퓨터가 어떠한 모드에 위치하는지가 검사된다. 컴퓨터가 잠금 모드라고 하면, 코어 2의 메모리 접근은 억제된다. 이러한 신호는 공통 레일 신호로서 존재하는데, 왜냐하면 상기 신호는 안전 임계이기 때문이다.
프로세서 1의 프로그램 카운터는, 잠금 모드에서 프로세서 2의 프로그램 카운터와 비교될 수 있도록 하기 위해, 1.5 클록만큼 지연된다.
분할 모드에서, 두 프로세서의 캐시들은 서로 상이하게 재로딩 될 수 있다. 그런 다음 잠금 모드로 전환된다면, 두 캐시는 상호 사이에 일치하지 않는다. 그렇게 함으로써 두 프로세서는 서로 상이하게 작동하며, 그 결과 비교기는 에러를 신호화 한다. 이를 방지하기 위해, IRAM 제어 장치에는 플래그 도표(flag table)가 구성된다. 이 플래그 도표에서, 캐시 행이 잠금 모드에서 기록되었는지, 혹은 분할 모드에서 기록되었는지가 검출된다. 잠금 모드에서 캐시 행에 대응하는 엔트리는 캐시 행 재로딩 시에 0으로 설정되고, 분할 모드에서는 (단지 하나의 캐시만 의 캐시 행의 캐시 갱신 시에도) 1로 설정된다. 만일 프로세서가 잠금 모드에서 메모리 접근을 실행한다면, 상기 캐시 행이 잠금 모드에서 갱신된 것인지 여부가, 다시 말해 두 캐시의 캐시 행들이 동일한지 여부가 검사된다. 분할 모드에서, 프로세서는 항상, 플래그 벡터와 같이, 독립적으로 캐시 행들에 접근할 수 있다. 이러한 도표는 단지 일 회만 존재해야만 한다. 왜냐하면, 에러가 있을 시에 두 프로세서는 서로 상이하게 작동하며, 그로 인해 비교기들에서 이러한 에러는 분명하게 검출되기 때문이다. 중앙 도표에 대한 접근 시간이 상대적으로 길기 때문에, 이러한 도표는 또한 각각의 캐시에 복사될 수 있다.
DramControl: 이 컴포넌트 내에서는, 각각의 프로세서의 주소 신호, 데이터 신호 및 메모리 제어 신호에 대해 패리티가 구성된다.
메모리를 차단하기 위해 두 프로세서를 위한 프로세스가 있다. 이러한 프로세스는 안전하게 구현될 필요는 없다. 왜냐하면, 잠금 모드에서 에러가 있는 메모리 접근은 비교기에 의해 검출될 수 있고, 분할 모드에서는 안전성 관련 응용 프로그램은 실행되지 않기 때문이다. 이때, 프로세서가 타측 프로세서를 위해 메모리를 차단하고자 하는지 여부가 검사된다. 이와 같이 데이터 메모리의 차단은 메모리 주소 $FBFF$=64511에 대한 접근에 의해 이루어진다. 이 신호는, 비록 호출의 시점에 대기 명령어가 프로세서에 인가된다고 하더라도, 정확하게 1 클록 동안 인가되어야 한다. 데이터 메모리 접근을 관리하기 위한 상태 기기는 2가지 주요 상태로 구성된다:
- 잠금 프로세서 상태: 두 프로세서들은 잠금 모드에서 기능한다. 다시 말 해 데이터 메모리 잠금의 기능성이 필요하지 않다. 프로세서 1은 메모리 접근을 조정한다.
- 분할 프로세서 상태: 이 경우 데이터 메모리에 대한 접근 충돌(access conflict)의 해소가 필요하며, 메모리 차단이 이루어질 수 있어야 한다.
분할 모드에서 상태는 다시금 접근 충돌을 해소하고 각각의 타측 프로세서용 데이터 메모리를 차단할 수 있는 7가지 상태로 분리된다. 접근 시에 두 프로세서가 동시에 요구할 때, 실행된 순서가 동시에 우선 순위를 나타낸다.
- Core1＼_Lock: 프로세서 1은 데이터 메모리를 차단했다. 이러한 상태에서 프로세서 2가 메모리에 접근하고자 한다면, 프로세서 1이 데이터 메모리를 다시금 차단 해제할 때까지 프로세서 2는 대기 신호에 의해 정지된다.
- Core2＼_Lock: 이 상태는 바로 위에서 언급한 상태와 동일하다. 단지 이 상태에서는 프로세서 2가 데이터 메모리를 차단했으며, 프로세서 1은 데이터 메모리 작동 시에 정지된다.
- lock1＼_wait: 프로세서 1이 단독으로 데이터 메모리를 마찬가지로 예약하고자 했을 때, 데이터 메모리가 프로세서 2에 의해 차단되었다. 그러므로 프로세서 1은 곧바로 후행하는 메모리 차단을 위해 예약된다.
- nex: 프로세서 2에 대해서는 동일하다. 데이터 메모리는 프로세서 1에 의해 차단이 시도되는 동안 차단되었다. 프로세서 2는 사전에 예약하는 방식으로 메모리를 확보한다. 이 경우, 차단이 없는 정상적인 메모리 접근 시에는, 프로세서 1이 앞서서 접근하였다면, 프로세서 2가 프로세서 1에 앞서 접근할 수 있다.
- 프로세서 1의 메모리 접근: 이 경우 메모리는 차단되지 않는다. 메모리 1은 데이터 메모리에 접근할 수도 있다. 만일 프로세서 1이 데이터 메모리를 차단하고자 한다면, 이 상태에서 메모리 1은 데이터 메모리 차단을 실행할 수 있다.
- 프로세서 2에 의한 메모리 접근. 동일한 클록에서, 프로세서 1은 메모리에 접근하고자 하지 않으며, 그에 따라 프로세서 2가 메모리에 자유로이 접근할 수 있다.
- 어느 프로세서도 데이터 메모리에 접근하고자 하지 않는다.
DVE는 언급한 바와 같이 전환 요구의 검출 장치(IIIOPDetect), 모드 스위치 유닛 및 Iram- 및 Dram 제어 장치로 구성된다.
모드-스위치 기능 방식은 이후 도3을 참조하여 다시 한번 상세히 설명된다.
두 프로세서의 전환은 본 실시예에서 예를 들어 프로그램 내에서 명령어(IllOp)에 의해 트리거된다. 각각의 프로세서가 분명하게 확인될 수 있는 것을 전제 조건으로 한다. 이를 위해, 각각의 프로세서에 숫자가 할당된다. 본 실시예에서 하나의 코어는 1이고 다른 하나의 코어는 0이다. 이는 프로세서 상태 레지스터에서 코딩된다.
여기서 두 프로세서는 동기화를 위해 대기 명령어에 의해 정지된다. 정지되어야 하는 프로세서를 위한 클록은 마찬가지로 그 기간동안 정지된다(예를 들어 정지를 위해서는 0 그리고 후속적인 클록을 위해서는 1을 갖는 OR-연결에 의해).
"스위치-디텍트" 유닛: 두 모드 사이의 전환은 "스위치-디텍트" 유닛에 의해 인식된다. 상기 유닛은 캐시와 프로세서 사이에 명령어 버스에 대해 위치하고 명 령어(IllOp)가 프로세서에 로딩되는지 여부를 나타낸다. 명령어가 검출되는 경우, 이러한 사실은 모드 스위치 유닛에 전달된다. 이러한 인식은 "코어 1-신호" 또는 "코어 2-신호"(참조 도2)에 의해 "모드-스위치" 유닛에 전달된다. "스위치-디텍트" 유닛은 각각의 프로세서에 대해 단독으로 제공된다. 이러한 "스위치-디텍트" 유닛은 이중으로 존재하여 중복되기 때문에 오류를 허용하지 않게 실행되어야 한다.
"모드-스위치" 유닛: 두 모드 간의 전환은 "스위치-디텍트" 유닛에 의해 야기된다. 만일 잠금 모드(lock mode)에서 분할 모드(split mode)로 전환이 이루어져야 한다면, 두 "스위치-디텍트" 유닛이 전환을 검출하는데, 왜냐하면 두 프로세서는 잠금 모드에서 동일한 프로그램 코드를 처리하기 때문이다. 프로세서 1의 "스위치-디텍트" 유닛은 프로세서 2의 "스위치-디텍트" 유닛에 앞서서 1.5 클록 동안 이러한 전환을 검출한다. "모드 스위치" 유닛은 대기 신호를 이용하여 프로세서 1을 2 클록만큼 정지시킨다. 프로세서 2는 1.5 클록 이후에 마찬가지로 정지하긴 하지만, 그러나 시스템 클록으로 동기화될 수 있도록 하기 위해 단지 0.5 클록만큼만 정지된다. 이어서, 상태 신호는 추가의 컴포넌트들을 위해 분할 신호로 전환되며, 두 프로세서는 계속해서 기능한다. 그런 다음 두 프로세서가 서로 다른 클록을 실행할 수 있도록 하기 위해, 그 두 프로세서는 프로그램 코드가 서로 달라야 한다. 이는, 분할 모드로 전환된 직후에 프로세서-ID에 대한 판독 접근이 이루어지면서 달성된다. 이와 같은 판독된 프로세서-ID는 두 프로세서 각각에 대해 서로 다르다. 그런 다음, 만일 설정 프로세서-ID에 대한 비교가 이루어진다면, 이어서 대응하는 프로세서는 조건부 점프 명령어를 또 다른 프로그램 위치로 보낼 수 있게 된다. 두 프로세서의 분리를 위한 예는 다음과 같이 표시된다:
분할 과정의 경우 우선 프로세서-ID가 저장된 상태 레지스터의 주소는 r1로 기록된다.
LDL r1.248
LDH r1.255
이어서 IllOp-명령어에 의한 두 프로세서의 분리
에러
r2에서 주소 r1의 내용 상태 레지스터 로딩
LDW r2,r1
상태 레지스터의 제5 위치에서 비트 검사. 0인 경우, 프로세서 1, 1인 경우 프로세서 2.
BTEST r2.5
조건부 점프에 의해 프로세서 2는 다른 프로그램 위치에 제공된다.
JMPI_CT 10
분할 모드에서 잠금 모드로 전환할 시에, 이런 전환은 일측의 프로세서가 검출하거나 두 프로세서 중 어느 하나의 프로세서가 먼저 검출한다. 그에 따른 프로세서는 전환 명령어가 포함되어 있는 프로그램 코드를 실행하게 된다. 그런 다음 그런 상황은 "스위치-디텍트" 유닛에 의해 등록되고, 이 등록 상황은 모드 스위치 유닛에 통지된다. 모드 스위치 유닛은 대응하는 프로세서를 정지시키면서, 제2 프로세서에 인터럽트(도2에서 "메시지 1" 또는 "메시지 2")를 통한 동기화의 요구를 통지한다. 제2 프로세서는 인터럽트를 수신하고, 그런 다음 자신의 태스크를 종료하기 위한 소프트웨어 루틴을 실행할 수 있게 된다. 그리고 이러한 제2 프로세서는 마찬가지로 전환을 위한 명령어가 위치하는 프로그램 위치로 점프한다. 제2 프로세서의 "스위치-디텍트" 유닛은 마찬가지로 모드 전환을 위한 요구를 모드 스위치 유닛에 신호 전달한다. 그런 다음 시스템 클록 측면이 상승하는 시점에, 프로세서 1에 대한 대기 신호가 검출되며, 1.5 클록 이후에 프로세서 2에 대한 대기 신호가 검출된다. 그런 다음 두 프로세서는 다시금 1.5 클록의 클록 오프셋으로 동기화되어 기능 하게 된다.
만일 시스템이 잠금 모드에 있다면, 두 "스위치-디텍트" 유닛은 분할 모드로 전환되고자 하는 요구를 모드 스위치 유닛에 통지해야만 한다. 전환 요구가 단지 하나의 유닛에 의해서만 이루어진다면, 에러가 비교 유닛들에 의해 검출되는데, 왜냐하면 비교 유닛들은 두 프로세서 중 일측의 프로세서로부터 계속해서 데이터를 공급받고 있으며, 그 데이터는 정지된 프로세서와는 일치하지 않기 때문이다.
만일 두 프로세서가 분할 모드에 있으면서, 일측의 프로세서는 다시 잠금 모드로 전환되지 않는다면, 이는 외부 워치도그(Watchdog)에 의해 검출될 수 있다. 각각의 프로세서에 대한 트리거 신호가 있을 시에, 워치도그는 대기 중인 프로세서가 더 이상 신호를 전달하지 않음을 검출한다. 만일 프로세서 시스템에 대해 단지 하나의 워치도그 신호만이 존재한다면, 워치도그의 트리거링은 단지 잠금 모드에서만 이루어져야 한다. 그에 따라, 워치도그는 모드 전환이 이루어지지 않았음을 검출할 수도 있다. 모드 신호는 이중 레일 신호로서 존재한다(도2에서 이것은 상태 를 언급한다). 이 경우 "10"은 잠금 모드를 나타내며, "01"은 분할 모드를 나타낸다. "00" 및 "11"일 때에는 에러가 발생한다.
전환을 위한 명령어는 프로세서의 파이프라인 초반에 검출되기 때문에, 파이프라인 단계에서 검출 이후 점프는 전혀 존재해서는 안된다. 이를 방지할 수 있는 가장 간단한 방법은 명령어(IllOp) 이전에 두 개의 NOp가 도입되는 것이다.
본 발명의 핵심은 앞서 실시한 바와 같이 모드-스위치 방법의 일반적인 기능 방식(각각의 모드에 따라 상이한 데이터 분할 및 이로써 작동 모드의 선택) 및 특히 프로세서들의 동기화에 있다.
그러나 또한, 도시된 특별한 구현에 의해 최초에 언급한 목적이 달성된다.

Claims (32)

  1. 적어도 두 개의 프로세서를 구비한 멀티-프로세서 시스템에서의 동기화 방법이며, 적어도 두 개의 작동 모드 사이에 전환을 가능케 하는 전환 수단이 포함되며, 동기화는 정지 신호에 의해 실행되며, 상기 정지 신호는 선행 프로세서를 적어도 제2 프로세서와 동기화시키기 위해 선행 프로세서를 정지시키는 멀티 프로세서 시스템에서의 동기화 방법.
  2. 제1항에 있어서, 동기화는 동기화 요청에 의해 개시되며, 동기화 요청은 하나 이상의 프로세서에 의해 이루어질 수 있는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 방법.
  3. 제1항에 있어서, 정지 신호로서 프로세서의 대기-신호가 사용되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 방법.
  4. 제1항에 있어서, 정지 신호로서 인터럽트-신호가 개시되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 방법.
  5. 제1항에 있어서, 동기화를 위한 프로세서는 클록 주기의 생략에 의해 정지되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 방법.
  6. 제1항에 있어서, 동기화를 위한 프로세서는 클록 신호의 차단에 의해 정지되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 방법.
  7. 제1항에 있어서, 전환은 전환 요청에 의해 표시되며, 전환 요청은 신호에 의해 개시되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 방법.
  8. 제1항에 있어서, 전환은 전환 요청에 의해 표시되며, 전환 요청이 둘 이상의 프로세서에 의해 요청된 경우에야 비로소 전환이 이루어지는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 방법.
  9. 제1항에 있어서, 전환은 전환 요청에 의해 개시되며, 멀티 프로세서 시스템의 작동 모드의 전환 요청에 따라 변경되고 전환 요청이 신호에 의해 표시되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 방법.
  10. 제1항에 있어서, 작동 모드는 모드 신호에 의해 표시되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 방법.
  11. 제10항에 있어서, 모드 신호는 코딩된 신호로서, 특히 이중-레일-신호로서 제공되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 방법.
  12. 제10항에 있어서, 모드 신호는 중복적으로 생성되며, 특히 두 개의 상태 기기 또는 이중-레일-논리에 의해 생성되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 방법.
  13. 제1항에 있어서, 동기화 요청은 중심 유닛에 안내되고 중심 유닛에 의해 동기화 요청이 적어도 하나의 다른 프로세서에 전달되는 것을 특징으로 하는 동기화 방법.
  14. 제1항에 있어서, 동기화는 전환 요청의 전달에 의해 이루어지며 이에 의해 프로세서는 사전 설정된 프로그램 주소에 점프되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 방법.
  15. 제1항에 있어서, 하나의 프로세서는 다른 하나의 프로세서가 태스크를 처리한 다음 마찬가지로 동일한 프로그램 위치에 도달할 때까지 정지되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 방법.
  16. 제1항에 있어서, 동기화 이후 비동기화를 위해 두 개의 프로세서들은, 멀티 프로세서 시스템에서 각각의 프로세서에 대해 고유한 아이디(ID)에 근거하여 상이한 프로그램 위치들에 점프됨으로써 비동기화되는 것을 특징으로 하는 멀티 프로세 서 시스템에서의 동기화 방법.
  17. 적어도 두 개의 프로세서를 구비한 멀티-프로세서 시스템에서의 동기화 장치이며, 적어도 두 개의 작동 모드 사이에 전환을 가능케 하는 전환 수단이 포함되며, 상기 장치는 동기화가 정지 신호에 의해 실행되며, 상기 정지 신호는 선행 프로세서를 적어도 제2 프로세서와 동기화시키기 위해 선행 프로세서를 정지시키는 방식으로 구성되는 멀티 프로세서 시스템에서의 동기화 장치.
  18. 제17항에 있어서, 제1 작동 모드는 두 개의 프로세서들이 동일한 프로그램을 처리하는 안전 모드에 상응하며, 비교 수단이 제공되어 동일한 프로그램의 처리 시에 상응하는 상태를 일치성에 대해 비교하는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 장치.
  19. 제1항에 있어서, 상기 장치는 정지 신호로서 프로세서의 대기-신호가 사용되는 방식으로 구성되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 장치.
  20. 제17항에 있어서, 상기 장치는 정지 신호로서 인터럽트-신호가 개시되는 방식으로 구성되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 장치.
  21. 제17항에 있어서, 상기 장치는 동기화를 위한 프로세서가 클록 주기의 생략에 의해 정지되는 방식으로 구성되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 장치.
  22. 제17항에 있어서, 상기 장치는 동기화를 위한 프로세서가 클록 신호의 차단에 의해 정지되는 방식으로 구성되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 장치.
  23. 제17항에 있어서, 상기 장치는 작동 모드가 모드 신호에 의해 표시되는 방식으로 구성되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 장치.
  24. 제23항에 있어서, 상기 장치는 모드 신호가 코딩된 신호로서, 특히 이중-레일-신호로서 제공되는 방식으로 구성되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 장치.
  25. 제23항에 있어서, 상기 장치는, 모드 신호가 중복적으로 생성되며, 특히 두 개의 상태 기기 또는 이중-레일-논리에 의해 생성되는 방식으로 구성되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 장치.
  26. 제17항에 있어서, 중심 유닛이 제공되며, 상기 장치는, 동기화 요청이 중심 유닛에 안내되고 중심 유닛에 의해 동기화 요청이 적어도 하나의 다른 프로세서에 전달되는 방식으로 구성되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 장치.
  27. 제17항에 있어서, 상기 장치는, 다른 하나의 프로세서가 태스크를 처리한 다음 마찬가지로 동일한 프로그램 위치에 도달할 때까지 하나의 프로세서가 정지되는 방식으로 구성되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 장치.
  28. 제17항에 있어서, 상기 장치는, 동기화 이후 비동기화를 위해 두 개의 프로세서들이 멀티 프로세서 시스템에서 각각의 프로세서에 대해 고유한 아이디(ID)에 근거하여 상이한 프로그램 위치들에 점프됨으로써 비동기화되는 방식으로 구성되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 장치.
  29. 제28항에 있어서, 프로세서 레지스터가 제공되며, 상기 프로세서 레지스터에 아이디가 저장되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 장치.
  30. 제28항에 있어서, 상기 아이디는 프로세서에 대해 외부에, 특히 중심 유닛(DramCrtl) 내에 저장되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 장치.
  31. 제17항에 있어서, 작동 모드의 전환을 위한 전환 수단은 에러를 허용하도록 설계되며, 특히 상태 기기의 제곱에 의해 또는 이중-레일-논리로의 구현에 의해 설계되는 것을 특징으로 하는 멀티 프로세서 시스템에서의 동기화 장치.
  32. 제17항 내지 제31항 중 어느 한 항에 따른 동기화 장치를 구비한 멀티 프로세서 시스템.
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