RU2007119316A - Способ и устройство для контроля запоминающего устройства в многопроцессорной системе - Google Patents

Способ и устройство для контроля запоминающего устройства в многопроцессорной системе Download PDF

Info

Publication number
RU2007119316A
RU2007119316A RU2007119316/09A RU2007119316A RU2007119316A RU 2007119316 A RU2007119316 A RU 2007119316A RU 2007119316/09 A RU2007119316/09 A RU 2007119316/09A RU 2007119316 A RU2007119316 A RU 2007119316A RU 2007119316 A RU2007119316 A RU 2007119316A
Authority
RU
Russia
Prior art keywords
contents
memory
mode
storage device
parallel
Prior art date
Application number
RU2007119316/09A
Other languages
English (en)
Inventor
Томас КОТТКЕ (DE)
Томас КОТТКЕ
Штефан ТРИТТЛЕР (DE)
Штефан ТРИТТЛЕР
Original Assignee
Роберт Бош ГмбХ (DE)
Роберт Бош Гмбх
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE200410051992 external-priority patent/DE102004051992A1/de
Priority claimed from DE200410051937 external-priority patent/DE102004051937A1/de
Priority claimed from DE200410051950 external-priority patent/DE102004051950A1/de
Priority claimed from DE200410051952 external-priority patent/DE102004051952A1/de
Priority claimed from DE200410051964 external-priority patent/DE102004051964A1/de
Application filed by Роберт Бош ГмбХ (DE), Роберт Бош Гмбх filed Critical Роберт Бош ГмбХ (DE)
Publication of RU2007119316A publication Critical patent/RU2007119316A/ru

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30181—Instruction operation extension or modification
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30181—Instruction operation extension or modification
    • G06F9/30189—Instruction operation extension or modification according to execution mode, e.g. mode flag
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1629—Error detection by comparing the output of redundant processing systems
    • G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1695—Error detection or correction of the data by redundancy in hardware which are operating with time diversity
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/16—Protection against loss of memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3851—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution from multiple instruction streams, e.g. multistreaming
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/845—Systems in which the redundancy can be transformed in increased performance

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Quality & Reliability (AREA)
  • Multimedia (AREA)
  • Hardware Redundancy (AREA)
  • Multi Processors (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Debugging And Monitoring (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

1. Способ контроля запоминающего устройства в системе, включающей в себя, по меньшей мере, два вычислительных блока, причем используют средства переключения, позволяющие переключаться между, по меньшей мере, двумя режимами работы системы, и параллельно с работой системы протоколируют содержимое памяти и/или режима работы, в котором это содержимое было создано.2. Способ по п.1, отличающийся тем, что в отношении режимов работы системы различают режим повышенной производительности и режим безопасности и при параллельном протоколировании отмечают, какое содержимое памяти было создано в режиме повышенной производительности.3. Способ по п.1, отличающийся тем, что в отношении режимов работы системы различают режим повышенной производительности и режим безопасности и при параллельном протоколировании отмечают, какое содержимое памяти было создано в режиме безопасности.4. Способ по п.1, отличающийся тем, что для параллельного протоколирования создают таблицу и эту таблицу обрабатывают в зависимости от сигнала режима, описывающего режим работы, по меньшей мере, одного вычислительного блока.5. Способ по п.2 и 4, отличающийся тем, что в отношении содержимого памяти проводят различие между данными и другим содержимым памяти, в частности командами, и дополнительно в таблице ведут параллельное протоколирование на предмет того, изменялись ли данные в запоминающем устройстве в режиме повышенной производительности.6. Способ по пп.3 и 4, отличающийся тем, что в отношении содержимого памяти проводят различие между данными и другим содержимым памяти, в частности командами, и дополнительно в таблице ведут параллельное протоколиро

Claims (30)

1. Способ контроля запоминающего устройства в системе, включающей в себя, по меньшей мере, два вычислительных блока, причем используют средства переключения, позволяющие переключаться между, по меньшей мере, двумя режимами работы системы, и параллельно с работой системы протоколируют содержимое памяти и/или режима работы, в котором это содержимое было создано.
2. Способ по п.1, отличающийся тем, что в отношении режимов работы системы различают режим повышенной производительности и режим безопасности и при параллельном протоколировании отмечают, какое содержимое памяти было создано в режиме повышенной производительности.
3. Способ по п.1, отличающийся тем, что в отношении режимов работы системы различают режим повышенной производительности и режим безопасности и при параллельном протоколировании отмечают, какое содержимое памяти было создано в режиме безопасности.
4. Способ по п.1, отличающийся тем, что для параллельного протоколирования создают таблицу и эту таблицу обрабатывают в зависимости от сигнала режима, описывающего режим работы, по меньшей мере, одного вычислительного блока.
5. Способ по п.2 и 4, отличающийся тем, что в отношении содержимого памяти проводят различие между данными и другим содержимым памяти, в частности командами, и дополнительно в таблице ведут параллельное протоколирование на предмет того, изменялись ли данные в запоминающем устройстве в режиме повышенной производительности.
6. Способ по пп.3 и 4, отличающийся тем, что в отношении содержимого памяти проводят различие между данными и другим содержимым памяти, в частности командами, и дополнительно в таблице ведут параллельное протоколирование на предмет того, изменялись ли данные в запоминающем устройстве в режиме безопасности.
7. Способ по п.1 или 4, отличающийся тем, что при параллельном протоколировании дополнительно фиксируют, является ли соответствующее содержимое памяти действительным.
8. Способ по п.1 или 4, отличающийся тем, что при запуске вычислительных блоков все содержимое памяти делают недействительным.
9. Способ по п.1, отличающийся тем, что на каждый вычислительный блок предусмотрено свое запоминающее устройство и параллельное протоколирование ведут для каждого запоминающего устройства, причем для каждого запоминающего устройства выполняют сравнение протоколов.
10. Способ по п.9, отличающийся тем, что в рамках параллельного протоколирования создают одну таблицу для обоих вычислительных блоков.
11. Способ по п.9, отличающийся тем, что в рамках параллельного протоколирования создают таблицу для каждого процессора, причем записи в таблицах являются взаимозаменяемыми.
12. Способ по п.4 или 9, отличающийся тем, что записи в таблицах сравнивают на соответствие друг другу.
13. Способ по п.7, отличающийся тем, что информацию о действительности анализируют в режиме безопасности.
14. Устройство для контроля содержимого памяти в системе, включающей в себя, по меньшей мере, два вычислительных блока, содержащее средства переключения, позволяющие переключаться между, по меньшей мере, двумя режимами работы системы, причем устройство выполнено с возможностью параллельного протоколирования содержимого памяти и/или режима работы, в котором это содержимое было создано.
15. Устройство по п.14, отличающееся тем, что запоминающим устройством является устройство кэш-памяти.
16. Устройство по п.14, отличающееся тем, что запоминающее устройство имеет, по меньшей мере, одно поле действительности с возможностью записи в него информации о действительности содержимого памяти.
17. Устройство по п.14, отличающееся тем, что в отношении режимов работы различают режим повышенной производительности и режим безопасности, а устройство выполнено таким образом, чтобы при параллельном протоколировании отмечать, какое содержимое памяти было создано в режиме повышенной производительности.
18. Устройство по п.14, отличающееся тем, что в отношении режимов работы различают режим повышенной производительности и режим безопасности, а устройство выполнено таким образом, чтобы при параллельном протоколировании отмечать, какое содержимое памяти было создано в режиме безопасности.
19. Устройство по п.14, отличающееся тем, что оно выполнено таким образом, чтобы при параллельном протоколировании создавать таблицу с возможностью обработки таблицы в зависимости от сигнала режима, описывающего режим работы, по меньшей мере, одного вычислительного блока.
20. Устройство по пп.17 и 19, отличающееся тем, что в отношении содержимого памяти проводится различие между данными и другим содержимым памяти, в частности командами, причем устройство выполнено с возможностью дополнительного ведения в таблице параллельного протоколирования на предмет того, изменялись ли данные в запоминающем устройстве в режиме повышенной производительности.
21. Устройство по пп.18 и 19, отличающееся тем, что в отношении содержимого памяти проводится различие между данными и другим содержимым памяти, в частности командами, причем устройство выполнено с возможностью дополнительного ведения в таблице параллельного протоколирования на предмет того, изменялись ли данные в запоминающем устройстве в режиме безопасности.
22. Устройство по п.14 или 19, отличающееся тем, что оно выполнено таким образом, чтобы при параллельном протоколировании дополнительно фиксировать, является ли соответствующее содержимое памяти действительным.
23. Устройство по п.14 или 19, отличающееся тем, что оно выполнено таким образом, чтобы при запуске вычислительных блоков все содержимое памяти становилось недействительным.
24. Устройство по п.14, отличающееся тем, что на каждый вычислительный блок предусмотрено свое запоминающее устройство и устройство выполнено с возможностью ведения параллельного протоколирования для каждого запоминающего устройства, причем для каждого запоминающего устройства выполняется сравнение протоколов.
25. Устройство по п.24, отличающееся тем, что оно выполнено таким образом, чтобы в рамках параллельного протоколирования для обоих вычислительных блоков содержалась таблица.
26. Устройство по п.24, отличающееся тем, что оно выполнено с возможностью создания таблицы для каждого вычислительного блока в рамках параллельного протоколирования, причем записи в таблицах являются взаимозаменяемыми.
27. Устройство по п.19 или 24, отличающееся тем, что оно выполнено с возможностью сравнения записей в таблицах на соответствие.
28. Устройство по п.16, отличающееся тем, что оно выполнено таким образом, чтобы в режиме безопасности анализировать информацию о действительности.
29. Система, содержащая устройство для контроля запоминающего устройства по п.14.
30. Запоминающее устройство, содержащее предназначенное для его контроля устройство по п.14.
RU2007119316/09A 2004-10-25 2005-10-25 Способ и устройство для контроля запоминающего устройства в многопроцессорной системе RU2007119316A (ru)

Applications Claiming Priority (11)

Application Number Priority Date Filing Date Title
DE102004051952.8 2004-10-25
DE200410051992 DE102004051992A1 (de) 2004-10-25 2004-10-25 Verfahren und Vorrichtung zur Verzögerung von Zugriffen auf Daten und/oder Befehle eines Mehrprozessorsystems
DE102004051992.7 2004-10-25
DE102004051937.4 2004-10-25
DE102004051950.1 2004-10-25
DE200410051937 DE102004051937A1 (de) 2004-10-25 2004-10-25 Verfahren und Vorrichtung zur Synchronisierung in einem Mehrprozessorsystem
DE102004051964.1 2004-10-25
DE200410051950 DE102004051950A1 (de) 2004-10-25 2004-10-25 Verfahren und Vorrichtung zur Taktumschaltung bei einem Mehrprozessorsystem
DE200410051952 DE102004051952A1 (de) 2004-10-25 2004-10-25 Verfahren zur Datenverteilung und Datenverteilungseinheit in einem Mehrprozessorsystem
DE200410051964 DE102004051964A1 (de) 2004-10-25 2004-10-25 Verfahren und Vorrichtung zur Überwachung einer Speichereinheit in einem Mehrprozessorsystem
PCT/EP2005/055538 WO2006045801A2 (de) 2004-10-25 2005-10-25 Verfahren und vorrichtung zur überwachung einer speichereinheit in einem mehrprozessorsystem

Publications (1)

Publication Number Publication Date
RU2007119316A true RU2007119316A (ru) 2008-12-10

Family

ID=35677569

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2007119316/09A RU2007119316A (ru) 2004-10-25 2005-10-25 Способ и устройство для контроля запоминающего устройства в многопроцессорной системе

Country Status (8)

Country Link
US (4) US20090164826A1 (ru)
EP (5) EP1807763B1 (ru)
JP (5) JP2008518312A (ru)
KR (4) KR20070062579A (ru)
AT (2) ATE407398T1 (ru)
DE (2) DE502005005490D1 (ru)
RU (1) RU2007119316A (ru)
WO (5) WO2006045798A1 (ru)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7882379B2 (en) * 2006-09-22 2011-02-01 Sony Computer Entertainment Inc. Power consumption reduction in a multiprocessor system
US20080244305A1 (en) * 2007-03-30 2008-10-02 Texas Instruments Deutschland, Gmbh Delayed lock-step cpu compare
DE102007063291A1 (de) * 2007-12-27 2009-07-02 Robert Bosch Gmbh Sicherheitssteuerung
JP4633134B2 (ja) * 2008-03-27 2011-02-16 ルネサスエレクトロニクス株式会社 マイクロコントローラ、制御システム及びマイクロコントローラの設計方法
US7941698B1 (en) * 2008-04-30 2011-05-10 Hewlett-Packard Development Company, L.P. Selective availability in processor systems
JP2010198131A (ja) * 2009-02-23 2010-09-09 Renesas Electronics Corp プロセッサシステム、及びプロセッサシステムの動作モード切り替え方法
US8275977B2 (en) * 2009-04-08 2012-09-25 Freescale Semiconductor, Inc. Debug signaling in a multiple processor data processing system
US8295287B2 (en) * 2010-01-27 2012-10-23 National Instruments Corporation Network traffic shaping for reducing bus jitter on a real time controller
US8954714B2 (en) * 2010-02-01 2015-02-10 Altera Corporation Processor with cycle offsets and delay lines to allow scheduling of instructions through time
WO2011101707A1 (en) * 2010-02-16 2011-08-25 Freescale Semiconductor, Inc. Data processing method, data processor and apparatus including a data processor
KR101664108B1 (ko) 2010-04-13 2016-10-11 삼성전자주식회사 멀티 코어의 동기화를 효율적으로 처리하기 위한 하드웨어 가속 장치 및 방법
JP5718600B2 (ja) * 2010-09-10 2015-05-13 日本電気通信システム株式会社 情報処理システム、および、情報処理方法
US8683251B2 (en) 2010-10-15 2014-03-25 International Business Machines Corporation Determining redundancy of power feeds connecting a server to a power supply
JP5796311B2 (ja) * 2011-03-15 2015-10-21 オムロン株式会社 制御装置およびシステムプログラム
JP5679047B2 (ja) 2011-04-18 2015-03-04 富士通株式会社 スレッド処理方法、およびスレッド処理システム
US9086977B2 (en) * 2011-04-19 2015-07-21 Freescale Semiconductor, Inc. Cache memory with dynamic lockstep support
US9842014B2 (en) 2012-11-22 2017-12-12 Nxp Usa, Inc. Data processing device, method of execution error detection and integrated circuit
US9429981B2 (en) * 2013-03-05 2016-08-30 St-Ericsson Sa CPU current ripple and OCV effect mitigation
US9823983B2 (en) 2014-09-25 2017-11-21 Nxp Usa, Inc. Electronic fault detection unit
WO2016087175A1 (de) * 2014-12-01 2016-06-09 Continental Teves Ag & Co. Ohg Rechensystem für ein kraftfahrzeugsystem
JP6516097B2 (ja) * 2015-06-11 2019-05-22 大日本印刷株式会社 演算装置、ｉｃカード、演算方法、及び演算処理プログラム
JP2019061392A (ja) 2017-09-26 2019-04-18 ルネサスエレクトロニクス株式会社 マイクロコントローラ及びマイクロコントローラの制御方法
US10642826B1 (en) 2018-08-30 2020-05-05 Gravic, Inc. Mixed-mode method for combining active/active and validation architectures utilizing a check integrity module
US11269799B2 (en) * 2019-05-03 2022-03-08 Arm Limited Cluster of processing elements having split mode and lock mode
US11899547B2 (en) * 2021-11-30 2024-02-13 Mellanox Technologies, Ltd. Transaction based fault tolerant computing system
US20230259433A1 (en) * 2022-02-11 2023-08-17 Stmicroelectronics S.R.L. Systems and methods to test an asychronous finite machine

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1269827B (de) * 1965-09-09 1968-06-06 Siemens Ag Verfahren und Zusatzeinrichtung zur Synchronisierung von parallel arbeitenden Datenverarbeitungsanlagen
US3783250A (en) * 1972-02-25 1974-01-01 Nasa Adaptive voting computer system
US4823256A (en) * 1984-06-22 1989-04-18 American Telephone And Telegraph Company, At&T Bell Laboratories Reconfigurable dual processor system
AU616213B2 (en) * 1987-11-09 1991-10-24 Tandem Computers Incorporated Method and apparatus for synchronizing a plurality of processors
US6038584A (en) * 1989-11-17 2000-03-14 Texas Instruments Incorporated Synchronized MIMD multi-processing system and method of operation
US5226152A (en) * 1990-12-07 1993-07-06 Motorola, Inc. Functional lockstep arrangement for redundant processors
DE4104114C2 (de) * 1991-02-11 2000-06-08 Siemens Ag Redundantes Datenverarbeitungssystem
JPH05128080A (ja) * 1991-10-14 1993-05-25 Mitsubishi Electric Corp 情報処理装置
US5751932A (en) 1992-12-17 1998-05-12 Tandem Computers Incorporated Fail-fast, fail-functional, fault-tolerant multiprocessor system
JPH07121483A (ja) 1993-10-28 1995-05-12 Nec Eng Ltd 共有メモリアクセス制御回路
US5758132A (en) 1995-03-29 1998-05-26 Telefonaktiebolaget Lm Ericsson Clock control system and method using circuitry operating at lower clock frequency for selecting and synchronizing the switching of higher frequency clock signals
CA2178440A1 (en) 1995-06-07 1996-12-08 Robert W. Horst Fail-fast, fail-functional, fault-tolerant multiprocessor system
JPH096733A (ja) * 1995-06-14 1997-01-10 Toshiba Corp 並列信号処理装置
JPH0973436A (ja) * 1995-09-05 1997-03-18 Mitsubishi Electric Corp 多重化計算機における動作モード切替方式
US5732209A (en) * 1995-11-29 1998-03-24 Exponential Technology, Inc. Self-testing multi-processor die with internal compare points
US5809522A (en) * 1995-12-18 1998-09-15 Advanced Micro Devices, Inc. Microprocessor system with process identification tag entries to reduce cache flushing after a context switch
FR2748136B1 (fr) * 1996-04-30 1998-07-31 Sextant Avionique Module electronique avec architecture redondante pour controle d'integrite du fonctionnement
GB2317032A (en) * 1996-09-07 1998-03-11 Motorola Gmbh Microprocessor fail-safe system
GB9704542D0 (en) * 1997-03-05 1997-04-23 Sgs Thomson Microelectronics A cache coherency mechanism
EP0978784A1 (en) * 1998-08-04 2000-02-09 Motorola, Inc. Method for coding computer programs and method for debugging coded computer programs
GB2340627B (en) * 1998-08-13 2000-10-04 Plessey Telecomm Data processing system
JP2000200255A (ja) 1999-01-07 2000-07-18 Hitachi Ltd プロセッサ間の同期化方法及び同期回路
WO2000079405A1 (fr) * 1999-06-21 2000-12-28 Hitachi, Ltd. Processeur de donnees
US6640313B1 (en) * 1999-12-21 2003-10-28 Intel Corporation Microprocessor with high-reliability operating mode
US6615366B1 (en) * 1999-12-21 2003-09-02 Intel Corporation Microprocessor with dual execution core operable in high reliability mode
US6772368B2 (en) 2000-12-11 2004-08-03 International Business Machines Corporation Multiprocessor with pair-wise high reliability mode, and method therefore
DE10136335B4 (de) * 2001-07-26 2007-03-22 Infineon Technologies Ag Prozessor mit mehreren Rechenwerken
US6947047B1 (en) * 2001-09-20 2005-09-20 Nvidia Corporation Method and system for programmable pipelined graphics processing with branching instructions
US20040076189A1 (en) * 2002-10-17 2004-04-22 International Business Machines Corporation Multiphase clocking method and apparatus
US7055060B2 (en) 2002-12-19 2006-05-30 Intel Corporation On-die mechanism for high-reliability processor
JP2004234144A (ja) * 2003-01-29 2004-08-19 Hitachi Ltd プロセッサの動作比較装置および動作比較方法
EP1639454A2 (de) * 2003-06-24 2006-03-29 Robert Bosch GmbH Verfahren zur umschaltung zwischen wenigstens zwei betriebsmodi einer prozessoreinheit sowie entsprechende prozessoreinheit
US7134031B2 (en) * 2003-08-04 2006-11-07 Arm Limited Performance control within a multi-processor system
DE10349581A1 (de) * 2003-10-24 2005-05-25 Robert Bosch Gmbh Verfahren und Vorrichtung zur Umschaltung zwischen wenigstens zwei Betriebsmodi einer Prozessoreinheit

Also Published As

Publication number Publication date
EP1807763B1 (de) 2008-09-24
WO2006045801A2 (de) 2006-05-04
WO2006045801A3 (de) 2006-07-06
EP1810145B1 (de) 2008-09-03
WO2006045798A1 (de) 2006-05-04
WO2006045802A2 (de) 2006-05-04
KR20070083771A (ko) 2007-08-24
US20080209251A1 (en) 2008-08-28
JP2008518310A (ja) 2008-05-29
ATE409327T1 (de) 2008-10-15
JP2008518309A (ja) 2008-05-29
EP1810145A1 (de) 2007-07-25
JP4532561B2 (ja) 2010-08-25
EP1807761A1 (de) 2007-07-18
KR20070083772A (ko) 2007-08-24
WO2006045804A1 (de) 2006-05-04
EP1820102A2 (de) 2007-08-22
US20090164826A1 (en) 2009-06-25
ATE407398T1 (de) 2008-09-15
EP1812861A1 (de) 2007-08-01
WO2006045802A3 (de) 2007-01-04
US7853819B2 (en) 2010-12-14
JP2008518312A (ja) 2008-05-29
US20080126718A1 (en) 2008-05-29
KR20070067168A (ko) 2007-06-27
DE502005005490D1 (de) 2008-11-06
US20080163035A1 (en) 2008-07-03
KR20070062579A (ko) 2007-06-15
WO2006045800A1 (de) 2006-05-04
JP2008518308A (ja) 2008-05-29
EP1807763A2 (de) 2007-07-18
JP2008518311A (ja) 2008-05-29
DE502005005284D1 (de) 2008-10-16

Similar Documents

Publication Publication Date Title
RU2007119316A (ru) Способ и устройство для контроля запоминающего устройства в многопроцессорной системе
Lee et al. An {Off-Chip} attack on hardware enclaves via the memory bus
AR040712A1 (es) Un metodo para inicialar un modelo de control para proceso de bioensayo
TWI264639B (en) Method and apparatus for accessing shared-access information stored in memory, and computer program product residing on a computer-readable medium
TW200731735A (en) Method, apparatus, and product for establishing virtual endorsement credentials for dynamically generated endorsement keys in a trusted computing platform
WO2007130386A3 (en) Method and apparatus for secure context switching in a system including a processor and cached virtual memory
US20150100753A1 (en) Multi-core heterogeneous system translation lookaside buffer coherency
TW200712894A (en) Wide-port context cache apparatus, systems, and methods
ATE457495T1 (de) Träge räumung von adressenübersetzungspufferspeicher
EP1131725A4 (en) SYSTEM AND METHOD FOR ANALYZING A WEBSERVER LOGBOOK
DE60237222D1 (de) Verfahren und vorrichtung zur klassifizierung von datenpaketen mit hilfe eines zweistufigen hash-abgleichverfahrens
DE602004030452D1 (de) Speicherinvalidierung, Löschung von Puffereintragungen
TW200701007A (en) Method, system and program product for differentiating between virtual hosts on bus transactions and associating allowable memory access for an input/output adapter that supports virtualization
US20210349999A1 (en) Memory scanning methods and apparatus
TW200712920A (en) Method and system for reconfiguring functional capabilities in a data processing system with dormant resources
JP2009211524A (ja) ウイルスチェック用装置とこれを用いたデータ通信方法
DE60233055D1 (de) Kohärenzverwaltung über put/get-fenster
DE60314145D1 (de) Methode und vorrichtung welche einen externen zugriff zu internen konfigurationsregistern erlauben
WO2007111662A3 (en) Method, apparatus and system for performing access control and intrusion detection on encrypted data
Barreiro-Iglesias “Bad regenerators” die after spinal cord injury: insights from lampreys
DE602006011949D1 (ru)
Pomeranz Detecting malware with memory forensics
US20170185772A1 (en) Information processing system, information processing method, and program
CN111291383B (zh) SoC上任意实体间的物理地址空间访问隔离方法、SoC及计算机设备
JP2013205972A (ja) エミュレーション装置、及びエミュレーションプログラム

Legal Events

Date Code Title Description
FA92 Acknowledgement of application withdrawn (lack of supplementary materials submitted)

Effective date: 20091229