KR20070083509A - 반도체 장치의 제조 방법 및 플라즈마 산화 처리 방법 - Google Patents

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Abstract

반도체 기판 위에 게이트 절연막을 형성하는 공정과, 이 게이트 절연막상에 적어도 폴리실리콘층 및 고융점 금속을 포함하는 금속층을 포함하는 적층체를 형성하는 공정과, 이 적층체를 에칭 처리하여 게이트 전극을 형성하는 공정과, 복수의 슬롯을 갖는 평면 안테나로 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치에 의해, 처리 압력 133.3 내지 1333 Pa, 처리 온도 250 내지 800℃에서, 적어도 수소 가스와 산소 가스를 포함하는 처리 가스를 이용하여 플라즈마 처리를 행하여, 상기 게이트 전극중의 폴리실리콘층을 선택적으로 산화하는 공정을 행한다.

Description

반도체 장치의 제조 방법 및 플라즈마 산화 처리 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND PLASMA OXIDATION METHOD}
본 발명은, 플라즈마를 이용하여 반도체 기판을 처리하는 공정을 포함하는 반도체 장치의 제조 방법 및 플라즈마 산화 처리 방법에 관한 것이다.
최근, LSI의 고집적화, 고속화의 요청으로부터 LSI를 구성하는 반도체 소자의 디자인 룰이 점점 미세화되고 있다. 이에 따라, DRAM이나 플래시 메모리 등에 이용되는 트랜지스터의 게이트 전극의 저저항화가 요구되고 있다. 게이트 전극으로서는, 종래 폴리실리콘이 이용되고 있었지만, 폴리실리콘은 시트 저항이 높다고 하는 결점이 있었다. 이 때문에 저항값이 낮고, 실리콘산화막이나 실리콘 자체와의 밀착성, 가공성에 우수한 금속으로서, 텅스텐 등의 고융점 금속 또는 그 실리사이드를 폴리실리콘층에 적층하는 것이 제안되고 있다. 구체적으로는, 텅스텐폴리사이드(WSi/poly-Si의 적층막)나, 보다 저항이 낮은 텅스텐폴리메탈게이트(W/WN/poly-Si의 적층 구조)가 주목받고 있다. 또한, 텅스텐폴리메탈게이트의 WN은 텅스텐과 폴리실리콘과의 반응을 방지하기 위한 배리어층(확산 방지층)이다.
그런데, 트랜지스터의 게이트는 일반적으로 웰, 게이트 절연막, 게이트 전극 순으로 형성된다. 게이트 전극을 형성하기 위해서는 에칭 처리가 실시된다. 이에 따라, 게이트 전극중의 폴리실리콘층의 측면이 노출되기 때문에 게이트 전극에 전압을 인가하면, 이 노출 부분에서 전계 집중이 발생하고, 누설 전류 증대 등의 제품 불량을 야기하는 원인이 된다. 이 때문에 게이트 전극중의 폴리실리콘의 노출 부분을 산화하여 절연막을 형성하는 산화 처리를 행해야 한다.
게이트 전극 측면의 폴리실리콘층의 노출 부분에 절연막을 형성하는 산화 처리의 방법으로서, 지금까지는 800℃ 이상의 고온으로 열산화 처리하는 방법이 일반적으로 채용되어 왔다(예컨대, 특허 문헌 1). 그러나 열산화 처리를 행하면 폴리실리콘층의 에지부가 과잉으로 산화되는 현상(버즈빅; Bird's Beak)이 발생하고, 평면 방향에 대하여 게이트 절연막의 막 두께가 불균일하게 되며, 초미세 디자인 룰에 대한 대응이 어려워진다. 또한, 게이트 전극의 시트 저항을 저감하기 위해 사용되는 텅스텐은 약 300℃, 텅스텐실리사이드는 약 400℃를 넘으면 급속히 산화되기 때문에 800℃를 넘는 고온으로 열산화 처리를 행하면 금속층이 산화된다고 하는 문제도 발생한다.
[특허 문헌 1] 일본 특허 공개 제2000-269496호 공보(특허청구 범위 등)
상기와 같은 열산화 처리의 문제를 해결하기 위해 플라즈마 밀도가 높고 저전자 온도 플라즈마에 의한 저온 처리가 가능한 RLSA(Radial Line Slot Antenna) 마이크로파 플라즈마를 이용한 플라즈마 처리 장치를 텅스텐폴리사이드나 텅스텐폴리메탈게이트의 산화프로세스에 적용하는 것이 검토되고 있다.
RLSA 마이크로파 플라즈마에 의한 산화에서는, 금속층의 산화를 억제하고, 선택적으로 폴리실리콘층만을 산화할 수 있으며, 또한 버즈빅의 형성도 억제할 수 있다. 그러나 RLSA 마이크로파 플라즈마에 의해 산화를 행한 경우, 산화막 두께에 변동이 발생하는 경우가 있고, 그 균일화를 도모하는 것이 과제로서 남겨져 있다.
또한, RLSA 마이크로파 플라즈마에 의한 산화의 경우, 버즈빅 형성이 너무 억제되어 폴리실리콘층의 에지부의 형상이 거의 변화되지 않기 때문에, 이 부분이 예각적으로 남아, 전계가 집중되어 반대로 누설 전류를 증대시켜 버린다고 하는 문제가 있는 것도 판명되었다.
따라서 본 발명의 목적은, RLSA 마이크로파 플라즈마를 이용하여 반도체 웨이퍼상의 폴리실리콘층에 막 두께의 차가 작고, 균일한 산화막을 형성하는 것이다. 또한, 본 발명의 다른 목적은, 과잉의 버즈빅의 형성을 억제하면서, 폴리실리콘층의 에지부의 산화막 두께를 적절히 두껍게 하여 둥그스름하게 하는 것이다.
상기 과제를 해결하기 위해 본 발명의 제1 관점에 의하면, 적어도 폴리실리콘층과, 고융점 금속을 포함하는 금속층을 갖는 적층체에 대하여,
복수의 슬롯을 갖는 평면 안테나로 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치에 의해 처리 압력 133.3 내지 1333 Pa, 처리 온도 250 내지 800℃에서, 적어도 수소 가스와 산소 가스를 포함하는 처리 가스를 이용하여 플라즈마 처리를 행하여, 상기 폴리실리콘층을 산화하는 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명의 제2 관점에 의하면, 반도체 기판 위에 게이트 절연막을 형성하는 공정과,
이 게이트 절연막상에, 적어도 폴리실리콘층 및 고융점 금속을 포함하는 금속층을 포함하는 적층체를 형성하는 공정과,
상기 적층체를 에칭 처리하여 게이트 전극을 형성하는 공정과,
복수의 슬롯을 갖는 평면 안테나로 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치에 의해 처리 압력 133.3 내지 1333 Pa, 처리 온도 250 내지 800℃에서, 적어도 수소 가스와 산소 가스를 포함하는 처리 가스를 이용하여 플라즈마 처리를 행하여, 상기 게이트 전극중의 폴리실리콘층을 선택적으로 산화하는 공정을 포함한 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명의 제3 관점에 의하면, 적어도 폴리실리콘층과, 고융점 금속을 포함하는 금속층을 갖는 적층체에 대하여,
복수의 슬롯을 갖는 평면 안테나로 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치에 의해, 처리 압력 133.3 내지 1333 Pa, 처리 온도 250 내지 800℃에서, 처리 가스중의 수소 가스 유량이 10 내지 500 ml/min, 산소 가스 유량이 10 내지 500 ml/min 및 희가스 유량이 0 내지 2000 ml/min에서 플라즈마 처리를 행하여, 상기 폴리실리콘층을 산화하는 반도체 장치의 제조 방법이 제공된다.
또한, 본 발명의 제4 관점에 의하면, 반도체 기판 위에 게이트 절연막을 형성하는 공정과,
이 게이트 절연막상에, 적어도 폴리실리콘층 및 고융점 금속을 포함하는 금속층을 포함하는 적층체를 형성하는 공정과,
상기 적층체를 에칭 처리하여 게이트 전극을 형성하는 공정과,
복수의 슬롯을 갖는 평면 안테나로 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치에 의해 처리 압력 133.3 내지 1333 Pa, 처리 온도 250 내지 800℃에서, 처리 가스중의 수소 가스 유량이 10 내지 500 ml/min, 산소 가스 유량이 10 내지 500 ml/min 및 희가스 유량이 0 내지 2000 ml/min에서 플라즈마 처리를 행하여, 상기 게이트 전극중의 폴리실리콘층을 선택적으로 산화하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
상기 제1 내지 제4 관점 중 어느 하나에 있어서, 처리 압력은 400 내지 1333 Pa이고, 처리 온도는 400℃ 내지 600℃인 것이 바람직하다.
또한, 본 발명의 제5 관점에 의하면, 반도체 기판 위에 게이트 절연막을 형성하는 공정과,
이 게이트 절연막상에, 적어도 폴리실리콘층 및 고융점 금속을 포함하는 금속층을 포함하는 적층체를 형성하는 공정과,
상기 적층체를 에칭 처리하여 게이트 전극을 형성하는 공정과,
복수의 슬롯을 갖는 평면 안테나로 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치에 의해 처리 압력 133.3 Pa 내지 1333 Pa, 처리 온도 400 내지 800℃에서, 적어도 수소 가스와 산소 가스를 포함하는 처리 가스를 이용하여 상기 게이트 전극에 플라즈마 처리를 행하는 제1 산화 처리 공정과,
상기 플라즈마 처리 장치에 의해, 처리 압력 1.3 Pa 내지 13.3 Pa, 처리 온도 250 내지 800℃에서, 적어도 수소 가스와 산소 가스를 포함하는 처리 가스를 이용하여 상기 게이트 전극에 플라즈마 처리를 행하는 제2 산화 처리 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
상기 제5 관점에 있어서, 상기 제1 산화 처리 공정 및 상기 제2 산화 처리 공정에서는, 처리 가스중의 수소 가스 유량이 10 내지 500 ml/min, 산소 가스 유량이 10 내지 500 ml/min 및 희가스 유량이 0 내지 2000 ml/min에서 처리를 행하는 것이 바람직하다.
이 경우, 상기 제1 산화 처리 공정에서는, 상기 폴리실리콘층의 측벽을 산화하여 산화막을 형성하는 동시에, 상기 폴리실리콘층의 에지부의 산화막 두께를 증가시키고, 상기 제2 산화 처리 공정에서는, 상기 폴리실리콘층의 측벽의 산화막의 막 두께를 더 증가시킬 수 있다.
또한, 상기 제1 산화 처리 공정에서 형성되는 산화막의 막 두께는 3 내지 5 nm이며, 상기 제2 산화 처리 공정에서 형성되는 산화막의 막 두께는 10 내지 15 nm인 것이 바람직하다.
또한, 상기 제1 내지 제5 관점 중 어느 하나에 있어서, 상기 반도체 장치는 트랜지스터인 것이 바람직하다.
또한, 상기 금속층은 텅스텐층, 또는 텅스텐실리사이드층인 것이 바람직하다.
또한, 본 발명의 제6 관점에 의하면, 적어도 폴리실리콘층과, 고융점 금속을 포함하는 금속층이 노출되어 있는 피처리체중의 상기 폴리실리콘층을 플라즈마에 의해 선택적으로 산화하는 플라즈마 산화 처리 방법으로서,
안테나로 처리실 내에 전자파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치에 의해 처리 압력 133.3 내지 1333 Pa, 처리 온도 250 내지 800℃에서, 적어도 수소 가스와 산소 가스를 포함하는 처리 가스를 이용하여 플라즈마 처리를 행하는 플라즈마 산화 처리 방법이 제공된다.
또한, 본 발명의 제7 관점에 의하면, 적어도 폴리실리콘층과, 고융점 금속을 포함하는 금속층이 노출되어 있는 피처리체중의 상기 폴리실리콘층을 플라즈마에 의해 선택적으로 산화하는 플라즈마 산화 처리 방법으로서,
안테나로 처리실 내에 전자파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치에 의해 처리 압력 133.3 내지 1333 Pa, 처리 온도 250 내지 800℃에서, 처리 가스중의 수소 가스 유량이 10 내지 500 ml/min, 산소 가스 유량이 10 내지 500 ml/min 및 희가스 유량이 0 내지 2000 ml/min에서 플라즈마 처리를 행하는 플라즈마 산화 처리 방법이 제공된다.
상기 제6 또는 제7 관점에 있어서, 처리 압력은 400 내지 1333 Pa이고, 처리 온도는 400℃ 내지 600℃인 것이 바람직하다.
또한, 본 발명의 제8 관점에 의하면, 적어도 실리콘을 주성분으로 하는 실리콘층과, 고융점 금속을 포함하는 금속층이 노출되어 있는 피처리체중의 상기 실리콘층을 플라즈마에 의해 선택적으로 산화하는 플라즈마 산화 처리 방법으로서,
안테나로 처리실 내에 전자파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치에 의해 처리 압력 133.3 내지 1333 Pa, 처리 온도 400 내지 800℃에서, 적어도 수소 가스와 산소 가스를 포함하는 처리 가스를 이용하여 상기 피처리체에 플라즈마 처리를 행하는 제1 산화 처리 공정과,
상기 플라즈마 처리 장치에 의해 처리 압력 1.3 내지 13.3 Pa, 처리 온도 250 내지 800℃에서, 적어도 수소 가스와 산소 가스를 포함하는 처리 가스를 이용하여 상기 피처리체에 플라즈마 처리를 행하는 제2 산화 처리 공정을 포함하는 플라즈마 산화 처리 방법이 제공된다.
상기 제8 관점에 있어서, 상기 실리콘층은 폴리실리콘, 아모퍼스 실리콘 또는 도전체가 도핑된 실리콘에 의해 구성되는 것이 바람직하다. 또한 상기 제1 산화 처리 공정 및 상기 제2 산화 처리 공정에서는, 처리 가스중의 수소 가스 유량이 10 내지 500 ml/min, 산소 가스 유량이 10 내지 500 ml/min 및 희가스 유량이 0 내지 2000 ml/min에서 처리를 행하는 것이 바람직하다.
이 경우, 상기 제1 산화 처리 공정에서는, 상기 폴리실리콘층의 측벽을 산화하여 산화막을 형성하는 동시에, 상기 폴리실리콘층의 에지부의 산화막 두께를 증가시키고, 상기 제2 산화 처리 공정에서는, 상기 폴리실리콘층 측벽의 산화막의 막 두께를 더 증가시킬 수 있다.
또한, 상기 제1 산화 처리 공정에서 형성되는 산화막의 막 두께는 3 내지 5 nm이며, 상기 제2 산화 처리 공정에서 형성되는 산화막의 막 두께는 10 내지 15 nm인 것이 바람직하다.
또한, 상기 제6 내지 제8 관점에 있어서, 상기 금속층은 텅스텐층, 또는 텅스텐실리사이드층인 것이 바람직하다.
또한, 본 발명의 제9 관점에 의하면, 컴퓨터상에서 동작하고, 실행시에, 상기 제1 내지 제5 관점 중 어느 하나의 반도체 장치의 제조 방법이 행해지도록 플라즈마 처리 장치를 제어하는 제어 프로그램이 제공된다.
또한, 본 발명의 제10 관점에 의하면, 컴퓨터상에서 동작하는 제어 프로그램이 기억된 컴퓨터 판독 가능한 기억 매체로서, 상기 제어 프로그램은 실행시에, 상기 제1 내지 제5 관점 중 어느 하나의 반도체 장치의 제조 방법이 행해지도록, 플라즈마 처리 장치를 제어하는 것인 컴퓨터 판독 가능한 기억 매체가 제공된다.
또한, 본 발명의 제11 관점에 의하면, 컴퓨터상에서 동작하고, 실행시에, 상기 제6 내지 제8 관점 중 어느 하나의 플라즈마 산화 처리 방법이 행해지도록 플라즈마 처리 장치를 제어하는 제어 프로그램이 제공된다.
또한, 본 발명의 제12 관점에 의하면, 컴퓨터상에서 동작하는 제어 프로그램이 기억된 컴퓨터 판독 가능한 기억 매체로서, 상기 제어 프로그램은 실행시에, 상기 제6 내지 제8 관점 중 어느 하나의 플라즈마 산화 처리 방법이 행해지도록, 플라즈마 처리 장치를 제어하는 것인 컴퓨터 판독 가능한 기억 매체가 제공된다.
또한, 본 발명의 제13 관점에 의하면, 플라즈마를 발생시키는 플라즈마 공급원과,
상기 플라즈마에 의해, 피처리체를 처리하기 위한 진공 배기 가능한 처리 용기와,
상기 처리 용기 내에서, 상기 제6 내지 제8 관점 중 어느 하나의 플라즈마 산화 처리 방법이 행해지도록 제어하는 제어부를 포함한 플라즈마 처리 장치가 제공된다.
본 발명에 의하면, RLSA 방식의 플라즈마 처리 장치를 이용한 폴리실리콘층의 산화에 있어서, 처리 압력을 제어함으로써, 형성되는 산화막 두께의 변동을 해소하고, 반도체 웨이퍼면 내의 산화막 두께의 균일성을 향상시킬 수 있다.
또한, 처리 압력에 추가로 처리 온도, 가스비 등의 조건을 제어함으로써, 광잉의 버즈빅의 형성을 억제하면서, 폴리실리콘층의 에지부에 적절한 둥그스름함을 갖게 하고, 산화 처리의 대상이 되는 반도체 장치에 있어서 누설 전류를 억제하여 전기적 특성의 향상을 도모할 수 있다.
또한 본 발명에서는, RLSA 방식의 플라즈마 처리 장치를 사용함으로써, 고밀도 플라즈마이면서, 저전자 온도에서의 처리가 가능해지기 때문에 기판에의 손상을 작게 하고, 양질의 산화막을 형성할 수 있다. 즉, 저온 처리에도 불구하고 폴리실리콘층 측벽의 산화막이 치밀하고, 막질이 매우 양호하다.
도 1은 본 발명 방법의 실시에 적합한 플라즈마 처리 장치의 일례를 도시하는 개략 단면도.
도 2는 평면 안테나 부재의 구조를 도시하는 도면.
도 3a는 폴리실리콘으로 이루어지는 게이트 전극의 구조를 도시하는 도면.
도 3b는 W계막을 포함하는 게이트 전극의 일례의 구조를 도시하는 도면.
도 3c는 W계막을 포함하는 게이트 전극의 다른 예의 구조를 도시하는 도면.
도 4a는 플라즈마 산화 처리 전의 게이트 전극을 모식적으로 도시하는 도면.
도 4b는 플라즈마 산화 처리중의 게이트 전극을 모식적으로 도시하는 도면.
도 4c는 플라즈마 산화 처리 후의 게이트 전극을 모식적으로 도시하는 도면.
도 5a는 확대한 테스트 패턴의 개략 구성을 도시하는 평면도.
도 5b는 도 5a의 선 A-A'를 따라 취한 화살표에 있어서의 단면도.
도 6은 산화 처리에 있어서의 압력과 산화막 두께와의 관계를 도시하는 그래프도.
도 7은 산화 처리에 있어서의 온도와 산화막 두께와의 관계를 도시하는 그래프도.
도 8은 산화 처리에 있어서의 산화율을 나타내는 도면이고, 압력과 산화막 두께와의 관계를 도시하는 그래프도.
도 9는 XPS 장치를 이용한 표면 분석에 의한 텅스텐2p스펙트럼의 그래프도.
도 10a는 게이트 전극 폴리실리콘층의 에지부의 형상을 도시하는 모식도이며, 버즈빅이 형성되어 있지 않은 상태를 도시한다.
도 10b는 게이트 전극 폴리실리콘층의 에지부의 형상을 도시하는 모식도이며, 버즈빅이 과잉으로 형성되어 있는 상태를 도시한다.
도 10c는 게이트 전극 폴리실리콘층의 에지부의 형상을 도시하는 모식도이며, 짧은 버즈빅이 적절히 형성되어 있는 상태를 도시한다.
도 11은 폴리실리콘층의 에지부로부터의 누설 전류에 대한 산화 처리 압력의 영향을 도시하는 그래프도.
도 12a는 플라즈마 산화 미처리의 폴리실리콘층 에지부의 TEM 사진.
도 12b는 250℃에서 플라즈마 산화 처리를 행한 후의 폴리실리콘층 에지부의 TEM 사진.
도 12c는 400℃에서 플라즈마 산화 처리를 행한 후의 폴리실리콘층 에지부의 TEM 사진.
도 12d는 500℃에서 플라즈마 산화 처리를 행한 후의 폴리실리콘층 에지부의 TEM 사진.
도 12e는 600℃에서 플라즈마 산화 처리를 행한 후의 폴리실리콘층 에지부의 TEM 사진.
도 13은 폴리실리콘층의 에지부로부터의 누설 전류에 대한 산화 처리 온도의 영향을 도시하는 그래프도.
도 14는 트랜지스터의 드레인 전류-전압 곡선을 도시하는 그래프도.
도 15a는 트랜지스터의 주요부 단면도이며, 매립 절연막의 경계 부분에 붕소가 편재된 상태를 도시한다.
도 15b는 트랜지스터의 주요부 단면도이며, 정상적인 상태를 도시한다.
도 16은 게이트 전극의 오프 누설 전류의 측정 결과를 도시하는 그래프도.
이하, 도면을 참조하면서, 본 발명의 바람직한 형태에 대해서 설명한다.
도 1은, 본 발명의 플라즈마 산화 처리 방법의 실시에 적합한 플라즈마 처리 장치의 일례를 모식적으로 도시하는 단면도이다. 이 플라즈마 처리 장치는, 복수의 슬롯을 갖는 평면 안테나, 특히 RLSA(Radial Line Slot Antenna; 레이디얼 라인 슬롯 안테나)로써 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시킴으로써, 고밀도이면서 저전자 온도의 마이크로파 플라즈마를 발생시킬 수 있는 RLSA 마이크로파 플라즈마 처리 장치로서 구성되어 있고, 예컨대 게이트 전극의 폴리실리콘의 측벽을 선택적으로 산화하는 처리에 적합하게 이용된다.
이 플라즈마 처리 장치(100)는, 기밀(氣密)하게 구성되고, 접지된 대략 원통형의 챔버(1)를 갖고 있다. 챔버(1)의 바닥벽(1a)의 대략 중앙부에는 원형의 개구부(10)가 형성되어 있고, 바닥벽(1a)에는 이 개구부(10)와 연통하여 아래쪽을 향해 돌출하는 배기실(11)이 설치되어 있다.
챔버(1) 내에는 피처리 기판인 웨이퍼(W)를 수평으로 지지하기 위한 AlN 등의 세라믹스로 이루어지는 서셉터(2)가 설치되어 있다. 이 서셉터(2)는 배기실(11)의 바닥부 중앙에서부터 위쪽으로 연장되는 원통형의 AlN 등의 세라믹스로 이루어지는 지지 부재(3)에 의해 지지되어 있다. 서셉터(2)의 외측 가장자리부에는 웨이퍼(W)를 가이드하기 위한 가이드링(4)이 설치되어 있다. 또한, 서셉터(2)에는 저항 가열형의 히터(5)가 매립되어 있고, 이 히터(5)는 히터 전원(6)으로부터 급전됨으로써 서셉터(2)를 가열하여, 그 열로 피처리체인 웨이퍼(W)를 가열한다. 이 때, 예컨대 실온으로부터 800℃까지의 범위로 처리 온도가 제어 가능하게 되어 있다. 또한, 서셉터(2)에는 열전대(6a)가 배치되고, 서셉터(2)의 온도를 검지하여 히터 전원(6)에 피드백함으로써 온도 제어가 행해진다. 또한, 챔버(1)의 내주에는 석영으로 이루어지는 원통형의 라이너(7)가 설치되어 있다. 또한, 서셉터(2)의 외주측에는 챔버(1) 내를 균일하게 배기하기 위해 다수의 배기 구멍(8a)을 갖는 배플판(8)이 환형으로 설치되고, 이 배플판(8)은 복수의 지주(9)에 의해 지지되어 있다.
서셉터(2)에는 웨이퍼(W)를 지지하고 승강시키기 위한 웨이퍼 지지핀(도시 생략)이 서셉터(2)의 표면에 대하여 돌출/함몰 가능하게 설치되어 있다.
챔버(1)의 측벽에는 환형을 이루는 가스 도입 부재(15)가 설치되어 있고, 이 가스 도입 부재(15)에는 가스 공급계(16)가 접속되어 있다. 가스 도입 부재는 챔버(1)의 내벽에 수평 방향으로 균등하게 형성된 복수의 가스 토출 구멍(15a)를 갖고 있다. 또한 가스 도입 부재는 샤워형으로 배치하여도 좋고, 노즐형이어도 좋다. 이 가스 공급계(16)는, 예컨대 Ar 가스 공급원(17), H2 가스 공급원(18), O2 가스 공급원(19)을 갖고 있고, 이들 가스가 각각 가스 라인(20)을 통해 가스 도입 부재(15)에 도달하며, 가스 도입 부재(15)로부터 챔버(1) 내에 도입된다. 가스 라인(20)의 각각에는 매스플로 컨트롤러(21) 및 그 전후의 개폐 밸브(22)가 설치되어 있다. 또한, 처리 가스로서는 후술하는 바와 같이, Ar 가스 대신에 다른 희가스, 예컨대 Kr, Ne, Xe 등의 가스를 이용하여도 좋고, 또한 희가스는 포함되지 않아도 좋다.
상기 배기실(11)의 측면에는 배기관(23)이 접속되어 있고, 이 배기관(23)에는 고속 진공 펌프를 포함하는 배기 장치(24)가 접속되어 있다. 그리고 이 배기 장치(24)를 작동시킴으로써 챔버(1) 내의 가스가 배기실(11)의 공간(11a) 내에 균일하게 배출되고, 배기관(23)을 통해 배기된다. 이에 따라 챔버(1) 내는 소정의 진공도, 예컨대 0.133 Pa까지 고속으로 감압하는 것이 가능하게 되어 있다.
챔버(1)의 측벽에는 플라즈마 처리 장치(100)에 인접하는 반송실(도시 생략) 사이에서 웨이퍼(W)의 반입출을 행하기 위한 반입출구(25)와, 이 반입출구(25)를 개폐하는 게이트 밸브(26)가 설치되어 있다.
챔버(1)의 상부는 개구부로 되어 있고, 이 개구부의 둘레 가장자리부를 따라 환형의 지지부(27)가 설치되어 있다. 이 지지부(27)에 유전체, 예컨대 석영이나 Al2O3 등의 세라믹스로 이루어지고, 마이크로파를 투과하는 마이크로파 투과판(28)이 시일 부재(29)를 통해 기밀하게 설치되어 있다. 따라서, 챔버(1) 내는 기밀하게 유지된다.
마이크로파 투과판(28)의 위쪽에는, 서셉터(2)와 대향하도록, 원판형의 평면 안테나 부재(31)가 설치되어 있다. 이 평면 안테나 부재(31)는 챔버(1)의 측벽 상단에 걸려있다. 평면 안테나 부재(31)는, 예컨대 8 인치 사이즈의 웨이퍼(W)에 대응하는 경우에는 직경이 300 내지 400 mm, 두께가 1 내지 수 mm(예컨대 5 mm)의 도전성 재료로 이루어지는 원판이다. 또한, 평면 안테나 부재(31)는 챔버(1)의 형상에 따라, 예컨대 각판상으로 형성하는 것도 가능하다. 구체적으로는, 예컨대 표면이 은 또는 금도금된 구리판 또는 알루미늄판으로 이루어지고, 다수의 마이크로파 방사 구멍(32)(슬롯)이 소정의 패턴으로 관통하여 형성된 구성으로 되어 있다. 이 마이크로파 방사 구멍(32)은, 예컨대 도 2에 도시하는 바와 같이 긴 홈형을 이루고, 전형적으로는 인접하는 마이크로파 방사 구멍(32)끼리가 「T」자형으로 배치되며, 이들 복수의 마이크로파 방사 구멍(32)이 동심원형으로 배치되어 있다. 마이크로파 방사 구멍(32)의 길이나 배열 간격은 마이크로파의 파장(λg)에 따라 결정되 고, 예컨대 마이크로파 방사 구멍(32)의 간격은 λg/2 또는 λg가 되도록 배치된다. 또한, 도 2에 있어서, 동심원형으로 형성된 인접하는 마이크로파 방사 구멍(32)끼리의 간격을 Δr로 나타내고 있다. 또한, 마이크로파 방사 구멍(32)은 원형상, 원호형 등의 다른 형상이어도 좋다. 또한 마이크로파 방사 구멍(32)의 배치 형태는 특별히 한정되지 않고, 동심원형 외, 예컨대 나선형, 방사형으로 배치할 수도 있다.
이 평면 안테나 부재(31)의 상면에는, 진공보다 큰 유전률을 갖는 지파재(33)가 설치되어 있다. 이 지파재(33)는, 진공중에서는 마이크로파의 파장이 길어지기 때문에 방사되는 마이크로파의 파장을 짧게 하여 플라즈마를 균일하게 효율적으로 조정하는 기능을 갖고 있다. 또한, 평면 안테나 부재(31)와 마이크로파 투과판(28) 사이, 또한 지파재(33)와 평면 안테나(31) 사이는 각각 밀착되어 있지만, 이격시켜 배치할 수 있다.
챔버(1)의 상면에는, 이들 평면 안테나 부재(31) 및 지파재(33)를 덮도록, 예컨대 알루미늄이나 스테인리스강, 구리 등의 금속재로 이루어지는 실드 덮개(34)가 설치되어 있다. 챔버(1)의 상면과 실드 덮개(34)는 시일 부재(35)에 의해 시일되어 있다. 실드 덮개(34)에는 냉각수 유로(34a)가 형성되어 있고, 거기에 냉각수를 통류시킴으로써, 실드 덮개(34), 지파재(33), 평면 안테나(31), 마이크로파 투과판(28)을 냉각하도록 되어 있다. 또한, 실드 덮개(34)는 접지되어 있다.
실드 덮개(34)의 상측 벽 중앙에는 개구부(36)가 형성되어 있고, 이 개구부에는 도파관(37)이 접속되어 있다. 이 도파관(37)의 단부에는 매칭 회로(38)를 통 해 마이크로파 발생 장치(39)가 접속되어 있다. 이에 따라, 마이크로파 발생 장치(39)에서 발생한 예컨대 주파수 2.45 GHz의 마이크로파가 도파관(37)을 통해 상기 평면 안테나 부재(31)에 전파되도록 되어 있다. 또한, 마이크로파의 주파수로서는 8.35 GHz, 1.98 GHz 등을 이용할 수도 있다.
도파관(37)은, 상기 실드 덮개(34)의 개구부(36)로부터 위쪽으로 연장되는 단면 원형상의 동축 도파관(37)과, 이 동축 도파관(37a) 상단부에 모드 변환기(40)를 통해 접속된 수평 방향으로 연장되는 구형 도파관(37b)을 갖고 있다. 구형 도파관(37b)과 동축 도파관(37a) 사이의 모드 변환기(40)는, 구형 도파관(37b) 내를 TE 모드로 전파하는 마이크로파를 TEM 모드로 변환하는 기능을 갖고 있다. 동축 도파관(37a)의 중심에는 내부 도체(41)가 연장되어 있고, 내부 도체(41)의 하단부는 평면 안테나 부재(31)의 중심에 접속 고정되어 있다. 이에 따라, 마이크로파는 동축 도파관(37a)의 내부 도체(41)를 통해 평면 안테나 부재(31)에 균일하게 효율적으로 전파된다.
플라즈마 처리 장치(100)의 각 구성부는, CPU를 구비한 프로세스 컨트롤러(50)에 접속되어 제어되는 구성으로 되어 있다. 프로세스 컨트롤러(50)에는, 공정 관리자가 플라즈마 처리 장치(100)를 관리하기 위해 커맨드의 입력 조작 등을 행하는 키보드나, 플라즈마 처리 장치(100)의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 이루어지는 사용자 인터페이스(51)가 접속되어 있다.
또한, 프로세스 컨트롤러(50)에는, 플라즈마 처리 장치(100)에서 실행되는 각종 처리를 프로세스 컨트롤러(50)의 제어로써 실현하기 위한 제어 프로그램(소프 트웨어)이나 처리 조건 데이터 등이 기록된 레시피가 저장된 기억부(52)가 접속되어 있다.
그리고, 필요에 따라 사용자 인터페이스(51)로부터의 지시 등으로써 임의의 레시피를 기억부(52)로부터 호출하여 프로세스 컨트롤러(50)에 실행시킴으로써, 프로세스 컨트롤러(50)의 제어하에서, 플라즈마 처리 장치(100)에서의 원하는 처리가 행해진다. 또한, 상기 제어 프로그램이나 처리 조건 데이터 등의 레시피는 컴퓨터 판독 가능한 기억 매체, 예컨대 CD-ROM, 하드디스크, 플렉시블 디스크, 플래시 메모리 등에 저장된 상태의 것을 이용하거나, 또는 다른 장치로부터, 예컨대 전용 회선을 통해 수시 전송시켜 온라인에서 이용하는 것도 가능하다.
이와 같이 구성된 플라즈마 처리 장치(100)는, 800℃ 이하의 저온에서 하지막 등에의 손상이 없는 플라즈마 처리를 진행시킬 수 있는 동시에, 플라즈마 균일성에 우수하고, 프로세스 처리의 균일성을 실현할 수 있다.
이 플라즈마 산화 처리 장치(100)는, 전술한 바와 같이, 게이트 전극의 폴리실리콘층의 산화 처리에 적합하게 이용 가능한 것이다. 게이트 전극으로서는, 종래 도 3a에 도시하는 바와 같이, 실리콘 웨이퍼 등의 Si 기판(61)상에 게이트 절연막(62)을 통해 폴리실리콘층(63)을 형성한 것이 이용되어 왔지만, LSI의 고집적화, 고속화에 수반하는 디자인 룰의 미세화의 요청으로부터, 게이트 전극의 측벽 산화의 고정밀도의 제어 및 게이트 전극의 저저항화가 요구되어 있고, 도 3b에 도시하는 바와 같은 Si 기판(61)상에 게이트 절연막(62)을 통해 폴리실리콘층(63)을 형성하며, 그 위에 텅스텐실리사이드(WSi)층(64)을 더 형성한 텅스텐폴리사이드 구조 나, 도 3c에 도시한 바와 같은 Si 기판(61)상에 게이트 절연막(62)을 통해 폴리실리콘층(63)을 형성하고, 텅스텐나이트라이드(WN)의 배리어층(65), 및 텅스텐(W)층(66)을 더 형성한 고속의 디바이스에 이용되는, 보다 저항이 낮은 텅스텐폴리메탈게이트 구조 등의 텅스텐(W)을 이용한 게이트가 이용되고 있다. 또한, 도 3a 내지 도 3c에 있어서, 부호 67은 게이트 전극을 에칭할 때에 이용되는, 예컨대 질화실리콘(SiN) 등의 절연막으로 이루어지는 하드마스크층, 부호 68은 선택 산화에 의해 형성된 산화막이다.
플라즈마 처리 장치(100)에 의해 게이트 전극의 선택 산화 처리를 행할 때는, 우선 게이트 밸브(26)를 개방으로 하여 반입출구(25)로부터 게이트 전극이 형성된 웨이퍼(W)를 챔버(1) 내에 반입하고, 서셉터(2)상에 적재한다.
그리고, 가스 공급계(16)의 Ar 가스 공급원(17), H2 가스 공급원(18), 및 O2 가스 공급원(19)으로부터, Ar 가스, H2 가스, 및 O2 가스를 소정의 유량으로 가스 도입 부재(15)를 통해 챔버(1) 내에 도입하고, 소정의 처리 압력으로 유지한다. 이 때의 조건으로서는, 예컨대 유량은 Ar 가스: 0 내지 2000 mL/min, H2 가스: 10 내지 500 mL/min, O2 가스:10 내지 500 mL/min이 바람직하다. 여기서 H2 가스와 O2 가스의 유량비(H2/O2)는 1 이상으로 할 수 있고, 2 이상이 바람직하며, 예컨대 2 내지 8이 보다 바람직하다. 이 경우, 챔버 내 처리 압력을 133.3 내지 1333 Pa, 처리 온도(웨이퍼 온도로서)를 250 내지 800℃로 하는 것이 좋다. 이에 따라, 노출되는 폴 리실리콘상에 산화막 두께의 차가 적은 양호한 산화 처리를 행할 수 있다. 또한, 특히 266.7 내지 700 Pa, 보다 바람직하게는 400 내지 700 Pa의 처리 압력에서, 250℃ 내지 800℃, 보다 바람직하게는 400 내지 800℃의 처리 온도(웨이퍼 온도)를 선정함으로써, 후술하는 바와 같이, 버즈빅의 과잉 형성을 억제하면서 에지부의 산화막 두께를 두껍게 하여 게이트 누설 전류를 저감할 수 있다. 또한, 상기 조건이면 텅스텐의 산화를 억제하면서, 폴리실리콘의 선택적인 산화 반응을 진행시킬 수 있다.
계속해서, 마이크로파 발생 장치(39)로부터의 마이크로파를 매칭 회로(38)를 경유하여 도파관(37)에 유도한다. 마이크로파는 구형 도파관(37b), 모드 변환기(40), 및 동축 도파관(37a)를 순차 통과하여 평면 안테나 부재(31)에 공급되고, 평면 안테나 부재(31)로부터 마이크로파 투과판(28)을 경유하여 챔버(1) 내에 있어서의 웨이퍼(W)의 위쪽 공간에 방사된다. 마이크로파는, 구형 도파관(37b) 내에서는 TE 모드로 전파하고, 이 TE 모드의 마이크로파는 모드 변환기(40)에서 TEM 모드로 변환되어, 동축 도파관(37a) 내를 평면 안테나 부재(31)를 향해 전파되어 간다. 마이크로파 파워는 1500 내지 5000 W로 하는 것이 바람직하다.
평면 안테나 부재(31)로부터 마이크로파 투과판(28)을 경유하여 챔버(1)에 방사된 마이크로파에 의해 챔버(1) 내에서 전자계가 형성되고, H2 가스, Ar 가스 및 O2 가스가 플라즈마화 되며, 이 플라즈마에 의해 웨이퍼(W)의 게이트 전극에 노출된 폴리실리콘의 측벽을 선택적으로 산화한다. 마이크로파 플라즈마는 마이크로파가 평면 안테나 부재(31)의 다수의 마이크로파 방사 구멍(32)으로부터 방사됨으로써, 대략 5×1011 내지 1×1013/cm3 또는 그 이상의 고밀도의 플라즈마가 되고, 그 전자 온도는 0.7 내지 2 eV 정도, 플라즈마 밀도의 균일성은 ±5% 이하이다. 따라서, 저온이면서 단시간에 선택 산화 처리를 행하여 얇은 산화막을 형성할 수 있고, 또한 하지막에의 이온 등의 플라즈마 손상이 작으며, 양질의 산화막을 형성할 수 있다고 하는 메리트가 있다.
또한, 도 3b 및 도 3c에 도시하는 바와 같은 텅스텐(W)을 포함하는 게이트 전극의 경우에, 이와 같이 고밀도 플라즈마에 의해 저온, 단시간이면서 H2를 포함하는 가스 배합으로 폴리실리콘의 선택 산화 처리를 행하기 때문에, 텅스텐(W)의 산화에 의한 WOx(WO3, WO2, 또는 WO)의 승화를 극력 억제하여 매우 고정밀도의 처리를 행할 수 있다. 여기서, 수소가 텅스텐의 산화를 억제하는 기구로서는, 하기의 식 (1) 및 식 (2)의 반응이 일어나 있는 것으로 생각된다. 따라서 반응이 식 (2)에 이행하는 H2/O2비로 처리하는 것에 의해, 텅스텐의 산화를 억제할 수 있다.
W+3O*→WO3 … (1)
WO3+3H*→W+3OH* … (2)
다음에, 본 발명 방법에 의한 반도체 장치의 제조 공정을 DRAM이나 플래시 메모리 등의 반도체 장치의 MOS 트랜지스터를 구성하는 게이트 전극을 예로 들어 설명한다. 도 4a 내지 도 4c는 게이트 전극(200)에 선택적으로 산화막(68)이 형성되는 모습을 모식적으로 도시하는 것이다. 도 4a는 에칭 후의 게이트 전극(200)을 도시하고 있다. 부호 61은 Si 기판이다.
게이트 전극(200)의 제작 순서로서는, 우선 Si 기판(61)에 P+ 또는 N+가 도핑되어 웰 영역(확산 영역; 도시 생략)이 형성되고, 계속해서 열산화 처리 등에 의해 게이트 절연막(62)(SiO2)이 형성된다. 게이트 절연막(62)상에는 CVD에 의해 폴리실리콘을 성막하여 폴리실리콘층(63)을 형성하고, 그 위에 추가로, 게이트 전극(200)을 고속화하기 위해 비저항을 내릴 목적으로 고융점 전극 재료인 텅스텐에 의해 텅스텐층(66)을 형성한다. 텅스텐층(66)의 형성에는, 예컨대 CVD법이나 스퍼터법을 이용할 수 있다. 텅스텐층(66) 대신에 텅스텐실리사이드(WSi)를 이용할 수도 있다. 또한, 텅스텐층(66)을 형성하기 전에, 그 계면에서 W와 Si와의 상호 확산에 의해 실리사이드화가 발생하고, 고저항의 WSi가 확산되는 것을 방지하기 위해 미리 폴리실리콘층(63) 위에 매우 얇은 확산 배리어층(65)으로서, 예컨대 질화층을 형성해 둔다. 이 예에서는, 텅스텐나이트라이드를 배리어층(65)으로 이용하고 있다. 또한, 이 질화층은 폴리실리콘을 NH3, N2, 또는 N2와 H2와의 혼합 가스 등을 이용하여 질화시키는 것에 의해 형성하여도 좋다.
텅스텐층(66) 위에는, 질화실리콘 등의 하드마스크층(67)을 형성하고, 포토레지스트막(도시 생략)을 더 형성해 둔다.
그 후, 포토리소그래피에 의해 포토레지스트막을 마스크로서 하드마스크 층(67)을 에칭하고, 포토레지스트막+하드마스크층(67) 또는 하드마스크층(67)을 마스크로서 텅스텐층(66), 배리어층(65), 폴리실리콘층(63)을 순차 에칭하여 게이트 전극(200)을 형성한다. 일련의 에칭 처리에 의해 게이트 전극(200)의 측면에는 폴리실리콘층(63) 및 텅스텐층(66)의 측벽이 노출되고, 게이트 절연막(62)도 더 에칭되어 제거된 상태로 되어 있다.
이와 같이 형성된 게이트 전극(200)에 대하여, 도 4b에 도시하는 바와 같이, 플라즈마 처리 장치(100)에 의해 수소 가스와 산소 가스를 소정의 유량비가 되도록 제어하면서 플라즈마 산화 처리를 행한다.
플라즈마 산화 처리 조건으로서는, 산화막의 웨이퍼(W)의 면상에 있어서의 균일성, 특히 게이트 패턴의 성김과 빽빽함에 의한 폴리실리콘층(63) 측벽의 산화막 두께의 차(성김과 빽빽함의 차이)를 해소하기 위해 고압으로 처리하는 것이 바람직하다. 예컨대 6.7 Pa 정도의 저압 조건에서는 플라즈마중의 이온 포텐셜 에너지가 높고, 산화 반응이 공급율속이 되는 데 대하여, 예컨대 400 Pa 이상의 비교적 고압 조건에서는 라디칼을 주체로 하는 산화종의 존재가 많아지며, 반응율속이 됨으로써, 패턴의 성김과 빽빽함에 상관없이 균등하게 산화 반응을 진행시켜 산화막 두께의 균일성을 확보할 수 있는 것으로 생각된다.
따라서, 예컨대 챔버 내 처리 압력은 133.3 내지 1333 Pa(1 내지 10 Torr), 바람직하게는 266.7 Pa 이상, 보다 바람직하게는 400 Pa 내지 700 Pa로 할 수 있다. 처리 가스로서는 H2 가스와 O2 가스를 포함하는 가스를 이용하는 것이 바람직하 고, 또한 Ar, He, Xe, Kr 등으로부터 선택되는 희가스를 포함하고 있어도 좋다. 처리 가스 유량은 Ar 등의 희가스: 0 내지 2000 mL/min, H2 가스: 10 내지 500 mL/min, O2 가스: 10 내지 500 mL/min이 바람직하고, 구체적으로는 예컨대 희가스: 1000 mL/min, H2 가스: 200 mL/min, O2 가스: 100 mL/min를 이용할 수 있다.
또한, 처리 온도는 웨이퍼(W)의 온도로서 250 내지 800℃로 하는 것이 가능하고, 후술하는 바와 같이 폴리실리콘층(63)의 에지부의 산화막 두께를 증가시키기 위해서는 400 내지 800℃가 바람직하며, 400 내지 600℃가 보다 바람직하다.
이러한 조건으로 플라즈마 산화 처리를 행함으로써, 산화막(68)이 폴리실리콘층(63)의 표면에 선택적이면서 게이트 패턴의 성김과 빽빽함에 관계없이 균일하게 형성된다. 텅스텐층(66) 및 배리어층(65)의 측벽에는 산화막은 형성되지 않고, 도 4c에 도시되는 게이트 전극(210)이 된다. 또, Si 기판 및 SiN 표면에도 약간의 산화막이 형성된다. 텅스텐층(66) 대신에, 다른 고융점 재료, 예컨대 몰리브덴, 탄탈, 티탄, 이들의 실리사이드, 나이트라이드, 합금 등을 성막한 게이트 전극에 대해서도 마찬가지로 처리할 수 있다.
다음에, 본 발명의 효과를 확인한 시험 결과에 대해서 설명한다. 웨이퍼(W)상에 테스트 패턴으로서 도 5a에 도시하는 바와 같은 라인 & 스페이스의 스네이크 패턴(TP)을 작성하였다. 폴리실리콘층(63)의 폭은 0.2 μm, 라인 간격(스페이스)은 6.8 μm로 하였다. 도 5b는 도 5a의 선 A-A'를 따라 취한 화살표에 있어서의 단면 구조를 도시하고 있다. Si 기판(61)상의 게이트 절연막(62)의 막 두께는 4 내지 7 nm, 폴리실리콘층(63)의 높이는 150 nm로 하였다. 전체 에지 길이는 3.9×103 μm, 패턴 면적은 3.9×102 μm2로 하였다.
이 테스트 패턴(TP)에 대하여, 도 1에 도시하는 플라즈마 처리 장치(100)를 이용하고, 처리 압력을 바꿔 폴리실리콘층(63)의 측벽 산화를 실시하였다. 처리 압력은 6.7 Pa(50 mTorr), 133.3 Pa(1 Torr), 400 Pa(3 Torr), 667 Pa(5 Torr)로 하였다.
플라즈마 산화 처리에 있어서의 처리 가스의 유량은 Ar/O2/H2=1000/100/200 mL/min(sccm), 처리 온도(기판 처리 온도)는 250℃에서, 플라즈마에의 공급 파워는 3.4 kW, 처리 시간은 폴리실리콘층(63)의 측벽에 형성되는 산화막(68)의 막 두께가 6 nm가 되도록 설정하였다.
산화 처리 후의 폴리실리콘층(63)의 측벽의 산화막(68)을 테스트 패턴(TP)의 오픈 부위(Op)와 밀집 부위(De)로 나눠 각각 측정하였다. 또한, 도 5b에 도시하는 바와 같이, 오픈 부위(Op)는, 테스트 패턴(TP)의 라인의 양단 부근의 스페이스가 많은 성긴 부위이며, 밀집 부위(De)는, 절곡한 테스트 패턴(TP)의 라인 사이에 끼워진 스페이스가 적은 빽빽한 부위를 의미한다.
도 6에 폴리실리콘층(63) 측벽의 산화막(68)의 막 두께를 도시한다. 도 6에서, 처리 압력 6.7 Pa 정도의 저압에서는, 오픈 부위(Op)와 밀집 부위(De)로 폴리실리콘층(63) 측벽의 산화막(68)의 막 두께에 격차가 있고, 밀집 부위(De)의 산화막 두께가 작아져 있다. 처리 압력이 133.3 Pa에서는 막 두께의 차가 꽤 개선되며, 400 Pa 이상이 되면 오픈 부위(Op)와 밀집 부위(De)의 막 두께는 대략 동등해지고, 산화막 두께의 웨이퍼면 내에 있어서의 균일성이 도모되어 있다. 따라서 산화막 두께의 균일화를 도모하기 위한 처리 압력은 133.3 Pa 이상, 바람직하게는 266.7 Pa 이상, 보다 바람직하게는 400 Pa 이상으로 할 수 있다.
다음에, 도 5의 테스트 패턴(TP)에 대하여, 도 1에 도시하는 플라즈마 처리 장치(100)를 이용하고, 처리 온도(기판 처리 온도)를 바꿔 폴리실리콘층(66)의 측벽 산화를 실시하였다. 처리 온도는 250℃, 400℃, 500℃, 600℃로 하였다. 처리 압력은 400 Pa(3 Torr), 플라즈마 산화 처리에 있어서의 처리 가스의 유량은 Ar/O2/H2=1000/100/200 mL/min(sccm), 플라즈마에의 공급 파워는 3.4 kW, 처리 시간은 폴리실리콘층(63)의 측벽에 형성되는 산화막(68)의 막 두께가 6 nm가 되도록 설정하였다. 그 결과를 도 7에 도시하였다.
도 7에서, 400 Pa의 고압 조건에서는 웨이퍼(W)의 온도로서 250 내지 600℃의 처리 온도 범위에서, 오픈 부위(Op)와 밀집 부위(De)에 의한 폴리실리콘층(63)의 산화막 두께에 큰 차이는 인정되지 않았다. 따라서 폴리실리콘층(63) 측벽의 산화막 두께의 균일성을 확보한다고 하는 점에서, 처리 온도는 250℃ 이상이 바람직하다고 생각되고, 산화막질의 관점에서는 400℃ 이상이 보다 바람직하다. 또한, 예컨대 400 Pa 이상의 고압 조건이면 처리 온도에의 의존성은 적은 것도 확인되었다.
다음에, 도 5의 테스트 패턴(TP)에 대하여, 도 1에 도시하는 플라즈마 처리 장치(100)를 이용하고, 처리 압력을 바꿔 측벽의 산화를 실시한 경우의 산화율을 조사하였다. 처리 압력은 133.3 Pa(1 Torr), 400 Pa(3 Torr), 667 Pa(5 Torr), 933 Pa(7 Torr), 1200 Pa(9 Torr)로 하였다.
플라즈마 산화 처리에 있어서의 처리 가스의 유량은 Ar/O2/H2=1000/100/200 mL/min(sccm), 처리 온도(기판 처리 온도)는 250℃ 또는 400℃이고, 플라즈마에의 공급 파워는 3.4 kW, 처리 시간은 180초로 설정하였다. 그 결과를 도 8에 도시하였다.
도 8에서, 250℃ 및 400℃ 중 어느 처리 온도라도 400 Pa 전후에서 가장 높은 산화율을 얻을 수 있고, 133.3 내지 667 Pa 정도에서는 비교적 산화율이 높은 것을 알 수 있다. 667 Pa를 넘어 더 고압으로 하면 서서히 산화율이 저하된다. 이 도 8과, 상기 도 6의 결과를 종합하면 산화 처리의 압력으로서는, 66.7 Pa 정도 내지 1200 Pa 초과의 압력 범위(예컨대 1333 Pa 정도까지)가 바람직하고, 산화율이 비교적 높으며, 측벽의 산화막 두께의 균일성을 고려하는 데에 있어서 적합한 처리 압력 범위는 133.3 내지 800 Pa의 범위이고, 바람직하게는 266.7 내지 700 Pa 정도, 보다 바람직하게는 400 내지 700 Pa 정도이다.
도 9는, 플라즈마 처리 장치(100)에 의해 Si 기판상에서 게이트 전극의 폴리실리콘 노출면을 6 nm의 산화막 두께가 되도록 산화시킨 후에, 웨이퍼(W)의 센터(중심)와 에지(둘레 가장자리)에 위치하는 게이트 전극에 있어서의 텅스텐층(66)을 XPS 분석 장치(X-Ray Photoelectron Spectroscopy Analysis)에 의해 표면 분석한 결과를 나타내고 있다. 또한, 동 도면에 있어서, 곡선 A는 미처리(산화를 행하고 있지 않은 상태), 곡선 B는 센터, 곡선 C는 에지의 측정 결과를 각각 나타내고 있다. 이 시험에 있어서의 Ar/O2/H2 유량은 1000/100/200 mL/min(sccm)이며, 처리 압력은 400 Pa, 처리 온도(웨이퍼 온도로서)는 250℃, 플라즈마에의 공급 파워는 3.4 kW였다.
도 9로부터, 텅스텐의 산화에 의해 발생한 WOx(WO3 등)의 피크 강도는 곡선 A로 나타내는 미처리일 때가 가장 높았다. 이 때문에 플라즈마 처리 장치(100)에 본 발명의 산화프로세스 조건으로 기판을 플라즈마 처리하는 것에 의해, WO3의 생성이 억제될 뿐만 아니라, 에칭 처리중이나 그 후에 표면이 자연 산화되어 형성된 산화텅스텐에 대해서도 환원된 것을 알 수 있다. 따라서, 본 발명의 산화프로세스 조건에 의하면, 텅스텐층(66) 등의 금속의 산화를 방지하면서 폴리실리콘층(63)만을 선택적으로 산화시킬 수 있는 것이 확인되었다.
다음에, 버즈빅의 제어에 대해서, 도 10 내지 도 14를 참조하면서 설명을 행한다. 도 10a 내지 도 10c는 산화 처리 후의 폴리실리콘층(63)의 에지부(코너부)(70)의 형상을 모식적으로 도시하고 있다. 우선, 도 10a는 에지부(70)에 버즈빅(71)이 형성되어 있지 않은 상태이며, 이 상태에서는 에지부(70)의 형상이 예각적이기 때문에 전계 집중에 의해 게이트 누설 전류의 증가를 초래하는 경우가 있다.
한편, 도 10b는 버즈빅(71)이 형성된 상태이며, 폴리실리콘층(63)과 실리콘 기판(61)의 계면에 산소라디칼(O*)이나 산소이온(O-) 등의 활성인 산화제가 확산되 어 산화가 진행되고, 산화막[게이트 절연막(62)]이 성장한다. 이러한 버즈빅(71)은, 특히 열산화 처리에 있어서는 현저히 형성되기 쉽다. 본 발명의 바람직한 실시예에서는 도 10c에 도시하는 바와 같이 폴리실리콘층(63)의 에지부(70)가 약간 둥그스름한 상태, 즉 작은 버즈빅(72)이 형성된 상태로 할 수 있다. 이 상태이면 에지부(70)로부터의 누설 전류의 증가를 방지하면서, 게이트 산화막의 증막이 없고, 미세화에의 대응도 가능한 신뢰성이 높은 게이트 전극을 얻을 수 있다.
상기한 바와 같이, 도 1에 도시하는 플라즈마 처리 장치(100)를 이용하여 행해지는 RLSA 마이크로파 플라즈마에 의한 산화의 경우, 열산화 처리에 있어서 큰 문제가 되는 버즈빅을 억제할 수 있다고 하는 메리트가 있지만, 도 10a에 도시하는 바와 같이, 전혀 버즈빅이 들어가지 않으면, 전계가 집중되기 쉬운 폴리실리콘층(63)의 에지부(70)의 형상이 날카로워져, 반대로 누설 전류를 증대시켜 버린다고 하는 문제가 있다. 그래서 폴리실리콘층(63)의 에지부(70)의 형상을 도 10c와 같이, 작은 버즈빅(72)이 들어간 형상으로 제어하기 위한 산화 조건에 대해서, 이하와 같은 검토를 행하였다.
우선, 도 5a, 도 5b의 테스트 패턴(TP)에 대하여, 도 1에 도시하는 플라즈마 처리 장치(100)를 이용하고, 처리 압력을 바꿔 산화 처리를 실시하였다. 처리 압력은 67 Pa(0.5 Torr), 133.3 Pa(1 Torr), 400 Pa(3 Torr), 667 Pa(5 Torr)로 하였다. 플라즈마 산화 처리에 있어서의 처리 가스의 유량은 Ar/O2/H2=1000/100/200 mL/min(sccm), 처리 온도(기판 처리 온도)는 600℃이고, 플라즈마에의 공급 파워는 3.4 kW, 처리 시간은 산화막 두께가 6 nm가 되는 시간으로 설정하였다.
산화 처리 후, 상법에 따라 게이트 전극을 형성하고, -4 V의 전압을 인가한 경우의 에지부(70)로부터의 누설 전류를 측정하였다. 그 결과를 도 11에 도시하였다. 또한, 도 11은 횡축에 처리 압력을, 종축에 에지부 누설 전류값을 취하였다.
도 11에서, 처리 압력이 67 Pa인 경우는 누설 전류가 높은 값을 나타내었지만, 처리 압력이 133.3 Pa를 넘으면 누설 전류는 대략 일정하였다. 이 결과로부터 누설 전류를 억제하기 위해서는 133.3 Pa 이상의 처리 압력이 유효한 것을 알 수 있다.
다음에, 도 1에 도시하는 플라즈마 처리 장치(100)를 이용하고, 처리 압력을 400 Pa(3 Torr)로 고정하며, 처리 온도(기판 처리 온도)를 변화시켜 처리를 행하여, 폴리실리콘층(63)의 에지부(70)의 형상을 관찰하였다. 플라즈마 산화 처리에 있어서의 처리 가스의 유량은 Ar/O2/H2=1000/100/200 mL/min(sccm), 플라즈마에의 공급 파워는 3.4 kW, 처리 시간은 산화막 두께가 6 nm가 되는 시간으로 설정하였다.
도 12a는 미처리(즉, 플라즈마 산화 처리 전의 상태), 도 12b는 처리 온도 250℃, 도 12c는 동 400℃, 도 12d는 동 500℃ 및 도 12e는 동 600℃에서 플라즈마 산화 처리를 행하는 것에 의해 산화막을 형성한 게이트 전극의 단면 구조의 TEM 사진을 도시하고 있다. 도 12a의 미처리로서는 폴리실리콘층(63)의 에지부(70)의 형상이 예각이던데 대하여, 도 12c의 처리 온도가 400℃부터 폴리실리콘층(63)의 에 지부(70)에 약간의 버즈빅이 들어가게 되고, 도 12e의 처리 온도 600℃에서는 에지부(70)에 작은 버즈빅(72)이 형성되어 있는 것을 알 수 있다.
또한, 상기 각 처리 온도에서 산화를 행한 후, 상법에 따라 게이트 전극을 작성하고, -4 V의 전압을 인가한 경우의 에지부(70)로부터 누설 전류를 측정하였다. 그 결과를 도 13에 도시하였다. 이 도 13으로부터, 게이트 누설 전류는 처리 온도가 오름에 따라 저하되어 가는 경향이 도시되었다.
이상의 결과로부터, 버즈빅 제어의 관점으로부터도 처리 압력이 133.3 Pa 이상이면서 처리 온도가 400℃ 이상인 조건이 바람직하고, 처리 압력이 400 Pa 이상이면서 처리 온도가 400℃ 이상인 조건에서 활성산화제의 확산이 억제되며, 적절한 버즈빅을 형성하고, 게이트 누설 전류의 저감을 도모할 수 있는 것이 표시되었다.
또한, 도 1의 플라즈마 처리 장치(100)를 이용하여, 예컨대 133.3 Pa 내지 1333 Pa, 바람직하게는 400 내지 700 Pa의 고압이면서, 400 내지 800℃의 고온 조건에서 폴리실리콘층(63)을 플라즈마 처리하고, 측벽에 예컨대 3 내지 5 nm 정도의 산화막을 형성하는 제1 산화 공정을 실시한 후, 1.3 내지 13.3 Pa 정도의 비교적 저압 조건, 또한 250 내지 800℃의 처리 온도에서 폴리실리콘층(63)의 측벽에 예컨대 10 내지 15 nm 정도의 산화막을 더 형성하는 제2 산화 공정을 실시하는 2 단계 처리를 행함으로써, 과잉의 버즈빅 형성을 억제하면서 충분한 막 두께로 산화막을 형성하는 것도 가능하다. 2 단계 처리에 있어서의 제2 산화 처리 공정에서는 처리 가스로서, 예컨대 Ar 가스를 0 내지 2000 mL/min, H2 가스를 10 내지 500 mL/min, O2 가스를 10 내지 500 mL/min의 유량으로 이용하는 것이 바람직하고, 이 때의 H2와 O2의 유량비(H2/O2)는 1 이상, 바람직하게는 2 이상, 예컨대 2 내지 8로 할 수 있다.
이러한 2 단계 처리에 있어서, 고압으로 행하는 제1 산화 처리 공정에서는, 산화율이 비교적 느리게 등방성의 산화 처리가 행해지기 때문에, 폴리실리콘층(63)의 에지부(70)에 짧은 버즈빅을 형성할 수 있다. 그리고 저압으로 행하는 제2 산화 처리 공정에서는 제1 산화 처리 공정보다 산화율이 빠르고, 깊이 방향에의 산화가 진행되기 쉽기 때문에 제2 산화 처리 공정에서는, 게이트 절연막의 산화막 두께도 충분히 확보하는 것이 가능하게 된다. 따라서, 이들 조건이 다른 2개의 산화 단계를 조합하여 실시함으로써, 폴리실리콘층(63)의 에지부(70)의 형상을 제어하면서, 게이트 절연막의 막 두께의 균일성도 높일 수 있다.
그런데, 플라즈마 산화 처리에 의해 400℃ 정도의 저온으로 폴리실리콘의 산화 처리를 행한 게이트 전극을 갖는 고전압 트랜지스터에서는 오프 누설 전류가 발생한다고 하는 문제가 있었다. 이 현상은 400℃ 정도의 저온에서의 플라즈마 산화 처리 후에 850℃에서 질소 어닐링을 행한 경우라도 발생한다. 그래서 본 발명자들은 이 오프 누설 전류의 원인을 조사하였다. 도 14는 처리 온도 400℃에서 플라즈마 산화 처리를 행한 게이트 전극을 저장한 트랜지스터의 드레인 전류-전압 곡선을 도시하고 있다. 이 곡선이 도시하는 바와 같이, 저전압 영역에 있어서 킹크가 발생하고, 그 결과 오프 누설 전류를 발생하게 하는 것이 판명되었다.
이 킹크의 발생 원인을 더 조사한 바, 킹크가 발생하는 디바이스에 있어서는, 도 15a에 도시하는 바와 같이, 소자 분리용 매립 절연막(80)과 불순물 확산 영역(81)과의 경계를 따라 붕소가 편재하는 영역이 존재하는 것이 확인되었다. 정상적인 상태에서는 도 15b에 도시하는 바와 같이, 붕소는 불순물 확산 영역(81)에 집중하여 존재하고 있고, 매립 절연막(80)과의 경계 부분에 붕소는 거의 존재하지 않았다.
이러한 붕소의 이동에 의해, 게이트 전극의 에지부 근방의 붕소 농도가 작아지고, 오프 누설 전류를 발생시키는 것으로 생각되었다. 이러한 붕소의 편재화 현상은, STI(Shallow Trench Isolation)의 트렌치 에칭일 때의 에칭 손상, 또는 매립 절연막(80)의 밀도 부족이 발생한 상태에서, 뒤에서부터의 열처리로 고온이 가해짐으로써, 불순물 확산 영역(81)의 붕소가 소자 분리용 매립 절연막(80)과 불순물 확산 영역(81)과의 경계를 따라 이동함으로써 발생한 것으로 추측되었다.
도 16은 플라즈마 산화 처리 조건을 바꿔 폴리실리콘 전극에 실리콘 산화막을 형성한 게이트 전극을 구비한 트랜지스터의 오프 누설 전류(Idoff)를 측정한 시험 결과를 도시하는 그래프이다. 이 시험에서는 처리 가스로서, Ar/O2/H2를 이용하고, 그 유량비 Ar/O2/H2를 1000/100/200 mL/min(sccm)[H2/O2비=2] 또는 1000/50/400 mL/min(sccm)[H2/O2비=8]로 하며, 처리 압력을 6.7 Pa 또는 399 Pa22, 처리 온도(웨이퍼 온도)를 400 내지 800℃, 플라즈마에의 공급 파워를 3.4 kW, 처리 시간을 60 내지 180초로 설정하였다.
또한, 비교를 위해 900℃에서 습식 산화 처리를 행한 경우의 오프 누설 전류의 측정 결과도 도시하였다.
도 16에 도시되는 바와 같이, 고압 및 수소 분위기의 조건으로 플라즈마 산화 처리를 행하면 6.7 Pa의 저압으로 수소 유량비를 증가시킨 경우에 비해 효과적으로 드레인 오프 누설 전류의 발생을 억제할 수 있는 것이 확인되었다. 이것은 플라즈마 산화 처리에 의해 소자 분리용 매립 절연막(80)의 경계를 따라 붕소가 이동하는 현상이 억제되었기 때문이라고 생각된다.
이상과 같이, 도 1의 플라즈마 처리 장치(100)를 이용하고, 고압(예컨대 133.3 내지 1333 Pa)이면서, 수소 존재하(예컨대, 수소/산소비 H2/O2=0.5 내지 4 정도)에서 폴리실리콘층을 산화 처리함으로써, 오프 누설 전류의 발생을 억제할 수 있는 효과도 얻어진다.
이상, 본 발명의 실시예를 진술하였지만, 본 발명은 상기 실시예에 제약되는 것이 아니다. 즉, 상기 실시예는 어디까지나 본 발명의 기술적 내용을 분명히 하는 것을 의도하는 것으로서, 본 발명은 이러한 구체예에만 한정하고 해석되는 것이 아니라, 본 발명의 정신과 청구 범위에 진술하는 범위에서, 여러 가지로 변경하여 실시할 수 있는 것이다.
예컨대, 게이트 전극으로서는, 폴리실리콘에 텅스텐 또는 텅스텐실리사이드를 적층한 것에 한하지 않고, 다른 고융점 전극 재료나 이들의 실리사이드를 적층한 구조의 게이트 전극에도 적용할 수 있다. 또한, 플라즈마원으로서는 ICP(유도 결합형 플라즈마), 반사파 플라즈마, ECR 플라즈마, 마그네트론 플라즈마 등을 이용하는 것도 가능하다.
또한, 본 발명 방법은 트랜지스터의 게이트 전극 이외에, 예컨대 메탈 재료의 산화를 억제하면서, 실리콘을 포함하는 재료를 선택적으로 산화시켜야 하는 여러 종류의 반도체 장치의 제조에도 적용 가능하다.
본 발명은, 트랜지스터 등의 각종 반도체 장치의 제조에 있어서 적합하게 이용 가능하다.

Claims (25)

  1. 적어도, 폴리실리콘층과, 고융점 금속을 포함하는 금속층을 갖는 적층체에 대하여,
    복수의 슬롯을 갖는 평면 안테나로 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치에 의해 처리 압력 133.3 내지 1333 Pa, 처리 온도 250 내지 800℃에서, 적어도 수소 가스와 산소 가스를 포함하는 처리 가스를 이용하여 플라즈마 처리를 행하여, 상기 폴리실리콘층을 산화하는, 반도체 장치의 제조 방법.
  2. 반도체 기판 위에 게이트 절연막을 형성하는 공정과,
    이 게이트 절연막상에, 적어도, 폴리실리콘층 및 고융점 금속을 포함하는 금속층을 포함하는 적층체를 형성하는 공정과,
    상기 적층체를 에칭 처리하여 게이트 전극을 형성하는 공정과,
    복수의 슬롯을 갖는 평면 안테나로 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치에 의해, 처리 압력 133.3 내지 1333 Pa, 처리 온도 250 내지 800℃에서, 적어도 수소 가스와 산소 가스를 포함하는 처리 가스를 이용하여 플라즈마 처리를 행하여, 상기 게이트 전극중의 폴리실리콘층을 선택적으로 산화하는 공정
    을 포함하는 반도체 장치의 제조 방법,
  3. 적어도, 폴리실리콘층과, 고융점 금속을 포함하는 금속층을 갖는 적층체에 대하여,
    복수의 슬롯을 갖는 평면 안테나로 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치에 의해, 처리 압력 133.3 내지 1333 Pa, 처리 온도 250 내지 800℃에서, 처리 가스중의 수소 가스 유량이 10 내지 500 ml/min, 산소 가스 유량이 10 내지 500 ml/min 및 희가스 유량이 0 내지 2000 ml/min에서 플라즈마 처리를 행하여, 상기 폴리실리콘층을 산화하는, 반도체 장치의 제조 방법.
  4. 반도체 기판 위에 게이트 절연막을 형성하는 공정과,
    이 게이트 절연막상에, 적어도, 폴리실리콘층 및 고융점 금속을 포함하는 금속층을 포함하는 적층체를 형성하는 공정과,
    상기 적층체를 에칭 처리하여 게이트 전극을 형성하는 공정과,
    복수의 슬롯을 갖는 평면 안테나로 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치에 의해, 처리 압력 133.3 내지 1333 Pa, 처리 온도 250 내지 800℃에서, 처리 가스중의 수소 가스 유량이 10 내지 500 ml/min, 산소 가스 유량이 10 내지 500 ml/min 및 희가스 유량이 0 내지 2000 ml/min에서 플라즈마 처리를 행하여, 상기 게이트 전극중의 폴리실리콘층을 선택적으로 산화하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 처리 압력이 400 Pa 내지 1333 Pa이고, 처리 온도가 400℃ 내지 600℃인 것인, 반도체 장치의 제조 방법.
  6. 반도체 기판 위에 게이트 절연막을 형성하는 공정과,
    이 게이트 절연막상에, 적어도, 폴리실리콘층 및 고융점 금속을 포함하는 금속층을 포함하는 적층체를 형성하는 공정과,
    상기 적층체를 에칭 처리하여 게이트 전극을 형성하는 공정과,
    복수의 슬롯을 갖는 평면 안테나로 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치에 의해, 처리 압력 133.3 Pa 내지 1333 Pa, 처리 온도 400 내지 800℃에서, 적어도 수소 가스와 산소 가스를 포함하는 처리 가스를 이용하여 상기 게이트 전극에 플라즈마 처리를 행하는 제1 산화 처리 공정과,
    상기 플라즈마 처리 장치에 의해, 처리 압력 1.3 Pa 내지 13.3 Pa, 처리 온도 250 내지 800℃에서, 적어도 수소 가스와 산소 가스를 포함하는 처리 가스를 이용하여 상기 게이트 전극에 플라즈마 처리를 행하는 제2 산화 처리 공정
    을 포함하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 제1 산화 처리 공정 및 상기 제2 산화 처리 공정에서는, 처리 가스중의 수소 가스 유량이 10 내지 500 ml/min, 산소 가스 유량이 10 내 지 500 ml/min 및 희가스 유량이 0 내지 2000 ml/min에서 처리를 행하는 것인, 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제1 산화 처리 공정에서는, 상기 폴리실리콘층의 측벽을 산화하여 산화막을 형성하는 동시에, 상기 폴리실리콘층의 에지부의 산화막 두께를 증가시키고,
    상기 제2 산화 처리 공정에서는, 상기 폴리실리콘층 측벽의 산화막의 막 두께를 더 증가시키는 것인, 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 제1 산화 처리 공정에서 형성되는 산화막의 막 두께는 3 내지 5 nm이며, 상기 제2 산화 처리 공정에서 형성되는 산화막의 막 두께는 10 내지 15 nm인 반도체 장치의 제조 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 반도체 장치는 트랜지스터인 것인, 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 금속층은 텅스텐층, 또는 텅스텐실리사이드층인 것인, 반도체 장치의 제조 방법.
  12. 적어도, 폴리실리콘층과, 고융점 금속을 포함하는 금속층이 노출되어 있는 피처리체중의 상기 폴리실리콘층을 플라즈마에 의해 선택적으로 산화하는 플라즈마 산화 처리 방법으로서,
    안테나로 처리실 내에 전자파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치에 의해, 처리 압력 133.3 내지 1333 Pa, 처리 온도 250 내지 800℃에서, 적어도 수소 가스와 산소 가스를 포함하는 처리 가스를 이용하여 플라즈마 처리를 행하는, 플라즈마 산화 처리 방법.
  13. 적어도, 폴리실리콘층과, 고융점 금속을 포함하는 금속층이 노출되어 있는 피처리체중의 상기 폴리실리콘층을 플라즈마에 의해 선택적으로 산화하는 플라즈마 산화 처리 방법으로서,
    안테나로 처리실 내에 전자파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치에 의해, 처리 압력 133.3 내지 1333 Pa, 처리 온도 250 내지 800℃에서, 처리 가스중의 수소 가스 유량이 10 내지 500 ml/min, 산소 가스 유량이 10 내지 500 ml/min 및 희가스 유량이 0 내지 2000 ml/min에서 플라즈마 처리를 행하는, 플라즈마 산화 처리 방법.
  14. 제12항 또는 제13항에 있어서, 처리 압력이 400 내지 1333 Pa이고, 처리 온도가 400℃ 내지 600℃인 것인, 플라즈마 산화 처리 방법.
  15. 적어도, 실리콘을 주성분으로 하는 실리콘층과, 고융점 금속을 포함하는 금 속층이 노출되어 있는 피처리체중의 상기 실리콘층을 플라즈마에 의해 선택적으로 산화하는 플라즈마 산화 처리 방법으로서,
    안테나로 처리실 내에 전자파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치에 의해, 처리 압력 133.3 내지 1333 Pa, 처리 온도 400 내지 800℃에서, 적어도 수소 가스와 산소 가스를 포함하는 처리 가스를 이용하여 상기 피처리체에 플라즈마 처리를 행하는 제1 산화 처리 공정과,
    상기 플라즈마 처리 장치에 의해 처리 압력 1.3 내지 13.3 Pa, 처리 온도 250 내지 800℃에서, 적어도 수소 가스와 산소 가스를 포함하는 처리 가스를 이용하여 상기 피처리체에 플라즈마 처리를 행하는 제2 산화 처리 공정
    을 포함하는 플라즈마 산화 처리 방법.
  16. 제15항에 있어서, 상기 실리콘층은 폴리실리콘, 아모퍼스(amorphous) 실리콘 또는 도전체가 도핑된 실리콘으로 구성되는 것인, 플라즈마 산화 처리 방법.
  17. 제15항 또는 제16항에 있어서, 상기 제1 산화 처리 공정 및 상기 제2 산화 처리 공정에서는, 처리 가스중의 수소 가스 유량이 10 내지 500 ml/min, 산소 가스 유량이 10 내지 500 ml/min, 및 희가스 유량이 0 내지 2000 ml/min에서 처리를 행하는 것인, 플라즈마 산화 처리 방법.
  18. 제17항에 있어서, 상기 제1 산화 처리 공정에서는, 상기 폴리실리콘층의 측 벽을 산화하여 산화막을 형성하는 동시에, 상기 폴리실리콘층의 에지부의 산화막 두께를 증가시키고,
    상기 제2 산화 처리 공정에서는, 상기 폴리실리콘층의 측벽의 산화막의 막 두께를 더 증가시키는 것인, 플라즈마 산화 처리 방법.
  19. 제18항에 있어서, 상기 제1 산화 처리 공정에서 형성되는 산화막의 막 두께는 3 내지 5 nm이며, 상기 제2 산화 처리 공정에서 형성되는 산화막의 막 두께는 10 내지 15 nm인 플라즈마 산화 처리 방법.
  20. 제12항 내지 제19항 중 어느 한 항에 있어서, 상기 금속층은 텅스텐층, 또는 텅스텐실리사이드층인 것인, 플라즈마 산화 처리 방법.
  21. 컴퓨터상에서 동작하고, 실행시에,
    적어도, 폴리 실리콘층과, 고융점 금속을 포함하는 금속층을 갖는 적층제에 대하여, 복수의 슬롯을 갖는 평면 안테나로 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치에 의해, 처리 압력 133.3 내지 1333 Pa, 처리 온도 250 내지 800℃에서, 적어도 수소 가스와 산소 가스를 포함하는 처리 가스를 이용하여 플라즈마 처리를 행하여, 상기 폴리실리콘층을 산화하는 공정을 포함하는 반도체 장치의 제조 방법이 행해지도록 상기 플라즈마 처리 장치를 제어하는 제어 프로그램.
  22. 컴퓨터상에서 동작하는 제어 프로그램이 기억된 컴퓨터 판독 가능한 기억 매체로서,
    상기 제어 프로그램은 실행시에,
    적어도, 폴리실리콘층과, 고융점 금속을 포함하는 금속층을 갖는 적층체에 대하여, 복수의 슬롯을 갖는 평면 안테나로 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치에 의해, 처리 압력 133.3 내지 1333 Pa, 처리 온도 250 내지 800℃에서, 적어도 수소 가스와 산소 가스를 포함하는 처리 가스를 이용하여 플라즈마 처리를 행하여, 상기 폴리실리콘층을 산화하는 공정을 포함하는 반도체 장치의 제조 방법이 행해지도록 상기 플라즈마 처리 장치를 제어하는 것인, 컴퓨터 판독 가능한 기억 매체.
  23. 컴퓨터상에서 동작하고, 실행시에,
    적어도, 폴리실리콘층과, 고융점 금속을 포함하는 금속층이 노출되어 있는 피처리체중의 상기 폴리실리콘층에 대하여, 복수의 슬롯을 갖는 평면 안테나로 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치에 의해, 처리 압력 133.3 내지 1333 Pa, 처리 온도 250 내지 800℃에서, 적어도 수소 가스와 산소 가스를 포함하는 처리 가스를 이용하여 플라즈마 처리를 행하여, 상기 폴리실리콘층을 선택적으로 산화하는 플라즈마 산화 장치 방법이 행해지도록 상기 플라즈마 처리 장치를 제어하는 제어 프로그램.
  24. 컴퓨터상에서 동작하는 제어 프로그램이 기억된 컴퓨터 판독 가능한 기억 매체로서,
    상기 제어 프로그램은, 실행시에,
    적어도, 폴리실리콘층과, 고융점 금속을 포함하는 금속층이 노출되어 있는 피처리체중의 상기 폴리실리콘층에 대하여, 복수의 슬롯을 갖는 평면 안테나로 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시키는 플라즈마 처리 장치에 의해, 처리 압력 133.3 내지 1333 Pa, 처리 온도 250 내지 800℃에서, 적어도 수소 가스와 산소 가스를 포함하는 처리 가스를 이용하여 플라즈마 처리를 행하여, 상기 폴리실리콘층을 선택적으로 산화하는 플라즈마 산화 처리 방법이 행해지도록, 상기 플라즈마 처리 장치를 제어하는 것인, 컴퓨터 판독 가능한 기억 매체.
  25. 피처리체를 처리하기 위한 진공 배기 가능한 처리실과,
    복수의 슬롯을 가지며, 상기 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시키는 평면 안테나와,
    상기 처리실 내에서, 적어도 폴리실리콘층과, 고융점 금속을 포함하는 금속층이 노출되어 있는 피처리체중의 상기 폴리실리콘층에 대하여, 처리 압력 133.3 내지 1333 Pa, 처리 온도 250 내지 800℃에서, 적어도 수소 가스와 산소 가스를 포함하는 처리 가스를 이용하여 플라즈마 처리를 행하여, 상기 폴리실리콘층을 선택적으로 산화하는 플라즈마 산화 처리 방법이 행해지도록 제어하는 제어부
    를 포함하는 플라즈마 처리 장치.
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