KR20070073633A - 고체 촬상 장치 - Google Patents
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Abstract
반도체 기판 상에 단위 셀을 행렬 형상으로 배치하여 이루어지는 촬상 영역을 갖는 고체 촬상 장치에서，상기 단위 셀은, 상기 반도체 기판 내에 설치되고 입력 광 신호를 신호 전하로 광전 변환하여 신호 전하를 축적하는 포토다이오드와, 상기 반도체 기판의 표층부에서 상기 포토다이오드에 근접하여 설치되고 상기 포토다이오드에 축적된 신호 전하를 신호 전하 검출부에 전송하는 M0S형의 판독 트랜지스터와, 상기 신호 전하 검출부에 전송된 신호 전하를 증폭하여 전압 신호를 출력하는 증폭 트랜지스터를 구비하고, 상기 신호 전하 검출부는, 상기 판독 트랜지스터의 드레인측의 반도체 영역의 표층부 일부에 형성된 이온 주입 영역으로 이루어지는 고체 촬상 장치가 개시되어 있다.
신호 전하 검출부, 이온 주입 영역, 증폭 트랜지스터, 반도체 기판
Description
도 1은 본 발명의 제1 실시예에 따른 증폭형의 CM0S 이미지 센서의 회로도로서, 특히 1개의 단위 셀의 상세한 회로도.
도 2는 도 1의 단위 셀의 패턴 평면도.
도 3은 도 2의 단위 셀의 Ⅲ-Ⅲ선을 따라 자른 단면도.
도 4는 제1 실시예의 CMOS 이미지 센서의 하나의 제조 공정에서의 단면도.
도 5는 제1 실시예의 CMOS 이미지 센서의 도 4의 제조 공정에 후속하는 제조 공정에서의 단면도.
도 6은 제1 실시예의 단위 셀의 신호 전하 검출부의 면적과 센서 출력의 포화 전압과의 관계를, 종래예의 CM0S 이미지 센서의 포화 전압을 기준값으로 하여 대비하여 나타내는 특성도.
도 7은 본 발명의 제2 실시예에 따른 증폭형의 CMOS 이미지 센서에서의 2 화소 1 셀형의 단위 셀의 패턴 평면도.
도 8은 본 발명의 제3 실시예에 따른 증폭형의 CMOS 이미지 센서에서의 4 화소 1 셀형의 단위 셀의 패턴 평면도.
도 9는 도 1의 단위 셀의 다른 구성의 단면도.
도 10은 도 1의 단위 셀의 일부분인 신호 전하 검출부의 상세한 확대 단면 도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 단위 셀
11 : 포토다이오드
12 : M0S형의 판독 트랜지스터
13 : MOS형의 증폭 트랜지스터
18 : 수직 출력선
[특허 문헌1] 일본 특개2005-101442호 공보
<관련 출원>
본 출원은 2005년 1월 5일 출원된 일본 특허 출원 번호 제2006-000749호에 기초한 것으로 그 우선권을 주장하며, 그 전체 내용이 참조로서 본 명세서에 원용된다.
본 발명은, 고체 촬상 장치에 관한 것으로, 특히 증폭형의 CMOS 이미지 센서에서의 셀 패턴에 관한 것으로，예를 들면 휴대 전자 기기 등에 사용되는 것이다.
종래, 화소부에 증폭 기능을 갖는 증폭형의 CMOS 이미지 센서는, 화소수의 증가에 적합한 것으로서, 또한, 이미지 사이즈의 축소에 의한 화소 사이즈의 축소에 적합한 것으로서 기대되고 있다. 증폭형의 CMOS 이미지 센서는, 또한, 전하 결합형의 CCD 센서에 비교하여 저소비 전력이며, 또한 센서 부분의 제조에서의 CMOS 프로세스와 동일한 CMOS 프로세스로 제조되는 다른 주변 회로와의 통합이 용이하기 때문에도, 매우 기대되고 있다.
고체 촬상 장치의 단위 셀은, 예를 들면, 포토다이오드와, 포토다이오드에 축적된 신호 전하를 신호 전하 검출부에 전송하는 M0S형의 판독 트랜지스터와, 신호 전하 검출부에 전송된 신호 전하를 증폭하여 전압 신호를 출력하는 M0S형의 증폭 트랜지스터와, 증폭 트랜지스터의 출력 전압 신호(증폭 출력)를 수직 출력선에 전송하는 M0S형의 수직 선택 트랜지스터와, 신호 전하 검출부에서 검출된 신호 전하를 리세트하는 M0S형의 리세트 트랜지스터로 구성되어 있다.
종래의 단위 셀에서는, 신호 전하 검출부는, 판독 트랜지스터의 드레인측의 반도체 영역(SDG 영역)의 전체면에, 예를 들면 N형 불순물 이온이 주입되어 이루어지는 이온 주입 영역에 의해 구성되어 있다. 판독 트랜지스터의 변환 게인은 이온 주입 영역의 면적에 의해 결정된다. 종래의 단위 셀에서는, 이온 주입 영역은, 판독 트랜지스터의 드레인측의 반도체 영역(SDG 영역)의 전체면에 형성되므로, 이온 주입 영역의 면적이 넓다. 이 때문에, 판독 트랜지스터의 변환 게인은 작다. 이 결과, 신호 전하 검출부의 포화 전압을 크게 할 수 없고, 나아가서는, 센서의 포화 출력을 크게 할 수 없어, 신호 대 잡음비(S/N) 특성이 악화한다는 등의 문제가 있 다.
또한, 특허문헌 1에는, 고체 촬상 장치에서, 이온 주입을 2회 행함으로써, M0S형의 판독 트랜지스터의 고농도 드레인 영역이 M0S 트랜지스터의 SDG 영역보다 작아진다는 점이 개시되어 있다.
본 발명은, 상기 문제를 감안하여 이루어진 것으로, 증폭 기능을 갖는 단위 셀의 증폭 트랜지스터의 변환 게인을 늘려, 신호 전하 검출부의 포화 출력을 크게 하여, 출력의 S/N 특성을 개선할 수 있는 고체 촬상 장치를 제공하는 것을 목적으로 한다.
본 발명의 시점에 따르면,
반도체 기판 상에 단위 셀을 행렬 형상으로 배치하여 이루어지는 촬상 영역을 갖는 고체 촬상 장치에서, 상기 단위 셀은, 상기 반도체 기판 내에 설치되고 입력 광 신호를 신호 전하로 광전 변환하여 신호 전하를 축적하는 포토다이오드와, 상기 반도체 기판의 표층부에서 상기 포토다이오드에 근접하여 설치되고 상기 포토 다이오드에 축적된 신호 전하를 신호 전하 검출부에 전송하는 M0S형의 판독 트랜지스터와, 상기 신호 전하 검출부에 전송된 신호 전하를 증폭하여 전압 신호를 출력하는 증폭 트랜지스터를 구비하고,
상기 신호 전하 검출부는, 상기 판독 트랜지스터의 드레인측의 반도체 영역의 표층부 일부에 형성된 이온 주입 영역으로 이루어지는 고체 촬상 장치가 제공된다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 이하의 설명에서, 전도에 걸쳐 공통되는 부분에는 공통되는 참조 부호를 붙인다.
본 발명의 실시예에 따른 고체 촬상 장치는, 기본적인 구성으로서, 반도체 기판 상에 단위 셀을 행렬 형상으로 배치하여 이루어지는 촬상 영역과, 이 촬상 영역을 주사하여 각 단위 셀의 신호를 판독하는 신호 주사부를 갖는다.
<제1 실시예>
도 1은, 본 발명의 제1 실시예에 따른 증폭형의 CMOS 이미지 센서의 회로도로서, 특히 1개의 단위 셀의 상세한 회로도이다. 이 단위 셀(10)은, 광 입력 신호를 광전 변환하여 신호 전하로 변환하여 신호 전하를 축적하는 포토다이오드(11)와, 포토다이오드에 축적된 축적 신호를 신호 전하 검출부에 전송하는 M0S형의 판독 트랜지스터(12)와, 신호 전하 검출부에 전송된 신호 전하를 증폭하여 전압 신호를 출력하는 MOS형의 증폭 트랜지스터(13)와, 증폭 트랜지스터의 출력 전압 신호(증폭 출력)를 수직 출력선(18)에 전송하는 MOS형의 수직 선택 트랜지스터(어드레스 트랜지스터)(14)와, 신호 전하 검출부에서 검출된 신호 전하를 리세트하는 M0S형의 리세트 트랜지스터(15)와, 어드레스 게이트 배선(16)과, 리세트 게이트 배선(17) 등으로 구성되어 있다.
도 2는 도 1의 단위 셀의 패턴 평면도이며, 도 3은 도 2의 단위 셀의 Ⅲ-Ⅲ선을 따라 자른 단면도이다. 도 2 및 도 3에 도시한 바와 같이 반도체 기판의 표층부에 형성된 P웰(20)의 표층부에 쉘로우 트렌치형의 소자 분리 영역(STI)(21)이 형성되고, 이 STI(21)에 의하여 둘러싸여진 소자 영역에 도 1에 도시한 바와 같은 구성의 단위 셀(10)이 형성되어 있다.
단위 셀(10)에서，P웰(20)의 평면 내의 소정 위치에는, 입력 광 신호를 광전 변환하고 또한 광전 변환에 의하여 얻어진 신호 전하를 축적하는 포토다이오드(11)가 설치되어 있다. 포토다이오드(11)는, P웰(20)의 표면으로부터 기판 깊이 방향으로 소정 거리 이격한 위치에 형성된 N형 불순물 확산 영역(22)과, 이 N형 불순물 확산 영역(22) 상에서 P웰(20)의 표층부에 형성된 고농도의 P+ 확산층으로 이루어지는 서페이스 실드층(23)을 갖는다.
또한，P웰(20)의 표층부에는, 포토다이오드(11)에 근접하여, 포토다이오드의 신호 전하를 신호 전하 검출부에 전송하는 MOS형의 판독 트랜지스터(12)가 형성되어 있다. 참조 부호 12G는, 판독 트랜지스터(12)의 채널 영역(P웰의 표층부의 일부) 상에 게이트 절연막(24)을 개재하여 설치된 판독 게이트 전극이다.
본 실시예에서는, 판독 트랜지스터(12)의 드레인측의 반도체 영역(SDG 영역)의 일부에 N형 불순물(예를 들면 P) 이온이 주입되어 이루어지는 이온 주입 영역(N형 불순물 확산 영역)(25)이 신호 전하 검출부로서 형성되어 있다. 이온 주입 영역(25)은 드레인측의 반도체 영역(SDG 영역)보다도 작은 면적을 갖는다. 또한, 이온 주입 영역(25)을 형성할 때에 판독 트랜지스터(12)의 드레인측의 반도체 영역(SDG 영역)의 일부에 주입된 N형 불순물(예를 들면 P) 이온은, 반도체 영역 내에서 깊이 방향뿐만 아니라 평면 방향으로도 확산되므로, 실제로는, 도 10에 도시한 바와 같이 이온 주입 영역(25)은, P웰(20)의 표면부에서, 판독 트랜지스터(12)의 게이트 전극(12G)의 가장자리 하부의 영역을 포함하는 것으로 된다.
또한, 판독 트랜지스터(12)의 근방에 MOS형의 증폭 트랜지스터(13)가 형성되어 있다. 참조 부호 13G는 판독 트랜지스터(12)의 게이트 전극(증폭 게이트 전극)이다. 참조 부호 31은 이온 주입 영역(25)과 증폭 게이트 전극(13G)을 접속하는 증폭 게이트 전극 배선으로서, 컨택트부 C1에서 이온 주입 영역(25)에 접속됨과 함께, 컨택트부 C2에서 증폭 게이트 전극(13G)에 접속되어 있다. 증폭 트랜지스터(13)는, 드레인 영역(13D)에 컨택트부 C3을 통하여 전원 전압 VDD가 공급되고 있고, 이온 주입 영역(25)의 신호 전하를 증폭하여 전압 신호를 출력한다.
증폭 트랜지스터(13)에 근접하여, MOS형의 수직 선택 트랜지스터(14)가 형성되어 있다. 참조 부호 14G는 수직 선택 트랜지스터(14)의 게이트 전극(어드레스 게이트 전극)이다. 수직 선택 트랜지스터(14)는, 드레인 영역(14D)이 컨택트부 C4를 통하여 수직 출력선(18)에 접속되어 있고, 증폭 트랜지스터(13)의 전압 신호(증폭 출력)를 수직 출력선(18)에 전송한다.
이온 주입 영역(25)에 근접하여 MOS형의 리세트 트랜지스터(15)가 형성되어 있다. 참조 부호 15G는 리세트 트랜지스터(15)의 게이트 전극(리세트 게이트 전극)이다. 리세트 트랜지스터(15)는, 드레인 영역(15D)에 컨택트부 C5를 통하여 리세트 전압이 공급되고, 이온 주입 영역(25)의 전하를 리세트한다.
다음으로, 본 실시예의 CMOS 이미지 센서의 제조 공정에 대해서, 도 4 및 도 5에 도시하는 단면도를 참조하여 설명한다. 도 4에 도시한 바와 같이 반도체 기판의 표층부에 P웰(20)이 형성되고, P 웰(20)의 표층부에 STI(21)가 형성된다. STI(21)에 의하여 둘러싸여진 반도체 영역, 즉 소자 형성용 영역에 이하 설명한 바와 같이 하여 단위 셀(10)이 형성된다.
우선, 반도체 기판 상의 전체 면에 게이트 절연막(24) 및 폴리실리콘층이 퇴적된다. 이 후, 폴리실리콘층 상의 소정 부분에 레지스트 패턴(41)이 형성된 후, 이 레지스트 패턴(41)을 마스크로 하여 에칭 처리를 행함으로써, 폴리실리콘층 및 게이트 절연막(24)이 패터닝되어, 복수의 MOS 트랜지스터의 게이트가 형성된다. 도 4 및 도 5에서는, 판독용의 MOS 트랜지스터(12)의 부분만을 도시하고 있으며, 참조 부호 12G는 상기 폴리실리콘층으로 이루어지는 MOS 트랜지스터(12)의 판독 게이트 전극(12G)을 도시하고 있다. 이 후, 레지스트 패턴(41)이 제거된다.
다음으로, 도 5에 도시한 바와 같이 패터닝된 폴리실리콘층 상 및 반도체 기판 상의 소정 부분에 레지스트 패턴(51)이 형성된다. 판독 트랜지스터(12)의 드레인측의 반도체 영역(SDG 영역)에서는，STI(21) 상의 레지스트 패턴(51)은, STI(21) 상으로부터 P웰(20) 상으로 연장되어 판독 트랜지스터(12)의 드레인측의 반도체 영역의 일부를 피복하도록 형성된다. 참조 부호 51a는, 연장되어 형성된 레지스트 패턴(51)의 선단부를 나타낸다.
이 후, 레지스트 패턴(51)을 마스크로 하여, N형 불순물 이온, 예를 들면 P(인) 이온이 이온 주입된다. 이온 주입 영역은 레지스트 패턴(51)에 의하여 결정된다. 이 이온 주입에 의해, 판독 트랜지스터(12)의 드레인측의 반도체 영역에서는, 판독 게이트 전극(12G)에 의하여 셀프 얼라이먼트로 결정되는 위치부터 레지스트 패턴의 단부(51a)에 의해 결정되는 위치까지의 반도체 영역에 이온 주입 영 역(25)이 형성된다. 또한, 이온 주입 영역(25)의 면적은 드레인측의 반도체 영역의 면적보다도 작다. 또한, 이온 주입 영역(25)을 형성할 때에 판독 트랜지스터(12)의 드레인측의 반도체 영역(SDG 영역)의 일부에 주입된 N형 불순물(예를 들면 P) 이온은, 반도체 영역 내에서 깊이 방향뿐만 아니라 평면 방향으로도 확산되므로, 실제로는, 도 11에 도시한 바와 같이 이온 주입 영역(25)은, P웰(20)의 표면부에서, 판독 트랜지스터(12)의 게이트 전극(12G)의 가장자리 하부의 영역을 포함하는 것으로 된다.
도 6은 본 실시예의 단위 셀(10)의 이온 주입 영역(25)의 면적과 센서 출력의 포화 전압과의 관계를, 종래예의 CMOS 이미지 센서의 포화 전압을 기준값으로 하여 대비하여 도시하고 있다. 도 6으로부터 알 수 있는 바와 같이, 이온 주입 영역(25)의 면적을 0.2㎛2 정도로 작게 한 경우에도, 본 실시예에서는 종래예에 비교하여 포화 전압이 약 1.3배로 증가하므로, S/N이 큰 CMOS 이미지 센서를 실현할 수 있다．
상기한 바와 같이 본 실시예의 CMOS 이미지 센서에 따르면, 신호 전하 검출부로서 기능하는 이온 주입 영역(25)의 면적은 판독 트랜지스터(12)의 드레인측의 반도체 영역의 면적보다도 작으므로, 증폭 기능을 갖는 단위 셀의 판독 트랜지스터의 변환 게인을 향상시켜, 포화 출력을 크게 하여, 출력의 S/N 특성을 개선할 수 있다．
또한, 본 실시예의 CMOS 이미지 센서에 따르면, 신호 전하 검출부는, 판독 트랜지스터(12)의 드레인측 영역의 일부인 이온 주입 영역(25)에 의하여 설정할 수 있으므로, 판독 트랜지스터(12)의 변환 게인에 대하여 제어성이 좋아, 생산면에서 우수하다. 예를 들면, 판독 트랜지스터(12)의 드레인측 영역의 패턴을 일정하게 하고, 이온 주입 영역(25)의 패턴을 바꿈으로써, 판독 트랜지스터(12)의 변환 게인을 바꾸어, 포화 전압 특성을 바꿀 수 있으므로, 포화 전압 특성이 서로 다른 CMOS 이미지 센서를 용이하게 실현할 수 있다.
또한, 상기 제1 실시예에서는, 단위 셀로서, 1셀에 1화소를 갖는 1화소 1셀형의 구성을 나타냈지만, 이것에 한하지 않고, 1셀에 2화소를 갖는 2화소 1셀형, 혹은, 1셀에 4화소를 갖는 4화소 1셀형의 단위 셀에도 본 발명을 적용 가능하다. 즉, 단위 셀 내에 신호 축적 영역 및 판독 트랜지스터가 복수조 설치되고, 또한 그들 복수의 판독 트랜지스터에서 1개의 이온 주입 영역을 공유하는 CMOS 이미지 센서에도 본 발명을 적용하는 것이 가능하다.
<제2 실시예>
도 7은, 본 발명의 제2 실시예에 따른 증폭형의 CMOS 이미지 센서에서의 2화소 1셀형의 단위 셀의 패턴 평면도이다. 이 단위 셀은, 도 2를 참조하여 전술한 단위 셀과 비교하여, 포토다이오드(11) 및 판독 트랜지스터(12)(도 7에서는 판독 게이트 전극(12G)만을 도시함)로 이루어지는 조가 2개 판독 트랜지스터(12)의 드레인측 영역 및 이온 주입 영역(25)을 축으로 하여 선대칭적으로 설치되어 있고, 2개의 조가 판독 트랜지스터(12)의 드레인측 영역 및 이온 주입 영역(25)을 공유하고 있으며, 증폭 트랜지스터(13)(도 7에서는 증폭 게이트 전극(13G)만을 도시함) 및 수직 선택 트랜지스터(14)(도 7에서는 어드레스 게이트 전극(14G)만을 도시함)가 한 쪽의 조의 포토다이오드(11) 및 판독 트랜지스터(12)의 측방에 배치되고, 리세트 트랜지스터(15)(도 7에서는 리세트 게이트 전극(15G)만을 도시함)가 다른 쪽의 조의 포토다이오드(11) 및 판독 트랜지스터(12)의 측방에 배치되도록 변경되어 있다.
본 실시예에서도, 신호 전하 검출부로서 기능하는 이온 주입 영역(25)의 면적은 판독 트랜지스터(12)의 드레인측의 반도체 영역의 면적보다도 작으므로, 전술한 제1 실시예와 마찬가지의 효과가 얻어진다.
<제3 실시예>
도 8은, 본 발명의 제3 실시예에 따른 증폭형의 CMOS 이미지 센서에서의 4화소 1셀형의 단위 셀의 패턴 평면도이다. 이 단위 셀은, 도 7을 참조하여 전술한 단위 셀과 비교하여, 도 7에 도시한 2개의 조의 구성과 동일한 구성이 1개 더 설치되고, 증폭 트랜지스터(13), 수직 선택 트랜지스터(14) 및 리세트 트랜지스터(15)의 배열을 축으로 하여, 서로 선대칭으로 배치되어 있으며, 한 쪽의 구성의 2개의 판독 트랜지스터(12)가 이 한 쪽의 구성의 1개의 드레인측 영역 및 1개의 이온 주입 영역(25)을 공유하고 있으며, 다른 쪽의 구성의 2개의 판독 트랜지스터(12)가 이 다른 쪽의 구성의 1개의 드레인측 영역 및 1개의 이온 주입 영역(25)을 공유하고 있으며, 이들 이온 주입 영역(25)에 공통으로, 리세트 트랜지스터(15)의 소스 및 증폭 트랜지스터의 게이트 전극 배선(31)이 접속되도록 변경되어 있다.
본 실시예에서도, 신호 전하 검출부로서 기능하는 이온 주입 영역(25)의 면 적은 판독 트랜지스터(12)의 드레인측의 반도체 영역의 면적보다도 작으므로, 전술한 제1 실시예와 마찬가지의 효과가 얻어진다.
상기 각 실시예에서, 신호 전하 검출부로서 기능하는 이온 주입 영역(25)은, 리세트 트랜지스터(15)의 드레인측의 반도체 영역보다도 작게 형성되어 있다.
또한, 상기 각 실시예에서는, 웰이 P형의 경우에 대하여 설명했지만, 도 9에 도시한 바와 같이 웰을 N형으로 하고, P 형 불순물 확산 영역을 N형 불순물 확산 영역으로, 또한，N형 불순물 확산 영역을 P형 불순물 확산 영역으로 바꾸어도, 전술한 각 실시예와 마찬가지의 효과가 얻어진다.
또한, 판독 트랜지스터의 드레인측의 반도체 영역의 면적을 작게 형성 함으로써 변환 게인을 크게 할 수도 있지만, 한층 더한 소면적화는 기술적으로 용이하지 않고, 판독 트랜지스터의 드레인측의 반도체 영역의 면적을 더 작게 형성할 수 있으며, 그에 의해 변환 게인을 크게 할 수 있어도, 판독 트랜지스터의 변환 게인을 더 크게 하여 센서의 포화 출력을 더 크게 하고자 하는 요구는 항상 존재한다. 상기 각 실시예와 같이, 이온 주입에 의하여 판독 트랜지스터의 드레인측의 반도체 영역의 일부에 신호 전하 검출부를 형성한다고 하는 방법은, 판독 트랜지스터의 변환 게인을 더 크게 하여 포화 출력을 더 크게 하기 위한 현실적인 방법으로서 바람직한 것이다. 또한, 당초의 설계값보다도 큰 포화 출력이 요구되도록 하는 경우에도, 이온 주입에 의한 상기 방법에 따르면, 신호 전하 검출부의 면적을 용이하게 변경할 수 있고, 그에 의해 변환 게인을 크게 하여 센서의 포화 출력을 용이하게 변경할 수 있다．
이상, 실시예들을 통하여 본 발명을 설명하였지만, 추가의 장점 및 변경이 가능하다는 것은 본 기술 분야에 숙련된 자에게는 자명한 것이다. 따라서, 본 발명은 모든 점에서 상술한 설명 및 실시예에 제한되지 않으며, 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도되어야 한다.
이상, 본 발명에 따르면, 증폭 기능을 갖는 단위 셀의 증폭 트랜지스터의 변환 게인을 늘려, 신호 전하 검출부의 포화 출력을 크게 하여, 출력의 S/N 특성을 개선할 수 있는 고체 촬상 장치를 제공할 수 있다.
Claims (11)
- 반도체 기판 상에 단위 셀을 행렬 형상으로 배치하여 이루어지는 촬상 영역을 갖는 고체 촬상 장치에 있어서,상기 단위 셀은, 상기 반도체 기판 내에 설치되고 입력 광 신호를 신호 전하로 광전 변환하여 신호 전하를 축적하는 포토다이오드와, 상기 반도체 기판의 표층부에서 상기 포토다이오드에 근접하여 설치되고 상기 포토다이오드에 축적된 신호 전하를 신호 전하 검출부에 전송하는 M0S형의 판독 트랜지스터와, 상기 신호 전하 검출부에 전송된 신호 전하를 증폭하여 전압 신호를 출력하는 증폭 트랜지스터를 구비하고,상기 신호 전하 검출부는, 상기 판독 트랜지스터의 드레인측의 반도체 영역의 표층부 일부에 형성된 이온 주입 영역으로 이루어지는 고체 촬상 장치.
- 제1항에 있어서,상기 신호 전하 검출부는, P형의 반도체 영역에 형성된 N형의 영역으로 이루어지는 고체 촬상 장치.
- 제1항에 있어서,상기 신호 전하 검출부는, N형의 반도체 영역에 형성된 P형 불순물 이온 주입 영역으로 이루어지는 고체 촬상 장치.
- 제1항에 있어서,상기 이온 주입 영역은, 상기 반도체 기판의 표층부에서 상기 판독 트랜지스터의 게이트 전극의 가장자리 하부의 영역을 포함하고 있는 고체 촬상 장치.
- 제1항에 있어서,상기 이온 주입 영역은, 상기 리세트 트랜지스터의 드레인측의 반도체 영역보다도 작은 것으로 이루어지는 고체 촬상 장치.
- 제1항에 있어서,상기 단위 셀은 상기 포토다이오드 및 상기 판독 트랜지스터로 이루어지는 조를 복수 구비하고 있으며, 상기 이온 주입 영역은 상기 복수의 조에 공유되어 있는 고체 촬상 장치.
- 제1항에 있어서,상기 단위 셀은, 상기 증폭 트랜지스터의 출력 전압 신호를 수직 출력선에 전송하는 M0S형의 수직 선택 트랜지스터와, 상기 신호 전하 검출부에 축적된 신호 전하를 리세트하는 M0S형의 리세트 트랜지스터를 더 구비하고 있으며, 상기 단위 셀은 상기 포토다이오드 및 상기 판독 트랜지스터로 이루어지는 조를 복수 구비하고 있으며, 상기 증폭 트랜지스터, 상기 수직 선택 트랜지스터 및 상기 리세트 트 랜지스터는 상기 복수의 조에 공유되어 있는 고체 촬상 장치.
- 제1항에 있어서,상기 단위 셀은 상기 포토다이오드 및 상기 판독 트랜지스터로 이루어지는 조를 2개 구비하고 있으며, 상기 이온 주입 영역은 상기 2개의 조에 공유되어 있는 고체 촬상 장치.
- 제1항에 있어서,상기 2개의 조의 상기 포토다이오드 및 상기 판독 트랜지스터는, 상기 판독 트랜지스터의 드레인측의 반도체 영역 및 그 일부에 형성된 상기 이온 주입 영역을 축으로 하여 서로 선대칭으로 배치되어 있는 고체 촬상 장치.
- 제1항 또는 제2항에 있어서,상기 단위 셀은, 상기 증폭 트랜지스터의 출력 전압 신호를 수직 출력선에 전송하는 M0S형의 수직 선택 트랜지스터와, 상기 신호 전하 검출부에 축적된 신호 전하를 리세트하는 M0S형의 리세트 트랜지스터를 더 구비하고 있으며, 상기 증폭 트랜지스터, 상기 수직 선택 트랜지스터 및 상기 리세트 트랜지스터는 상기 2개의 조의 일측부에 그 측부를 따라 배치되고, 상기 2개의 조에 공유되어 있는 고체 촬상 장치.
- 제1항에 있어서,상기 단위 셀은 각각 상기 포토다이오드 및 상기 판독 트랜지스터로 이루어지는 상기 2개의 조의 상기 구성과 동일한 구성의 2개의 조를 더 구비하고 있으며, 상기 더 구비한 2개의 조는 상기 증폭 트랜지스터, 상기 수직 선택 트랜지스터 및 상기 리세트 트랜지스터 단위 셀의 배열을 축으로 하여 상기 2개의 조와 서로 선대칭으로 배치되어 있는 고체 촬상 장치.
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