KR20070072331A - 반도체 소자의 형성 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 238000000034 method Methods 0.000 title claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000002955 isolation Methods 0.000 claims abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 229920005591 polysilicon Polymers 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims description 16
- 230000005540 biological transmission Effects 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70605—Workpiece metrology
- G03F7/70616—Monitoring the printed patterns
- G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70605—Workpiece metrology
- G03F7/70681—Metrology strategies
- G03F7/70683—Mark designs
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
- G03F9/7073—Alignment marks and their environment
- G03F9/7076—Mark details, e.g. phase grating mark, temporary mark
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- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
- G03F9/7073—Alignment marks and their environment
- G03F9/708—Mark formation
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
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- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
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- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
- H01L2223/5446—Located in scribe lines
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- Computer Hardware Design (AREA)
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 소자분리용 산화막의 중앙부를 일부 디싱(Dishing) 시켜 단차가 있는 오버레이 버니어를 형성함으로써 후속 공정인 게이트 폴리실리콘층의 CMP 공정시 어택(Attack)을 방지하고, 오버레이 버니어의 좌우가 대칭되도록 형성하여 오버레이 특성을 향상시키는 기술을 개시한다.
Description
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도.
도 2a 및 도 2b는 종래 기술에 따른 반도체 소자의 오버레이 버니어 형성시 사용되는 노광 마스크를 도시한 평면도.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도.
도 4a 내지 도 4e는 본 발명에 따른 반도체 소자의 오버레이 버니어 형성시 사용되는 제 1 노광 마스크를 도시한 평면도.
도 5a 및 도 5b는 본 발명에 따른 반도체 소자의 오버레이 버니어 형성시 사용되는 제 2 노광 마스크를 도시한 평면도.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 소자분리용 산화막의 중앙부를 일부 디싱(Dishing) 시켜 단차가 있는 오버레이 버니어를 형성함으로써 후속 공정인 게이트 폴리실리콘층의 CMP 공정시 어택(Attack)을 방지하고, 오버레이 버니어의 좌우를 대칭되도록 형성하여 오버레이 특성을 향상시키는 기술을 개시한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 소자분리용 산화막(15)을 형성한다.
이때, 소자분리용 마스크(도 2a 참조)를 사용한다.
도 1b 및 도 1c를 참조하면, CMP 공정을 수행하여 스크라이브 레인의 소자분리용 산화막(15)을 제거한 후 반도체 기판(10) 전면에 하드마스크층(20)을 형성한다.
도 1d를 참조하면, 하드마스크층(20) 상부에 감광막(미도시)를 형성한 후 오버레이 버니어용 마스크(도 2b 참조)를 이용한 노광 및 현상 공정을 수행하여 감광막 패턴(미도시)를 형성한다.
다음에, 상기 감광막 패턴(미도시)를 마스크로 하드마스크층(20)을 식각하여 하드마스크층 패턴을 형성하고, 상기 하드마스크층 패턴을 마스크로 반도체 기판(10)을 소정 깊이 식각하여 단차를 가지는 오버레이 버니어를 형성한다.
도 1e를 참조하면, 상기 오버레이 버니어를 포함한 반도체 기판(10) 전면에 게이트 산화막(미도시) 및 게이트 폴리실리콘층(30)을 형성한 후 CMP 공정을 수행한다.
이때, 'A'와 같이 오버레이 버니어가 반도체 기판의 높이와 동일하거나 상기 반도체 기판보다 높은 위치에 형성되어 후속 공정인 CMP 공정 시 어택(Attack)을 받아 비대칭 구조를 갖게 된다.
상술한 종래 기술에 따른 반도체 소자의 형성 방법에서, 게이트 폴리실리콘층 형성 후 CMP 공정시 회전 방향이나 균일도가 상이하여 오버레이 버니어의 단차가 좌우 비대칭으로 형성되어 오버레이 특성이 저하되고, 수율이 감소되는 문제점이 발생한다.
상기 문제점을 해결하기 위하여, 소자분리막용 산화막 형성시 실리콘 기판과 산화막의 식각선택비 차이를 이용하여 상기 소자분리용 산화막을 일부 디싱(Dishing)시켜 단차가 있는 오버레이 버니어를 형성함으로써 후속 공정인 게이트 폴리실리콘층의 CMP 공정시 어택(Attack)을 방지하고, 오버레이 버니어가 대칭되도록 형성되어 오버레이 특성을 향상시키는 반도체 소자의 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은
단차를 가지는 어미자를 구비하는 반도체 소자의 오버레이 버니어 형성에 있어서,
(a) 제 1 노광 마스크를 이용하여 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와,
(b) 상기 트렌치를 매립하는 소자 분리용 산화막을 형성하는 단계와,
(c) 상기 트렌치 내에 소정 두께의 소자 분리용 산화막이 남겨지도록 CMP 공정을 수행하여 단차를 형성하는 단계와,
(d) 상기 단차를 포함하는 전체 표면에 하드마스크층을 형성하는 단계와,
(e) 제 2 노광 마스크를 이용하여 상기 하드마스크층 및 소자 분리용 산화막의 중앙부를 소정 깊이 식각하여 오버레이 버니어의 어미자를 형성하는 단계와,
(f) 상기 하드마스크층을 제거하는 단계
를 포함하는 것을 제 1 특징으로 하며,
단차를 가지는 어미자를 구비하는 반도체 소자의 형성에 있어서,
(a) 제 1 노광 마스크를 이용하여 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계와,
(b) 상기 트렌치를 매립하는 소자 분리용 산화막을 형성하는 단계와,
(c) 상기 트렌치 내에 소정 두께의 소자 분리용 산화막이 남겨지도록 CMP 공정을 수행하여 단차를 형성하는 단계와,
(d) 상기 단차를 포함하는 반도체 기판 상부에 하드마스크층을 형성하는 단계와,
(e) 제 2 노광 마스크를 이용하여 셀 영역의 하드마스크층 및 반도체 기판을 소정 깊이 식각하여 리세스 게이트 영역을 형성하고, 스크라이브 레인의 하드마스크층 및 소자 분리용 산화막 중앙부를 소정 깊이 식각하여 오버레이 버니어의 어미자를 형성하는 단계와,
(f) 상기 하드마스크층을 제거하는 단계
를 포함하는 것을 제 2 특징으로 하며,
상기 (c) 단계는 반도체 기판과 산화막의 식각선택비 차이에 의해 상기 산화막이 반도체 기판에 비해 빠르게 연마되면서 단차가 형성되는 것과,
상기 (f) 단계를 수행한 후 상기 반도체 기판의 전체 표면에 게이트 폴리실리콘층을 형성한 후 CMP 공정을 수행하는 단계를 더 포함하는 것과,
상기 제 1 노광 마스크는 4개의 바아(Bar)형 투광 패턴이 상하, 좌우 대칭의 사각형 구조로 구비된 제 1 형태와,
소정 선폭을 갖는 사각형 구조의 투광 패턴으로 구비된 제 2 형태와,
1개의 사각형 형태의 투광 패턴이 구비된 제 3 형태와,
소정 선폭을 갖는 사각형 구조의 차광 패턴으로 구비된 제 4 형태 중 선택된 어느 하나를 포함하는 것과,
상기 제 2 노광 마스크는 4개의 바아형 투광 패턴이 상하, 좌우 대칭의 사각형 구조로 구비된 형태를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 3a를 참조하면, 반도체 기판(100) 상부에 제 1 감광막(미도시)을 형성한 후 제 1 노광 마스크인 소자분리용 마스크(도 5a 내지 도 5e 참조)를 이용한 노광 및 현상 공정을 수행하여 제 1 감광막 패턴을 형성하고, 상기 제 1 감광막 패턴을 마스크로 반도체 기판을 소정 깊이 식각하여 트렌치를 형성한다.
여기서, 상기 제 1 노광 마스크는 4개의 바아(Bar)형 투광 패턴(210)이 상하, 좌우 대칭의 사각형 구조로 구비된 제 1 형태(도 5a 참조)와, 소정 선폭을 갖는 사각형 구조의 투광 패턴(210)으로 구비된 제 2 형태(도 5b 참조)와, 1개의 사각형 형태의 투광 패턴(210)이 구비된 제 3 형태(도 5c 참조)와, 소정 선폭을 갖는 사각형 구조의 차광 패턴(200)으로 구비된 제 4 형태(도 5d 및 도 5e 참조) 중 선택된 어느 하나를 사용하는 것이 바람직하다.
도 3b를 참조하면, 상기 트렌치를 매립하는 소자분리용 산화막(110)을 형성한다.
도 3c를 참조하면, CMP 공정을 수행하여 상기 트렌치 내에 소정 두께의 산화막(110)이 남겨지도록 한다.
이때, 반도체 기판(100)과 산화막(110)의 식각선택비 차이에 의해 산화막(110)이 반도체 기판(100)에 비해 상대적으로 빨리 연마되면서 단차가 형성된다.
도 3d를 참조하면, 상기 단차를 포함하는 반도체 기판(100) 전면에 하드마스크층(120)을 형성한다.
도 3e를 참조하면, 제 2 노광 마스크인 오버레이 버니어용 마스크(도 6a 및 도 6b 참조)를 사용한 노광 및 현상 공정을 수행하여 제 2 감광막 패턴(미도시)을 형성한 후 상기 제 2 감광막 패턴(미도시)를 마스크로 하드마스크층(120) 및 소자분리용 산화막(110)의 중앙부를 소정 깊이 식각하여 오버레이 버니어를 형성한다.
여기서, 제 2 노광 마스크는 4개의 바아(Bar)형 투광 패턴(210)을 상하, 좌 우 대칭의 사각형 구조로 구비(도 6a 및 도 6b 참조)한다.
다음에, 하드마스크층(120)을 제거한다.
도 3f를 참조하면, 오버레이 버니어가 형성된 반도체 기판(100) 상부에 게이트 폴리실리콘층(140)을 형성한 후 CMP 공정을 수행한다.
이때, 'B'와 같이 오버레이 버니어가 반도체 기판(100)보다 아래에 단차를 가지고 위치함으로써 CMP 공정시 어택(Attack)을 방지할 수 있다.
본 발명에 따른 반도체 소자의 형성 방법은 소자분리용 산화막 CMP 공정시 상기 소자분리용 산화막의 중앙부를 일부 디싱(Dishing) 시켜 단차가 있는 오버레이 버니어를 형성함으로써 후속 공정인 게이트 폴리실리콘층의 CMP 공정시 어택(Attack)을 방지하고, 오버레이 버니어의 좌우를 대칭되도록 형성하여 오버레이 특성을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (10)
- 단차를 가지는 어미자를 구비하는 반도체 소자의 오버레이 버니어 형성에 있어서,(a) 제 1 노광 마스크를 이용하여 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계;(b) 상기 트렌치를 매립하는 소자 분리용 산화막을 형성하는 단계;(c) 상기 트렌치 내에 소정 두께의 소자 분리용 산화막이 남겨지도록 CMP 공정을 수행하여 단차를 형성하는 단계;(d) 상기 단차를 포함하는 전체 표면에 하드마스크층을 형성하는 단계; 및(e) 제 2 노광 마스크를 이용하여 상기 하드마스크층 및 상기 소자 분리용 산화막의 중앙부를 소정 깊이 식각하여 오버레이 버니어의 어미자를 형성하는 단계;(f) 하드마스크층을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (c) 단계는 반도체 기판과 산화막의 식각선택비 차이에 의해 상기 산화막이 반도체 기판에 비해 빠르게 연마되면서 단차가 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (f) 단계를 수행한 후 상기 반도체 기판의 전체 표면에 게이트 폴리실리콘층을 형성한 후 CMP 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 1 노광 마스크는4개의 바아(Bar)형 투광 패턴이 상하, 좌우 대칭의 사각형 구조로 구비된 제 1 형태;소정 선폭을 갖는 사각형 구조의 투광 패턴으로 구비된 제 2 형태;1개의 사각형 형태의 투광 패턴이 구비된 제 3 형태; 및소정 선폭을 갖는 사각형 구조의 차광 패턴으로 구비된 제 4 형태;중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 2 노광 마스크는 4개의 바아(Bar)형 투광 패턴이 상하, 좌우 대칭의 사각형 구조 구비된 형태를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 단차를 가지는 어미자를 구비하는 반도체 소자의 형성에 있어서,(a) 제 1 노광 마스크를 이용하여 반도체 기판을 소정 깊이 식각하여 트렌치를 형성하는 단계;(b) 상기 트렌치를 매립하는 소자 분리용 산화막을 형성하는 단계;(c) 상기 트렌치 내에 소정 두께의 소자 분리용 산화막이 남겨지도록 CMP 공정을 수행하여 단차를 형성하는 단계;(d) 상기 단차를 포함하는 반도체 기판 상부에 하드마스크층을 형성하는 단계; 및(e) 제 2 노광 마스크를 이용하여 셀 영역의 하드마스크층 및 반도체 기판을 소정 깊이 식각하여 리세스 게이트 영역을 형성하고, 스크라이브 레인의 하드마스크층 및 소자 분리용 산화막 중앙부를 소정 깊이 식각하여 오버레이 버니어의 어미자를 형성하는 단계;(f) 상기 하드마스크층을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 6 항에 있어서,상기 (c) 단계는 반도체 기판과 산화막의 식각선택비 차이에 의해 상기 산화막이 반도체 기판에 비해 빠르게 연마되면서 단차가 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 6 항에 있어서,상기 (f) 단계를 수행한 후 상기 반도체 기판의 전체 표면에 게이트 폴리실리콘층을 형성한 후 CMP 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 6 항에 있어서,상기 제 1 노광 마스크는4개의 바아(Bar)형 투광 패턴이 상하, 좌우 대칭의 사각형 구조로 구비된 제 1 형태;소정 선폭을 갖는 사각형 구조의 투광 패턴으로 구비된 제 2 형태;1개의 사각형 형태의 투광 패턴이 구비된 제 3 형태; 및소정 선폭을 갖는 사각형 구조의 차광 패턴으로 구비된 제 4 형태;중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 6 항에 있어서,상기 제 2 노광 마스크는 4개의 바아(Bar)형 투광 패턴이 상하, 좌우 대칭의 사각형 구조 구비된 형태를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/642,598 US7485543B2 (en) | 2005-12-30 | 2006-12-21 | Method for manufacturing semiconductor device with overlay vernier |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050135239 | 2005-12-30 | ||
| KR20050135239 | 2005-12-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070072331A true KR20070072331A (ko) | 2007-07-04 |
| KR100802221B1 KR100802221B1 (ko) | 2008-02-11 |
Family
ID=38507358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060057945A KR100802221B1 (ko) | 2005-12-30 | 2006-06-27 | 반도체 소자의 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100802221B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102638639B1 (ko) | 2018-05-28 | 2024-02-22 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60229334A (ja) | 1984-04-26 | 1985-11-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR0170734B1 (ko) * | 1996-01-23 | 1999-03-30 | 김광호 | 반도체 장치의 얼라인 키 형성방법 |
| KR20020043779A (ko) * | 2000-12-04 | 2002-06-12 | 박종섭 | 소자분리막 형성 방법 |
| KR100505414B1 (ko) * | 2002-12-26 | 2005-08-04 | 주식회사 하이닉스반도체 | 정렬 키 형성 방법 |
-
2006
- 2006-06-27 KR KR1020060057945A patent/KR100802221B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100802221B1 (ko) | 2008-02-11 |
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| FPAY | Annual fee payment |
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