KR20070063822A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR20070063822A
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정종구
박형순
신종한
유철휘
박점용
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자 제조방법은, 상부에 하드마스크 질화막을 구비한 게이트들이 형성된 반도체기판 상에 상기 게이트를 덮도록 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 수 개의 게이트 및 그들 사이의 기판 영역을 동시에 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀을 매립하도록 기판 결과물 상에 플러그용 금속막을 형성하는 단계와, 상기 하드마스크 질화막의 일부 두께가 식각될 때까지 상기 플러그용 금속막을 CMP하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 플러그용 금속막의 CMP는 하드마스크 질화막 보다 플러그용 금속막의 연마속도가 빠른 제1슬러리를 사용하여 상기 하드마스크 질화막 상부의 플러그용 금속막을 연마하는 1차 CMP 단계와, 상기 1차 CMP가 수행된 기판 결과물을 플러그용 금속막 보다 하드마스크 질화막의 연마속도가 빠른 제2슬러리를 사용하여 상기 하드마스크 질화막의 일부 두께가 식각될 때까지 연마하는 2차 CMP 단계로 구성된 것을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 종래 기술의 문제점을 설명하기 위한 반도체 소자의 단면사진.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
21 : 반도체 기판 22 : 게이트 절연막
23 : 게이트 도전막 24 : 하드마스크 질화막
25 : 게이트 26 : 스페이서
27 : 층간절연막 28 : 감광막 패턴
29 : 콘택홀 30 : 단결정 실리콘막
31 : 베리어 금속막 32 : 플러그용 금속막
33 : 랜딩플러그
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 캐패시터와 및 비트라인과 소오스/드레인 영역간의 전기적 콘택을 위한 자기정렬콘택 공정시 플러그용 금속막과 게이트 하드마스크막의 연마 선택비 차이로 인해 발생하는 단차 문제를 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 이를 위한 다양한 기술들이 제안 되었으며, 주지된 바와 같이, 캐패시터와 및 비트라인과 소오스/드레인 영역간의 용이한 전기적 콘택을 위하여는 자기정렬콘택(Self Alinged Contact : 이하, SAC) 기술이 적용되고 있다.
상기의 SAC 기술은 수 개의 게이트들이 형성된 반도체기판 상에 층간절연막을 형성하고, 콘택 형성이 요구되는 부분의 게이트들 및 이들 사이의 반도체기판 부분을 동시에 노출시키는 콘택홀을 형성한 후, 상기 콘택홀이 매립되도록 플러그용 금속막을 증착하고, 연이어, 상기 플러그용 금속막에 대한 CMP(Chemical Mechanical Polishing) 공정을 수행하여 랜딩플러그(Landing Plug)를 형성하고, 그런 다음, 상기 랜딩플러그들과 콘택되도록 비트라인 및 캐패시터를 형성하는 방식으로 진행된다.
이하에서는 도 1a 내지 도 1e를 참조해서 종래의 SAC 공정을 포함하는 반도체 소자의 제조방법을 설명하도록 한다.
도 1a를 참조하면, 반도체기판(1) 상에 게이트 절연막(2)과 게이트 도전막(3)을 형성한 후, 이어서, 하드마스크 질화막(4)을 형성한다. 그런 다음, 상기 하드마스크 질화막(4)을 패터닝하고, 상기 패터닝된 질화막(4)을 식각장벽으로 사용 하여 게이트 도전막(3) 및 게이트 절연막(2)을 식각하여 수 개의 게이트(5)를 형성한다.
다음으로, 상기 게이트(5)들 양측벽에 질화막 스페이서(6)를 형성한 후, 상기 기판 결과물 상에 BPSG와 같은 산화막 재질의 층간절연막(7)을 형성한다.
도 1b를 참조하면, 상기 하드마스크 질화막(4)을 연마정지막으로 이용하여 상기 층간절연막(7)을 CMP한다.
여기서, 상기 층간절연막(7) CMP시 하드마스크 질화막(4)을 노출시키지 않고 하드마스크 질화막(4) 상에 일부 두께의 층간절연막(7)을 잔류시킬 수도 있는데, 이 경우, 상기 하드마스크 질화막(4) 상에 잔류되는 층간절연막(7)의 두께가 지역에 따라 균일하지 못할 뿐만 아니라, 랜딩플러그용 콘택홀 형성을 위한 층간절연막(7) 식각시 식각해야 하는 층간절연막의 두께가 두꺼우므로 콘택홀이 미개방(not-open)되는 문제가 발생할 가능성이 있다. 그러므로, 상기 층간절연막(7)의 CMP는 하드마스크 질화막(4)을 연마정지막으로 이용해서 수행함이 바람직하다.
도 1c를 참조하면, 기판 결과물 상에 랜딩플러그콘택 형성을 위한 감광막 패턴(8)을 형성한 후, 노출된 층간절연막 부분을 식각하여, 수 개의 게이트를 동시에 노출시키는 콘택홀(9)을 형성한다.
도 1d를 참조하면, 감광막 패턴(8)을 제거한 상태에서, 텅스텐과 같은 금속 재질의 플러그와 실리콘 재질의 기판 간의 옴성 접촉과 접착 특성 등을 향상시킬 목적으로, 상기 콘택홀(9) 내부의 기판 영역으로부터 선택적 에피텍셜 성장(Selective Epitaxial growth) 공정에 의한 단결정 실리콘막(10)을 형성하고, 이어 서, 상기 단결정 실리콘막(10) 표면을 포함한 기판 결과물 전면 상에 Ti/TiN 적층막 또는 Co/TiN 적층막과 같은 베리어 금속막(11)을 형성한다. 이때, 상기 단결정 실리콘막과 베리어막 계면에는 금속 실리사이드막이 형성되어 옴성 접촉을 가능하게 만든다.
다음으로, 상기 콘택홀(9)이 완전 매립되도록 기판 결과물 상에 플러그용 금속막(12)을 증착한다. 여기서, 상기 플러그용 금속막(12)의 물질로는 통상 텅스텐(W)이 주로 사용되며, 경우에 따라서는, 텅스텐 대신에 Ti, TiN, Ti/TiN 및 Al과 같은 다른 금속막을 사용할 수도 있다.
도 1e를 참조하면, 상기 하드마스크 질화막(4)의 일부 두께가 식각될 때까지 플러그용 금속막(12)을 CMP하여 랜딩플러그(13)를 형성한다.
이와 같이, 상기 플러그용 금속막(12)의 CMP를 하드마스크 질화막(4)의 일부 두께가 식각될 때까지 수행하는 이유는 하드마스크 질화막(4)이 상부가 좁은 뾰족한 모양이기 때문에 그 상부 일부 두께를 제거해야만 노출되는 하드마스크 질화막(4)의 CD(critical dimension)가 확보되고, 그래야만 랜딩플러그(13)간 안정적인 전기적 분리가 이루어지기 때문이다.
덧붙여서, 상기 CMP 단계 전 콘택홀(9) 형성을 위한 층간절연막(7)의 식각시 하드마스크 질화막(4)들은 이미 그 일부가 손실(Loss)된 상태이기 때문에, 소자의 균일성을 확보하기 위해, 그리고, 랜딩플러그(13)들의 전기적 분리(isolation)를 위해 상기 CMP는 하드마스크 질화막(4)들이 모두 동일한 두께가 될 때까지 수행되어야 한다.
한편, 상기 CMP시에는 플러그용 금속막(12)이 연마됨은 물론, 하드마스크 질화막(4)과 층간절연막(7)의 일부 두께가 연마되는데, 이러한 연마 공정을 통해, 게이트들(5) 사이에 랜딩플러그(13)가 형성된다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다.
그러나, 전술한 종래 기술에서는, 상기 랜딩플러그(13) 형성을 위한 CMP 공정시 하드마스크 질화막(4)과 플러그용 금속막(12)의 연마속도 차이로 인해, 게이트(5)와 이들 사이의 랜딩플러그(13)간에 단차, 일명, 랜딩플러그의 디싱(dishing)이 발생한다.
일반적으로, 상기 CMP 공정시 식각용액으로 사용하는 슬러리는 실리카 연마제 및 산화제로서 작용하는 과산화수소(H2O2)를 포함하는데, 상기 슬러리는 하드마스크 질화막 대 플러그용 금속막에 1:10 이상의 연마선택비를 갖는다. 그러므로, 상기 CMP 진행시 하드마스크 질화막(4)의 일부 두께를 연마하는 과정에서 플러그용 금속막(12)이 하드마스크 질화막(4) 보다 빠른 속도로 식각되고, 이에 따라, 게이트와 이들 사이의 랜딩플러그 부분 간에 큰 단차가 발생한다.
이와 같이, 게이트와 랜딩플러그간 큰 단차가 발생하면, 즉 랜딩플러그의 디싱이 발생하면, 하드마스크 질화막(4)의 유효 높이가 낮아지기 때문에 SAC 공정 마진이 감소하여 SAC 공정 페일(fail)이 유발될 수 있다.
또한, 상기 단차로 인해 CMP시의 부산물이 랜딩플러그(11) 상에 잔류될 수 있는데, 이러한 잔류 부산물은 이후 스토리지노드 플러그를 형성하는 단계에서 스토리지노드 플러그간 전기적 쇼트(short)를 발생시킬 수 있을 뿐만 아니라, 스토리지노드 플러그와 랜딩플러그간 접촉 저항을 증가시키게 된다.
또한, 상기 플러그용 금속막(12)이 텅스텐인 경우, 텅스텐 증착시 단차 피복성(step coverage)의 한계로 인해 플러그 내에 심(seam)이 유발될 수 있는데, 이러한 심(seam)이 상기 디싱 현상으로 인해, 도 2에 나타난 바와 같이, 노출될 수 있다. 이렇게 노출된 심(seam)은 이후 세정 공정이나 열공정 진행시 그 크기가 더욱 커지게 되어 접촉 면적을 감소시키기 때문에 플러그의 저항을 증가시키고 소자의 신뢰성을 열화시키게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, SAC 공정기술을 이용한 랜딩플러그 형성시, 특히, 랜딩플러그 물질로 금속계막을 적용하는 경우에 있어서, 플러그 물질의 CMP 공정시 발생하는 게이트와 랜딩플러그간의 단차 문제를 개선할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 상부에 하드마스크 질화막을 구비한 게이트들이 형성된 반도체기판 상에 상기 게이트를 덮도록 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 수 개의 게이트 및 그들 사이의 기판 영역을 동시에 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 기판 결과물 상에 플러그용 금속막을 형성하는 단계; 및 상기 하드마스크 질화막의 일부 두께가 식각될 때까지 상기 플러그용 금속막을 CMP하는 단계;를 포함하는 반도체 소자의 제조방법에 있어서, 상기 플러그용 금속막의 CMP는 하드마스크 질화막 보다 플러그용 금속막의 연마속도가 빠른 제1슬러리를 사용하여 상기 하드마스크 질화막 상부의 플러그용 금속막을 연마하는 1차 CMP 단계; 및 상기 1차 CMP가 수행된 기판 결과물을 플러그용 금속막 보다 하드마스크 질화막의 연마속도가 빠른 제2슬러리를 사용하여 상기 하드마스크 질화막의 일부 두께가 식각될 때까지 연마하는 2차 CMP 단계;로 구성된 것을 특징으로 한다.
여기서, 상기 제1슬러리는 실리카, 망가니아, 지르코니아 및 알루미나로 구성된 그룹으로부터 선택되는 어느 하나를 연마제로 포함한다.
상기 연마제는 그 입자 크기가 50∼300nm이다.
상기 제1슬러리는 하드마스크 질화막 대비 플러그용 금속막의 연마속도가 적어도 10배 이상이다.
상기 제1슬러리는 pH가 2∼12이다.
상기 제1슬러리는 NH2기를 포함하는 유기분자 및 H2O2가 각각 0.1∼1wt% 및 1∼12vol%로 함유된다.
상기 제2슬러리는 세리아 연마제를 포함한다.
상기 세리아 연마제는 그 입자 크기가 80∼5000nm이다.
상기 세리아 연마제는 0.001∼0.5wt%로 함유된다.
상기 제2슬러리는 플러그용 금속막 대비 하드마스크 질화막의 연마속도가 적어도 2배 이상이다.
상기 제2슬러리는 1000∼15000의 분자량을 갖는 음이온성 고분자가 0.001∼0.01wt%로 함유된다.
상기 제2슬러리는 pH가 6∼8이다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 반도체기판(21) 상에 게이트 절연막(22)과 게이트 도전막(23)을 형성한 후, 이어서, 하드마스크 질화막(24)을 형성한다. 그런 다음, 상기 하드마스크 질화막(24)을 패터닝하고, 상기 패터닝된 하드마스크 질화막(24)을 식각장벽으로 사용하여 게이트 도전막(23) 및 게이트 절연막(22)을 식각하여 수 개의 게이트(25)를 형성한다. 여기서, 상기 게이트 절연막(22)은 통상 열산화막으로 형성하고, 상기 게이트 도전막(23)은 도핑된 폴리실리콘막, WSix막, WN막, W막 및 TiSix막 등을 단독, 또는 적층 형태로 구성하여 형성할 수 있다.
다음으로, 상기 게이트(25)들 양측벽에 질화막 스페이서(26)를 형성한 후, 상기 기판 결과물 상에 게이트(25)를 덮도록 산화막 재질의 층간절연막(27)을 형성한다. 여기서, 상기 층간절연막(27)은 통상 BPSG막으로 형성하는데, 상기 BPSG막 대신에 PSG막, FSG막, PE-TEOS막, PE-SiH4막, HDP USG막, HDP PSG막, APL막, SOD막, SOG막 등으로 형성할 수도 있다.
도 3b를 참조하면, 상기 하드마스크 질화막(4)을 연마정지막으로 이용하여 상기 층간절연막(27)을 CMP한다.
도 3c를 참조하면, 기판 결과물 상에 랜딩플러그콘택 형성을 위한 감광막 패턴(28)을 형성한 후, 노출된 층간절연막 부분을 식각하여, 수 개의 게이트를 동시에 노출시키는 콘택홀(29)을 형성한다.
도 3d를 참조하면, 감광막 패턴(28)을 제거한 상태에서, 상기 콘택홀(29) 내부의 기판 영역으로부터 선택적 에피텍셜 성장(Selective Epitaxial growth) 공정에 의한 단결정 실리콘막(30)을 형성하고, 이어서, 상기 단결정 실리콘막(30) 표면을 포함한 기판 결과물 전면 상에 Ti/TiN 적층막 또는 Co/TiN 적층막과 같은 베리어 금속막(31)을 형성한다. 이때, 상기 단결정 실리콘막(30)과 베리어막(31)의 계면에는 500∼1200℃의 열처리를 통한 금속 실리사이드막(TiSix 또는 CoSix)을 형성시켜 단결정 실리콘막(30)과 이후에 증착될 플러그용 금속막간의 옴성 접촉을 가능하게 만든다.
여기서, 상기 단결정 실리콘막(30)은 SiH2, Cl2 및 HCl의 혼합가스를 소오스로 사용해서 형성하고, 막 형성 후에는 500∼1200℃의 온도에서 열처리하는 치밀화 공정을 수행함이 바람직하다.
다음으로, 상기 콘택홀(29)이 완전 매립되도록 기판 결과물 상에 텅스텐과 같은 플러그용 금속막(32)을 증착한다. 여기서, 상기 플러그용 금속막(32) 물질로는 상기 텅스텐 대신에 Ti, TiN, Ti/TiN 및 Al과 같은 다른 금속막을 사용할 수도 있다.
도 3e를 참조하면, 하드마스크 질화막 보다 플러그용 금속막의 연마속도가 빠른 제1슬러리를 사용하여 상기 하드마스크 질화막(24) 상부의 플러그용 금속막(32)을 연마하는 1차 CMP를 수행한다. 여기서, 상기 1차 CMP는 하드마스크 질화막(24)이 노출되는 시점에서 중단하기 때문에, 콘택홀(29) 내부의 플러그용 금속막(32) 부분에 대한 식각은 거의 이루어지지 않으므로, 디싱 현상은 거의 발생하지 않는다.
여기서, 상기 제1슬러리는 실리카, 망가니아, 지르코니아 및 알루미나로 구성된 그룹으로부터 선택되는 어느 하나를 연마제로 포함하며, pH가 2∼12인 슬러리로서, 하드마스크 질화막 대비 플러그용 금속막의 연마속도가 적어도 10배 이상인 슬러리이다. 한편, 상기 연마제의 입자 크기는 50∼300nm 이다.
또한, 상기 제1슬러리는 산화제인 H2O2 및 상기 산화제의 안정화제인 NH2기를 포함하는 유기분자가 각각 1∼12vol% 및 0.1∼1wt%로 함유된다.
도 3f를 참조하면, 플러그용 금속막 보다 하드마스크 질화막의 연마속도가 빠른 세리아 연마제를 포함한 제2슬러리를 사용하여 상기 하드마스크 질화막(24)의 일부 두께가 식각될 때까지 상기 1차 CMP가 수행된 기판 결과물을 연마하는 2차 CMP를 수행한다.
여기서, 상기 제2슬러리는 그 입자 크기가 80∼5000nm인, 바람직하게는, 80∼800nm인 세리아 연마제를 포함하는 슬러리로서, 플러그용 금속막 대비 하드마스크 질화막의 연마속도가 적어도 2배 이상이기 때문에 플러그용 금속막의 디싱을 거의 유발하지 않으면서 하드마스크 질화막(24)의 일부 두께를 식각할 수 있다.
여기서, 상기 세리아 연마제는 제2슬러리에 0.001∼0.5wt%로, 바람직하게는 0.01∼0.1wt% 함유된다.
또한, 상기 제2슬러리는 상기 세리아 연마제의 안정화제로서 1000∼15000의 분자량을 갖는 폴리아크릴산과 같은 음이온성 고분자를 0.001∼0.01wt%로, 즉, 상기 세리아 연마제를 침전 시키지 않을 만큼의 소량으로 함유한다.
그리고, 상기 제2슬러리는 pH를 6∼8, 바람직하게는 6∼7로 조절하여 사용하며, 이때 pH 조절제로는 MEA(Monoethanol Amine) 또는 DEA(Diethanol Amine)와 같은 비이온성 유기염 또는 TEA(Triethanol Amine)와 같은 알킬암모늄염을 이용한다.
한편, 상기 1차 CMP와 2차 CMP는 디싱 현상을 최대한 줄여주기 위한 목적으로 경질의 하드 패드(hard pad)에서 수행함이 바람직하다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.
이와 같이, 본 발명은 하드마스크 질화막(24) 상부의 플러그용 금속막(32)은 하드마스크 질화막 보다 플러그용 금속막의 연마속도가 빠른 제1슬러리를 사용하여 연마하고, 그리고 나서, 플러그용 금속막 보다 하드마스크 질화막의 연마속도가 빠른 제2슬러리를 사용해서 상기 1차 CMP로 노출된 하드마스크 질화막(24)의 일부 두께를 제거하기 때문에, 하드마스크 질화막(24)이 식각될 때 플러그용 금속막(32)의 연마가 거의 이루어지지 않게하여, 종래 기술에서의 CMP시 유발되었던 랜딩플러그의 디싱 현상을 효과적으로 방지할 수 있다.
즉, 종래 기술에서는 질화막 보다 플러그용 금속막의 연마속도가 빠른 슬러 리만을 사용해서 랜딩플러그 형성을 위한 CMP 공정을 수행하기 때문에 하드마스크 질화막(24)의 일부 두께가 식각되는 과정에서 하드마스크 질화막(24) 보다 플러그용 금속막(32)의 연마속도가 빨라 랜딩플러그의 디싱이 크게 발생하였다. 하지만, 본 발명은 앞서 언급한 바와 같이, 하드마스크 질화막(24)의 식각이 이루어지는 CMP 단계에서 플러그용 금속막 보다 하드마스크 질화막의 연마속도가 빠른 슬러리를 사용하기 때문에 디싱이 거의 발생하지 아니한 금속 재질의 랜딩플러그를 형성할 수 있다.
그러므로, 본 발명은 SAC 공정 마진이 개선되어 SAC 페일이 발생할 가능성이 감소하며, 아울러서, 연마 부산물이 디싱부에 잔류되어 유발되는 스토리지노드 플러그간의 전기적 쇼트(short) 및 저항 증가 현상이 방지된다. 또한, 도 2에서와 같이, 플러그용 금속막이 텅스텐막이 경우 디싱에 의해 심(seam)이 노출되는 현상이 억제된다. 이에 따라, 본 발명은 반도체 소자의 특성 및 제조 수율을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 금속 재질의 랜딩플러그 형성시. 하드마스크 질화막 상부의 플러그용 금속막은 하드마스크 질화막 보다 플러그용 금속막의 연마속 도가 빠른 제1슬러리를 사용하여 연마하고, 플러그용 금속막 보다 하드마스크 질화막의 연마속도가 빠른 제2슬러리를 사용해서 상기 1차 CMP로 노출된 하드마스크 질화막의 일부 두께 및 플러그용 도전막을 연마함으로써 랜딩플러그를 형성하기 때문에, 종래 기술에서의 플러그용 도전막 CMP시 유발되었던 디싱 현상을 효과적으로 방지할 수 있다.
그러므로, 본 발명은 SAC 공정 마진을 개선할 수 있고, 연마 부산물이 디싱부에 잔류되어 유발되는 스토리지노드 플러그간의 전기적 쇼트(short) 및 저항 증가 현상을 방지할 수 있으며, 디싱에 의해 랜딩플러그 내의 심(seam)이 노출되는 현상을 억제할 수 있는 바, 반도체 소자의 특성 및 제조 수율을 개선할 수 있다.

Claims (12)

  1. 상부에 하드마스크 질화막을 구비한 게이트들이 형성된 반도체기판 상에 상기 게이트를 덮도록 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 수 개의 게이트 및 그들 사이의 기판 영역을 동시에 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 기판 결과물 상에 플러그용 금속막을 형성하는 단계; 및 상기 하드마스크 질화막의 일부 두께가 식각될 때까지 상기 플러그용 금속막을 CMP하는 단계;를 포함하는 반도체 소자의 제조방법에 있어서,
    상기 플러그용 금속막의 CMP는
    하드마스크 질화막 보다 플러그용 금속막의 연마속도가 빠른 제1슬러리를 사용하여 상기 하드마스크 질화막 상부의 플러그용 금속막을 연마하는 1차 CMP 단계; 및
    상기 1차 CMP가 수행된 기판 결과물을 플러그용 금속막 보다 하드마스크 질화막의 연마속도가 빠른 제2슬러리를 사용하여 상기 하드마스크 질화막의 일부 두께가 식각될 때까지 연마하는 2차 CMP 단계;로 구성된 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제1슬러리는 실리카, 망가니아, 지르코니아 및 알루미나로 구성된 그룹으로부터 선택되는 어느 하나를 연마제로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 연마제는 그 입자 크기가 50∼300nm 인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 제1슬러리는 하드마스크 질화막 대비 플러그용 금속막의 연마속도가 적어도 10배 이상인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 제1슬러리는 pH가 2∼12인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 제1슬러리는 NH2기를 포함하는 유기분자 및 H2O2가 각각 0.1∼1wt% 및 1∼12vol%로 함유된 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 제2슬러리는 세리아 연마제를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서, 상기 세리아 연마제는 그 입자 크기가 80∼5000nm 인 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 7 항에 있어서, 상기 세리아 연마제는 0.001∼0.5wt%로 함유된 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 1 항에 있어서, 상기 제2슬러리는 플러그용 금속막 대비 하드마스크 질화막의 연마속도가 적어도 2배 이상인 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 1 항에 있어서, 상기 제2슬러리는 1000∼15000의 분자량을 갖는 음이온성 고분자가 0.001∼0.01wt%로 함유된 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 1 항에 있어서, 상기 제2슬러리는 pH가 6∼8인 것을 특징으로 하는 반도체 소자의 제조방법.
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