KR20070063617A - 구리 금속배선의 더미 패턴 삽입방법 - Google Patents

Abstract

본 발명은 구리 금속배선의 더미 패턴 삽입방법에 관한 것으로, 더욱 상세하게는 상감법을 사용하여 구리 금속배선을 형성하는 과정에서 CMP에 의하여 금속 배선의 표면에 디싱현상을 방지할 수 있는 구리 금속배선의 더미 패턴 삽입방법에 관한 것이다.

본 발명의 구리 금속배선의 더미 패턴 삽입방법은 구리금속 배선의 내부에 더미 패턴을 형성하는 방법에 있어서, 상기 구리급속 배선의 폭은 15 ㎛ 이상인 것을 특징으로 한다.

본 발명에 따른 구리 금속배선의 더미 패턴 삽입방법에 의하면 상감법을 사용하여 구리 금속배선을 형성하는 과정에서 와이드 메탈의 내부에 더미 패턴을 형성하는 방법을 제공함으로써 CMP에 의하여 금속 배선의 표면에 디싱 현상을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

구리 금속배선, 상감법, CMP, EM

Description

구리 금속배선의 더미 패턴 삽입방법{Dummy pattern placing method for copper metallization}

도 1은 종래의 이중상감법에 따른 구리 배선 형성과정을 나타내는 반도체 기판의 단면사시도,

도 2는 종래의 기술에 따른 구리배선 표면의 형상을 보여주는 그래프,

도 3은 본 발명의 일실시예에 따른 구리 금속배선의 더미 패턴 삽입방법을 설명하기 위한 와이드 메탈의 평면도.

*도면의 주요부분에 대한 부호의 설명*

10 : 웨이퍼 20 : 하부 금속배선

30 : 확산 방지막 40 : 층간 절연막

50 : 비아 콘택홀 60 : 금속배선 패턴

70 : 금속 배리어막 80 : 구리막

본 발명은 구리 금속배선의 더미 패턴 삽입방법에 관한 것으로, 더욱 상세하게는 상감법을 사용하여 구리 금속배선을 형성하는 과정에서 CMP에 의하여 금속 배선의 표면에 디싱현상을 방지할 수 있는 구리 금속배선의 더미 패턴 삽입방법에 관한 것이다.

일반적으로 반도체 소자의 동작속도는 주로 게이트 지연시간(gate delay time)과 저항 커패시턴스 지연시간(resistance capicitance delay time, 이하 'RC 지연시간'라 한다.)에 의존한다.

반도체 소자의 집적화가 진행됨에 따라 RC 지연시간의 비중이 커지고 있으며, 이를 극복하기 위해 기존의 알루미늄 금속배선보다 저항이 낮은 구리배선(copper metalization)을 사용하여 배선 저항을 감소시키고 저유전율(low dielectric constant)의 층간 절연막의 적용을 시도하고 있다.

구리배선은 기존의 건식식각 방법으로 식각을 진행하기 어렵기 때문에 단일상감법(single damascene) 또는 이중상감법(dual damascene)에 의하여 패터닝되는 것이 일반적이다. 상감법은 금속배선의 절연을 위한 층간 절연막에 금속배선 또는 콘택홀의 패턴을 먼저 형성한 후 금속층을 증착하여 이를 CMP(chemical mechanical polish) 등의 방법에 의하여 제거함으로써 배선을 형성하는 방법을 말한다.

이중상감법은 층간 절연막에 금속배선 및 콘택홀의 위한 패터닝을 함께 진행한 후에 배선을 위한 금속층을 상기 패턴된 부분에 매립하고 불필요한 부분의 금속층을 제거하는 공정을 말하며, 공정의 단순화 및 비용절감의 장점이 있어 최근 많이 적용되는 금속배선 형성방식이다.

도 1은 종래의 이중상감법에 따른 구리 배선 형성과정을 나타내는 반도체 기판의 단면사시도이다.

첨부된 도 1에 도시한 바와 같이 먼저 하부 구리금속배선(20) 및 확산방지막(30)이 형성된 웨이퍼(10)상에 층간절연막(40)을 증착하고, 사진/식각 공정을 진행하여 상기 웨이퍼 상에 비아 콘택홀(50) 및 금속배선 패턴(60)을 형성한다.(도 1a)

이후 금속 배리어막(barrier metal layer, 70)과 시드 구리막(seed copper layer)을 증착하고나서, 상기 웨이퍼를 전기화학적도금(electrochemical plating, 이하 'ECP'라 한다.) 방식에 의하여 구리막(80)을 형성한다.(도 1b)

상기 구리막(80)이 형성된 웨이퍼를 CMP(chemical mechanical polish, 이하 'CMP'라 한다.) 공정에 의하여 금속 배선형성부위 이외의 구리막(80) 및 금속 배리어막(70)을 제거함으로써 구리금속배선을 형성하는 것이다.(도 1c)

그러나 첨부한 도 2에 도시한 바와 같이 금속배선의 폭이 넓은 금속라인(선폭이 15 ㎛ 이상인 금속배선, 이하 '와이드 메탈'이라 한다.)에서 금속 라인의 가운데 부분이 오목하게 패이는 현상(이하 '디싱 현상'이라 한다.)이 생긴다.

도 2는 종래의 기술에 따른 구리배선 표면의 형상을 보여주는 그래프로서, 90 ㎛ 선폭을 갖는 구리 배선에서 약 500Å 정도의 디싱 현상을 보여주고 있다.

이러한 디싱 현상은 금속배선의 면저항(sheet resistance)의 증가를 가져오며, 특히 정확하고 일정한 저항값이 요구되는 아날로그 소자의 경우 동작전압이나 접지전압과 연결되는 와이드 메탈에서의 면저항의 증가는 소자의 특성에 심각한 악영향을 미치게 된다.

또한 디싱 현상에 의하여 국부적인 전류밀도(local current density)가 증가함에 따라 EM(electromigration)특성의 열화를 가져옴에 따라 신뢰성이 저하되는 문제점이 있다.

따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 상감법을 사용하여 구리 금속배선을 형성하는 과정에서 CMP에 의하여 금속 배선의 표면에 디싱현상을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있는 구리 금속배선의 더미 패턴 삽입방법을 제공함에 그 목적이 있다.

상술한 바와 같은 목적을 구현하기 위한 본 발명의 구리 금속배선의 더미 패턴 삽입방법은 구리금속 배선의 내부에 더미 패턴을 형성하는 방법에 있어서, 상기 구리급속 배선의 폭은 15 ㎛ 이상인 것을 특징으로 한다.

또한, 상기 더미 패턴은 상기 구리 금속배선의 일단으로부터 3 ~ 10 ㎛ 의 거리를 두는 것을 특징으로 한다.

또한, 상기 더미 패턴은 상기 구리 금속배선의 상면 또는 하면에 형성되는 비아콘택으로부터 0.5 ~ 3 ㎛ 의 거리를 두는 것을 특징으로 한다.

또한, 상기 더미 패턴은 상기 구리 금속배선의 병목부위로부터 6 ~ 20 ㎛ 의 거리를 두는 것을 특징으로 한다.

또한, 상기 더미 패턴의 면적은 상기 구리 금속배선의 면적의 10% 이하로 형성하는 것을 특징으로 한다.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.

도 3은 본 발명의 일실시예에 따른 구리 금속배선의 더미 패턴 삽입방법을 설명하기 위한 와이드 메탈의 평면도이다.

첨부한 도 3에 도시한 바와 같이 본 발명에 의한 더미 패턴 삽입방법은 상기 더미 패턴이 삽입되는 구리금속 배선의 폭이 15 ㎛ 이상인 것을 특징으로 한다.(W) 즉 와이드 메탈 라인 내부에 더미 패턴을 삽입함으로써 후속되는 구리 CMP 공정에 의한 디싱 현상을 방지하는 역할을 하는 것이다.

또한, 상기 더미 패턴은 상기 구리 금속배선의 일단으로부터 3 ~ 10 ㎛ 의 거리를 두는 것이 바람직하다.(E) 그 이유는 상기 더미 패턴이 와이드 메탈의 일단과 가까워지면 배선 저항이 급격하게 증가하기 때문이다.

또한, 상기 더미 패턴은 상기 구리 금속배선의 상면 또는 하면에 형성되는 비아콘택으로부터 0.5 ~ 3 ㎛ 의 거리를 두는 것이 바람직하다.(V) 그 이유는 상기 와이드 메탈 레이어(layer)와 연결되는 상부의 비아 콘택 래이어 또는 하부의 비아 콘택 래이어와의 정렬오차(misalignment)에 대하여 여유도(margin)를 갖는 것이다.

또한, 상기 더미 패턴은 상기 구리 금속배선의 병목부위로부터 6 ~ 20 ㎛ 의 거리를 두는 것이 바람직하다.(B) 그 이유는 상기 병목부위는 전류집중(current crowding)이 발생하는 곳으로서, 상기 부위에 더미 패턴을 형성하는 것은 전류밀도의 증가로 인하여 EM 특성을 열화시키기 때문이다.

또한, 상기 더미 패턴의 면적은 상기 구리 금속배선의 면적의 10% 이하로 형 성하는 것이 바람직하다. 그 이유는 과다한 삽입시 구리배선 라인 저항이 증가하기 때문이다.

본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정/변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.

이상에서 상세히 설명한 바와 같이, 본 발명에 따른 구리 금속배선의 더미 패턴 삽입방법에 의하면 상감법을 사용하여 구리 금속배선을 형성하는 과정에서 와이드 메탈의 내부에 더미 패턴을 형성하는 방법을 제공함으로써 CMP에 의하여 금속 배선의 표면에 디싱 현상을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (5)

1. 구리금속 배선의 내부에 더미 패턴을 형성하는 방법에 있어서, 상기 구리급속 배선의 폭은 15 ㎛ 이상인 것을 특징으로 하는 구리 금속배선의 더미 패턴 삽입방법.
2. 제1항에 있어서, 상기 더미 패턴은 상기 구리 금속배선의 일단으로부터 3 ~ 10 ㎛ 의 거리를 두는 것을 특징으로 하는 구리 금속배선의 더미 패턴 삽입방법.
3. 제1항에 있어서, 상기 더미 패턴은 상기 구리 금속배선의 상면 또는 하면에 형성되는 비아콘택으로부터 0.5 ~ 3 ㎛ 의 거리를 두는 것을 특징으로 하는 구리 금속배선의 더미 패턴 삽입방법.
4. 제1항에 있어서, 상기 더미 패턴은 상기 구리 금속배선의 병목부위로부터 6 ~ 20 ㎛ 의 거리를 두는 것을 특징으로 하는 구리 금속배선의 더미 패턴 삽입방법.
5. 제1항에 있어서, 상기 더미 패턴의 면적은 상기 구리 금속배선의 면적의 10% 이하로 형성하는 것을 특징으로 하는 구리 금속배선의 더미 패턴 삽입방법.

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