KR20070059989A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20070059989A
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Abstract

본 발명의 반도체 장치는, 제1 금속막(18)에 당접하도록 반도체층에 형성된 관통 구멍(10)과, 상기 관통 구멍(10)의 측벽부에 형성된 절연막(12)과, 상기 절연막(12)이 형성되어 있지 않은 상기 관통 구멍(10)의 저부의 제1 금속막(18) 상과 상기 반도체층 상에 형성된 제2 금속막(13)과, 상기 관통 구멍(10) 내의 상기 절연막(12) 및 제1 금속막(18) 상에 형성된 배리어 메탈막(14)과, 상기 배리어 메탈막(14)을 개재해서 상기 관통 구멍 내에 형성된 배선층(15)을 구비하는 것을 특징으로 한다.
에피택셜층, P형 확산층, 트렌치 홈, 배리어 메탈막

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 도시하는 단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치를 도시하는 평면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 8은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 9는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 10은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 11은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 12는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시하는 단면도.
도 13은 본 발명의 다른 실시예에 따른 반도체 장치를 도시하는 단면도.
도 14는 종래의 반도체 장치를 도시하는 단면도.
<도면의 주요부분에 대한 부호의 설명>
1, 51 : 반도체 기판
2, 52 : 에피택셜층
3: P형 확산층(채널 영역)
4: 트렌치 홈
5, 12, 22, 55 : 절연막
6, 56 : 게이트 전극(G)
7, 57 : 소스층
7A, 60 : 소스 전극(S)
8, 58 : P형 보디층
10, 21 : 관통 구멍
11: 드레인층(드레인 전극(D))
13: 제2 금속막
14: 배리어 메탈막(제3 금속막)
15: 배선층(제4 금속막)
18: 제1 금속막
19, 30 : 반도체 장치
20: 드레인 전극
23, 62 : 금속막
24: 배리어 메탈막
25: 배선층
26: 드레인층
53: P형 확산층
54: 트렌치 홈
59 : 드레인층
61 : 드레인 전극(D)
[특허문헌 1] 일본 특개2004-363302호 공보
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 관통 전극을 가지는 반도체 장치에 관한 것이다.
종래의 반도체 장치에 대해서, 트렌치 구조의 업 드레인형 M0S 트랜지스터를 일례로서 설명한다.
즉, 도 14에 도시한 바와 같이, 예를 들면 N형 실리콘으로 이루어지는 반도체 기판(51) 상에 에피택셜층(52)이 형성되고, 이 에피택셜층(52)의 표층에 P형 확산층(53)(채널 영역 CH)이 형성되어 있다. 또한, P형 확산층(53)의 표층부터 에피택셜층(52)의 소정 깊이 위치에까지 도달하는 트렌치 홈(54)이 형성되어 있다. 이 트렌치 홈(54) 내에 절연막(55)으로 둘러싸인 폴리실리콘 막으로 이루어지는 도전층이 매설되고, 게이트 전극(G)(56)이 구성되어 있다.
또한, 에피택셜층(52)의 표층에서, 또한 트렌치 홈(54)의 양 측벽부에 절연막(55)에 인접한 N형의 소스층(57)이 형성되어 있다. 그리고, 인접하는 소스층(57) 사이에 걸치도록 P형 보디층(58)(BD)이 형성되어 있다.
또한, 에피택셜층(52)의 표층부터 반도체 기판(51)의 소정 깊이 위치에까지 도달하도록, N형 불순물로 이루어지는 드레인층(59)이 구성되어 있다.
또한, 에피택셜층(52) 상에, 소스층(57)을 피복하도록 예를 들면 알루미늄(Al) 합금 등으로 이루어지는 소스 전극(S)(60)이 형성되어 있다. 마찬가지로, 드레인층(59)을 피복하도록 예를 들면 알루미늄(Al) 합금 등으로 이루어지는 드레인 전극(D)(61)이 형성되어 있다.
그리고, 반도체 기판(51)의 이면에 금속막(62)이 형성되어서 이루어지는 반 도체 장치(63)이다.
상기 트렌치 구조의 업 드레인형 MOS 트랜지스터는, 도 14에 나타낸 화살표 방향을 따라, 상기 소스 전극(60), 에피택셜층(52), 반도체 기판(51) 내를 지나 상기 금속막(62)을 개재해서, 재차 반도체 기판(51), 에피택셜층(52), 그리고 드레인 전극(61)에 전류 I2가 흐른다.
이때, 에피택셜층(52)이 형성되어 있지 않은 고저항의 반도체 기판(51) 부분을 2번 통과하기 때문에, 반도체 장치의 저항값을 내릴 수 없다는 문제가 있었다.
본 발명의 주된 특징은 이하와 같다. 즉, 본 발명의 반도체 장치는, 그 표면으로부터 이면에 걸쳐서 관통하는 관통 구멍과, 상기 표면에 소스층이 형성된 제1 도전형의 반도체 기판과, 상기 관통 구멍을 피복하고, 상기 반도체 기판의 이면 상에 형성된 제1 금속막과, 상기 관통 구멍 내에 형성되고, 상기 제1 금속막과 전기적으로 접속된 드레인층을 구비하고, 상기 드레인층은, 상기 반도체 기판의 표면 상에 형성되고, 또한 상기 반도체 기판의 표면과 접하는 제2 금속막을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 그 표면으로부터 이면에 걸쳐서 관통하는 관통 구멍과, 상기 표면에 소스층이 형성된 제1 도전형의 반도체 기판과, 상기 관통 구멍을 피복하고, 상기 반도체 기판의 표면 상에 형성된 드레인 전극과, 상기 관통 구멍 내에 형성되고, 상기 드레인 전극과 전기적으로 접속된 드레인층을 구비 하고, 상기 드레인층은, 상기 반도체 기판의 이면 상에 형성되고, 또한 상기 반도체 기판의 이면과 접하는 제2 금속막을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 그 표면에 소스층 및 드레인 전극이 형성된 제1 도전형의 반도체 기판을 준비하고, 상기 반도체 기판의 이면으로부터 상기 드레인 전극에 도달하는 관통 구멍을 형성하는 공정과, 상기 관통 구멍 내에 상기 드레인 전극과 전기적으로 접속된 드레인층을 형성하는 공정을 구비하고, 상기 드레인층을 형성하는 공정은, 상기 반도체 기판의 이면과 접하는 제2 금속막을 형성하는 공정을 포함하는 것을 특징으로 한다.
<실시예>
이하, 본 발명의 반도체 장치 및 그 제조 방법에 따른 제1 실시예에 대해서 도면을 참조하면서 설명한다.
여기서, 본 발명의 반도체 장치에 대해서, 트렌치 구조의 업 드레인형 M0S 트랜지스터를 일례로서 설명한다.
우선, 도 1에 도시한 바와 같이 일도전형, 예를 들면 N형 실리콘으로 이루어지는 반도체 기판(1) 상에 N형 에피택셜층(2)이 형성되고, 이 에피택셜층(2)의 표층에 P형 확산층(3)(채널 영역 CH)이 형성되어 있다. 또한, 본 실시예에서는, 예를 들면 상기 에피택셜층(2)의 두께는 10㎛이고, 반도체 기판(1)의 두께는 에피택셜층(2)의 두께를 포함해서 200㎛이며, P형 확산층(3)의 두께는 1∼1.5㎛이다.
또한, P형 확산층(3)의 표층부터 상기 에피택셜층(2)의 소정 깊이 위치에까지 도달하는 트렌치 홈(4)이 형성되어 있다. 이 트렌치 홈(4) 내에는, 절연막(5) 으로 둘러싸인 폴리실리콘 막으로 이루어지는 도전층이 매설되고, 게이트 전극(G)(6)이 구성되어 있다. 또한, 본 실시예에서는, 예를 들면 트렌치 홈(4)의 깊이는 2㎛이고, 트렌치 홈(4)의 중앙부의 개구경은 0.4㎛이다.
에피택셜층(2)의 표층에는, 트렌치 홈(4)의 양 측벽부에 상기 절연막(5)에 인접한 N형의 소스층(7)이 형성되어 있다. 그리고, 인접하는 소스층(7)의 사이에 걸치도록 P형 보디층(BD)(8)이 형성되어 있다. 또한, 각 소스층(7) 상에는, 예를 들면 알루미늄(Al) 합금막으로 이루어지는 소스 전극(7A)(S)이 형성되어 있다.
또한, 에피택셜층(2)의 표층부터 반도체 기판(1)의 이면까지 관통하도록, 예를 들면 60㎛∼70㎛의 개구경을 가지는 관통 구멍(10)이 뚫려 있다. 이 관통 구멍(10) 내에는, 관통 전극 구조를 이루는 드레인층(11)이 구성되어 있다. 여기에서, 통상의 관통 전극의 제조 방법에서는, 관통 구멍 내를 포함하는 반도체 기판 상에 절연막을 형성하고, 관통 구멍의 저부의 절연막 만을 제거해서 관통 구멍 저부의 금속막을 노출시키고, 이 금속막에 전기적으로 접속하도록 관통 전극을 형성하는 것이었다.
그러나, 상기 업 드레인 구조의 M0S 트랜지스터에서는, 반도체 기판의 표면에 형성된 소스 전극으로부터 반도체 기판 내부를 지나 재차 반도체 기판의 표면에 형성된 드레인 전극에 전류가 흐른다. 따라서, 종래와 같은 관통 구멍 내 및 반도체 기판 상에 형성되는 절연막의 존재에 의해, 이 영역에 용량이 형성되기 때문에, 디바이스 특성이 뒤떨어지게 된다.
그 때문에, 본 발명자는 상기 절연막을 갖지 않는 관통 전극 프로세스를 개 발하기로 하였다. 그러나, 반도체 기판 상에 절연막을 형성하고, 그 절연막 상에 형성한 배리어 메탈막과, 반도체 기판 상에 절연막을 갖지 않는 상태에서 직접 형성한 배리어 메탈막이 서로 다른 것을 알았다. 즉, CVD(Chemical Vapor Deposition)법에 의해, 예를 들면 TiN막으로 이루어지는 배리어 메탈막을 반도체 기판 상에 직접 성막한 경우, 반도체 기판 상에 실리콘 산화막 등의 절연막을 개재하여 TiN막을 성막한 경우보다도 성막량이 반 이하인 것을 알았다.
발명자의 검증에서는, 반도체 기판 상에 직접 TiN막을 CVD법으로 성막한 경우에서는, 반도체 기판과 TiN막 사이에 CVD 처리시의 화학 반응에 의한 변질막이 형성되어 있었다. 이 변질막의 재질은 미확인이다. 이 변질막이 존재함으로써, 원하는 막 두께, 막질의 TiN막을 성막할 수 없어, 기대하는 설계값 대로의 반도체 장치를 형성할 수 없다. 따라서, 기대하는 특성의 반도체 장치가 얻어지지 않는다.
따라서, 이하에 설명하는 발명을 개발하였다. 즉, 도 3에 도시한 바와 같이, 관통 구멍(10) 내에 실리콘 산화막 또는 실리콘 질화막 등으로 이루어지는 절연막(12)을 형성하고, 절연막(12)을 이방성 에칭함으로써 관통 구멍(10)의 저부의 절연막(12)과 반도체 기판(1)의 표면 상의 절연막(12)을 제거한다. 그렇게 하면, 관통 구멍(10)의 측벽부에만 절연막(12)이 잔막한다. 본 실시예에서는, 관통 구멍(10)의 저부의 절연막(12)을 에칭할 때에, 오버 에칭함으로써 관통 구멍(10)의 저부의 절연막(12)과 함께, 에피택셜층(2) 상의 절연막(12)도 제거한다.
다음으로, 도 3에 도시한 바와 같이, 관통 구멍(10)의 저부의 제1 금속 막(18) 상과 반도체 기판(1)의 표면 상에 스퍼터법을 이용하여, 예를 들면 Ti막 등으로 이루어지는 제2 금속막(13)을 형성한다. 또한, 본 실시예에서는, 대략 100Å 정도의 얇은 Ti막을 제2 금속막(13)으로서 성막하고 있다. 이것은, 제2 금속막(13)이 관통 구멍(10)의 측벽부에 형성된 절연막(12) 상에 형성되지 않고, 관통 구멍(10)의 저부에 있는 제1 금속막(18) 상 및 에피택셜층(2) 상에만 성막시키기 위해서이다. 더 말하자면, 제2 금속막(13)은 에피택셜층(2) 상에만 성막시키면 된다.
또한, 예를 들면 100∼500Å 정도의 Ti막을 제2 금속막(13)으로서 성막할 수도 있다. 이 경우, Ti막이 절연막(12) 또는 에피택셜층(2) 상에도 성막되는 것도 있기 때문에, 레지스트 막을 이용해서 불필요 개소의 Ti막을 제거해도 된다.
여기에서, 본 실시예에서는 제2 금속막(13)으로서 Ti막을 이용하고 있지만, 크롬(Cr), 바나듐(V) 등의 고융점 금속막이어도 된다. 또한, 배리어 메탈막으로서 통상 이용되는 재료(예를 들면, 탄탈(Ta)이나 텅스텐(W), 지르코늄(Zr) 등)을 이용해도 된다. 또한, 제2 금속막(13)의 형성 방법으로서는, CVD법 이외이면, 상기 스퍼터법에 한정되는 것이 아니라, 각종 박막 형성법(예를 들면 증착법 등)을 이용할 수 있다.
계속해서, 도 4에 도시한 바와 같이, CVD법을 이용해서 관통 구멍(10) 내를 포함하는 전면에, 예를 들면 TiN막 또는 WN막 또는 TaN 등으로 이루어지는 배리어 메탈막(14)(제3 금속막)을 형성한다. 배리어 메탈막(14)은, 후에 관통 구멍(10) 내에 형성되는 배선층(15)의 금속 재료의 확산 방지나, 해당 금속 재료와 도전체 (본 실시예에서는, 제1 금속막(18))와의 상호 반응 방지의 역할을 가진다.
그리고, 도 5에 도시한 바와 같이, 배리어 메탈막(14) 상에 CVD법이나 스퍼터법 등의 박막 형성법을 이용해서 Cu층으로 이루어지는 시드층(도시되지 않음)을 형성한다. 시드층은, 배선층(15)을 도금 형성하기 위한 기초 전극으로 되는 도전층이다. 다음으로, 시드층 상에 전해 도금법을 이용해서 Cu층으로 이루어지는 배선층(15)(제4 금속막)을 형성한다.
그리고, 반도체 기판(1)의 이면에 제1 금속막(18)이 형성되어서 이루어지는 반도체 장치(19)가 완성된다. 또한, 본 실시예에서는, 제1 금속막(18)으로서, 예를 들면 Ti-Ni-Au 합금층을 이용하고 있지만, 저저항의 도전 재료이면 다른 재료를 이용할 수도 있다.
이와 같이 구성된 관통 전극 기술을 적용한 업 드레인형 M0S 트랜지스터(반도체 장치(19))는, 도 1에 나타낸 화살표 방향을 따라, 소스층(7)(소스 전극 S), 에피택셜층(2), 반도체 기판(1) 내를 지나 제1 금속막(18)을 개재하여, 관통 전극 구조를 이루는 드레인층(11)(드레인 전극 D)에 전류 I1이 흐른다.
따라서, 종래의 반도체 장치(63)(도 14참조)에 비해, 전류가 흐르는 고저항의 반도체 기판의 영역을 반감시킬 수 있었으므로, 반도체 장치의 저항값을 저감시킬 수 있다. 특히, 200㎛의 두께를 가지는 에피택셜층(52) 및 반도체 기판(51)의 사이를 통과하는 것이기 때문에, 전류 경로의 한 쪽을 관통 전극으로 이루어지는 금속막으로 함으로써, 전류 전파의 고속화가 도모된다(종래의 반도체 장치(63)의 저항값 R2 > 본 발명의 반도체 장치(19)의 저항값 R1).
또한, 본 발명에서는, 불순물층으로 이루어지는 드레인층(59)이 아니라, 관통 전극 구조로 이루어지는 드레인층(11)이 형성되어 있다. 그 때문에, 종래의 반도체 장치에 비교해서 저저항화가 도모된다. 여기에서, 관통 전극의 체적을 넓힘으로써 보다 저저항화를 도모할 수 있다. 또한, 복수의 관통 전극을 형성하는 것이어도 된다.
그리고, 관통 구멍(10) 내의 측벽부에 절연막(12)을 형성하고, 에피택셜층(2) 상(도 1의 영역 X)에는 절연막(12)을 형성하지 않음으로써, 세로 방향(반도체 기판(1)의 막 두께 방향)으로 전류를 흘리는 구조의 반도체 장치(19)에서, 용량이 형성되지 않는다. 그 때문에, 에피택셜층(2) 상에 절연막(12)을 형성한 구성에 비교해서 반도체 장치의 디바이스 특성이 향상한다.
또한, 반도체 장치(19)에서는, 관통 구멍(10)의 근방의 반도체층(에피택셜층(2)) 상에 CVD법 이외의 제법(본 실시예에서는, 스퍼터법 또는 증착법)에 의해 제2 금속막(13)을 형성하고, 그 후 제2 금속막(13)을 개재해서 배리어 메탈막(14)을 형성하고 있다. 그 때문에, CVD법을 이용해서 배리어 메탈막을 반도체 기판 상에 직접 형성하는 프로세스와 같은 반도체 기판과 배리어 메탈막 사이에서의 화학 반응은 일어나지 않아, 원하는 막질, 막 두께의 배리어 메탈막을 얻을 수 있다.
본 발명을 적용함으로써, 저저항의 플립 칩을 실현할 수 있다. 도 2는, 본 발명을 채용한 플립 칩의 평면도를 나타내는 것으로, 도 2의 참조 부호 40이 게이트 전극(6)용의 범프 전극(G)이고, 참조 부호 41이 소스 전극(7A)용의 범프 전극(S)이고, 참조 부호 42가 드레인 전극용의 범프 전극(D)이다. 또한, 플립 칩의 평탄성을 방해하지 않는 범위 내에서, 복수의 범프 전극을 더 구성하는 것이어도 된다.
다음으로, 본 발명의 제2 실시예에 대해서 도면을 참조하면서 설명한다. 전술한 제1 실시예에서는, 반도체 기판의 표면측(디바이스 소자형 성면측)으로부터 관통 구멍(10)을 형성하고 있었다. 이에 대해서 제2 실시예에서는, 반도체 기판의 이면측으로부터 관통 구멍을 형성하는 프로세스를 채용하고 있다. 이하, 상세하게 설명한다. 또한, 제1 실시예와 마찬가지의 구성에 대해서는 동일 부호를 이용하고 있고, 그 설명을 간략하거나 생략한다.
우선, 도 6에 도시한 바와 같이, N형의 반도체 기판(1)의 표면에 에피택셜층(2)을 형성한다. 다음으로, 에피택셜층(2)의 표면에 P형 확산층(3), 트렌치 홈(4), 절연막(5), 게이트 전극(6), 소스층(7), P형 보디층(8)을 각각 공지의 반도체 제조 프로세스를 이용해서 형성한다. 다음으로, 소스층(7) 상에 소스 전극(7A)을 형성하고, P형 확산층(3)과는 이격한 에피택셜층(2)의 표면 상에 드레인 전극(20)을 형성한다.
다음으로, 반도체 기판(1)의 이면 상에 레지스트층(도시되지 않음)을 형성하고, 해당 레지스트층을 마스크로 하여 반도체 기판(1)을 에칭한다. 이 에칭에 의해, 도 7에 도시한 바와 같이, 드레인 전극(20)에 대응하는 위치의 반도체 기판(1)을 해당 이면으로부터 표면에 이르러 관통하는 관통 구멍(21)이 형성된다.
다음으로, 도 8에 도시한 바와 같이, 관통 구멍(21) 내 및 반도체 기판(1)의 이면 상에 절연막(22)을 형성한다. 절연막(22)은, 예를 들면 CVD법에 의해 형성된 실리콘 산화막이나 실리콘 질화막이다.
다음으로, 관통 구멍(21)의 저부와 반도체 기판(1)의 이면 상의 절연막(22)을 선택적으로 에칭하고, 도 9에 도시한 바와 같이 관통 구멍(21)의 측벽부에만 절연막(22)을 잔막시킨다. 이 에칭에 의해, 관통 구멍(21)의 저부에서 드레인 전극(20)은 노출되고, 반도체 기판(1)의 이면은 노출된다.
다음으로, CVD법 이외의 박막 형성법(예를 들면 스퍼터법이나 증착법)을 이용하여, 도 10에 나타낸 바와 같이, 관통 구멍(21)의 저부의 드레인 전극(20) 상과, 반도체 기판(1)의 이면 상에 금속막(23)(예를 들면, 티탄(Ti)막)을 형성한다. 이 금속막(23)이, 본 발명에서 말하는 제2 금속막에 상당하는 막이다. 또한, 스퍼터법으로 금속막(23)을 형성한 경우, 관통 구멍(21)의 측벽부에 대한 금속막(23)의 부착량은 적다. 그 때문에, 도 10에서는 관통 구멍(21)의 측벽부에 금속막(23)이 형성되지 않는 구성을 나타내고 있다. 또한, 금속막(23)의 형성 시에 CVD법을 채용하지 않는 것은, 제1 실시예의 설명에서도 설명한 바와 같이, CVD법에 의해 반도체 기판에 직접 금속막을 형성하려고 하면, 원하는 막 두께, 막질의 금속막을 양호한 정밀도로 형성하는 것이 곤란하기 때문이다.
다음으로, 도 11에 도시한 바와 같이, 관통 구멍(21) 내 및 반도체 기판(1)의 이면 상에 배리어 메탈막(24)(예를 들면, TiN막이나 WN막)을 CVD법으로 형성한다. 배리어 메탈막(24)은, 본 발명에서 말하는 제3 금속막에 상당하는 막이다. 배리어 메탈막(24)은, 반도체 기판(1)의 이면에 직접 형성되는 것이 아니라 금속막(23)을 개재해서 형성되어 있다. 즉, 반도체 기판(1)의 이면에 배리어 메탈 막(24)을 형성할 때에, 금속막(23) 또는 절연막(22)이 장벽으로 되어서 반도체 기판(1)의 이면과 CVD 가스 등과의 화학 반응은 일어나지 않는다. 그 때문에, 원하는 막 두께, 막질의 배리어 메탈막(24)을 형성할 수 있다. 다음으로, 예를 들면 구리로 이루어지는 시드층(도시되지 않음)을 배리어 메탈막(24)의 전체를 피복하도록 형성한다.
다음으로, 도 12에 도시한 바와 같이, 관통 구멍(21) 내 및 반도체 기판(1)의 이면 상에, 시드층을 도금 전극으로 한 전해 도금법으로, 예를 들면 구리로 이루어지는 배선층(25)을 형성한다. 배선층(25)은, 시드층이나 배리어 메탈막(24)이나 금속막(23)을 개재해서 반도체 기판(1)의 이면 및 드레인 전극(20)과 전기적으로 접속된다. 본 실시예에서는, 관통 구멍(21) 내에 형성된 도전 재료 전체(금속막(23), 배리어 메탈막(24), 배선층(25))가 드레인층(26)을 구성한다. 그 후, 필요에 따라, 소스 전극(7A) 및 드레인 전극(20) 상에 도 2에서 나타낸 바와 같은 범프 전극의 형성이나, 레지스트 재료로 이루어지는 보호막의 형성 등을 행한다.
다음으로, 소정의 다이싱 라인을 따라 절단하고, 개개의 반도체 장치(30)로 분할한다. 또한, 개개의 반도체 장치(30)로 분할하는 방법으로서는, 다이싱법, 에칭법, 레이저 컷트법 등이 있다. 반도체 장치(30)는, 도 12의 화살표로 나타낸 바와 같이, 소스층(7)으로부터 관통 전극 구조의 드레인층(26)에 전류 I3이 흐른다.
제2 실시예에서도, 관통 구멍(21) 내에 형성된 드레인층(26)을 구비하기 때문에, 종래 구조(도 14참조)에 비해서, 전류 경로의 저저항화를 도모할 수 있다.
또한, 본 발명은 상기 제1 및 제2 실시예에 한정되지 않고, 그 요지를 일탈 하지 않는 범위에서 변경이 가능한 것은 물론이다.
예를 들면, 배선층(15, 25)은 관통 구멍(10, 21) 내에 완전하게 충전되어 있지 않아도 되고, 도 13에 도시한 바와 같이 불완전하게 충전되어 있어도 된다. 또한, 상기 제2 실시예에서, 관통 구멍(21)을 형성하기 전에 반도체 기판(1)의 표면 상에 글래스 기판 등의 지지체를 접착하고, 그 후 관통 구멍(21)이나 금속막(23), 배리어 메탈막(24), 배선층(25)의 형성을 행해도 된다. 반도체 기판(1)의 표면측(디바이스 소자면측)을 보호함과 함께, 반도체 기판(1)을 견고히 지지하기 위해서이다. 그리고, 드레인층(26)의 형성 후에 필요에 따라서 지지체를 제거해도 된다.
또한, 볼 형상의 단자가 형성되는 BGA(Ball Grid Array)형의 반도체 장치나, LGA(Land Grid Array)형의 반도체 장치나 그 밖의 CSP(Chip Size Package)형의 반도체 장치에도 적용할 수 있는 것이다.
본 발명의 반도체 장치에 따르면, 드레인층을 불순물층이 아니라 관통 전극구조로 형성하고 있기 때문에, 반도체 장치의 저저항화가 도모된다. 그리고, 관통 구멍 내의 측벽부에는 절연막을 형성하고, 반도체층 상에는 상기 절연막을 형성하지 않음으로써, 세로 방향(반도체층의 막 두께 방향)으로 전류를 흘리는 구조의 반도체 장치에서, 전류 경로 상에 용량이 형성되지 않는다. 그 때문에, 반도체 장치의 디바이스 특성이 향상한다. 또한, 배리어 메탈막을 반도체 기판 상에 직접 형성하는 것이 아니라, 스퍼터법이나 증착법에 의해 형성한 금속막을 개재하여 배리어 메탈막을 형성한 경우에는, 원하는 막 두께, 막질을 가지는 배리어 메탈막을 형 성할 수 있다.

Claims (22)

  1. 그 표면으로부터 이면에 걸쳐서 관통하는 관통 구멍과, 상기 표면에 소스층이 형성된 제1 도전형의 반도체 기판과,
    상기 관통 구멍을 피복하고, 상기 반도체 기판의 이면 상에 형성된 제1 금속막과,
    상기 관통 구멍 내에 형성되고, 상기 제1 금속막과 전기적으로 접속된 드레인층을 구비하고,
    상기 드레인층은,
    상기 반도체 기판의 표면 상에 형성되고, 상기 반도체 기판의 표면과 접하는 제2 금속막을 더 포함하는 것을 특징으로 반도체 장치.
  2. 제1항에 있어서,
    상기 관통 구멍의 측벽부에 제1 절연막을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체 기판의 표면에 형성된 에피택셜층과,
    상기 에피택셜층에 형성된 제2 도전형의 불순물 확산층과,
    상기 불순물 확산층의 표층부터 상기 에피택셜층의 소정 깊이 위치까지 형성 된 트렌치 홈과,
    상기 트렌치 홈 내에 제2 절연막을 개재하여 도전층이 매설되어서 이루어지는 게이트 전극을 구비하고,
    상기 소스층은, 상기 불순물 확산층의 표층에, 상기 트렌치 홈에 인접해서 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 드레인층은, 상기 제1 절연막 및 상기 제2 금속막을 피복하는 제3 금속막을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 드레인층은, 상기 제3 금속막을 피복하고, 상기 관통 구멍 내에 완전하게 혹은 불완전하게 충전된 배선층을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제2 금속막은 스퍼터법 또는 증착법에 의해 형성되는 금속막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 제4항에 있어서,
    상기 제3 금속막은 배리어 메탈막으로 이루어지는 것을 특징으로 하는 반도 체 장치.
  8. 그 표면으로부터 이면에 걸쳐서 관통하는 관통 구멍과, 상기 표면에 소스층이 형성된 제1 도전형의 반도체 기판과,
    상기 관통 구멍을 피복하고, 상기 반도체 기판의 표면 상에 형성된 드레인 전극과,
    상기 관통 구멍 내에 형성되고, 상기 드레인 전극과 전기적으로 접속된 드레인층을 구비하고,
    상기 드레인층은,
    상기 반도체 기판의 이면 상에 형성되고, 상기 반도체 기판의 이면과 접하는 제2 금속막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 관통 구멍의 측벽부에 제1 절연막을 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제8항 또는 제9항에 있어서,
    상기 반도체 기판의 표면에 형성된 에피택셜층과,
    상기 에피택셜층에 형성된 제2 도전형의 불순물 확산층과,
    상기 불순물 확산층의 표층부터 상기 에피택셜층의 소정 깊이 위치까지 형성 된 트렌치 홈과,
    상기 트렌치 홈 내에 제2 절연막을 개재하여 도전층이 매설되어 이루어지는 게이트 전극을 구비하고,
    상기 소스층은, 상기 불순물 확산층의 표층에, 상기 트렌치 홈에 인접해서 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서,
    상기 드레인층은, 상기 제1 절연막 및 상기 제2 금속막을 피복하는 제3 금속막을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 드레인층은, 상기 제3 금속막을 피복하고, 상기 관통 구멍 내에 완전하게 혹은 불완전하게 충전된 배선층을 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제8항에 있어서,
    상기 제2 금속막은 스퍼터법 또는 증착법에 의해 형성되는 금속막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서,
    상기 제3 금속막은 배리어 메탈막으로 이루어지는 것을 특징으로 하는 반도 체 장치.
  15. 그 표면에 소스층 및 드레인 전극이 형성된 제1 도전형의 반도체 기판을 준비하고,
    상기 반도체 기판의 이면으로부터 상기 드레인 전극에 도달하는 관통 구멍을 형성하는 공정과,
    상기 관통 구멍 내에 상기 드레인 전극과 전기적으로 접속된 드레인층을 형성하는 공정을 구비하고,
    상기 드레인층을 형성하는 공정은, 상기 반도체 기판의 이면과 접하는 제2 금속막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 관통 구멍의 측벽부를 피복하는 제1 절연막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 절연막을 형성하는 공정은, 상기 관통 구멍 내 및 상기 반도체 기판의 이면 상에 절연막을 형성하는 공정과,
    상기 관통 구멍의 저부와 상기 반도체 기판의 이면 상의 상기 절연막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제15항 내지 제17항 중 어느 한 항에 있어서,
    상기 반도체 기판의 표면에 제1 도전형의 에피택셜층을 형성하는 공정과,
    상기 에피택셜층의 표면에 제2 도전형의 불순물 확산층을 형성하는 공정과,
    상기 불순물 확산층의 표층부터 상기 에피택셜층의 소정 깊이 위치까지 트렌치 홈을 형성하는 공정과,
    상기 트렌치 홈 내에 제2 절연막을 형성하는 공정과,
    상기 제2 절연막 상에 게이트 전극을 형성하는 공정을 구비하고,
    상기 소스층은, 상기 불순물 확산층의 표층으로서 상기 트렌치 홈에 인접해서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제16항에 있어서,
    상기 제2 금속막과 상기 관통 구멍의 측벽부의 제1 절연막 상에 제3 금속막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제3 금속막을 개재하여 상기 관통 구멍 내에 배선층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제15항에 있어서,
    상기 제2 금속막을 형성하는 공정은, 제2 금속막을 스퍼터법 또는 증착법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제19항에 있어서,
    상기 제3 금속막을 형성하는 공정은, 제3 금속막을 배리어 메탈막으로 구성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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