KR20070056419A - 절연성 막을 가진 반도체 퓨즈를 포함하는 반도체 소자 및그 제조방법 - Google Patents

절연성 막을 가진 반도체 퓨즈를 포함하는 반도체 소자 및그 제조방법 Download PDF

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Abstract

반도체 퓨즈를 포함하는 반도체 소자가 개시된다. 반도체 소자는 기판상의 절연막 상에 형성된 제 1 퓨즈전극패턴과 제 2 퓨즈전극패턴, 제 1 및 제 2 퓨즈전극패턴 사이에 형성된 절연성 퓨즈막, 제 1 및 제 2 퓨즈전극패턴과 전기적으로 연결된 제 1 금속전극과 제 2 금속전극, 제 1 및 제 2 퓨즈전극패턴, 절연성 퓨즈막, 제 1 및 제 2 금속전극을 덮는 절연성 보호막을 포함한다. 본 발명에 따른 반도체 소자는 셀 영역에 있는 캐퍼시터 패턴과 동시에 형성할 수 있어서 제조공정이 간단할 뿐만 아니라 더 작은 크기로 형성할 수 있으며 안정적으로 퓨즈 동작을 한다.
퓨즈, 레이저

Description

절연성 막을 가진 반도체 퓨즈를 포함하는 반도체 소자 및 그 제조방법{Semiconductor device having fuse structure with insulating layer and manufacturing method of the same}
도 1은 본 발명의 일실시예에 의한 반도체 소자의 퓨즈 구조를 나타낸 단면도이다.
도 2는 본 발명의 일실시예에 의한 반도체 소자의 퓨즈를 컷팅하는 공정을 설명하는 도면이다.
도 3a 내지 도 3e는 본 발명의 일실시예에 의한 퓨즈를 포함하는 반도체 소자의 제조공정을 설명하는 도면들이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 퓨즈 110: 반도체 기판
120: 절연막 130: 제 1 퓨즈전극패턴
140: 절연 퓨즈막 150: 제 2 퓨즈전극패턴
160: 제 1 및 제 2 퓨즈전극콘택
170: 제 1 및 제 2 금속전극
180: 절연성 보호막 190: 폴리이미드막
195: 퓨즈 오픈 영역
200: 레이저 건(LASER gun)
210: 레이저
310: 하부전극 콘택플러그 330: 캐퍼시터 패턴의 하부전극
340: 캐퍼시터 패턴의 유전막
350: 캐퍼시터 패턴의 상부전극
360: 상부전극 콘택 370: 상부전극 금속패턴
380: 절연성 보호막 390: 폴리이미드막
본 발명은 퓨즈를 포함하는 반도체 소자에 관한 것으로, 보다 상세하게는 컷팅 방법을 사용하지 않고 레이저를 조사하여 두 전극을 연결시켜주는 기능을 가진 퓨즈를 포함하는 반도체 소자에 관한 것이다.
반도체 기술이 발전하면서 선폭이나 두께 같은 물리적 인자 뿐만 아니라 전압, 전류 같은 전기적 인자들을 포함한 모든 요소들이 점차 작아지고 있다. 그 영향은 단지 데이터 신호 전달을 위한 신호선뿐만아니라 전압을 인가하거나 그라운드를 위한 배선은 물론이며 각 신호 처리 유닛의 오동작시에 여분의 신호 처리 유닛으로 신호의 경로를 바꾸어 주기 위한 퓨즈에도 미치고 있음은 물론이다. 퓨즈는 일차적으로 반도체 공정을 완료한 다음 검사 및 테스트 공정에서 발견된 오류 셀을 오류가 발생하지 않은 여분의 셀로 그 주소를 바꾸어 주기 위하여 레이저 등을 조 사하여 신호선을 끊거나 이어주는 방법으로 사용되는 것인데, 일반적으로 레이저를 조사하여 컷팅시켜 줌으로써 신호를 다른 곳으로 흐르게 하는 레이저 컷팅 방식을 사용한다. 레이저 컷팅 방식이란 레이저 에너지를 받은 도전패턴 - 예를 들면 다결정 실리콘 같은 - 이 녹거나 기화되어 단선됨으로써 전기신호가 더 이상 그 도전패턴를 통할 수 없도록 하여 주는 방법이다. 이때의 도전패턴부분을 퓨즈라고 한다. 그런데, 이러한 레이저 컷팅 방식의 퓨즈를 사용할 경우, 점점 줄어드는 퓨즈의 선폭 때문에 레이저가 조사된 부분이 완전히 컷팅되지 못하여 잔류물이 남아 불완전하게 컷팅되어 신호선을 완전히 절단하여 주지 못하는 일이 발생할 뿐만 아니라 잔류물이 옆으로 튀게되면 최악의 경우에 인접한 퓨즈와 단락이 되기도 한다. 선폭이 줄어들면 레이저 조사 에너지도 낮아져야 하기 때문에 충분한 에너지의 레이저를 조사하여 줄 수 없기 때문이다. 과도한 에너지의 레이저를 조사할 경우 인접한 퓨즈까지 절단되거나 손상될 위험이 있다. 이 경우 수율이 떨어질 수 밖에 없으며, 또한 이러한 레이저 컷팅 방식의 퓨즈는 다른 공정과 호환성이 없어 퓨즈 형성만을 위한 별도의 공정을 거쳐야 하기 때문에 제조에 걸리는 시간이 늘어나고 원가 상승의 한 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는, 크기가 작고 제조 공정이 단순하며 안정적으로 기능을 수행할 수 있는 퓨즈를 포함하는 반도체 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 퓨즈를 포함하는 반도체 소자를 제조하는 방법을 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 기판상의 절연막 상에 형성된 제 1 퓨즈전극패턴과 제 2 퓨즈전극패턴, 상기 제 1 및 제 2 퓨즈전극패턴 사이에 형성된 절연성 퓨즈막, 상기 제 1 및 제 2 퓨즈전극패턴과 전기적으로 연결된 제 1 금속전극과 제 2 금속전극, 및 상기 제 1 및 제 2 퓨즈전극패턴, 절연성 퓨즈막, 제 1 및 제 2 금속전극을 덮는 절연성 보호막을 포함한다.
상기 절연성 퓨즈막은 상기 제 1 퓨즈전극패턴의 상부와 측부에 형성되고, 상기 제 1 퓨즈전극패턴과 상기 제 2 퓨즈전극패턴을 전기적으로 단선시키며, 두께는 50 내지 200Å이며 바람직하게는 100Å정도이다.
상기 절연성 보호막은 산화막, 상기 제 1 및 제 2 퓨즈전극패턴은 다결정 실리콘, 상기 제 1 및 제 2 퓨즈전극패턴은 금속인 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조방법은 기판상에 절연막을 형성하고, 상기 절연막 상에 제 1 퓨즈전극패턴을 형성하고, 상기 절연막과 상기 제 1 퓨즈전극패턴 상에 절연성 퓨즈막을 형성하고, 상기 제 1 퓨즈전극패턴과 절연성 퓨즈막 상에 제 2 퓨즈전극패턴을 형성하고, 상기 제 1 퓨즈전극패턴과 전기적으로 연결된 제 1 금속전극을 형성하고, 상기 제 2 퓨즈전극패턴과 전기적으로 연결된 제 2 금속전극을 형성하고, 상기 제 1 및 제 2 퓨즈전극패턴, 절연성 퓨즈막, 제 1 및 제 2 금속전극을 덮는 절연성 보호막을 형성하는 것을 포함한다.
상기 절연성 퓨즈막은 상기 제 1 퓨즈전극패턴의 상부와 측부에 형성되고, 상기 절연성 퓨즈막은 상기 제 1 퓨즈전극패턴과 상기 제 2 퓨즈전극패턴을 전기적으로 단선시키며, 상기 절연성 퓨즈막의 두께는 50 내지 200Å이다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일실시예에 의한 반도체 소자의 제조방법은 기판상에 절연막을 형성하고, 상기 절연막 상에 제 1 퓨즈전극패턴을 셀 영역의 캐퍼시터 하부 전극과 동시에 형성하고, 상기 절연막과 상기 제 1 퓨즈전극패턴 상에 절연성 퓨즈막을 상기 셀 영역의 캐퍼시터 유전막과 동시에 형성하고, 상기 제 1 퓨즈전극패턴과 절연성 퓨즈막 상에 제 2 퓨즈전극패턴을 셀 영역의 캐퍼시터 상부 전극과 동시에 형성하고, 상기 제 1 퓨즈전극패턴과 전기적으로 연결된 제 1 금속전극을 형성하고, 상기 제 2 퓨즈전극패턴과 전기적으로 연결된 제 2 금속전극을 형성하고, 상기 제 1 및 제 2 퓨즈전극패턴, 절연성 퓨즈막, 제 1 및 제 2 금속전극을 덮는 절연성 보호막을 형성하는 것을 포함하는 반도체 소자의 제조방법을 제공한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발 명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면을 참조하여 본 발명을 상세히 설명한다.
도 1은 본 발명의 일실시예에 의한 퓨즈(100)를 포함하는 반도체 소자의 종단면도를 개략적으로 도시한 도면이다.
기판(110)상에 절연막(120)을 형성되어 있다. 상기 기판(120)과 절연막(120) 사이에는 도시하지 않은 반도체 단위소자들 게이트 패턴, 콘택 패턴, 신호전달라인 패턴 등 이 형성될 수 있으며, 본 도면에서는 발명을 쉽게 이해할 수 있도록 하기 위하여 상기 반도체 단위소자들을 도시하지 않았다. 상기 절연막(120)은 산화물 계열의 막이며 바람직하게는 PE-TEOS, HDP-산화막이며, PSG, BPSG, FSG 등의 불순물을 포함한 산화막일 수 있다.
상기 절연막(120) 상에 제 1 퓨즈전극패턴(130)이 있으며, 제 1 퓨즈전극패턴(130)의 상면 일부와 측면일부에 절연성 퓨즈막(140)이 있다. 상기 제 1 퓨즈전극패턴(130)은 도전성물질, 바람직하게는 다결정 실리콘이지만 금속으로 형성될 수도 있으며, 상기 절연성 퓨즈막(140)은 산화물 계열, 바람직하게는 알루미나, 알루미늄-하프늄-옥사이드(AHO: Aluminum-Hafnium-Oxide), 탄탈룸 옥사이드 등으로 형성될 수 있으며, 통상적으로 사용하는 산화물 중에 어떠한 것으로라도 형성될 수 있다. 본 발명에서는 하프늄 옥사이드를 사용하였다.
상기 절연막(120), 제 1 퓨즈전극패턴(130) 및 절연성 퓨즈막(140)의 상부의 일부 및 측부의 일부에는 제 2 퓨즈전극패턴(150)이 형성되어 있다. 상기 제 2 퓨즈전극패턴(150)은 일반적으로 상기 제 1 퓨즈전극패턴(130)과 동일한 도전성 물질막이 사용된다.
상기 제 1 퓨즈전극패턴(130) 및 상기 제 2 퓨즈전극패턴(150) 상에는 전기적 신호가 전달되는 제 1 및 제 2 퓨즈전극콘택(160)이 형성되어있다. 상기 제 1 및 제 2 퓨즈전극콘택(160)은 도전성이므로 다결정 실리콘 또는 금속으로 형성된다.
상기 제 1 및 제 2 퓨즈전극콘택(160)에는 제 1 및 제 2 금속전극(170)이 전기적으로 연결되어 있다.
상기 제 2 퓨즈전극패턴의 상부를 레이저 리페어공정을 위하여 소정 부분 노출시키는 개구부(195)를 형성한 다음 전면적으로 폴리이미드막을 덮고 다시 개구부(195)를 형성한다.
도 2는 본 발명에 의한 반도체 퓨즈(100)에 레이저(210)를 조사하는 공정을 도시한 도면이다.
노출되어 있는 제 2 퓨즈전극패턴(150)에 레이저 건(200)으로 레이저(210)를 조사하여 절연성 퓨즈막(140)을 파괴함으로써 제 1 퓨즈전극패턴(130)과 제 2 퓨즈전극패턴(150)이 전기적으로 도통되도록 한다. 본 발명에 의한 반도체 퓨즈(100)는 레이저(210)를 조사함으로써 전기선이 단절되는 것이 아니라 애초에 전기선이 절연 성 물질로 단절되어 있다가 레이저 조사를 통하여 제 1 퓨즈전극패턴(130)과 제 2 퓨즈전극패턴(150) 사이에 형성되어 있는 절연성 퓨즈막(140)이 파괴됨으로써 상기 제 1 퓨즈전극패턴(130)과 상기 제 2 퓨즈전극패턴(150)이 전기적으로 연결된 단락상태를 이루도록 해줌으로써 퓨즈의 기능을 수행하도록 하는 반도체 퓨즈이다.
본 발명의 반도체 퓨즈(100)는 절연성 퓨즈막(140)을 파괴하므로 종래의 퓨즈 전극패턴을 레이저 컷팅 방법으로 리페어 하던 방식과 대비하여 훨씬 낮은 에너지의 레이저로 리페어가 가능하다. 전기적 단절을 이루어야 하는 종래의 경우 퓨즈에 약간의 전기적 흐름(leakage)도 있어서는 아니되며 완전하게 전기 신호가 0(zero)인 회로를 이루어야 하므로 컷팅 방식의 레이저 조사 에너지는 충분히 높을 수 밖에 없었으나, 본 발명은 완전하게 전기신호를 On 시키지 않고 적당한 전류만 흐를 수 있어도 퓨즈가 회로적 동작을 하는 데에는 무리가 없으므로 훨씬 낮은 에너지로 퓨즈의 리페어 공정을 수행할 수 있다.
또한, 도전성 물질을 리페어 하는 것이 아니기 때문에 도전성 물질이 레이저의 조사를 받아 녹으면서 옆으로 튀어 인접한 도전성 신호선에 영향을 주거나 심하면 인접한 신호선끼리의 단락을 일으킬 염려를 하지 않아도 된다. 절연성을 가진 퓨즈막을 낮은 에너지로 파괴하는 것이므로 옆으로 튀어도 아무 상관이 없으며 완전하게 절연성 퓨즈막을 파괴하지 않아도 제 1 및 제 2 전극 패턴끼리 전기적 연결을 이룰 수 만 있으면 되므로 인접한 신호선에 영향을 주지 않는다. 퓨즈에는 전기신호가 흐르지 않고 회로만 이루어 주면 되기 때문에 저항이 그리 문제되지 않기 때문이다.
본 발명의 반도체 퓨즈(100)는 레이저 컷팅 방법이 아니라 전기적으로 컷팅해주는 방법을 적용할 수도 있다. 전기적 컷팅방법은 고전류의 전기에너지를 퓨즈에 흘려 순간적으로 퓨즈가 파괴되도록 하는 방법인데, 본 발명의 경우에 더욱 간편하게 전기적 컷팅 방법을 적용할 수 있다. 또한 레이저 컷팅 방법을 실시한 후, 약간의 추가 리페어가 컷팅이 필요할 경우 전기적 컷팅방법을 더 수행함으로써 공정을 완료할 수도 있다. 반대로 전기적 컷팅을 하고 레이져 컷팅을 할 수도 있다.
도 3a 내지 도 3e는 본 발명에 의한 퓨즈(100)를 제조하는 공정을 도시한 도면이다. 본 발명에서는 특히 캐퍼시터 패턴을 가진 디램(DRAM)의 반도체 퓨즈를 제조하는 방법에 대하여 대표적으로 설명한다. 디램이 아닌 경우나 MIM(metal-Insulator-Metal) 캐퍼시터를 가진 소자의 경우에는 훨씬 더 쉽게 응용이 가능하므로 본 실시예의 설명은 가장 실시가 어려울 것이라 생각되는 디램 반도체 소자에 대하여 개시한다.
도 3a는 제 1 퓨즈전극패턴(130)을 절연막(120)상에 형성한 것을 설명하기 위한 도면이다. 이때 셀 영역에는 캐퍼시터 패턴의 하부전극(330)이 형성된 다음 공정이다. 되도록 캐퍼시터 패턴의 하부전극(330)과 동시에 증착, 패터닝하는 것이 편리할 것이나, 막질의 두께 등을 확실하게 조절하기 어렵다면 별도의 공정으로 상기 제 1 퓨즈전극패턴(130)을 형성할 수 있다. 상기 제 1 퓨즈전극패턴(130)은 바람직하게는 다결정 실리콘이므로 저압화학기상증착(LPCVD)방법으로 전면적으로 다결정 실리콘 막질을 증착한 다음 포토리소그래피 공정과 식각공정을 수행하여 도면과 같은 패턴으로 형성한다. 이때 셀 영역의 캐퍼시터 패턴은 하부전극을 형성하고 있게 된다. 상기 제 1 퓨즈전극패턴(130)은 상기 캐퍼시터 패턴의 하부전극(330)과 동시에 형성될 수도 있고 후에 별도의 공정으로 형성될 수도 있다. 상기 제 1 퓨즈전극패턴(130)의 두께는 특별한 제한이 없지만 약 1000 내지 2000Å정도로 형성하면 바람직하다.
도 3b는 상기 제 1 퓨즈전극패턴(130) 상부의 일부 및 측부의 일부에 절연성 퓨즈막(140)을 형성한 것을 설명하기 위한 도면이다. 상기 제 1 퓨즈전극패턴(130)은 통상적인 캐퍼시터 패턴의 유전막을 형성하는 공정단계에서 동시에 형성할 필요는 없으나 같은 단계에서 형성하는 것이 공정 단순화 측면에서도 유리하다. 절연성 퓨즈막(140)의 두께는 약 50 내지 200Å 정도로 하는 것이 좋고 바람직하게는 100Å정도이다. 상기 절연성 퓨즈막은 캐퍼시터 패턴의 유전막(340)과 동일한 막질을 사용하여도 좋고 별도로 이종의 막질을 형성할 수도 있는데, 동일한 막질을 사용할 경우 통상적으로 알루미나, 알루미늄-하프늄-옥사이드(AHO: Aluminum-Hafnium-Oxide), 탄탈룸옥사이드 외 캐퍼시터 패턴의 유전막(340)으로 사용되는 막질이면 어떠한 것이든 가능하다. 이종의 막질일 경우 산화물계열의 절연막질을 사용할 수도 있고 질화물 계열의 막질도 사용할 수 있다. 상기 캐퍼시터 패턴의 유전막을 패터닝할 때 상기 절연성 퓨즈막(140)도 동시에 패터닝된다.
도 3c는 제 2 퓨즈전극패턴(150)을 형성한 것을 설명하기 위한 도면이다. 상기 제 2 퓨즈전극패턴(150)은 상기 절연성 퓨즈막(140) 상부와 측부에 형성되는데 도면처럼 상기 절연성 퓨즈막(140)을 모두 포괄하거나 꼭 맞는 크기로 형성될 필요는 없다. 본 실시예에서 가장 중요한 점은 상기 제 1 퓨즈전극패턴(130)과 제 2 퓨 즈전극패턴(150)의 사이에 절연성 퓨즈막(140)이 형성되어 상기 제 1 및 제 2 퓨즈전극패턴이 전기적으로 연결되지 않도록 한다는 점이다. 상기 제 2 퓨즈전극패턴(150)은 상기 제 1 퓨즈전극패턴(130)과 동일한 막질을 사용할 수 있으나, 이종의 막질로 상기 제 1 퓨즈전극패턴(130)은 다결정 실리콘이고 상기 제 2 퓨즈전극패턴(150)은 금속계열일 수 있다. 상기 제 2 퓨즈전극패턴(150)도 약 1000 내지 2000Å의 두께로 형성되는 것이 바람직하다. 상기 제 2 퓨즈전극패턴(150)은 셀 영역에 형성되는 캐퍼시터 패턴의 상부전극(350)과 동시에 형성될 수 있다.
도 3d는 제 1 퓨즈전극패턴(130) 및 제 2 퓨즈전극패턴(150)에 각기 연결되는 퓨즈전극콘택들(160)과 그 콘택들에 연결되는 제 1 및 제 2 금속전극(170), 그리고 상술한 단위 소자들을 전체적으로 덮어 보호하고 있는 절연성 보호막(180)을 설명하기 위한 도면이다. 상기 퓨즈전극콘택들(160)은 금속으로 형성하는 것이 편리하지만 다결정 실리콘을 이용하여 형성할 수도 있다. 만약 상기 제 1 및 제 2 퓨즈전극패턴들이 다결정 실리콘이고 상기 퓨즈전극콘택들(160)이 금속이라면 중간에 오믹(ohmic) 콘택을 형성하기 위한 단계 예컨데 실리사이드 공정 가 삽입될 수 있을 것이다. 상기 절연성 보호막은 질화막 또는 산화막이고 바람직하게는 산화막이다. 상기 퓨즈전극콘택들(160)과 금속전극들(170)은 셀 영역에 있는 캐퍼시터 패턴의 상부전극(350)에 연결되는 콘택(360) 및 금속전극(370)과 동시에 형성될 수 있다. 만약 퓨즈전극콘택들(160)과 금속전극들(170)이 상기 셀 영역에 있는 캐퍼시터 패턴의 상부전극(350)과 연결되는 콘택(360) 및 금속전극(370)과 동시에 형성되지 않는다면 상기 제 1 및 제 2 퓨즈전극패턴들(160)이 상기 제 1 및 제 2 금속전 극들(170)과 직접 연결될 수도 있다.
도 3e는 상기 절연성 보호막의 소정 부분을 식각하여 상기 제 2 퓨즈전극패턴의 상부를 노출시키는 개구부(195)를 형성한 다음, 전면적으로 폴리이미드막(190)을 덮고 다시 상기 제2 퓨즈전극패턴의 상부를 노출시키는 개구부(195)를 형성한 것을 도시한 도면이다.
본 발명에 따른 반도체 퓨즈(170)는 그 제조공정이 기존의 셀 영역에 있는 캐퍼시터 패턴을 형성하는 공정이나 MIM(metal-Insulator-Metal) 캐퍼시터(Capacitor)를 형성하는 공정과 매우 유사하고 호환성이 있으므로 그 단위소자들을 형성하는 공정을 이용하여 퓨즈를 형성할 수 있으며, 별도의 퓨즈 형성 공정을 수행할 필요가 없어 제조 공정이 매우 간단하다
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 반도체 퓨즈 및 그 제조방법에 의하면, 셀 영역에 있는 캐퍼시터 패턴과 동시에 형성할 수 있어서 제조공정이 간단할 뿐만 아니라 더 작은 크기로 형성할 수 있으며 안정적으로 퓨즈 동작을 할 수 있는 반도체 퓨즈를 제조할 수 있다.

Claims (10)

  1. 반도체 기판상에 형성된 절연막;
    상기 절연막 상에 형성된 제 1 퓨즈전극패턴;
    상기 절연막과 상기 제 1 퓨즈전극패턴 상에 형성된 제 2 퓨즈전극패턴;
    상기 제 1 퓨즈전극패턴과 상기 제 2 퓨즈전극패턴의 사이에 위치한 절연성 퓨즈막;
    상기 제 1 퓨즈전극패턴과 전기적으로 연결된 제 1 금속전극;
    상기 제 2 퓨즈전극패턴과 전기적으로 연결된 제 2 금속전극; 및
    상기 제 1 및 제 2 퓨즈전극패턴, 절연성 퓨즈막, 제 1 및 제 2 금속전극 상의 절연성 보호막을 포함하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 절연성 퓨즈막은 상기 제 1 퓨즈전극패턴의 상부와 측부에 형성된 반도체 소자.
  3. 제 1 항에 있어서, 상기 절연성 퓨즈막은 상기 제 1 퓨즈전극패턴과 상기 제 2 퓨즈전극패턴을 전기적으로 단선시킨 반도체 소자.
  4. 제 1항에 있어서, 상기 절연성 퓨즈막의 두께는 50 내지 200Å 인 반도체 소 자.
  5. 제 1항에 있어서,
    상기 절연성 보호막은 산화막, 상기 제 1 및 제 2 퓨즈전극패턴은 다결정 실리콘, 상기 제 1 및 제 2 퓨즈전극패턴은 금속인 반도체 소자.
  6. 기판상에 절연막을 형성하고,
    상기 절연막 상에 제 1 퓨즈전극패턴을 형성하고,
    상기 절연막과 상기 제 1 퓨즈전극패턴 상에 절연성 퓨즈막을 형성하고,
    상기 제 1 퓨즈전극패턴과 절연성 퓨즈막 상에 제 2 퓨즈전극패턴을 형성하고,
    상기 제 1 퓨즈전극패턴과 전기적으로 연결된 제 1 금속전극을 형성하고,
    상기 제 2 퓨즈전극패턴과 전기적으로 연결된 제 2 금속전극을 형성하고,
    상기 제 1 및 제 2 퓨즈전극패턴, 절연성 퓨즈막, 제 1 및 제 2 금속전극을 덮는 절연성 보호막을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  7. 제 6항에 있어서,
    상기 절연성 퓨즈막은 상기 제 1 퓨즈전극패턴의 상부와 측부에 형성되는 반도체 소자의 제조방법
  8. 제 6 항에 있어서, 상기 절연성 퓨즈막은 상기 제 1 퓨즈전극패턴과 상기 제 2 퓨즈전극패턴을 전기적으로 단선시킨 반도체 소자의 제조방법.
  9. 제 6항에 있어서, 상기 절연성 퓨즈막의 두께는 50 내지 200Å인 반도체 소자의 제조방법.
  10. 기판상에 절연막을 형성하고,
    상기 절연막 상에 제 1 퓨즈전극패턴을 셀 영역의 캐퍼시터 하부 전극과 동시에 형성하고,
    상기 절연막과 상기 제 1 퓨즈전극패턴 상에 절연성 퓨즈막을 상기 셀 영역의 캐퍼시터 유전막과 동시에 형성하고
    상기 제 1 퓨즈전극패턴과 절연성 퓨즈막 상에 제 2 퓨즈전극패턴을 셀 영역의 캐퍼시터 상부 전극과 동시에 형성하고,
    상기 제 1 퓨즈전극패턴과 전기적으로 연결된 제 1 금속전극을 형성하고,
    상기 제 2 퓨즈전극패턴과 전기적으로 연결된 제 2 금속전극을 형성하고,
    상기 제 1 및 제 2 퓨즈전극패턴, 절연성 퓨즈막, 제 1 및 제 2 금속전극을 덮는 절연성 보호막을 형성하는 것을 포함하는 반도체 소자의 제조방법.
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