KR20070036299A - Ｈｄｐ-ｃｖｄ 공정을 이용한 절연막 형성방법 - Google Patents

Ｈｄｐ-ｃｖｄ 공정을 이용한 절연막 형성방법 Download PDF

Info

Publication number
KR20070036299A
KR20070036299A KR1020050091179A KR20050091179A KR20070036299A KR 20070036299 A KR20070036299 A KR 20070036299A KR 1020050091179 A KR1020050091179 A KR 1020050091179A KR 20050091179 A KR20050091179 A KR 20050091179A KR 20070036299 A KR20070036299 A KR 20070036299A
Authority
KR
South Korea
Prior art keywords
insulating film
hdp
cvd process
deposited
deposition
Prior art date
Application number
KR1020050091179A
Other languages
English (en)
Inventor
윤양한
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050091179A priority Critical patent/KR20070036299A/ko
Publication of KR20070036299A publication Critical patent/KR20070036299A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 절연막 형성방법을 개시한다. 개시된 본 발명의 방법은, HDP-CVD 공정을 이용한 절연막 형성방법으로서, 증착, 식각 및 증착을 순차 진행하는 조건으로 수행하며, 상기 식각 과정을 진행한 후에 H2를 포함한 가스를 플로우시켜 증착막 표면에 존재하는 F기를 제거한 상태로 후속 증착 과정을 수행하는 것을 특징으로 한다.

Description

ＨＤＰ-ＣＶＤ 공정을 이용한 절연막 형성방법{METHOD FOR FORMING INSULATING LAYER USING HDP-CVD PROCESS}
도 1a 및 도 1b는 종래 기술에 따른 HDP-CVD 공정을 이용한 절연막 형성방법을 설명하기 위한 공정별 단면도.
도 2는 종래 기술의 문제를 설명하기 위한 반도체 소자의 단면사진.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 HDP-CVD 공정을 이용한 절연막 형성방법을 설명하기 위한 공정별 단면도.
도 4는 본 발명의 실시예에 따라 절연막을 형성한 반도체 소자의 단면사진.
* 도면의 주요 부분에 대한 부호의 설명 *
300 : 반도체기판 310 : 비트라인
320a : 1차 절연막 320b : 2차 절연막
본 발명은 HDP-CVD 공정을 이용한 절연막 형성방법에 관한 것으로, 보다 상세하게는, HDP-CVD 공정을 이용해서 증착, 식각 및 증착을 순차 진행하여 소망하는 두께의 절연막을 형성함에 있어서 증착되는 막들의 계면 특성을 개선할 수 있는 방 법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 워드라인과 비트라인을 비롯한 도선의 간격은 좁아지고 있고, 그 높이는 높아지고 있는 추세이다. 이에 따라, 미세 도선 패턴들 사이를 절연막 등으로 매립하는 갭-필(gap-fill) 공정이 점점 어려워지게 되었고, 갭-필(Gap fill) 특성을 개선하기 위한 다양한 공정 기술들이 연구되고 제안되고 있다.
일예로, 상기 갭-필(Gap fill) 특성을 개선하기 위한 공정 기술로서, HDP-CVD(High Density Plasma Chemical Vaporization Deposition) 공정을 이용한 절연막 형성 기술이 제안되었다. 상기 HDP-CVD 공정 기술에 따르면, 절연막이 증착됨과 동시에 고밀도 플라즈마에 의한 식각 공정이 진행되어 매립해야 할 공간 입구부의 병목 현상을 어느 정도 억제할 수 있다. 그러므로, 상기 HDP-CVD 공정을 이용하여 증착하는 절연막은 기존의 CVD 방식에 따른 절연막에 비해 우수한 매립 특성을 갖는다. 이와 같은 이유로, 상기 HDP-CVD 공정을 이용한 절연막 형성 기술은 반도체 소자의 소자분리막이나 층간절연막 등을 형성하는 방법으로서 두루 이용되고 있다.
그러나, 반도체 소자의 디자인 룰이 70nm급 이하로 급격히 감소함에 따라 매립해야 할 영역의 종횡비(aspect ratio)가 급격히 증가되어 상기 HDP-CVD 공정 기술로도 만족할 만한 매립 특성을 구현하기가 점차 어렵게 되었다.
이에, 최근에는 상기 HDP-CVD 공정을 이용한 절연막 형성시, 갭-필(Gap fill) 특성을 더욱 개선하고 아울러 플라즈마에 의한 손상(plasma damage)을 억제하기 위해 증착(depositon)→식각(etch)→증착(deposition)을 1회 이상 순차 진행 하는, 이른바 DED(Deposition-Etch-Deposition) 방식으로 최종적으로 소망하는 두께의 절연막을 형성하는 기술이 적용되고 있다. 보다 자세하게, 상기 DED 방식은 HDP-CVD 공정으로 절연막을 1차로 증착한 후, 상기 1차로 증착된 절연막 상에 증착될 후속 절연막의 매립 특성이 개선되도록 상기 1차로 증착된 절연막의 일부 두께를 별도의 식각 공정을 통해 식각한 다음, 잔류된 1차 절연막 상에 HDP-CVD 공정으로 후속 절연막을 증착하는 방식으로 진행한다.
도 1a 및 도 1b는 종래의 HDP-CVD 공정 및 DED 방식에 따른 절연막 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a을 참조하면, 비트라인(110)을 비롯한 소정의 하부구조물이 형성된 반도체기판(100)을 마련한 후, 상기 기판 결과물 상에 HDP-CVD 공정에 따라 절연막을 1차로 증착한다. 이때, 상기 절연막의 증착 온도는 250∼350℃ 정도이다. 도면부호 120a는 상기 1차로 증착된 절연막을 나타낸다.
그런다음, 상기 1차로 증착된 절연막(120a)의 일부 두께를 NF3와 같은 플루오린(F)을 포함하는 식각 가스를 사용하여 식각한다. 그 결과, 상기 1차로 증착된 절연막(120a) 부분 중 비트라인 상단 가장자리에 증착된 절연막 부분(overhang 부분)이 그 이외의 부분 보다 과도 식각되어 비트라인들 사이의 병목 현상이 해소되므로, 후속 절연막의 매립이 용이해진다.
도 1b를 참조하면, 상기 잔류된 1차로 증착된 절연막(120a) 상에 비트라인(110)을 덮도록 HDP-CVD 공정에 따라 2차 절연막(120b)을 증착한 후, 그 표면을 평탄화한다.
이후, 도시하지는 않았으나, 상기 절연막(120a, 120b)을 식각하여 스토리지노드 콘택플러그용 콘택홀을 형성한 후, 상기 스토리지노드 콘택플러그용 콘택홀에 대한 세정 공정을 수행한 다음, 계속해서, 공지의 후속 공정을 차례로 수행한다.
그러나, 전술한 HDP-CVD 공정 및 DED 방식에 따른 절연막 형성방법에서는 적층되는 절연막들(120a, 120b)의 경계면인 계면 특성이 취약하여, 후속 세정 공정에서 세정액이 상기 계면으로 침투하여 보이드(void)가 발생되고, 심한 경우, 스토리지노드 콘택플러그간 전기적 쇼트(short)와 같은 불량이 유발된다는 문제가 있다.
자세하게, 전술한 종래 기술에서는 1차로 증착된 절연막(120a)의 식각시 공정 온도가 낮은 것과 관련하여 식각 가스의 F(플루오린)가 산화막(SiO2) 재질의 절연막과 반응하여 휘발성이 강한 SiF4 가스를 형성하지 못하고, 절연막(120a) 표면에 Si-O-F와 같은 결합을 형성하면서 잔류하게 되는데, 이렇게 1차로 증착된 절연막(120a) 표면에 잔류하는 F기 때문에 1차로 증착된 절연막(120a)과 후속 증착되는 2차 절연막(120b)과의 계면 특성이 열화되어 이상 계면이 발생한다. 여기서, 상기 Si-O-F는 그 결합이 약하여 후속 세정 공정에 취약한 특성을 갖는다.
한편, 상기 HDP-CVD 공정에 의한 절연막은 250∼350℃ 정도의 비교적 낮은 온도에서 증착되기 때문에, 500℃ 이상의 높은 온도에서 증착되는 절연막에 비해 습식 세정액에 대한 저항성이 떨어지므로, 상기 절연막의 이상 계면을 통한 세정액의 유입으로 인해 절연막의 상당 부분이 손실될 수 있다. 이에, 상기 절연막의 손실에 기인하는 대형 보이드(void) 및 스토리지노드 콘택플러그간 쇼트(short) 불량인 브릿지(bridge) 불량이 유발된다.
도 2은 종래의 HDP-CVD 공정 및 DED(Dep-Etch-Dep) 방식에 따라 비트라인(110)을 덮도록 절연막(120a, 120b)을 형성시킨 반도체 소자의 단면사진이다. 도 2의 A표시영역은 1차로 증착된 절연막(120a) 부분과, 식각 후 2차로 증착된 절연막(120b) 부분의 경계면으로서, 상기 경계면 부분과 절연막(120a, 120b) 부분의 음영 차이로 부터 그 재질 및 밀도 등이 차이가 있음을 짐작 할 수 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, HDP-CVD 공정을 이용해서 증착, 식각 및 증착을 순차 진행하여 소망하는 두께의 절연막을 형성함에 있어서 증착되는 막들의 계면 특성을 개선할 수 있는 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 HDP-CVD 공정을 이용한 절연막 형성방법은, 증착, 식각 및 증착을 순차 진행하는 조건으로 수행하며, 상기 식각 과정을 진행한 후에 H2를 포함한 가스를 플로우시켜 증착막 표면에 존재하는 F기를 제거한 상태로 후속 증착 과정을 수행하는 것을 특징으로 한다.
여기서, 상기 H2를 포함한 가스는 O2, He 및 Ar로 구성된 그룹으로부터 선택되는 적어도 어느 하나 이상을 포함한다.
그리고, 상기 H2를 포함한 가스 플로우시 H2는 100∼2000sccm을 플로우시키고, 상기 O2, He 및 Ar은 각각 100∼1000sccm을 플로우시킬 수 있다.
한편, 상기 H2를 포함한 가스 플로우시 2000∼5000W의 소오스파워를 인가하 고, 기판에는 0∼2000W의 바이어스를 인가한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3c는 본 발명에 따른 HDP-CVD 공정을 이용한 절연막 형성방법을 설명하기 위한 공정별 단면도이다.
도 3a을 참조하면, 비트라인(310)을 비롯한 소정의 하부구조물이 형성된 반도체기판(300)을 마련한 후, 상기 기판 결과물 상에 HDP-CVD 공정에 따라 1차 절연막(320a)을 증착한다. 이때, 상기 절연막의 증착 온도는 250∼350℃ 정도이다.
그런다음, 상기 1차로 증착된 절연막(320a)의 일부 두께를 NF3와 같은 플루오린(F)을 포함하는 식각 가스를 사용하여 식각한다. 이때, 앞서 설명한 바와 같이, 상기 식각 가스의 F는 절연막(SiO2)과 반응하여 휘발성이 강한 SiF4 가스를 형성하지 못하고, 1차로 증착된 절연막(320a)의 표면에 Si-O-F와 같은 약한 결합을 이루며 잔류하게 된다.
도 3b를 참조하면, 상기 기판 결과물에 인-시튜(in-situ)로 H2를 포함한 가스를 플로우시켜 1차로 증착된 절연막(320a) 표면에 존재하는 F기를 제거한다. 여기서, 상기 H2를 포함한 가스는 O2, He 및 Ar로 구성된 그룹으로부터 선택되는 적어도 어느 하나 이상을 포함한다. 그리고, 상기 H2를 포함한 가스 플로우시 H2는 100∼2000sccm을 플로우시키고, 상기 O2, He 및 Ar은 각각 100∼1000sccm을 플로우시킬 수 있다.
이상과 같이, F가 결합되어 있는 1차로 증착된 절연막(320a) 표면에 H2를 포함한 가스를 플로우시키면, 상기 H2가 F와 반응하여 HF 가스를 생성시키고, 생성된 HF 가스는 O2, He 또는 Ar과 같은 캐리어가스(carrier gas)에 의해 외부로 방출(pump out)된다. 이에 따라, 상기 1차로 증착된 절연막(320a) 표면에 잔류하는 F기가 제거되고, F기가 제거된 상태로 후속 증착 공정을 수행할 수 있다.
한편, 상기 H2를 포함한 가스 플로우시 2000∼5000W의 소오스파워를 인가하면서, 기판에는 0∼2000W의 바이어스를, 바람직하게는 100∼2000W의 바이어스를 인가하는데, 기판에 적어도 100W 이상의 바이어스를 인가하면 H2와 F기와의 반응성이 켜져 잔류 F기의 제거가 용이해진다.
본 발명의 효과는 상기 H2를 포함한 가스 플로우시 소오스파워 및 기판 바이어스를 모두 인가하는 경우에 극대화 될 수 있고, 기판 바이어스를 인가하지 않고 소오스파워만 인가하거나, 소오스파워와 기판 바이어스를 모두 인가하지 않으면 그 효과가 절감된다. 특히, 소오스파워와 기판 바이어스를 모두 인가하지 않는 경우에 F기 제거 효과가 가장 미비하다. 그러므로, 본 발명의 효과를 크게하기 위해서는 소오스파워 및 기판 바이어스를 모두 인가시킨 상태에서 상기 H2를 포함한 가스의 플로우 공정을 수행하는 것이 바람직하다.
도 3c를 참조하면, 상기 F기가 제거된 1차로 증착된 절연막(320a) 상에 비트라인(310)을 덮도록 HDP-CVD 공정에 따라 2차 절연막(320b)을 증착한 후, 그 표면을 평탄화한다.
이후, 도시하지는 않았으나, 상기 절연막(320a, 320b)을 식각하여 스토리지 노드 콘택플러그용 콘택홀을 형성한 후, 상기 스토리지노드 콘택플러그용 콘택홀에 대한 세정 공정을 수행한 다음, 계속해서, 공지의 후속 공정을 차례로 수행한다.
도 4는 본 발명의 실시예에 따라 HDP-CVD 공정을 이용해서 DED(Dep-Etch-Dep) 방식으로 절연막을 증착시킨 반도체 소자의 단면사진으로서, 종래 기술에 따라 절연막을 증착시킨 반도체 소자의 단면사진인 도 2와 비교해볼 때, 종래 기술에서는 1차 증착된 절연막(320a)과 2차 증착된 절연막(320b) 사이에 이상 계면(A표시영역내)이 존재하지만, 본 발명에서는 상기 종래 기술에서의 이상 계면 없이 절연막(320a, 320b)이 증착된 것을 확인할 수 있다.
이와 같이, 본 발명은 HDP-CVD 공정을 이용해서 DED(Dep-Etch-Dep) 방식으로 절연막을 증착함에 있어서, 1차로 절연막을 증착하고 식각 과정을 진행한 후에 H2를 포함한 가스를 플로우시켜 1차로 증착된 절연막 표면에 존재하는 F기를 제거한 상태로 후속 증착 과정을 수행함으로써, 상기 잔류 F기에 기인하는 이상 계면 발생을 방지하여 이상 계면 없이 절연막을 형성할 수 있다. 이에 따라, 본 발명은 이상 계면을 통한 세정액 침투에 기인하는 보이드(void) 및 스토리지노드 콘택플러그간의 브릿지(bridge) 불량을 방지하여, 소자 신뢰성 및 제조 수율을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 HDP-CVD 공정을 이용해서 DED(Dep-Etch-Dep) 방식으로 절연막을 증착함에 있어서, 식각 과정을 진행한 후에 H2를 포함한 가스를 플로우시켜 증착막 표면에 존재하는 F기를 제거한 상태로 후속 증착 과정을 수행함으로써, 상기 잔류 F기에 기인하는 이상 계면 발생을 방지하여 이상 계면 없이 절연막을 형성할 수 있다. 그러므로, 본 발명은 상기 이상 계면에 기인하는 보이드(void) 및 스토리지노드 콘택플러그간의 브릿지(bridge) 불량 발생을 방지하여, 소자 신뢰성 및 제조 수율을 개선할 수 있다.

Claims (6)

  1. HDP-CVD 공정을 이용한 절연막 형성방법으로서,
    증착, 식각 및 증착을 순차 진행하는 조건으로 수행하며, 상기 식각 과정을 진행한 후에 H2를 포함한 가스를 플로우시켜 증착막 표면에 존재하는 F기를 제거한 상태로 후속 증착 과정을 수행하는 것을 특징으로 하는 HDP-CVD 공정을 이용한 절연막 형성방법.
  2. 제 1 항에 있어서, 상기 H2를 포함한 가스 플로우시 H2는 100∼2000sccm을 플로우시키는 것을 특징으로 하는 HDP-CVD 공정을 이용한 절연막 형성방법.
  3. 제 1 항에 있어서, 상기 H2를 포함한 가스는 O2, He 및 Ar로 구성된 그룹으로부터 선택되는 적어도 어느 하나 이상을 포함하는 것을 특징으로 하는 HDP-CVD 공정을 이용한 절연막 형성방법.
  4. 제 3 항에 있어서, 상기 O2, He 및 Ar은 각각 100∼1000sccm을 플로우시키는 것을 특징으로 하는 HDP-CVD 공정을 이용한 절연막 형성방법.
  5. 제 1 항에 있어서, 상기 H2를 포함한 가스 플로우시 2000∼5000W의 소오스파워를 인가하는 것을 특징으로 하는 HDP-CVD 공정을 이용한 절연막 형성방법.
  6. 제 1 항에 있어서, 상기 H2를 포함한 가스 플로우시 기판에 0∼2000W의 바이어스를 인가하는 것을 특징으로 하는 HDP-CVD 공정을 이용한 절연막 형성방법.
KR1020050091179A 2005-09-29 2005-09-29 Ｈｄｐ-ｃｖｄ 공정을 이용한 절연막 형성방법 KR20070036299A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050091179A KR20070036299A (ko) 2005-09-29 2005-09-29 Ｈｄｐ-ｃｖｄ 공정을 이용한 절연막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050091179A KR20070036299A (ko) 2005-09-29 2005-09-29 Ｈｄｐ-ｃｖｄ 공정을 이용한 절연막 형성방법

Publications (1)

Publication Number Publication Date
KR20070036299A true KR20070036299A (ko) 2007-04-03

Family

ID=38158500

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050091179A KR20070036299A (ko) 2005-09-29 2005-09-29 Ｈｄｐ-ｃｖｄ 공정을 이용한 절연막 형성방법

Country Status (1)

Country Link
KR (1) KR20070036299A (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000071322A (ko) * 1999-02-03 2000-11-25 가네코 히사시 반도체 장치 제조 방법
KR20030048547A (ko) * 2001-12-12 2003-06-25 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US6617173B1 (en) * 2000-10-11 2003-09-09 Genus, Inc. Integration of ferromagnetic films with ultrathin insulating film using atomic layer deposition

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000071322A (ko) * 1999-02-03 2000-11-25 가네코 히사시 반도체 장치 제조 방법
US6617173B1 (en) * 2000-10-11 2003-09-09 Genus, Inc. Integration of ferromagnetic films with ultrathin insulating film using atomic layer deposition
KR20030048547A (ko) * 2001-12-12 2003-06-25 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Similar Documents

Publication Publication Date Title
JP5730471B2 (ja) パターン形成キャップを用いるエアギャップ形成と一体化
US6432843B1 (en) Methods of manufacturing integrated circuit devices in which a spin on glass insulation layer is dissolved so as to recess the spin on glass insulation layer from the upper surface of a pattern
US20090004839A1 (en) Method for fabricating an interlayer dielectric in a semiconductor device
JPH11176936A (ja) 微細な線幅と高縦横比を有する領域に絶縁膜を埋込む方法
US7622331B2 (en) Method for forming contacts of semiconductor device
US20120220130A1 (en) Method for fabricating semiconductor device
KR20070036299A (ko) Ｈｄｐ-ｃｖｄ 공정을 이용한 절연막 형성방법
JP2000183150A (ja) 半導体装置の製造方法
US20020063334A1 (en) Integrated circuit devices having a composite insulation layer and methods of manufacturing same
KR100602132B1 (ko) 듀얼 다마신 패턴 형성 방법
KR100866683B1 (ko) 반도체 소자의 캐패시터 형성 방법
KR100552857B1 (ko) 반도체 소자의 콘택 형성 방법
KR100773754B1 (ko) 갭 필 능력을 향상시킨 절연막 증착 방법
KR100850137B1 (ko) 반도체 소자의 층간 절연막 제조방법
CN108231659B (zh) 互连结构及其制造方法
KR100875670B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100574560B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100545710B1 (ko) 고밀도 플라즈마 산화막의 다단계 증착을 이용한 반도체 소자의층간절연막 형성방법
KR100513367B1 (ko) 반도체 소자의 층간 절연막 형성 방법
KR20010010919A (ko) 반도체 소자의 층간절연막 형성방법
KR101212060B1 (ko) 반도체 소자의 제조방법
KR100883135B1 (ko) 반도체 소자의 층간절연막 형성방법
KR100459063B1 (ko) 반도체 소자의 금속 배선의 층간 절연막 제조 방법
JP2006339479A (ja) 多層配線の製造方法および多層配線
KR20080060310A (ko) 반도체소자의 플러그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application