KR20070032427A - 상 변화 메모리 장치 및 그것의 프로그램 방법 - Google Patents

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Abstract

본 발명은 상 변화 메모리 장치에 관한 것이다. 본 발명에 따른 상 변화 메모리 장치는 상 변화 메모리 셀에 프로그램 전류를 공급하는 쓰기 드라이버와 프로그램 동작 시에 상기 쓰기 드라이버의 전류 공급 능력을 증가하기 위한 펌프회로를 포함한다. 상기 펌프회로는 외부 제어신호에 따라 프로그램 동작 전에는 보조 펌프만을 동작시키고, 프로그램 동작 시에는 보조 펌프와 메인 펌프를 동시에 동작시킨다. 본 발명에 의하면, 쓰기 드라이버에 펌프회로를 사용하더라도 프로그램 시간이 길어지지 않고, 전류 소모를 최소화할 수 있다.

Description

상 변화 메모리 장치 및 그것의 프로그램 방법 {PHASE CHANGE MEMORY DEVICE AND PROGRAM METHOD THEREOF}
도 1은 상 변화 메모리 장치의 메모리 셀을 보여준다.
도 2는 상 변화 물질의 특성을 설명하기 위한 그래프이다.
도 3은 본 발명에 따른 상 변화 메모리 장치를 보여주는 블록도이다.
도 4는 도 3에 도시된 쓰기 드라이버를 예시적으로 보여주는 회로도이다.
도 5는 도 3에 도시된 펌프회로의 제 1 실시예를 보여주는 회로도이다.
도 6은 도 5에 도시된 펌프회로의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 3에 도시된 펌프회로의 제 2 실시예를 보여주는 회로도이다.
도 8은 도 7에 도시된 펌프회로의 동작을 설명하기 위한 타이밍도이다.
*도면의 주요부분에 대한 부호의 설명*
100: 메모리 셀 어레이 200: 어드레스 디코더
300: 비트라인 선택회로 400: 쓰기 드라이버
410: 셋 전류 발생회로 420: 리셋 전류 발생회로
430: 펄스 폭 조절회로 440: 쓰기 드라이버 컨트롤러
500: 펌프회로 510: 보조 펌프
520: 메인 펌프 530: 펌프 컨트롤러
600: 데이터 입력 버퍼
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 상 변화 메모리 장치(phase change memory device) 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 RAM(Random Access Memory)과 ROM(Read Only Memory)으로 나눌 수 있다. ROM은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리(nonvolatile memory)이다. ROM에는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다. RAM은 전원이 끊어지면 저장된 데이터가 소멸하는 소위 휘발성 메모리(volatile memory)이다. RAM에는 Dynamic RAM(DRAM)과 Static RAM(SRAM) 등이 있다.
그외에 DRAM의 커패시터를 불휘발성을 지닌 물질로 대체한 반도체 메모리 장치가 등장하고 있다. 강유전체 커패시터를 이용한 강유전체 램(ferroelectric RAM; FRAM), 티엠알(TMR; tunneling magneto-resistive) 막을 이용한 마그네틱 램(magnetic RAM; MRAM), 그리고 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase change memory device) 등이 있다. 특히, 상 변화 메모리 장치는 불휘발성 메모리 장치이며, 그 제조과정이 비교적 간단하고, 저가로 대용량의 메모리를 구현할 수 있다.
도 1은 상 변화 메모리 장치의 메모리 셀을 보여준다. 도 1을 참조하면, 상 변화 메모리 장치의 메모리 셀(10)은 가변 저항체(C)와 액세스 트랜지스터(M)로 구성된다. 가변 저항체(C)는 비트 라인(BL)에 연결된다. 액세스 트랜지스터(M)는 가변 저항체(C)와 접지 사이에 연결된다. 액세스 트랜지스터(M)의 게이트에는 워드라인(WL)이 연결된다. 워드 라인(WL)에 소정의 전압이 인가되면, 액세스 트랜지스터(M)는 턴 온(turn on) 된다. 액세스 트랜지스터(M)가 턴 온(turn on) 되면, 가변 저항체(C)는 비트 라인(BL)을 통해 전류를 공급받는다.
가변 저항체(C)는 상 변화 물질(phase change material)(도시되지 않음)을 포함한다. 상 변화 물질은 온도에 따라 2개의 안정된 상태, 즉 결정 상태(crystal state) 및 비정질 상태(amorphous state) 중 어느 하나를 갖는다. 상 변화 물질은 비트 라인(BL)을 통해 공급되는 전류에 따라 결정 상태(crystal state) 또는 비정질 상태(amorphous state)로 변한다. 상 변화 메모리 장치는 상 변화 물질의 이러한 특성을 이용하여 데이터를 프로그램한다.
도 2는 상 변화 물질의 특성을 설명하기 위한 그래프이다. 도 2에서 참조 번호 1은 상 변화 물질이 비정질 상태(amorphous state)로 되기 위한 조건을 나타내며, 참조 번호 2는 결정 상태(crystal state)로 되기 위한 조건을 나타낸다.
도 2를 참조하면, 상 변화 물질(GST)은 전류 공급에 의해 T1 동안 용융 온도(melting temperature; Tm)보다 높은 온도로 가열한 뒤 급속히 냉각(quenching)하 면 비정질 상태(amorphous state)로 된다. 비정질 상태는 보통 리셋 상태(reset state)라고 부르며, 데이터 '1'을 저장한다. 이와는 달리, 상 변화 물질은 결정화 온도(crystallization temperature; Tc)보다 높고 용융 온도(Tm)보다는 낮은 온도에서 T1 보다 긴 T2 동안 가열한 뒤 서서히 냉각하면 결정 상태(crystal state)로 된다. 결정 상태는 보통 셋 상태(set state)라고도 부르며, 데이터 '0'을 저장한다. 메모리 셀은 상 변화 물질의 비정질 양(amorphous volume)에 따라 저항(resistance)이 달라진다. 메모리 셀의 저항은 비정질 상태일 때 가장 높고, 결정 상태일 때 가장 낮다.
상 변화 메모리 장치는 프로그램 동작 시에 상 변화 물질(GST)에 프로그램 전류(program current)를 공급하기 위해 쓰기 드라이버(Write Driver)를 포함한다. 쓰기 드라이버는 외부에서 제공된 전원전압(예를 들면, 2.5V 이상)을 이용하여, 메모리 셀에 프로그램 전류 즉, 셋 전류 또는 리셋 전류를 공급한다. 여기에서, 셋 전류(set current)란 메모리 셀의 상 변화 물질(GST)를 셋 상태로 만들기 위한 전류이며, 리셋 전류(reset current)는 리셋 상태로 만들기 위한 전류이다.
그러나 상 변화 메모리 장치가 고집적화되고 외부 전원전압이 일정 전압(예를 들면, 1.8V)이하로 낮아지면서, 쓰기 드라이버는 외부 전원전압만으로 메모리 셀에 충분한 프로그램 전류를 공급할 수 없게 되었다. 쓰기 드라이버의 전류 공급 능력을 높이기 위한 한 가지 방법은 펌프회로를 사용하는 것이다.
그러나 쓰기 드라이버의 전류 공급 능력을 위해 펌프회로를 사용할 경우, 프로그램 시간이 길어지는 문제점이 있다. 펌프회로는 일반적으로 일정한 전압 레벨 까지 셋업(setup)하는 데 많은 시간을 필요로 한다. 따라서 프로그램 동작 시에 쓰기 드라이버용 펌프회로가 사용될 경우, 펌프회로의 셋업 시간으로 인해 전체 프로그램 시간이 지나치게 길어질 수 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 쓰기 드라이버의 전류 공급 능력을 높이기 위해 펌프회로를 사용하되, 프로그램 시간을 줄일 수 있는 상 변화 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명에 따른 상 변화 메모리 장치는 상 변화 물질을 갖는 메모리 셀; 상기 메모리 셀에 프로그램 전류를 공급하는 쓰기 드라이버; 및 프로그램 동작 시에 상기 쓰기 드라이버의 전류 공급 능력을 증가하기 위한 펌프회로를 포함하되, 상기 펌프회로는 외부 제어신호에 응답하여 상기 프로그램 동작 전에 미리 동작한다. 상기 펌프회로는 프로그램 동작 전에 동작하는 보조 펌프; 프로그램 동작 시에 동작하는 메인 펌프; 및 상기 외부 제어신호에 응답하여 상기 보조 펌프 및 상기 메인 펌프의 동작을 제어하는 펌프 컨트롤러를 포함한다. 여기에서, 상기 외부 제어신호는 쓰기 인에이블 신호(nWE) 및 칩 인에이블 신호(nCE)이다.
실시예로서, 상기 펌프 컨트롤러는 상기 쓰기 인에이블 신호(nWE)가 인에이블될 때 상기 보조 펌프를 동작시키고, 상기 칩 인에이블 신호(nCE)가 인에이블될 때 상기 메인 펌프를 동작시킨다. 상기 펌프 컨트롤러는 상기 쓰기 인에이블 신호 (nWE)가 디스에이블될 때 상기 보조 펌프 및 상기 메인 펌프의 동작을 중단시킨다.
상기 펌프 컨트롤러는 상기 쓰기 인에이블 신호(nWE)가 인에이블될 때 제 1 펄스 신호를 발생하는 제 1 펄스 발생회로; 상기 칩 인에이블 신호(nCE)가 인에이블될 때 제 2 펄스 신호를 발생하는 제 2 펄스 발생회로; 상기 쓰기 인에이블 신호(nWE)가 디스에이블될 때 제 3 펄스 신호를 발생하는 제 3 펄스 발생회로; 상기 제 1 펄스 신호에 응답하여 상기 보조 펌프를 동작시키는 제 1 래치회로; 및 상기 제 2 펄스 신호에 응답하여 상기 메인 펌프를 동작시키는 제 2 래치회로를 포함한다. 여기에서, 상기 제 1 및 제 2 래치회로는 상기 제 3 펄스 신호에 응답하여 상기 보조 펌프 및 상기 메인 펌프의 동작을 중단시킨다.
다른 실시예로서, 상기 펌프 컨트롤러는 상기 쓰기 인에이블 신호(nWE)의 천이를 검출하여 상기 보조 펌프 및 상기 메인 펌프를 동작시킨다. 상기 펌프 컨트롤러는 상기 쓰기 인에이블 신호(nWE)의 i(i는 자연수) 번째 천이를 검출하여 상기 보조 펌프를 동작시키고, 상기 쓰기 인에이블 신호(nWE)의 j(j는 자연수, j>i) 번째 천이를 검출하여 상기 메인 펌프를 동작시킨다. 상기 펌프 컨트롤러는 상기 쓰기 인에이블 신호(nWE)의 j 번째 천이를 검출하고 소정의 프로그램 시간이 경과한 다음에 상기 보조 펌프 및 상기 메인 펌프의 동작을 중단시킨다. 상기 펌프 컨트롤러는 상기 프로그램 시간을 카운트하는 내부 타이머를 포함한다.
상기 펌프 컨트롤러는, 상기 쓰기 인에이블 신호(nWE)의 i 번째 천이를 검출하여 제 1 펄스 신호를 발생하는 제 1 펄스 발생회로; 상기 쓰기 인에이블 신호(nWE)의 j 번째 천이를 검출하여 제 2 펄스 신호를 발생하는 제 2 펄스 발생회로; 상기 쓰기 인에이블 신호(nWE)의 j 번째 천이를 검출하고 소정의 프로그램 시간이 경과한 다음에 제 3 펄스 신호를 발생하는 제 3 펄스 발생회로; 상기 제 1 펄스 신호에 응답하여 상기 보조 펌프를 동작시키는 제 1 래치회로; 및 상기 제 2 펄스 신호에 응답하여 상기 메인 펌프를 동작시키는 제 2 래치회로를 포함한다. 여기에서, 상기 제 1 및 제 2 래치회로는 상기 제 3 펄스 신호에 응답하여 상기 보조 펌프 및 상기 메인 펌프의 동작을 중단시킨다.
상기 제 1 펄스 발생회로는 상기 쓰기 인에이블 신호(nWE)의 i 번째 천이를 검출하는 제 1 검출기를 포함한다. 상기 제 2 펄스 발생회로는 상기 쓰기 인에이블 신호(nWE)의 j 번째 천이를 검출하는 제 2 검출기를 포함한다. 상기 제 3 펄스 발생회로는 상기 쓰기 인에이블 신호(nWE)의 j 번째 천이가 발생한 다음에, 상기 소정의 프로그램 시간을 카운트하는 내부 타이머를 포함한다.
본 발명에 따른 상 변화 메모리 장치의 프로그램 방법에 있어서, 상 변화 메모리 장치는 메모리 셀에 프로그램 전류를 공급하는 쓰기 드라이버; 및 상기 쓰기 드라이버의 전류 공급 능력을 증가하기 위한 펌프회로를 포함한다. 상 변화 메모리 장치의 프로그램 방법은 프로그램 동작 전에 상기 펌프회로의 보조 펌프를 미리 동작시키는 펌프 셋업 단계; 및 프로그램 동작 시에 상기 펌프회로의 메인 펌프를 동작시키고, 상기 쓰기 드라이버로부터 상기 메모리 셀로 프로그램 전류를 공급하는 펌프_액티브 단계를 포함한다. 상기 보조 펌프 및 상기 메인 펌프는 쓰기 인에이블 신호(nWE) 및 칩 인에이블 신호(nCE)에 응답하여 동작한다.
실시예로서, 본 발명에 따른 프로그램 방법은 상기 쓰기 인에이블 신호(nWE) 가 인에이블될 때 상기 보조 펌프가 동작하고; 상기 칩 인에이블 신호(nCE)가 인에이블될 때 상기 메인 펌프가 동작한다. 본 발명에 따른 프로그램 방법은 상기 펌프_액티브 단계 다음에, 상기 쓰기 인에이블 신호(nWE)가 디스에이블될 때 상기 보조 펌프 및 상기 메인 펌프의 동작을 중단하는 펌프_오프 단계를 더 포함한다.
다른 실시예로서, 본 발명에 따른 프로그램 방법은 상기 보조 펌프는 상기 쓰기 인에이블 신호(nWE)의 i(i는 자연수) 번째 천이에 동기 되어 동작하고; 상기 메인 펌프는 상기 쓰기 인에이블 신호(nWE)의 j(j는 자연수, j>i) 번째 천이에 동기 되어 동작한다. 본 발명에 따른 프로그램 방법은 상기 쓰기 인에이블 신호(nWE)의 j 번째 천이 다음에 소정의 프로그램 시간이 경과한 다음에 상기 보조 펌프 및 상기 메인 펌프의 동작을 중단하는 펌프_오프 단계를 더 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 3은 본 발명에 따른 상 변화 메모리 장치를 보여주는 블록도이다. 도 3을 참조하면, 상 변화 메모리 장치는 메모리 셀 어레이(100), 어드레스 디코더(200), 비트라인 선택회로(300), 쓰기 드라이버(400), 펌프회로(500), 그리고 데이터 입력버퍼(600)를 포함한다.
메모리 셀 어레이(100)는 도 1에 도시된 바와 같은 상 변화 메모리 셀(10)로 구성된다. 상 변화 메모리 셀(10)은 워드 라인(WL) 및 비트 라인(BL)에 연결된다. 어드레스 디코더(200)는 행 어드레스(Row Address)를 입력받고 복수의 워드 라인 중 하나의 워드 라인을 액세스한다. 또한, 어드레스 디코더(200)는 열 어드레스(Column Address)를 입력받고 비트라인 선택신호를 비트라인 선택회로(300)에 제공한다. 비트라인 선택회로(300)는 비트라인 선택신호에 응답하여 데이터 라인(DL)을 선택된 비트 라인에 연결한다.
쓰기 드라이버(400)는 프로그램 동작 시에 데이터 입력 버퍼(600)로부터 데이터(Data)를 입력받고, 메모리 셀에 공급할 프로그램 전류(program current), 즉 셋 전류(i_SET) 또는 리셋 전류(i_RST)를 발생한다. 또한, 쓰기 드라이버(400)는 펌프 회로(500)로부터 전원전압(예를 들면, 1.8V)보다 높은 고전압(VPP)을 입력받아서 동작한다. 쓰기 드라이버(400)의 내부 구성 및 동작 원리는 후술하는 도 4를 참조하여 상세히 설명된다.
계속해서 도 3을 참조하면, 펌프회로(500)는 보조 펌프(510), 메인 펌프(520), 그리고 펌프 컨트롤러(530)를 포함한다. 보조 펌프(510)는 펌프 셋업 시간(Pump Setup time)을 줄이기 위한 것으로, 프로그램 시작 전에 동작한다. 그리고 메인 펌프(520)는 메모리 셀에 프로그램 전류를 공급하기 위한 것으로, 프로그램 동작 시에 동작한다. 여기에서, 프로그램 동작 시에는 메인 펌프(520) 뿐만 아니라 보조 펌프(510)도 동작한다.
펌프 컨트롤러(530)는 외부 제어신호(예를 들면, nWE, nCE)에 응답하여 보조 펌프(510) 및 메인 펌프(520)의 동작을 제어한다. 즉, 펌프 컨트롤러(530)는 프로그램 시작 전에 제 1 펌프 액티브 신호(Pump_Act 1)를 보조 펌프(510)에 제공한다. 그리고 펌프 컨트롤러(530)는 프로그램 동작 시에 제 1 및 제 2 펌프 액티브 신호 (Pump_Act 1, Pump_Act 2)를 보조 펌프(510) 및 메인 펌프(520)에 각각 제공한다. 펌프 컨트롤러(530)의 내부 구성 및 동작 원리는 후술하는 도 5 내지 도 8을 참조하여 상세히 설명된다.
도 3에 도시된 상 변화 메모리 장치는 쓰기 드라이버(400)의 전류 공급 능력을 높이기 위해 펌프회로(500)를 사용한다. 본 발명에 따른 상 변화 메모리 장치는 펌프회로(500)의 셋업 시간을 줄이기 위해 프로그램 시작 전에 보조 펌프(510)를 동작시킨다. 그리고 본 발명에 따른 상 변화 메모리 장치는 프로그램 동작 시에 메모리 셀에 충분한 프로그램 전류를 공급하기 위해 보조 펌프(510) 및 메인 펌프(520)를 동시에 동작시킨다.
도 4는 도 3에 도시된 쓰기 드라이버를 예시적으로 보여주는 회로도이다. 도 4를 참조하면, 쓰기 드라이버(400)는 셋 전류 발생회로(410), 리셋 전류 발생회로(420), 펄스 폭 조절회로(430), 그리고 쓰기 드라이버 컨트롤러(440)를 포함한다.
셋 전류 발생회로(410)는 고전압(VPP)을 입력받고, 셋 전압 제어신호(SET_VDD)에 응답하여 데이터 라인(DL)에 셋 전류(i_SET)를 제공한다. 여기에서, 고전압(VPP)은 펌프회로(도 3 참조, 500)로부터 제공되며, 셋 전압 제어신호(SET_VDD)는 쓰기 드라이버 컨트롤러(440)로부터 제공된다. 셋 전류 발생회로(410)는 2개의 PMOS 트랜지스터(PM1, PM2)와 1개의 NMOS 트랜지스터(NM1)를 갖는다. 제 1 및 제 2 PMOS 트랜지스터(PM1, PM2)는 전류 미러(current mirror)를 형성한다. 제 1 PMOS 트랜지스터(PM1)는 전원단자와 제 1 NMOS 트랜지스터(NM1) 사이에 연결되며, 제 2 PMOS 트랜지스터(PM2)는 전원단자와 데이터 라인(DL) 사이에 연결된다. 제 1 MOS 트랜지스터(NM1)는 셋 전압 제어신호(SET_VDD)에 의해 제어되며, 제 1 PMOS 트랜지스터(PM1)와 접지 사이에 연결된다.
리셋 전류 발생회로(420)는 고전압(VPP)을 입력받고, 리셋 전압 제어신호(RST_VDD)에 응답하여 데이터 라인(DL)에 리셋 전류(i_RST)를 제공한다. 여기에서, 리셋 전압 제어신호(RST_VDD)는 쓰기 드라이버 컨트롤러(440)로부터 제공된다. 리셋 전류 발생회로(420)는 1개의 PMOS 트랜지스터(PM3)를 갖는다. 제 3 PMOS 트랜지스터(PM3)는 리셋 전압 제어신호(RST_VDD)에 의해 제어되며, 전원단자와 데이터 라인(DL) 사이에 연결된다.
펄스 폭 조절회로(430)는 펄스 폭 조절신호(PUL_WID)에 응답하여 셋 전류(i_SET) 또는 리셋 전류(i_RST)의 펄스 폭을 조절한다. 여기에서, 펄스 폭 조절신호(PUL_WID)는 쓰기 드라이버 컨트롤러(440)로부터 제공된다. 펄스 폭 조절회로(430)는 1개의 NMOS 트랜지스터(NM2)를 갖는다. 제 2 NMOS 트랜지스터(NM2)는 펄스 폭 조절신호(PUL_WID)에 의해 제어되며, 데이터 라인(DL)과 접지 사이에 연결된다.
쓰기 드라이버 컨트롤러(440)는 데이터 입력 버퍼(도 3 참조, 600)로부터 데이터를 입력받고, 일정한 크기와 폭을 갖는 셋 전류(i_SET)와 리셋 전류(i_RST)를 발생하기 위한 셋 전압 제어신호(SET_VDD), 리셋 전압 제어신호(RST_VDD), 그리고 펄스 폭 조절신호(PUL_WID)를 발생한다. 즉, 쓰기 드라이버 컨트롤러(440)는 데이터 '1'을 입력받으면, 일정한 크기와 폭을 갖는 리셋 전류(i_RST, 441)를 발생하기 위해 리셋 전압 제어신호(RST_VDD)와 펄스 폭 조절신호(PUL_WID)를 발생한다. 그리고 쓰기 드라이버 컨트롤러(440)는 데이터 '0'을 입력받으면, 일정한 크기와 폭을 갖는 셋 전류(i_SET)를 발생하기 위한 셋 전압 제어신호(SET_VDD)와 펄스 폭 조절신호(PUL_WID)를 발생한다.
도 5는 도 3에 도시된 펌프회로의 제 1 실시예를 보여주는 회로도이다. 도 5를 참조하면, 펌프회로(500a)는 보조 펌프(510), 메인 펌프(520), 그리고 펌프 컨트롤러(530a)를 포함한다. 보조 펌프(510)는 제 1 펌프 액티브 신호(Pump_Act 1)에 응답하여 동작하고, 메인 펌프(520)는 제 2 펌프 액티브 신호(Pump_Act 2)에 응답하여 동작한다.
도 5를 참조하면, 펌프 컨트롤러(530a)는 제 1 펄스 발생회로(531a), 제 2 펄스 발생회로(532a), 제 3 펄스 발생회로(533a), 제 1 래치회로(534), 그리고 제 2 래치회로(535)를 포함한다.
제 1 펄스 발생회로(531a)는 쓰기 인에이블 신호(nWE)에 응답하여 제 1 펌프 액티브 신호(Pump_Act 1)를 인에이블 하기 위한 제 1 펄스 신호(PUL_1a)를 발생한다. 제 1 펄스 발생회로(531a)는 제 1 NOR 게이트(NOR1)와 제 1 펄스 발생기(51)를 포함한다. 제 1 NOR 게이트(NOR1)는 쓰기 인에이블 신호(nWE)를 입력받는 제 1 입력단과 접지 단자에 연결된 제 2 입력단을 갖는다. 제 1 펄스 발생기(51)는 제 1 NOR 게이트(NOR1)의 출력신호를 입력받고 제 1 펄스 신호(PUL_1a)를 발생한다.
제 2 펄스 발생회로(532a)는 쓰기 인에이블 신호(nWE) 및 칩 인에이블 신호(nCE)에 응답하여 제 2 펌프 액티브 신호(Pump_Act 2)를 인에이블 하기 위한 제 2 펄스 신호(PUL_2a)를 발생한다. 제 2 펄스 발생회로(532a)는 제 2 NOR 게이트(NOR2)와 제 2 펄스 발생기(52)를 포함한다. 제 2 NOR 게이트(NOR2)는 쓰기 인에이 블 신호(nWE) 및 칩 인에이블 신호(nCE)를 입력받는다. 제 2 펄스 발생기(52)는 제 2 NOR 게이트(NOR2)의 출력신호를 입력받고 제 2 펄스 신호(PUL_2a)를 발생한다.
제 3 펄스 발생회로(533a)는 쓰기 인에이블 신호(nWE) 및 칩 인에이블 신호(nCE)에 응답하여 제 1 및 제 2 펌프 액티브 신호(Pump_Act 1, Pump_Act 2)를 디스에이블 하기 위한 제 3 펄스 신호(PUL_Fa)를 발생한다. 제 3 펄스 발생회로(533a)는 OR 게이트(OR)와 제 3 펄스 발생기(53)를 포함한다. OR 게이트(OR)는 쓰기 인에이블 신호(nWE) 및 칩 인에이블 신호(nCE)를 입력받는다. 제 3 펄스 발생기(53)는 OR 게이트(OR)의 출력신호를 입력받고 제 3 펄스 신호(PUL_Fa)를 발생한다. 여기에서, 제 1 내지 제 3 펄스 발생기(51, 52, 53)는 입력신호가 로우 레벨에서 하이 레벨로 바뀔 때, 일정한 펄스 폭을 갖는 펄스 신호를 발생한다. 즉, 제 1 내지 제 3 펄스 발생기(51, 52, 53)의 출력신호는 초기에 로우 레벨 상태에 있으며, 입력신호의 변화에 응답하여 펄스 신호를 발생한다.
계속해서 도 5를 참조하면, 제 1 래치회로(534)는 제 3 및 제 4 NOR 게이트(NOR3, NOR4)를 포함한다. 제 1 래치회로(534)는 제 1 펄스 신호(PUL_1a)를 입력받고, 제 1 펌프 액티브 신호(Pump_Act 1)를 인에이블 한다. 제 1 펌프 액티브 신호(Pump_Act 1)가 인에이블 상태에 있는 동안, 보조 펌프(510)는 펌핑(pumping) 동작을 수행한다. 한편, 제 1 래치회로(534)는 제 3 펄스 신호(PUL_Fa)를 입력받고, 제 1 펌프 액티브 신호(Pump_Act 1)를 디스에이블 한다. 제 1 펌프 액티브 신호(Pump_Act 1)가 디스에이블 상태로 되면, 보조 펌프(510)는 펌핑 동작을 중단한다.
제 2 래치회로(535)는 제 5 및 제 6 NOR 게이트(NOR5, NOR6)를 포함한다. 제 2 래치회로(535)는 제 2 펄스 신호(PUL_2a)를 입력받고, 제 2 펌프 액티브 신호(Pump_Act 2)를 인에이블 한다. 제 2 펌프 액티브 신호(Pump_Act 2)가 인에이블 상태에 있는 동안, 메인 펌프(520)는 펌핑 동작을 수행한다. 한편, 제 2 래치회로(535)는 제 3 펄스 신호(PUL_Fa)를 입력받고, 제 2 펌프 액티브 신호(Pump_Act 2)를 디스에이블 한다. 제 2 펌프 액티브 신호(Pump_Act 2)가 디스에이블 상태로 되면, 메인 펌프(210)는 펌핑 동작을 중단한다.
도 6은 도 5에 도시된 펌프회로의 동작을 설명하기 위한 타이밍도이다. 도 6을 참조하면, 펌프회로(500a)는 펌프_오프 모드(Pump_Off mode), 펌프_셋업 모드(Pump_Setup mode), 그리고 펌프_액티브 모드(Pump_Active mode)를 갖는다. 펌프_오프 모드에서 펌프회로(500a)는 완전히 오프(off)되며, 보조 펌프(510)와 메인 펌프(520)가 동작하지 않는다. 펌프_셋업 모드는 프로그램 시작 전에 수행되며, 보조 펌프(510)만 동작하고 메인 펌프(520)는 동작하지 않는다. 펌프_액티브 모드는 프로그램 동작 시에 수행되며, 보조 펌프(510) 및 메인 펌프(520)가 동시에 동작한다.
도 5 및 도 6을 참조하여, 펌프회로(500a)의 동작이 상세히 설명된다. 도 5에 도시된 펌프회로(500a)를 포함하는 상 변화 메모리 장치의 경우, 칩 인에이블 신호(nCE)는 쓰기 인에이블 신호(nWE)보다 늦게 인에이블 된다.
쓰기 인에이블 신호(nWE)가 하이 레벨에서 로우 레벨로 바뀌면, 펌프회로(500a)는 펌프_셋업 모드로 진입한다. 펌프_셋업 모드가 되면, 제 1 펄스 발생회로(531a)는 제 1 펄스 신호(PUL_1a)를 발생한다. 즉, 쓰기 인에이블 신호(nWE)가 하 이 레벨에서 로우 레벨로 바뀔 때, 제 1 NOR 게이트(NOR1)의 출력은 로우 레벨에서 하이 레벨로 바뀐다. 이때, 제 1 펄스 발생기(51)는 제 1 펄스 신호(PUL_1a)를 발생한다. 제 1 펄스 신호(PUL_1a)가 발생하면, 제 1 래치회로(534)의 제 3 NOR 게이트(NOR3)의 출력은 로우 레벨로 되고, 제 4 NOR 게이트(NOR4)의 출력은 하이 레벨로 된다.
칩 인에이블 신호(nCE)가 하이 레벨에서 로우 레벨로 바뀌면, 펌프회로(500a)는 펌프_액티브 모드로 진입한다. 펌프_액티브 모드가 되면, 제 2 펄스 발생회로(532a)는 제 2 펄스 신호(PUL_2a)를 발생한다. 즉, 쓰기 인에이블 신호(nWE)가 로우 레벨인 상태에서 칩 인에이블 신호(nCE)가 하이 레벨에서 로우 레벨로 바뀔 때, 제 2 NOR 게이트(NOR2)의 출력은 로우 레벨에서 하이 레벨로 바뀐다. 이때, 제 2 펄스 발생기(52)는 제 2 펄스 신호(PUL_2a)를 발생한다. 제 2 펄스 신호(PUL_2a)가 발생하면, 제 2 래치회로(535)의 제 5 NOR 게이트(NOR5)의 출력은 로우 레벨로 되고, 제 6 NOR 게이트(NOR6)의 출력은 하이 레벨로 된다.
펌프_액티브 모드에서는 실제로 프로그램 동작이 수행된다. 즉, 상 변화 메모리 장치는 프로그램 동작 시에 보조 펌프(510) 뿐만 아니라 메인 펌프(520)를 동작시켜, 선택된 메모리 셀에 충분한 프로그램 전류를 공급한다.
다음으로, 쓰기 인에이블 신호(nWE)가 로우 레벨에서 하이 레벨로 바뀌면, 펌프회로(500a)는 다시 펌프_오프 모드로 진입한다. 펌프_오프 모드가 되면, 제 3 펄스 발생회로(533a)는 제 3 펄스 신호(PUL_Fa)를 발생한다. 즉, 쓰기 인에이블 신호(nWE)가 로우 레벨에서 하이 레벨로 바뀔 때, OR 게이트(OR)의 출력은 로우 레벨 에서 하이 레벨로 바뀐다. 이때 제 3 펄스 발생기(53)는 제 3 펄스 신호(PUL_Fa)를 발생한다. 제 3 펄스 신호(PUL_Fa)가 발생하면, 제 1 래치회로(534)의 제 4 NOR 게이트(NOR4)의 출력 및 제 2 래치회로(535)의 제 6 NOR 게이트(NOR6)의 출력은 로우 레벨로 된다. 즉, 쓰기 인에이블 신호(nWE)가 로우 레벨에서 하이 레벨로 바뀔 때, 제 1 및 제 2 펌프 액티브 신호(Pump_Act 1, Pump_Act 2)는 디스에이블 된다.
도 5 및 도 6에 도시된 펌프회로(500a)를 포함하는 상 변화 메모리 장치는, 예를 들면, SRAM과 같은 형태로 프로그램 동작을 수행하는 경우에 적용될 수 있다. 본 발명에 따른 상 변화 메모리 장치는 프로그램 동작 전에 쓰기 인에이블 신호(nWE)를 활성화하여 보조 펌프만을 동작시키고, 프로그램 동작 시에 칩 인에이블 신호(nCE)를 활성화하여 보조 펌프 및 메인 펌프를 동시에 동작시킨다. 본 발명에 의하면, 프로그램 동작 전에 미리 보조 펌프를 동작시키기 때문에 프로그램 동작 시에 프로그램 속도를 빠르게 할 수 있다. 또한, 본 발명에 의하면, 펌프_셋업 모드에서, 메인 펌프는 동작하지 않고 보조 펌프만 동작하기 때문에 전류 소모를 최소화할 수 있다.
도 7은 도 3에 도시된 펌프회로의 제 2 실시예를 보여주는 회로도이다. 도 7을 참조하면, 펌프회로(500b)는 보조 펌프(510), 메인 펌프(520), 그리고 펌프 컨트롤러(530b)를 포함한다. 보조 펌프(510) 및 메인 펌프(520)는 도 5 및 도 6에서 설명한 바와 동일하다.
도 7을 참조하면, 펌프 컨트롤러(530b)는 제 1 펄스 발생회로(531b), 제 2 펄스 발생회로(532b), 제 3 펄스 발생회로(533b), 제 1 래치회로(534), 그리고 제 2 래치회로(535)를 포함한다. 제 1 및 제 2 래치회로(534, 535)는 도 5 및 도 6에서 설명한 바와 동일하다.
제 1 펄스 발생회로(531b)는 쓰기 인에이블 신호(nWE) 및 칩 인에이블 신호(nCE)에 응답하여 제 1 펌프 액티브 신호(Pump_Act 1)를 인에이블 하기 위한 제 1 펄스 신호(PUL_1b)를 발생한다. 제 1 펄스 발생회로(531a)는 제 1 검출기(61), 제 1 인버터(INV1), 제 1 AND 게이트(AND1), 그리고 제 1 펄스 발생기(51)를 포함한다.
제 2 펄스 발생회로(532b)는 쓰기 인에이블 신호(nWE) 및 칩 인에이블 신호(nCE)에 응답하여 제 2 펌프 액티브 신호(Pump_Act 2)를 인에이블 하기 위한 제 2 펄스 신호(PUL_2b)를 발생한다. 제 2 펄스 발생회로(532b)는 제 2 검출기(62), 제 2 인버터(INV2), 제 2 AND 게이트(AND2), 그리고 제 2 펄스 발생기(52)를 포함한다.
제 3 펄스 발생회로(533b)는 쓰기 인에이블 신호(nWE)에 응답하여 제 1 및 제 2 펌프 액티브 신호(Pump_Act 1, Pump_Act 2)를 디스에이블 하기 위한 제 3 펄스 신호(PUL_Fb)를 발생한다. 제 3 펄스 발생회로(533b)는 내부 타이머(71)와 제 3 펄스 발생기(53)를 포함한다. 제 1 내지 제 3 펄스 발생기(51, 52, 53)는 도 5 및 도 6에서 설명한 바와 동일하다.
도 8은 도 7에 도시된 펌프회로(500b)의 동작을 설명하기 위한 타이밍도이다. 이하 도 8을 참조하여, 도 7에 도시된 펌프회로(500b)의 동작이 설명된다.
펌프_셋업 모드에서, 쓰기 인에이블 신호(nWE)가 토글(toggle)하면, 제 1 펄 스 발생회로(531b)는 쓰기 인에이블 신호(nWE)의 제 i 천이(예를 들면, i=1. 이하에서는 i=1이라고 가정한다.)를 검출하여 제 1 펄스 신호(PUL_1b)를 발생한다. 즉, 제 1 검출기(61)는 쓰기 인에이블 신호(nWE)의 제 1 천이를 검출하고, 제 1 천이 검출신호(nWE_1st)를 발생한다. 제 1 천이 검출신호(nWE_1st)가 로우 레벨에서 하이 레벨로 바뀔 때, 제 1 AND 게이트(AND1)의 출력은 로우 레벨에서 하이 레벨로 바뀐다. 이때 제 1 펄스 발생기(51)는 제 1 펄스 신호(PUL_1b)를 발생한다. 제 1 펄스 신호(PUL_1b)가 하이 레벨로 될 때, 제 1 래치회로(534)는 제 1 펌프 액티브 신호(Pump_Act 1)를 인에이블 한다. 펌프_셋업 모드에서는 보조 펌프(510)만 동작한다.
펌프_액티브 모드에서, 제 2 펄스 발생회로(532b)는 쓰기 인에이블 신호(nWE)의 제 j 천이(예를 들면, j=4. 이하에서는 j=4라고 가정한다.)를 검출하여 제 2 펄스 신호(PUL_2b)를 발생한다. 즉, 제 2 검출기(62)는 쓰기 인에이블 신호(nWE)의 제 4 천이를 검출하고, 제 4 천이 검출신호(nWE_4th)를 발생한다. 제 4 천이 검출신호(nWE_4th)가 로우 레벨에서 하이 레벨로 바뀔 때, 제 2 AND 게이트(AND2)의 출력은 로우 레벨에서 하이 레벨로 바뀐다. 이때 제 2 펄스 발생기(52)는 제 2 펄스 신호(PUL_2b)를 발생한다. 제 2 펄스 신호(PUL_2b)가 하이 레벨로 될 때, 제 2 래치회로(535)는 제 2 펌프 액티브 신호(Pump_Act 2)를 인에이블 한다. 펌프_액티브 모드에서는 보조 펌프(510)와 메인 펌프(520)가 동시에 동작한다. 상 변화 메모리 장치는 펌프_액티브 모드 동안에 데이터를 메모리 셀에 프로그램한다.
펌프_액티브 모드로 진입하고 소정의 프로그램 시간(Tpgm)이 지난 다음에, 제 3 펄스 발생회로(533b)는 제 3 펄스 신호(PUL_Fb)를 발생한다. 즉, 내부 타이머(71)는 제 4 천이 검출신호(nWE_4th)의 발생 시점부터 소정의 프로그램 시간(Tpgm)을 카운트한다. 내부 타이머(71)는 소정의 프로그램 시간(Tpgm)이 지난 다음에 로우 레벨에서 하이 레벨로 천이하는 신호를 발생한다. 이때 제 3 펄스 발생기(53)는 제 3 펄스 신호(PUL_Fb)를 발생한다. 제 3 펄스 신호(PUL_Fb)가 발생하면, 제 1 래치회로(534)의 제 4 NOR 게이트(NOR4)의 출력 및 제 2 래치회로(535)의 제 6 NOR 게이트(NOR6)의 출력은 로우 레벨로 된다. 즉, 제 4 천이 검출신호(nWE_4th)가 발생하고 소정의 프로그램 시간(Tpgm)이 지날 때, 제 1 및 제 2 펌프 액티브 신호(Pump_Act 1, Pump_Act 2)는 디스에이블 된다.
도 7 및 도 8에 도시된 펌프회로(500b)를 포함하는 상 변화 메모리 장치는 예를 들면, 노어 플래시 메모리(NOR Flash Memory)와 같은 형태로 프로그램 동작을 수행하는 경우에 적용될 수 있다. 본 발명에 따른 상 변화 메모리 장치는 프로그램 동작 전에 쓰기 인에이블 신호(nWE)의 제 1 천이를 검출하여 보조 펌프를 동작하고, 프로그램 동작 시에 쓰기 인에이블 신호(nWE)의 제 4 천이를 검출하여 보조 펌프뿐만 아니라 메인 펌프도 동작한다. 본 발명에 의하면, 프로그램 동작 전에 이미 보조 펌프를 동작하기 때문에 프로그램 동작 시에 프로그램 속도를 빠르게 할 수 있다. 또한, 본 발명에 의하면, 펌프_셋업 모드에서, 메인 펌프는 동작하지 않고 보조 펌프만 동작하기 때문에 전류 소모를 최소화할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물 론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 의하면, 프로그램 동작 전에 이미 보조 펌프를 동작하기 때문에 프로그램 동작 시에 프로그램 속도를 빠르게 할 수 있다. 또한, 본 발명에 의하면, 펌프_셋업 모드에서, 메인 펌프는 동작하지 않고 보조 펌프만 동작하기 때문에 전류 소모를 최소화할 수 있다.

Claims (23)

  1. 상 변화 물질을 갖는 메모리 셀;
    상기 메모리 셀에 프로그램 전류를 공급하는 쓰기 드라이버; 및
    프로그램 동작 시에 상기 쓰기 드라이버의 전류 공급 능력을 증가하기 위한 펌프회로를 포함하되,
    상기 펌프회로는 외부 제어신호에 응답하여 상기 프로그램 동작 전에 미리 동작하는 것을 특징으로 하는 상 변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 펌프회로는,
    상기 프로그램 동작 전에 동작하는 보조 펌프;
    상기 프로그램 동작 시에 동작하는 메인 펌프; 및
    상기 외부 제어신호에 응답하여 상기 보조 펌프 및 상기 메인 펌프의 동작을 제어하는 펌프 컨트롤러를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  3. 제 2 항에 있어서,
    상기 펌프 컨트롤러는 상기 프로그램 동작 전에 보조 펌프를 동작시키고, 프로그램 동작 시에 상기 보조 펌프와 상기 메인 펌프를 동작시키는 것을 특징으로 하는 상 변화 메모리 장치.
  4. 제 2 항에 있어서,
    상기 외부 제어신호는 쓰기 인에이블 신호(nWE) 및 칩 인에이블 신호(nCE)인 것을 특징으로 하는 상 변화 메모리 장치.
  5. 제 4 항에 있어서,
    상기 펌프 컨트롤러는 상기 쓰기 인에이블 신호(nWE)가 인에이블될 때 상기 보조 펌프를 동작시키고, 상기 칩 인에이블 신호(nCE)가 인에이블될 때 상기 메인 펌프를 동작시키는 것을 특징으로 하는 상 변화 메모리 장치.
  6. 제 5 항에 있어서,
    상기 펌프 컨트롤러는 상기 쓰기 인에이블 신호(nWE)가 디스에이블될 때 상기 보조 펌프 및 상기 메인 펌프의 동작을 중단시키는 것을 특징으로 하는 상 변화 메모리 장치.
  7. 제 5 항에 있어서,
    상기 펌프 컨트롤러는,
    상기 쓰기 인에이블 신호(nWE)가 인에이블될 때 제 1 펄스 신호를 발생하는 제 1 펄스 발생회로;
    상기 칩 인에이블 신호(nCE)가 인에이블될 때 제 2 펄스 신호를 발생하는 제 2 펄스 발생회로;
    상기 제 1 펄스 신호에 응답하여 상기 보조 펌프를 동작시키는 제 1 래치회로; 및
    상기 제 2 펄스 신호에 응답하여 상기 메인 펌프를 동작시키는 제 2 래치회로를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  8. 제 7 항에 있어서,
    상기 펌프 컨트롤러는 상기 쓰기 인에이블 신호(nWE)가 디스에이블될 때 제 3 펄스 신호를 발생하는 제 3 펄스 발생회로를 더 포함하고;
    상기 제 1 및 제 2 래치회로는 상기 제 3 펄스 신호에 응답하여 상기 보조 펌프 및 상기 메인 펌프의 동작을 중단시키는 것을 특징으로 하는 상 변화 메모리 장치.
  9. 제 4 항에 있어서,
    상기 펌프 컨트롤러는 상기 쓰기 인에이블 신호(nWE)의 천이를 검출하여 상기 보조 펌프 및 상기 메인 펌프를 동작시키는 것을 특징으로 하는 상 변화 메모리 장치.
  10. 제 9 항에 있어서,
    상기 펌프 컨트롤러는 상기 쓰기 인에이블 신호(nWE)의 i(i는 자연수) 번째 천이를 검출하여 상기 보조 펌프를 동작시키고, 상기 쓰기 인에이블 신호(nWE)의 j(j는 자연수, j>i) 번째 천이를 검출하여 상기 메인 펌프를 동작시키는 것을 특징으로 하는 상 변화 메모리 장치.
  11. 제 10 항에 있어서,
    상기 펌프 컨트롤러는 상기 쓰기 인에이블 신호(nWE)의 j 번째 천이를 검출하고 소정의 프로그램 시간이 경과한 다음에 상기 보조 펌프 및 상기 메인 펌프의 동작을 중단시키는 것을 특징으로 하는 상 변화 메모리 장치.
  12. 제 10 항에 있어서,
    상기 펌프 컨트롤러는 상기 프로그램 시간을 카운트하는 내부 타이머를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  13. 제 10 항에 있어서,
    상기 펌프 컨트롤러는,
    상기 쓰기 인에이블 신호(nWE)의 i 번째 천이를 검출하여 제 1 펄스 신호를 발생하는 제 1 펄스 발생회로;
    상기 쓰기 인에이블 신호(nWE)의 j 번째 천이를 검출하여 제 2 펄스 신호를 발생하는 제 2 펄스 발생회로;
    상기 제 1 펄스 신호에 응답하여 상기 보조 펌프를 동작시키는 제 1 래치회 로; 및
    상기 제 2 펄스 신호에 응답하여 상기 메인 펌프를 동작시키는 제 2 래치회로를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  14. 제 13 항에 있어서,
    상기 펌프 컨트롤러는 상기 쓰기 인에이블 신호(nWE)의 j 번째 천이를 검출하고 소정의 프로그램 시간이 경과한 다음에 제 3 펄스 신호를 발생하는 제 3 펄스 발생회로를 더 포함하고;
    상기 제 1 및 제 2 래치회로는 상기 제 3 펄스 신호에 응답하여 상기 보조 펌프 및 상기 메인 펌프의 동작을 중단시키는 것을 특징으로 하는 상 변화 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 1 펄스 발생회로는 상기 쓰기 인에이블 신호(nWE)의 i 번째 천이를 검출하는 제 1 검출기를 포함하고;
    상기 제 2 펄스 발생회로는 상기 쓰기 인에이블 신호(nWE)의 j 번째 천이를 검출하는 제 2 검출기를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제 3 펄스 발생회로는 상기 쓰기 인에이블 신호(nWE)의 j 번째 천이가 발생한 다음에, 상기 소정의 프로그램 시간을 카운트하는 내부 타이머를 포함하는 것을 특징으로 하는 상 변화 메모리 장치
  17. 메모리 셀에 프로그램 전류를 공급하는 쓰기 드라이버; 및 상기 쓰기 드라이버의 전류 공급 능력을 증가하기 위한 펌프회로를 포함하는 상 변화 메모리 장치의 프로그램 방법에 있어서:
    프로그램 동작 전에 상기 펌프회로의 보조 펌프를 미리 동작시키는 펌프 셋업 단계; 및
    프로그램 동작 시에 상기 펌프회로의 메인 펌프를 동작시키고, 상기 쓰기 드라이버로부터 상기 메모리 셀로 프로그램 전류를 공급하는 펌프_액티브 단계를 포함하는 프로그램 방법.
  18. 제 17 항에 있어서,
    상기 펌프_액티브 단계에서 상기 보조 펌프와 상기 메인 펌프는 동시에 동작하는 것을 특징으로 하는 프로그램 방법.
  19. 제 17 항에 있어서,
    상기 보조 펌프 및 상기 메인 펌프는 쓰기 인에이블 신호(nWE) 및 칩 인에이블 신호(nCE)에 응답하여 동작하는 것을 특징으로 하는 프로그램 방법.
  20. 제 19 항에 있어서,
    상기 쓰기 인에이블 신호(nWE)가 인에이블될 때 상기 보조 펌프가 동작하고;
    상기 칩 인에이블 신호(nCE)가 인에이블될 때 상기 메인 펌프가 동작하는 것을 특징으로 하는 프로그램 방법.
  21. 제 20 항에 있어서,
    상기 펌프_액티브 단계 다음에, 상기 쓰기 인에이블 신호(nWE)가 디스에이블될 때 상기 보조 펌프 및 상기 메인 펌프의 동작을 중단하는 펌프_오프 단계를 더 포함하는 것을 특징으로 하는 프로그램 방법.
  22. 제 19 항에 있어서,
    상기 보조 펌프는 상기 쓰기 인에이블 신호(nWE)의 i(i는 자연수) 번째 천이에 동기 되어 동작하고; 상기 메인 펌프는 상기 쓰기 인에이블 신호(nWE)의 j(j는 자연수, j>i) 번째 천이에 동기 되어 동작하는 것을 특징으로 하는 프로그램 방법.
  23. 제 22 항에 있어서,
    상기 쓰기 인에이블 신호(nWE)의 j 번째 천이 다음에 소정의 프로그램 시간이 경과한 다음에 상기 보조 펌프 및 상기 메인 펌프의 동작을 중단하는 펌프_오프 단계를 더 포함하는 것을 특징으로 하는 프로그램 방법.
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