KR20070025989A - ＩｎＰ 기판을 갖는 광 반도체 장치 - Google Patents

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KR20070025989A
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이찌로 노무라
고지 다마무라
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가부시키가이샤 히타치세이사쿠쇼
소니 가부시끼 가이샤
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Abstract

통상의 경우 p형 전도로는 되지만 캐리어 농도가 1017㎝-3 미만밖에 얻어지지 않는 재료에 있어서, 1017㎝-3 이상의 높은 p형 캐리어 농도를 얻는 구조를 제공하는 것, 또한, 발광 특성 등의 특성이 양호하고 신뢰성도 높으며 긴 수명의 반도체 광학 소자와 장치를 제공하는 것이다. InP 기판 상에서, InP 기판에 격자 정합한 호스트층 Mg0 .5Zn0 .29Cd0 .21Se층(10ML(원자층) 두께)의 사이에 삽입하는 특정층으로서 ZnSe0.53Te0.47층(2ML)을 삽입하고, 단층에서는 1018㎝-3 이상의 충분한 캐리어 농도인 특정층을 적절한 간격으로 삽입함으로써, 종래 1017㎝-3 미만밖에 얻어지지 않는 재료에 있어서, 결정 전체에서 1017㎝-3 이상의 충분한 정공 농도를 얻는다.
캐리어 농도, 호스트층, 특정층, 정공, 클래드층, 초격자, InP 기판, 격자 정합

Description

ＩｎＰ 기판을 갖는 광 반도체 장치{OPTICAL SEMICONDUCTOR DEVICE WITH InP SUBSTRATE}
도 1은 본 발명의 제1 개념 모식도로서, 본 발명에 따른 구조를 모식적으로 도시한 도면으로, 호스트층에 특정층을 삽입한 구조의 단면도.
도 2는 본 발명을 설명하기 위한, 관련된 화합물 반도체의 에너지 갭과 격자 상수를 도시하는 도면.
도 3은 본 발명의 제2 개념 모식도.
도 4(a), (b)는 호스트층에 특정층을 삽입한 반도체의 가전자대 구조를 모식적으로 도시한 것으로, 본 발명의 이론적 근거를 설명하는 도면이며, 호스트층에 특정층을 삽입한 양자 우물의 가전자대 구조와 거기에 존재하는 p형 캐리어(정공)와 그 파동 함수 및 에너지 준위를 모식적으로 도시한 도면.
도 5a는 본 발명의 제1 실시 형태에서 일정한 막 두께를 갖는 호스트층, 특정층의 적층 구조를 설명하기 위한 도면.
도 5b는 본 발명의 제1 실시 형태에서 호스트층, 특정층의 양 층의 막 두께를 규칙적으로 변화시키는 막 두께 변조 구조라고 하는 적층 구조를 설명하기 위한 도면.
도 6은 본 발명의 제1 실시 형태에 의해 얻어진 ZnCdSe/ZnTe 초격자의 실효 억셉터 농도와 초격자 1 주기중의 ZnTe층 두께의 관계를 도시하는 그래프.
도 7a의 (a)-(d)는 본 발명의 제1 실시 형태에서 호스트층, 특정층의 양 층의 막 두께를 규칙적으로 변화시키는 막 두께 변조 구조라고 하는 적층 구조의 다른 응용 예를 설명하기 위한 도면.
도 7b의 (a)-(d)는 각각, 도 7a의 (a)-(d)에서의 적층 구조에 의해 얻어지는 적층 방향에 대한 에너지를 도시하는 도면.
도 8(a), (b)는 본 발명의 제2 실시 형태의 2개의 구성예를 설명하기 위한 도면.
도 9는 본 발명의 제2 실시 형태에서의 MgSe/ZnCdSe/ZnTe 초격자의 실효 억셉터 농도와 초격자 1 주기중의 MgSe층 두께의 관계를 도시한 그래프.
도 10은 본 발명의 제2 실시 형태에서의 MgSe/ZnCdSe/ZnTe 초격자의 금제대 폭과 초격자 1 주기중의 MgSe층 두께의 관계를 도시하는 그래프.
도 11은 본 발명의 제3 실시 형태에서 일정한 막 두께를 갖는 호스트층, 특정층의 적층 구조를 설명하기 위한 도면.
도 12는 본 발명의 제3 실시 형태에서의 MgZnCdSe/ZnTe 초격자의 에너지 갭과 캐리어 농도의 관계를 도시하는 도면.
도 13a는 본 발명의 제4 실시 형태의 반도체 레이저 구조를 설명하기 위한 도면.
도 13b는 도 13a에서의 적층 구조에 의해 얻어지는 적층 방향에 대한 에너지를 도시하는 도면.
도 14는 도 13에서 설명한 에피텍셜 웨이퍼로부터, 개개의 광 반도체 장치를 형성하는 일반적인 수순의 전반부를 설명하기 위한 도면.
도 15는 도 13에서 설명한 에피텍셜 웨이퍼로부터, 개개의 광 반도체 장치를 형성하는 일반적인 수순의 후반부를 설명하기 위한 도면.
<도면의 주요부분에 대한 부호의 설명>
1: 호스트층(MgZnCdSe층)
2: 특정층(ZnSeTe층)
11: 호스트층(MgSe/ZnCdSe 초격자층)
12: 특정층(ZnSeTe층)
21: InP 기판
22: InP 완충층
23: InGaAs 완충층
24: ZnCdSe 저온 완충층
25: ZnCdSe 완충층
26: MgSe/ZnCdSe 초격자
28: ZnCdSe/ZnTe 초격자
30: ZnTe층
31: 쇼트키형의 2 전극
34: 특정층(ZnTe)
35: ZnCdSe층
36: MgSe층
41: ZnTe층
42: ZnCdSe층
43: MgSe층
45: MgZnCdSe층
46: 특정층(ZnTe)
47: Cl 도프 n형 MgZnCdSe 클래드층
48: MgZnCdSe 배리어층
49: BeZnCdSe 양자 우물 활성층
50: ZnSeTe/ZnTe 컨택트층
53: InGaAs 완충층
54: ZnCdSe 저온 완충층
55: ZnCdSe 완충층
100: 에피텍셜 웨이퍼
101: 발광부
102: 기저부
103: 웨이퍼
104: 다이아몬드 커터
105: 칩
106: Si 서브 마운트
107: 히트 씽크 스템
108: 윈도우 캡
[비특허문헌1] H. Okuyama, Y. Kishita, T. Miyajima and A. Ishibashi, "Epitaxial growth of p-type ZnMgSSe," Appl. Phys. Lett., 64(7)1994, p.904.
[비특허문헌2] W. Shinozaki, I. Nomura, H. Shimbo, H. Hattori, T. Sano, Song-Bek Che, A. Kikuchi, K. Shimomura and K. Kishino, "Growth and characterization of nitrogen-doped MgSe/ZnSeTe superlattice quasi-quaternary on InP substrates and fabrication of light emitting dioede," Jpn. J. Appl. Phys., 38(4B) 1999, p.2598
[비특허문헌3] N. Dai 등 Appl. Phys. Lett., 66 2742(1995)
[비특허문헌4] T. Morita 등 J. Electron. Mater., 25 425(1996)
[비특허문헌5] L. Zeng 등 Appl. Phys. Lett., 72 3136(1998)
[비특허문헌6] W. Lin 등 Appl. Phys. Lett., 84 1472(1998)
[비특허문헌7] R. M. Park 등 Appl. Phys. Lett., 57 2127(1990)
[비특허문헌8] K.Ohkawa 등 Jpn. J. Appl. Phys., 30 L152(1991)
[비특허문헌9] H. Okuyama 등 Appl. Phys. Lett., 64 904(1994)
[비특허문헌10] K. Naniwae 등 J. Cryst. Growth, 184/185 450(1998)
[특허 문헌1] 일본 특허 공개 평성 7-326817호 공보
본 발명은, InP 기판을 갖는 광 반도체 장치에 관한 것으로, 주로 Ⅱ족 원소와 Ⅵ족 원소로 구성되는 화합물 반도체에 있어서, 넓은 밴드 갭을 갖지만 고농도 도핑이 곤란한 반도체 클래드층 등에, p형 고캐리어 농도를 얻을 수 있는 반도체층을 삽입함으로써, 충분한 (1×1017㎝-3 이상) p형 캐리어 농도로 넓은 밴드 갭을 얻을 수 있는 p형 클래드층 등을 갖는 광 반도체 장치에 관한 것이다.
또한, 상기 방법에 의한 p형 클래드층을 이용한 반도체 레이저 다이오드(LD), 발광 다이오드(LED), 수광 소자(PD) 등 광학 소자에 관한 것으로, 광학 장치에 적용하기에 적합한 것이다.
가시 내지 자외 영역에서 발광하는 반도체 디바이스, 즉 반도체 레이저나 발광 다이오드는, 광 정보 기록 장치(콤팩트 디스크(CD), 디지털 다용도 디스크(DVD), 블루레이 디스크(BD)), 컬러 표시 장치용의 광원, 고체 레이저 여기용, 가공용, 센서용, 측정기용, 의료용, 혹은, 백색 램프에의 응용 등, 현대 사회/산업계에 있어서 중요한 반도체 디바이스의 하나로 되고 있다.
이들 광학 소자의 반도체 재료로서는, 지금까지, 780㎚, 808㎚, 860㎚, 915㎚, 980㎚대 등의 적외광 디바이스에는 AlGa(In)As Ⅲ-Ⅴ족 화합물이 이용되어 왔다. 발광 파장이 600㎚대(특히 635∼670㎚)인 적색광 디바이스에는 AlGaInP Ⅲ-Ⅴ족 화합물 반도체를 재료로서 이용하고, 또한 400㎚대(특히 400∼480㎚)인 청색광 디바이스에는 AlGaInN Ⅲ-Ⅴ족 질화물 반도체를 이용하여 연구 개발이 진행되어 각각 실용화에 이르고 있다.
그러나, 적색과 청색의 중간 파장대인 500㎚대의 황색 내지 녹색에서 발광하는 반도체 디바이스에 관해서는, 연구 개발은 물론이고 재료 개척마저도 충분히 행해지고 있지 않다. 이 때문에, 특히, 레이저 다이오드에 관해서는 실용화에 견딜 수 있는 성능은 아직 실현되어 있지 않다.
이들 광 디바이스용 반도체로서 Ⅲ-Ⅴ족 화합물 반도체와 함께 Ⅱ-Ⅵ족 반도체는 유용하지만, 일반적으로, p형 전도성 제어가 어렵고, pn 접합형 반도체 디바이스의 p형 반도체층은, ZnSe 등 한정된 종류의 Ⅱ-Ⅵ족 반도체에서밖에 실현되고 있지 않다. 이들 Ⅱ-Ⅵ족 반도체에서는, 일반적으로 금제대(禁制帶) 폭이 넓어짐에 따라서 p형 캐리어 농도가 감소하여, pn 접합형 반도체 디바이스에 이용할 수 없게 된다. 예를 들면, GaAs 기판에 격자 정합하는 ZnMgSSe에서는, Mg 조성비의 증가와 함께 금제대 폭을 넓힐 수 있지만, 금제대 폭이 3eV 이상으로 되면 p형 캐리어 농도는 1×1017㎝-3 미만의 작은 값으로 된다. 또한 InP 기판에 격자 정합하는 MgSe/ZnSeTe 초격자에서도 2.6eV 이상의 금제대 폭에서는 마찬가지로 작은 p형 캐리어 농도밖에 얻어지지 않는다(비특허문헌1 및 비특허문헌 2).
이러한 상황 중, 발명자들과 국내외의 몇 개의 연구 그룹이 황색 내지 녹색에서 발광하는 반도체 디바이스를 형성하기 위한 재료의 후보로서, InP 반도체 기판 상에 결정 성장에 의해 제작할 수 있고, 또한 InP 기판에 격자 정합하는 MgxZnyCd1-x-ySe Ⅱ-Ⅵ족 화합물 반도체에 주목하여 연구 개발을 행하여 왔다(비특허문헌3 및 비특허문헌4 참조). MgxZnyCd1 -x- ySe는 각 조성(x, y)이 y=0.47-0.37x(x=0∼0.8, y=0.47∼0.17)의 관계식을 만족하는 경우에 InP에 격자 정합하여, 조성을 (x=0, y=0.47)로부터 (x=0.8, y=0.17)로 바꿈으로써 금제대 폭을 2.1eV 부터 3.6eV까지 제어할 수 있다고 하는 특징을 갖고 있다.
또한, 상기의 조성 범위에서, 금제대는 모두 직접 천이형을 나타내고, 금제대 폭을 파장으로 환산하면 590㎚(등색) 내지 344㎚(자외)로 된다는 점에서, 황색 내지 녹색에서 발광하는 반도체 디바이스의 기본 구조인 더블 헤테로 구조를 구성하기 위한 활성층과 클래드층이 MgxZnyCd1 -x- ySe의 조성을 바꾸는 것만으로 실현할 수 있다는 것이 시사되어 있다.
실제로, 분자선 에피텍셜(MBE)법에 의해 InP 기판 상에 성장시킨 MgxZnyCd1 -x-ySe의 포토루미네센스 측정에서는, 조성이 서로 다른 MgxZnyCd1 -x- ySe에 있어서 피크 파장이 571㎚ 내지 397㎚의 양호한 발광 특성을 얻을 수 있다(비특허문헌4 참조).
또한, MgxZnyCd1 -x- ySe를 이용한 레이저 구조에서는 적색, 녹색 및 청색의 각 파장대에 있어서 광 여기에 의한 레이저 발진이 보고되어 있다(비특허문헌5 참조).
한편, 지금까지 MgxZnyCd1 -x- ySe만으로 구성된 반도체 레이저 다이오드의 전류구동에 의한 레이저 발진은 보고되어 있지 않다. 레이저 발진이 얻어지지 않은 주된 원인은, MgxZnyCd1 -x- ySe의 불순물 도핑에 의한 p형 전도성 제어가 곤란하다는 것 에 의한다고 생각된다.
반도체 레이저 다이오드의 기본 구조인 더블 헤테로 구조는, 광을 발생하는 활성층을 n형 및 p형으로 전도성 제어되어, 활성층보다도 넓은 금제대 폭을 갖는 클래드층 사이에 끼워진 구조로 되어 있다. 여기서 MgxZnyCd1 -x- ySe가 활성층 재료로서 우수한 성질을 갖고 있다는 것은 상기의 연구 보고에 의해 분명하다.
또한, MgxZnyCd1 -x- ySe의 n형 전도성 제어는 염소 원자의 도핑에 의해 얻어지며, 실제로 1×1018㎝-3 이상의 n형 캐리어(전자) 농도가 보고되어 있다(비특허문헌6 참조). 그러나, p형 전도성 제어에 관해서는, 레이저 다이오드에 필요로 되는 1×1017㎝-3 이상의 p형 캐리어 농도는 보고되어 있지 않다.
종래 Ⅱ-Ⅵ족 화합물 반도체, 특히 ZnSe나 MgZnSSe의 p형 전도성 제어에는 분자선 에피텍셜법에 의한 결정 성장중에 고에너지의 래디컬 형상 질소를 도핑하는 방법이 주로 행해지고 있다(비특허문헌7 및 비특허문헌8 참조). 이에 의해 1×1017㎝-3 이상의 p형 캐리어 농도가 보고되어 있다(비특허문헌9 참조).
마찬가지의 방법을 이용하여, MgxZnyCd1 -x- ySe의 p형 전도성 제어가 시도되고 있지만, 조성(x=0, y=0.48)의 ZnCdSe에 있어서 3.5×1×1016㎝-3의 p형 도핑 농도가 보고되어 있을 뿐이며(비특허문헌10 참조.) 그 이상의 고농도 도핑이나, 또한 ZnCdSe보다 금제대 폭이 넓은 MgxZnyCd1 -x-ySe(x>O)에서의 p형화는 얻어지지 않았다.
MgxZnyCd1 -x- ySe의 고p형 도핑이 곤란한 원인은 분명하지는 않지만, 적어도 MgxZnyCd1-x-ySe 결정중에서 배열된 원자의 일부와　치환되어 결정중에 안정되게 존재하고, 또한, 낮은 에너지에서 정공을 효율적으로 방출하는 이상적인 불순물 도펀트가 아직 발견되지 않았다든지, 혹은, 존재하지 않는 것이 그 원인이라고 생각되며, 이것은 MgxZnyCd1 -x- ySe가 갖는 본질적인 특성/문제점이다.
또한, 특허문헌1에, 넓은 밴드 갭을 갖는 클래드층이 취할 수 있는 최대의 p형 캐리어 농도를 크게 하는 것을 목적으로 하여, Ⅱ-Ⅵ족 화합물 반도체를 이용하여 구성되는 발광 소자에 있어서, p형 클래드층이 Mg, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni 중의 적어도 1개의 원소를 포함하는 재료로 이루어지는 초격자 구조로 하는 것이 제어되어 있지만, 충분한 특성이 얻어지지 않았다.
그러나, 본 발명은, 레이저 다이오드, 발광 다이오드, 수광 소자 등 광학 소자를 실현하기 위해서, 예를 들면, 클래드층으로 될 수 있는, 큰 에너지 갭을 갖는 MgxZnyCd1-x-ySe 등, 통상의 경우 p형 전도로는 되지만 캐리어 농도가 1×1017㎝-3 미만밖에 얻어지지 않는 재료에 있어서, 1×1017㎝-3 이상의 높은 p형 캐리어 농도를 얻는 구조를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는, 발광 특성 등의 특성이 양호하고 신뢰성도 높으며 긴 수명의 반도체 광학 소자와 장치를 용이하게 제조할 수 있는 p 형 반도체층 구조를 제공하는 것이다.
본 발명자는, 상기 과제를 해결하기 위해서 예의 검토를 행하였다. 그 개요에 대해서 설명하면 다음과 같다. 본 발명자는, 종래의 방법에서는 p형 전도도가 낮은 것밖에 얻어지지 않았던 반도체 재료에 대해서, 기술의 개량을 거듭한 결과, 1×1017㎝-3 이상의 높은 p형 캐리어 농도를 갖고, 결정 결함이 적은, 전기 전도적으로 저저항의 결정성이 우수한 p형 반도체층을 제작하는 데에 성공했다.
이러한 반도체층이 가능하게 되어 소자 제작에 이용됨으로써, 종래, 실현 불가능했던, 예를 들면 황색 내지 녹색에서 발광하는 레이저 다이오드, 발광 다이오드 등의 광학 소자 및 광학 장치의 실현에 크게 공헌할 것으로 기대된다.
최초로, 발명자가 InP 기판을 이용한 이유에 대해서 설명한다. 종래, 연구 개발되어 발광 특성, 특히, 수명 특성이 양호하지 않았던 녹색에서 발광하는 레이저 다이오드는, 기판으로서 GaAs를, 활성층에는 ZnCdSe, n형 클래드층 및 p형 클래드층에는 ZnMgSSe를 이용하여 왔다.
이 구조에서는, p형 클래드층의 ZnMgSSe로, Mg 조성비의 증가와 함께 금제대 폭을 넓힐 수 있지만, 금제대 폭이 3eV 이상으로 되면 p형 캐리어 농도는 1×1017㎝-3 미만의 작은 값으로 된다. 이 때 도펀트로 되는 N(질소)이 원자 농도로서는 1×1019㎝-3 이상 포함되어 있을 때에조차, p형 캐리어 농도는 1×1017㎝-3 미만의 작은 값으로 되어, 즉, 캐리어 활성화율은 1% 이하라고 말할 수 있다. 즉, p형 캐리어로 되지 않는 N은 ZnMgSSe의 Ⅵ족 사이트에 들어가는 격자내 원자뿐만 아니라, 격자간 원자 즉 격자간 결함으로 된다.
또한, 발광 영역인 ZnCdSe는 GaAs 기판과 격자 정합하지 않고, GaAs보다 격자가 크다. 이것은, ZnCdSe는 압축 왜곡의 원인으로 된다는 것을 의미한다.
이들 적층 구조에 전극을 통하여 구동 전류가 흐르면, p형 ZnMgSSe 클래드층에 대량으로 존재하는 격자간 결함을 중심으로 하는 결정 결함군이, 압축 왜곡을 갖는 발광 영역인 ZnCdSe 활성층에 전파 확산되고, 비발광 중심을 발생하여, 결국은 열을 발생하여, 발광을 정지시켜, 비가역적인 결정 파괴에 이르러, 수명이 종료된다.
보다 일반적으로는, 반도체 발광 소자 및 수광 소자에서는, 가장 결정 결함이 많은 영역으로부터 열, 전기 전도, 왜곡 등의 영향에 의해 결함이 전파 확산되고, 결국은, 발광 영역(활성층)에 도달하여, 소자의 열화를 발생시켜 소자 수명을 종료시킨다. 반도체 광학 소자를 제조하는 경우, 결정 결함의 소자에 미치는 악영향을 배제하거나, 혹은 그 악영향을 줄일 필요가 있다.
과제를 해결하는 수단으로서 발명자는, InP 기판에 주목하여, 발광 영역으로 되는 활성층을 격자 정합한, 즉, 격자가 거의 동일한 크기이고, 실질적으로 왜곡이 내재하지 않는 예를 들면 BeZnSeTe를 이용했다. 또한, 클래드층에는, 격자가 거의 동일한 크기이며 실질적으로 왜곡이 내재하지 않는 예를 들면 MgZnCdSe를 채용하고, n형 전도가 양호한 것을 확인했다. 다음으로, p형 전도를 조사하였더니, 종래 이용되어 온 N의 래디컬 도핑에서는, 1×1017㎝-3 미만의 캐리어 농도밖에 얻어지지 않았다. 그래서 검토를 거듭한 결과, 1×1017㎝-3 이상의 높은 p형 캐리어 농도를 갖고, 결정 결함이 적은, 전기 전도적으로 저저항의 결정성이 우수한 p형 반도체층을 제작하는 기술로서, InP 기판 상에 n형 클래드층, 활성층 및 p형 클래드층을 갖는 구조의 광 반도체에 있어서, 상기 p형 클래드층을 주된 반도체층인 제1 층에 제2 층을 삽입한 구조로 함으로써, 제2 층으로부터 공급되는 정공에 의해 p형 클래드층의 캐리어 농도를 매우 향상시키는 것을 제안하는 것이다.
전술한 바와 같이 구성된 본 발명에서는, 종래의 방법에서는 p형 전도도가 낮은 것밖에 얻어지지 않았던 반도체 재료에 대하여, 1×1017㎝-3 이상의 높은 p형 캐리어 농도를 갖고, 결정 결함이 적은, 저저항의 결정성이 우수한 반도체층을 제작할 수 있다.
이러한 반도체층이 가능하게 되어 소자 제작에 이용됨으로써, 종래, 실현 불가능했던, 예를 들면 황색 내지 녹색에서 발광하는 반도체 디바이스, 레이저 다이오드, 발광 다이오드의 제작을 실현할 수 있다.
<실시예>
이하, 본 발명의 실시 형태에 대하여 도면을 참조하면서 설명한다. 또한, 실시 형태의 전체 도면에 있어서, 동일 또는 대응하는 부분에는 동일한 부호를 붙인다.
MgxZnyCd1 -x- ySe는, 종래의 Ⅱ-Ⅵ족 반도체(ZnSe나 MgZnSSe)에서 행해지고 있었던 래디컬 질소 도핑을 실시하여, 그 질소 유량이나 RF 출력, 성장 온도, Ⅵ/Ⅱ비 등 MBE 성장 조건을 최적화하더라도, 겨우, 3.5×1016㎝-3 정도, 즉 1×1017㎝-3 미만의 p형 캐리어 농도이고, 1×1017㎝-3 이상의 p형 캐리어 농도를 실현할 수 없었다.
발명자는, 예의 검토를 거듭한 결과, 별도의 도핑 기술을 안출할 수 있었다. 본 발명에서는 이 과제를 해결하기 위해서, 제1 층, 예를 들면, MgxZnyCd1 -x- ySe 결정중에 1018∼1020㎝-3 정도로 고농도 p형 도핑된 제2 박막 반도체 결정층을 적절한 간격으로 삽입하고, 삽입된 반도체 결정 전체에서 충분한 p형 캐리어 농도를 얻을 수 있었다.
또한, 여기서, 몇 가지 공지 기술과 본원 발명의 상위점을 설명해 둔다. 특허문헌1에는 넓은 밴드 갭을 갖는 클래드층을 취할 수 있는 최대의 p형 캐리어 농도를 크게 하는 것을 목적으로, Ⅱ-Ⅵ족 화합물 반도체를 이용하여 구성되는 발광 소자에 있어서, p형 클래드층이 Mg, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni 중의 적어도 1개의 원소를 포함하는 재료로 이루어지는 초격자 구조로 하는 것이 제안되어 있다. 구체적으로는, GaAs 기판에 격자 정합하는 MgZnSSe와 ZnSSe를 대상으로 하고 있다. 이들 점은 본 발명의 InP 기판 상의, 예를 들면 전형적인 MgZnCdSe와 ZnSeTe의 양방에 N을 도핑하여, p형 클래드층을 형성하는 것과는 분명히 상이한 개 념이다.
다음으로, W. Lin 등이 Applied Physics Lett.지(Vol.76(2000) 2205 페이지)에서 보고하고 있는 내용과의 상위점을 설명한다. ZnSe의 p형 캐리어 농도를 증가하기 위해서, ZnSe를 적층 후에 Te와 N을 델타 도핑 형상으로 하는 방법을 기술하고 있다. 본 발명은 InP 기판 상에서, 예를 들면 전형적인 MgZnCdSe와 ZnSeTe(델타 도핑이 아니라 완전한 성장층)의 양방에 N을 도핑하는 것에 의해 p형 클래드층을 형성한다. 따라서, 양자는 분명히 서로 다른 개념이다.
다음으로, W. Lin 등이 Journal of Vacuum Science & Technology B지(vol.18(2000) 1534 페이지에서 보고하고 있는 내용과의 상위점을 설명한다. InP 기판 상의 (Zn, Mg, Cd)Se의 p형 캐리어 농도를 증가하기 위해서, (Zn, Mg, Cd)Se와, 단층에서는, 가장 높은 경우라도 기껏 1×1018㎝-3의 캐리어 농도인 ZnSe층의 초격자층을 적층하고, ZnSe만 N 도핑하는 구성으로 되어 있다. 본 발명은 InP 기판 상에서, 예를 들면 전형적인 MgZnCdSe와 ZnSeTe(델타 도핑이 아니라 완전한 성장층)의 양방에 N을 도핑하는 것에 의해 p형 클래드층을 형성한다. 따라서, 양자는 분명히 다른 개념이다.
다음으로, H. D. Jung 등이, Applied Physics Lett.지(Vol.70(1997) 1143 페이지)에서 보고하고 있는 내용과의 상위점을 설명한다. ZnSe의 캐리어 농도를 증가하기 위해서, 1 원자층 이하의 ZnTe만에 N을 델타 도핑하여 언도핑의 ZnSe에 삽입하고 있다. 본 발명은 InP 기판 상에서, 예를 들면 전형적인 MgZnCdSe와 ZnSeTe(델타 도핑이 아니라 완전한 성장층)의 양방에 N을 도핑하는 것에 의해 p형 클래드층을 형성한다. 따라서, 양자는 분명히 서로 다른 개념이다.
본 발명은, 이상으로 설명한 독자의 p형 클래드를 제공하는 것에 의해, InP 기판 상에, n형 클래드, 활성층, 및, 이 p형 클래드를 갖는 광 반도체 장치를 제공하는 것이다. 이하, 이 p형 클래드에 대해서 설명한다.
도 1은 본 발명의 실시예의 제1 개념 모식도이며, 본 발명에 따른 구조를 모식적으로 도시한 도면으로, 호스트층에 특정층을 삽입한 구조의 단면도이다. 이 구조 전체에 p형의 도핑을 행하고 있다. 예를 들면, 여기에서는, 주된 제1 반도체층(1)(이후, 호스트층이라고 함)은 MgxZnyCd1 -x- ySe(X=0의 경우에는 ZnCdSe)라고 한다. MgxZnyCd1 -x- ySe는 조성비 x와 y를 임의로 설정함으로써 CdSe(1.764eV) 부터 MgSe(4.0eV)까지의 에너지 갭과, ZnSe(5.668Å) 부터 CdSe(6.057Å)까지의 격자 상수의 반도체층으로 할 수 있다.
본 발명의 실시 형태에서는, 일반적으로 널리 존재하는 InP 기판(5.869Å)에 격자 정합하는 호스트층 MgxZnyCd1 -x- ySe(x=0인 경우의 ZnCdSe여도 됨)를 이용한다. 격자 정합하여 반도체층을 성장하는 것에 의해, 실질적으로 왜곡이 없고, 또한 결정 결함이 적은 양질의 반도체층을 얻을 수 있다.
보다 구체적으로는, InP에 격자 정합하는 MgxZnyCd1 -x- ySe층이란, 특히, MgxZnyCd1-x-ySe층의 조성비(x, y)가 y=0.47-0.37x(x=0∼0.8, y=0.47∼0.17)의 관계식 을 만족하는 조합으로, 조성비가 (x=0, y=0.47) 내지 (x=0.8, y=0.17)의 범위에 있는 화합물 반도체층이다.
도 1에서는, InP 기판에 격자 정합한 호스트층 Mg0 .5Zn0 .29Cd0 .21Se층(10ML(원자층) 두께)(1)의 사이에 삽입하는 제2 층(2)(이하 특정층이라고 함)으로서 ZnSe0.53Te0.47층(2ML)을 삽입하고 있다.
도 2는 본 발명의 주요 재료에 관한 격자 상수와 에너지 갭(금제대 폭)의 관계를 도시하는 도면이다. InP가 격자 정합하는 부분은 점선 상에 상응한다. 예를 들면 ZnSe와 CdSe와 MgSe를 둘러싸는 삼각형 중에서, MgxZnyCd1 -x- ySe의 조성비 x와 y를 설정함으로써, 임의의 격자 상수와 에너지 갭을 갖는 MgZnCdSe를 제작할 수 있다.
또한, 도 2에 있어서, ZnSe와 ZnTe를 연결한 선분을 끌어당겨, ZnSezTe1 -z의 조성비 z를 설정함으로써, InP에 격자 정합한 ZnSe0 .53Te0 .47을 제작할 수 있다.
도 1과 같이 제작한 시료 구조에 있어서, 호스트층(1)의 Mg0 .49Zn0 .29Cd0 .22Se층은 2.95eV의 에너지 갭을 갖고, 특정층(2)의 ZnSe0 .53Te0 .47층을 0.59㎚ 삽입하여, p형 캐리어 농도를 측정하였더니, 2.1×1018㎝-3의 캐리어 농도를 얻을 수 있었다.
또한, 삽입하는 특정층(2)은, 도 1에서는, InP에 격자 정합하는 ZnSe0 .53Te0 .47층으로 했지만, 격자 정합하지 않는 ZnTe, BeTe, 격자 정합하지 않는 경우의 ZnSeTe, 격자 정합의 실행 여부에 상관없는 MgZnSeTe 및 BeZnTe여도 된다. 격자 정합하지 않는 경우에는, 그 어긋남의 크기에 의해 임계 두께 이상의 막 두께로 하면 미스 피트 전위가 발생한다. 이 때문에 수 원자층 이하의 임계막 두께 이하로 하는 것이 필요하다.
이들 특정층(2)으로 될 수 있는 반도체층은 래디컬 질소 도핑에 의해 1018㎝-3 이상의 높은 p형 캐리어 농도를 얻을 수 있음이 실험적으로 나타나 있다(ZnTe에 관해서는 I. W. Tao 등 Appl. Phys. Lett., 64, 1848(1994) 참조, ZnSeTe에 관해서는 W. Shinozaki 등 Jpn. J. Appl. Phys., 38, 2598(1999) 참조, MgZnSeTe에 관해서는 W. Faschinger 등 Appl. Phys. Lett., 65, 3215(1994) 참조, BeZnTe에 관해서는 s. B. Che, J. Cryst. Growth, 214/215, 321(2000) 참조). 여기에서, ZnTe, BeTe 이외의 ZnSeTe, MgZnSeTe 및 BeZnTe는 InP에 격자 정합 가능하며, 이들을 고도핑 결정으로서 호스트 결정에 삽입한 경우에는 결정 전체로서 InP 기판에 격자 정합한 양질의 결정을 얻을 수 있다.
도 1에 도시한 호스트층(1)은, MgZnCdSe였지만, MgZnSeTe층이라도 무방하다. 또한 BeZnCdSe층과 BeZnSeTe층이어도 되지만, 이 경우 각각 에너지 갭이 2.6eV 이하와 2.8eV 이하로 되므로, 예를 들면 광학 소자 등을 제작할 때에는, 활성층의 에너지 갭 수치를 고려해서 캐리어의 닫힘에 있어서 유효할지를 판단하여 설계 제작을 행할 필요가 있다.
도 1에서 도시한 호스트층(1)과 특정층(2)의 층 두께는, 호스트층과 특정층 의 층 두께를 일정하게 하여 복수 회 반복한 것이지만, 호스트층과 특정층의 두께를 비주기적 혹은 랜덤하게 설정하여도 된다. 예를 들면 호스트층(1)의 MgZnCdSe층은 2.95eV의 에너지 갭을 갖고, 특정층(2)의 ZnSeTe층을 1ML 두께 삽입하고, 다음에 호스트층의 MgZnCdSe층을 적층 후, 특정층의 ZnSeTe층을 2ML 두께 삽입하고, 또한 호스트층의 적층 후의, 특정층의 층 두께를 3ML 두께로 하는 것이어도 된다.
도 3에 본 발명의 실시예의 제2 개념 모식도를 도시한다. 여기서 호스트층(11)은 MgSe/ZnCdSe 초격자로 했다. MgSe/ZnCdSe 초격자는 MgSe 박막 결정과 ZnCdSe 박막 결정을 교대로 적층한 구조로 되어 있으며, 각층의 층 두께를 전자의 드 브로이 파장 이하인 수 Å 내지 수 ㎚ 정도로 함으로써, 의사적인 MgxZnyCd1 -x- ySe 혼정으로 간주할 수 있다. 이 구조 전체에 p형의 도핑을 행하고 있다.
또한, MgSe의 격자 상수(5.91Å)는 InP의 격자 상수(5.869Å)에 가깝고, znCdSe는 InP에 격자 정합할 수 있으므로 MgSe/ZnCdSe 초격자는 InP에 의사적으로 격자 정합시켜서 제작할 수 있으므로 양질의 결정을 얻을 수 있다.
또한, MgSe/ZnCdSe 초격자에서는 MgSe와 ZnCdSe의 각층 두께를 바꿈으로써 InP에 격자 정합시킨 채로 금제대 폭 등의 물성 파라미터를 제어할 수 있으며, 이것은 MgxZnyCd1 -x- ySe의 조성(x, y)을 바꾸는 것과 동등한 효과가 있다.
실제, MgxZnyCd1 -x- ySe의 조성을 바꾸는 것보다도 MgSe/ZnCdSe 초격자의 층 두께를 바꾸는 것이 결정 성장의 관점에서 매우 용이하며, MgSe/ZnCdSe 초격자는 반도체 디바이스에서의 복잡한 헤테로 구조를 제작하는 상에서 지극히 유효한 재료이 다(H. Shimbo 등, J. Cryst. Growth, 184/18516(1998) 참조).
한편, 삽입하는 특정층(12)은, 도 3에서는 ZnSeTe로 했지만, ZnTe, BeTe, MgZnSeTe 및 BeZnTe여도 된다. 이들 결정은 래디컬 질소 도핑에 의해 1018㎝-3 이상의 높은 p형 캐리어 농도를 얻을 수 있는 것이 실험적으로 나타나 있다(ZnTe에 관해서는 I. W. Tao 등 Appl. Phys. Lett., 64, 1848(1994) 참조, ZnSeTe에 관해서는 W. Shinozaki 등 Jpn. J. Appl. Phys., 38, 2598(1999) 참조, MgZnSeTe에 관해서는 W. Faschinger 등 Appl. Phys. Lett., 65, 3215(1994) 참조, BeZnTe에 관해서는 s. B. Che, J. Cryst. Growth214/215, 321(2000) 참조).
여기서, ZnTe, BeTe 이외의 ZnSeTe, MgZnSeTe 및 BeZnTe는 InP에 격자 정합가능하며, 이들을 고도핑 결정으로서 호스트 결정에 삽입한 경우에는 결정 전체적으로 InP 기판에 격자 정합한 양질의 결정을 얻을 수 있다.
이에 대하여, ZnTe는 격자 상수가 6.10Å이고, InP(격자 상수: 5.869Å)에 비하여 +3.9%의 격자 부정합이 있다는 점에서, ZnTe를 InP 기판에 격자 정합한 호스트 결정에 삽입하는 것은 결정 왜곡에 의한 결함의 발생 가능성이 있다. 그러나, ZnTe의 층 두께를 미스 피트 전위가 발생하지 않는 임계막 두께 이하로 하는 것과, 호스트 결정층의 격자 상수를 InP에 비하여, 의도적으로 작게 하여 마이너스의 격자 부정합으로 함으로써 결정 전체를 소위 네트 제로 왜곡으로 함으로써 해결할 수 있다. 여기서 네트 제로 왜곡으로 되는 조건은, 수학식 1로 나타낼 수 있다.
Figure 112006054641505-PAT00001
여기서, εh는 호스트 결정의 왜곡량, εp는 고도핑층의 왜곡량, γp는 고도핑층의 결정 전체에 차지하는 층 두께비이다.
이로부터, 예를 들면 ZnTe를 고도핑층으로 하고, 그 층 두께비를 0.1로 하면 네트 제로 왜곡으로 하기 위해서는 호스트층의 결정 왜곡을 ―0.433%로 하면 된다는 것이 요구되고, 이것은 ZnCdSe나 MgZnCdSe에 있어서 조성 제어에 의해 가능하다. 이렇게, 큰 격자 왜곡을 갖는 ZnTe를 이용한 경우라도 네트 제로 왜곡의 기술을 이용함으로써 고품질의 결정이 얻어진다.
도 3에서는 호스트층(11)을 MgSe/ZnCdSe 초격자층으로 했지만, MgSe의 대체로서 MgZnSe, 혹은 MgZnSeTe여도 된다.
그리고 또한, 도 3에서는, 호스트층(11)을 MgSe/ZnCdSe 초격자층으로 했지만, ZnCdSe의 대체로서, ZnSeTe, BeZnCdSe, BeZnSeTe, MgZnCdSe, MgZnSeTe라도 무방하다.
본 발명은, 상기 호스트층(11)에, 상기 특정층(12)을 적절한 간격으로 삽입함으로써 특정층(12)으로부터 p형 캐리어(정공)가 호스트층(11)에 방출되어, 결정 전체적으로 1017㎝-3 이상의 충분한 정공 농도를 얻을 수 있다. 여기서 특정층(12)은 호스트층(11)에 비하여 층의 두께가 얇고, 결정 전체가 차지하는 비율이 작기 때문에, 특정층(12)을 삽입하는 것에 의한 호스트층(11)의 에너지 갭 등의 물성 파 라미터에의 영향은 거의 없든지 혹은 최소한으로 억제할 수 있다.
통상적으로, p형으로 도핑된 반도체는 그 가전자대 상단의 근방에 억셉터 준위가 형성되고, 거기로부터 정공이 방출되어 p형 전도성을 나타낸다. 여기에서, 본 발명에 의해 p형 도핑이 얻어지는 기구로서 2 가지가 생각된다. 그 개념도를 도 4(a), (b)에 도시했다. 도 4(a), (b)는 호스트층에 특정층을 삽입한 반도체의 가전자대 구조를 모식적으로 도시한 것이다. 본 발명의 이론적 근거를 설명하는 도면이며, 호스트층에 특정층을 삽입한 양자 우물의 가전자대 구조와 거기에 존재하는 p형 캐리어(정공)와 그 파동 함수 및 에너지 준위를 모식적으로 도시한 도면이다. 여기에서, A: 호스트 결정과 고도핑 결정에 의한 양자 우물 구조의 가전자대 구조, B: p형 캐리어(정공), C: p형 캐리어(정공)의 양자 우물에 있어서의 에너지 양자 준위, D: 양자 우물에 닫힌 p형 캐리어(정공)의 파동 함수를 나타낸다.
도 4(a), (b)에 도시되어 있는 바와 같이, 상기 호스트층과 특정층의 조합에서는, 이들 반도체 결정의 밴드 라인업(구성)의 관계로부터, 그 가전자대 구조는, 특정층이 우물층, 호스트층이 장벽층으로 되는 소위 양자 우물 구조로 된다. 또한, 삽입되는 특정층의 층 두께는 수 Å 부터 수 ㎚ 이하 정도이고, 정공의 양자 준위는 도 4(a), (b)에 도시되어 있는 바와 같이 양자 우물내에 형성된다.
본 발명에 의해 p형화가 얻어지는 제1 기구로서, 도 4(a)에 도시한 바와 같이, 특정층에서의 고농도 억셉터로부터 호스트층의 가전자단에 정공이 열적으로 여기되어, 자유 캐리어(정공)로서 행동한다는 점에서, 전체적으로 p형화가 얻어지는 것으로 생각된다. 이 때, 호스트 결정의 가전자단에 여기되는 정공 농도는 근사적 으로 exp(-Ea/kT)에 비례한다. 상기 식에서 Ea는 활성화 에너지, k는 볼트먼 상수, T는 절대 온도이다. 여기에서, 여기되는 정공 농도는, 우물층인 특정층에 비하여 장벽층의 에너지에 대응하여 활성화 에너지가 증가한다는 점에서 특정층에 비하여 감소하는 것으로 생각된다. 예를 들면, 활성화 에너지의 증가가 0.12eV로 하면 실온 (T=300K)에서의 정공 농도는 약 1/10O 정도까지 감소하는 것으로 어림된다. 그러나, 고도핑의 정공 농도가 1020㎝-3이면 여기되는 정공 농도는 1018㎝-3으로 되어, 디바이스에의 응용에 충분한 값이 얻어질 것으로 기대된다. 따라서, 이 기구에 의한 p형화는 호스트층과 특정층에 의한 우물 장벽의 높이(에너지)가 약 0.12eV 이하 정도인 경우에 유효하다고 생각된다.
제2 기구로서, 도 4(b)에 도시한 바와 같이 각 우물층에 닫힌 정공의 파동 함수가 이웃의 우물층에서의 파동 함수와 서로 겹침으로써 미니 밴드가 형성되고, 그 미니 밴드에 정공이 여기됨으로써 p형화를 나타내는 것이 생각된다. 이 경우에는, 제1 기구에서의 우물 장벽 높이의 제한은 완화되고, 보다 깊은 우물 구조에 있어서도 형성되는 미니 밴드의 에너지 준위가 충분히 낮으면 높은 정공 농도가 기대된다. 이 미니 밴드의 에너지 준위는 우물층이나 장벽층의 층 두께에 의해 결정되는 것인 범위내에서 인위적으로 제어 가능하다.
본 발명의 제1 실시 형태에 대하여 설명한다. 도 5a에 도시한 시료를 제작하여 특성을 평가한다.
2 성장실 분자선 에피텍셜(MBE) 장치를 이용한 결정 성장에 의해 제작한다. 우선, InP 기판(21)을 최적의 표면 처리를 한 뒤에, MBE 장치 내에 세팅한다. 시료 교환용의 준비실에 넣어 진공 펌프로 10-3Pa 이하까지 진공 상태로 하고, 10O℃까지 가열하여 잔류 수분 및 불순물 가스를 이탈시킨다.
다음으로, Ⅲ-Ⅴ족 전용 성장실에 반송하여, 기판 표면에 P 분자선을 대면서 기판 온도를 500℃로 가열함으로써 기판 표면의 산화막을 제거하고, 그 후, 기판 온도 450℃에서 InP 완충층(22)을 층 두께 30㎚ 성장하고, 기판 온도 470℃에서 InGaAs 완충층(23)을 층 두께 0.1㎛ 성장한다.
다음으로, 시료를 Ⅱ-Ⅵ족 전용 성장실에 반송하여, 기판 온도 200℃에 있어서 Zn 분자선 조사 및 ZnCdSe 저온 완충층(24)(층 두께 5㎚)의 성장을 행하고, 그 후, 기판 온도 280t에 있어서 ZnCdSe 완충층(25)(층 두께 100㎚), MgSe/ZnCdSe 초격자(26)(MgSe층의 두께는 0.6㎚, ZnCdSe층의 두께는 1.71㎚, 주기는 57쌍, 전체 층 두께는 0.13㎛)를 순차적으로 적층한 후, 본 발명에 따른 호스트층 및 삽입하는 특정층을 조합한 초격자 구조(28)(전체 층 두께는 0.5㎛)를 형성하고, 마지막으로, ZnTe층(30)(5㎚)을 적층했다. 여기에서는, 초격자 구조(28)는 호스트층을 ZnCdSe, 특정층을 ZnTe로 하고, 층 두께 3.96㎚의 ZnCdSe층과 층 두께 0.73㎚의 ZnTe 박막층을 교대로 110쌍 적층한 ZnCdSe/ZnTe 초격자 구조로 했다. 이 때, 초격자 구조(28)에 질소 유량 0.015sc㎝, RF 출력 400W, 성장 온도 280℃, Ⅵ/Ⅱ비: 약 1의 조건에서 래디컬 질소 도핑을 실시하면서 성장시켰다.
덧붙여, 이 실험에 앞서 행한 예비 실험에 있어서, ZnTe 단층막을, 마찬가지 의 조건에서 래디컬 질소 도핑하여 성장시킨 시료의 p형 캐리어 농도를 측정한 결과, 5×1020㎝-3의 고농도 도핑이 확인되었다.
다음으로, Ti와 Al의 증착 및 레지스트와 광 노광에 의한 패터닝에 의해, 도 5a에 도시한 바와 같은 쇼트키형의 2 전극(31)을 형성한다. 이 전극을 이용하여 실온에서의 용량 1 전압(C-V)법 측정을 행하여, ZnCdSe/ZnTe 초격자층에서의 실효 억셉터(p형 도핑) 농도를 구했다.
얻어진 실효 억셉터 농도와 ZnTe층 두께의 관계를 도 6에 도시하였다. 여기에서, ZnTe층 두께가 0인 경우로서, 질소 도핑한 ZnCdSe 단층막에서의 문헌치(K. Naniwae 등 J. Cryst. Growth, 184/185, 450(1998) 참조.)를 도시하였다. 도 6으로부터 알 수 있는 바와 같이, ZnCdSe 단층막에서는 실효 억셉터 농도가 3.5×1016㎝-3으로 낮았던 것에 대하여, ZnTe 박막을 삽입함으로써 8×1017㎝-3의 고캐리어 농도가 얻어졌다.
ZnCdSe/ZnTe 초격자층인 초격자 구조(28)의 특정층 ZnTe의 층 두께를 0.29㎚와 0.59㎚로 하여 도 5a와 마찬가지의 구조를 제작하여 평가하였더니, 각각 19×1017㎝-3과 3.1×1017㎝-3의 캐리어 농도이었다.
즉, ZnTe층 두께가 0.73㎚인 경우에는, 8×1017㎝-3이며, p형 ZnCdSe 단층막 3.5×1016㎝-3과 비교하여 2O배 이상의 고농도 도핑이 달성되었다. 성장 조건의 최적화에 의해 한층 더한 고농도화도 기대할 수 있다.
또한, 초격자 구조(28)의 특정층에, ZnTe에 비하여 가전자대 에너지 불연속치가 작은 ZnSeTe를 이용함으로써, 특정층으로부터의 캐리어를 용이하게 취출하는 것이 가능해져, P형 클래드의 저항을 저감할 수 있다.
또한, 지금까지 일정한 막 두께를 갖는 호스트층, 특정층의 적층 구조에 의한 초격자 구조(28)의 실효 억셉터 농도를 설명하였지만, 도 6의 결과는, 양 층의 막 두께를 랜덤 혹은, 규칙적으로 변화시키는 막 두께 변조 구조에의 적용도 가능함을 시사하고 있다. 이하, 그러한 응용 예를 설명한다.
도 5b는 규칙적으로 변화시키는 막 두께 변조 구조에의 적용 예를 도시하는 도면이다. 초격자 구조(28)의 일정 막 두께의 호스트 결정(예를 들면 ZnCdSe, 막 두께 3.96㎚)에, 순차적으로 막 두께가 서로 다른 특정층(예를 들면 ZnTe, 0.29㎚, 0.56㎚, 0.73㎚)을 적당한 층 수씩 순차적으로 적층함으로써, 막 두께 방향으로 높은 캐리어 농도를 유지한 채, 캐리어 농도의 구배를 갖게 할 수 있다. 이에 의해, 레이저 소자에 있어서 광 폐쇄와 캐리어 흡수 손실에 관한 설계 자유도를 갖게 하는 등의 응용이 가능하게 된다. 또한, 도 5b에 있어서, 다른 구성은 도 5a와 동일하다.
또한, 다른 응용 예를 도 7a의 (b)-(d)에 도시한다. 여기에서, 도 7a의 (a)는, 비교를 위하여 도 5a에 도시한 초격자 구조(28)의 구체예를 도시하는 도면이다. 호스트층은 MgZnCdSe, 특정층은 ZnTe이다. 특정층의 막 두께는 3ML(원자층)이다.
도 7a의 (b)는, 막 두께가 3ML인 특정층을, 막 두께 1ML인 박막층 3층으로 분할하고, 이 층간에는 호스트층의 MgZnCdSe의 층을, 거의 동일하거나, 혹은, 보다 두꺼운 막 두께로 형성한 예이다. 분할에 이용한 호스트층(MgZnCdSe)을 박막화(예를 들면 2ML)함으로써, 특정 층간에 형성되는 미니 밴드의 에너지 위치를 제어할 수 있다. 도 7a의 (a)의 구성에 의한 양자 준위와 비교하여, 미니 밴드의 위치를 호스트층의 가전자대에 근접시킬 수 있어, 특정층의 정공을 보다 용이하게 호스트층에 취출하는 것이 가능해져, 특정층, 호스트층으로 구성되는 P형 클래드의 저항을 저감할 수 있다.
도 7a의 (c)는 막 두께가 3ML인 특정층(ZnTe)과 호스트층(MgZnCdSe)의 계면에 조성이 연속적으로 변화되는 중간층(MgZnCdSeTe)을 도입한 예이다. 이 구조에 의해, 적층 방향에 대하여 수직인 방향에서의 정공 이동을 향상시킬 수 있어, 본 발명에 따른 p형 클래드의 저항을 저감시킬 수 있다. 이 효과는, 도 7a의 (d)에 도시한 바와 같은 특정층, 호스트층의 중간부에 막 두께 변조 초격자 구조를 이용하는 구조에서도 얻을 수 있다. 즉, 도 7a의 (d)의 예에서는, 호스트층(MgZnCdSe)으로부터 막 두께가 1ML인 특정층(ZnTe), 막 두께가 2ML인 호스트층(MgZnCdSe), 막 두께가 2ML인 특정층(ZnTe), 막 두께가 1ML인 호스트층(MgZnCdSe)과 순차적으로 적층하고, 막 두께가 3ML인 특정층을 적층함으로써, 특정층(ZnTe)과 호스트층(MgZnCdSe)의 계면에 조성이 연속적으로 변화되는 중간층과 동등한 층을 구성했다. 이 구조의 이점은, 호스트층과 특정층의 2 종류의 결정을 이용하여, 전체의 P형 클래드를 구성하고 있기 때문에, 결정 성장이 용이하다는 것이다. 여기에서는, 특정층과 동일한 조성을 갖는 층의 막 두께를 특정층으로부터 호스트층을 향하여 순차적으로 얇게 하고 있고, 동시에, 호스트층에서 동일한 조성을 갖는 층의 막 두께를 특정층으로부터 호스트층을 향하여 순차적으로 두껍게 하고 있다. 이에 의해, 중간부의 막 두께 변조 초격자는 의사 혼정적으로 작용하여, 계면에 조성이 연속적으로 변화되는 중간층과 실효적으로 동등한 밴드 구조를 갖는 층으로서 기능한다. 그 결과, 도 7a의 (c)와 마찬가지로 P형 클래드층의 저저항화가 가능해진다. 여기에서는, 4층으로 이루어지는 막 두께 변조 초격자를 나타냈지만, 더 많은 층으로 구성되는 막 두께 변조 초격자 중간층을 이용하는 것도 가능하다.
도 7b의 (a)-(d)는, 각각, 도 7a의 (a)-(d)에서의 적층 구조에 의해 얻어지는 적층 방향에 대한 에너지를 도시하는 도면이다. 도 7b의 (b)에서는, 도 7b의 (a)의 양자 준위(일점쇄선으로 나타냄)와 비교하여, 미니 밴드의 위치를 호스트층의 가전자대에 근접시킴으로써, 특정층의 정공을 보다 용이하게 호스트층에 취출하는 것이 가능해져, 특정층, 호스트층으로 구성되는 P형 클래드의 저항을 저감할 수 있다. 도 7b의 (d)에서는, 실효적으로 도면에서 일점쇄선으로 나타낸 바와 같은 밴드 구조를 갖는 층으로서 기능한다. 그 결과, 도 7b의 (c)와 같이 p형 클래드층의 저저항화가 가능해진다.
다음으로, 본 발명의 제2 실시 형태에 대하여 설명한다. 도 8(a), (b)에 도시한 시료를 제작하여 특성을 평가한다.
우선, 도 8(a)에 도시한 시료에 대해서 설명한다. 2 성장실 분자선 에피텍셜(MBE) 장치를 이용한 결정 성장에 의해 제작한다. 우선, InP 기판(21)을 최적의 표면 처리를 행한 뒤에, MBE 장치내에 세팅한다. 시료 교환용의 준비실에 넣어 진 공 펌프로 10-3Pa 이하까지 진공 상태로 하고, 10O℃까지 가열하여 잔류 수분 및 불순물 가스를 이탈시킨다.
다음으로, Ⅲ-Ⅴ족 전용 성장실에 반송하여, 기판 표면에 P 분자선을 대면서 기판 온도를 500℃로 가열함으로써 기판 표면의 산화막을 제거하고, 그 후 기판 온도 450℃에서 InP 완충층(22)을 층 두께 30㎚ 성장하고, 기판 온도 470℃에서 InGaAs 완충층(23)을 층 두께 0.1㎛ 성장한다.
다음에 시료를 Ⅱ-Ⅵ족 전용 성장실에 반송하여, 기판 온도 200℃에 있어서 Zn 분자선 조사 및 ZnCdSe 저온 완충층(24)(층 두께 5㎚)의 성장을 행하고, 그 후 기판 온도 280℃에 있어서 znCdSe 완충층(25)(층 두께 100㎚)을 성장한다. 다음으로, ZnTe층(34)(0.73㎚)/ZnCdSe층(35)(1.98㎚)/MgSe층(36)(0.59㎚)/ZnCdSe층(35)(1.98㎚)의 4층(도면에 U1이라고 표시함)을 1 주기로 하여 110쌍 적층했다. 이 초격자 구조에는 전술한 조건에서 래디컬 질소에 의한 p형 도핑을 행하였다. 여기에서, 호스트층은 ZnCdSe층/MgSe층(36)/ZnCdSe층(35)의 3층 구조로 구성되는 초격자층이며, 특정층은 ZnTe층(34)이다.
덧붙여 이 실험에 앞서 행한 예비 실험에 있어서, ZnTe 단층막을 상기와 동일 조건의 래디컬 질소 도핑을 실시하면서 성장시킨 시료의 p형 캐리어 농도를 측정한 결과, 5×1020㎝-3의 고농도 도핑이 확인되었다.
다음으로, Ti와 Al의 증착 및 레지스트와 광 노광에 의한 패터닝에 의해 도 8(a)에 도시한 바와 같은 쇼트키형의 2 전극(31)을 형성한다. 이 전극을 이용하여 실온에서의 용량 1 전압(C-V)법 측정을 행하고, MgSe/ZnCdSe/ZnTe 초격자층에서의 실효 억셉터(p형 도핑) 농도를 구했다.
도 9는 본 발명의 제2 실시 형태에서의 MgSe/ZnCdSe/ZnTe 초격자의 실효 억셉터 농도와 초격자 1 주기중의 MgSe층 두께의 관계를 도시하는 그래프이다. 여기에서, MgSe층 두께는 초격자 1 주기중의 MgSe층의 합계 층 두께이다. 도 9의 플롯(a)이 상기의 평가 결과이다. 도 9중의 MgSe층 두께가 0인 경우에는, 제1 실시 형태에서의 ZnCdSe(층 두께 3.96㎚)/ZnTe(층 두께 0.73㎚) 초격자의 경우이다.
도 8(a)에 도시하는 구성에서, MgSe층(36)의 층 두께만을 0.59㎚ 내지 1.17㎚로 두껍게 한 시료를 작성하여, 도 9 중에 플롯(b)으로서 추기했다.
다음으로, 도 8(b)에 도시한 시료에 대하여 설명한다. 이것은 제2 실시 형태의 변형이며, 이 특성을, 도 9 중에 플롯(c)으로서 추기했다. 2 성장실 분자선 에피텍셜(MBE) 장치를 이용한 결정 성장에 의해 제작한다. 우선, InP 기판(21)을 최적의 표면 처리를 행한 뒤에, MBE 장치내에 세팅한다. 시료 교환용의 준비실에 넣어 진공 펌프로 10-3Pa이하까지 진공 상태로 하고, 10O℃까지 가열하여 잔류 수분 및 불순물 가스를 이탈시킨다.
다음으로, Ⅲ-Ⅴ족 전용 성장실에 반송하여, 기판 표면에 P 분자선을 대면서 기판 온도를 500℃로 가열함으로써 기판 표면의 산화막을 제거하고, 그 후 기판 온도 450℃에서 InP 완충층(22)을 층 두께 30㎚ 성장하고, 기판 온도 470℃에서 InGaAs 완충층(23)을 층 두께 0.1㎛ 성장한다.
다음에 시료를 Ⅱ-Ⅵ족 전용 성장실에 반송하여, 기판 온도 200℃에서 Zn 분자선 조사 및 ZnCdSe 저온 완충층(24)(층 두께 5㎚)의 성장을 행하고, 그 후 기판 온도 280℃에서 znCdSe 완충층(25)(층 두께 100㎚)을 성장한다. 다음으로, ZnTe층(41)(0.73㎚)/znCdSe층(42)(1.03㎚)/MgSe층(43)(0.88㎚)/znCdSe층(44)(1.91㎚)/MgSe층(43)(0.88㎚)/ZnCdSe층(42)(1.03㎚)의 6층(도면에 U2라고 표시함)을 1 주기로서 110쌍 적층하고, 마지막으로 ZnTe층(30)(5㎚)을 적층했다. 즉 포스트층은 MgSe/ZnCdSe 초격자층이며, 특정층은 ZnTe층이다. 래디컬 질소에 의한 p형 도핑에는 전술한 조건을 이용했다.
도 8(b)에 도시하는 구성에서, MgSe층(43)의 층 두께만을 0.88㎚로부터 1.17㎚로 두껍게 한 시료를 작성하여, 도 9 중에 플롯(d)으로서 추기했다.
도 9로부터, 어느 MgSe층 두께에 있어서도 4×1017㎝-3 이상의 실효 억셉터 농도가 얻어지는 것을 알았다. 한편, MgSe층 두께를 증가시킴으로써 실효 억셉터 농도가 감소한다. 여기에서는 일정한 막 두께를 갖는 호스트층, 특정층으로 이루어지는 적층 구조에 관한 실효 억셉터 농도를 도시하였지만, 도 9의 결과는 막 두께 변조 구조에의 적용도 시사한다. 즉, 도 5a 구성에 대하여, 도 5b, 도 7(b)-(d)의 변형예를 도시한 바와 마찬가지의 변형을 할 수 있다. 예를 들면, 일정 막 두께의 ZnTe 특정층(예를 들면 0.29㎚, 0.56㎚, 0.73㎚)의 사이에 순차적으로 막 두께가 서로 다른 초격자 호스트층을 적당한 주기로 적층하는 구조 등도 가능하다. 이에 의해, 막 두께 방향으로 높은 캐리어 농도를 유지한 채, 캐리어 농도의 구배를 갖 게 하는 것이 가능하게 된다. 또한, 본 발명은 호스트층, 특정층의 막 두께, 조성을 임의로 변화시킨 응용도 가능하다. 이에 의해, 조성 변화 중간층을 이용한 경사형 초격자 구조, 또한, 호스트층, 특정층의 막 두께를 연속적으로 변화시킨 의사 혼정 중간층을 이용한 경사형 초격자 구조를 제작할 수 있다.
다음으로, 이들 시료의 표면 반사율 스펙트럼을 측정하고, 거기로부터 광 흡수 끝을 구하여 에너지 갭(금제대 폭)을 어림했다. 도 10은, 본 발명의 제2 실시 형태에서의 MgSe/ZnCdSe/ZnTe 초격자의 금제대 폭과 초격자 1 주기중의 MgSe층 두께의 관계를 도시하는 그래프이다. 얻어진 금제대 폭의 MgSe층 두께 의존성을 도시하였다. MgSe층 두께를 0으로부터 2.34㎚로 늘림으로써 금제대 폭이 2.08eV로부터 2.56eV에 증가하고, MgSe층 삽입에 의한 금제대 폭의 증대가 확인되었다. 이렇게, MgSe층 삽입에 의해 금제대 폭을 2.56eV까지 증가시켜도 4.5×1017㎝-3 이상의 p형 캐리어 농도가 얻어졌다.
다음으로, 제3 실시 형태에 대하여 설명한다. 도 11에 도시한 시료를 제작하여 특성을 평가하는 2 성장실 분자선 에피텍셜(MBE) 장치를 이용한 결정 성장에 의해 제작한다. 우선, S 도프 Inp기판(21)을 최적의 표면 처리를 행한 후에, MBE 장치내에 세팅한다. 시료 교환용의 준비실에 넣어 진공 펌프로 10-3Pa 이하까지 진공 상태로 하고, 10O℃까지 가열하여 잔류 수분 및 불순물 가스를 이탈시킨다.
다음으로, Ⅲ-Ⅴ족 전용 성장실에 반송하여, 기판 표면에 P 분자선을 대면서 기판 온도를 500℃로 가열함으로써 기판 표면의 산화막을 제거하고, 그 후 기판 온 도 450℃에서 InP 완충층(21)을 층 두께 30㎚ 성장하고, 기판 온도 470℃에서 InGaAs 완충층(23)을 층 두께 0.1㎛ 성장한다.
다음에 시료를 Ⅱ-Ⅵ족 전용 성장실에 반송하여, 기판 온도 200℃에서 Zn 분자선 조사 및 ZnCdSe 저온 완충층(24)(층 두께 5㎚)의 성장을 행하고, 그 후 기판 온도 280℃에 있어서 ZnCdSe 완충층(25)(층 두께 100㎚)을 순차적으로 적층한 후, 본 발명에 따른 호스트층(45) 및 삽입하는 특정층(46)을 조합한 초격자 구조를 형성하고, 마지막으로 ZnTe층(30)(5㎚)을 적층했다. 여기에서는, 호스트층(45)을 MgZnCdSe, 특정층(46)을 ZnTe로 하고, 층 두께 4.0㎚의 MgZnCdSe층(45)과 층 두께 1.0㎚의 ZnTe 박막층(46)을 교대로 150쌍 적층한 MgZnCdSe/ZnTe 초격자 구조로 했다. 래디컬 질소에 의한 p형 도핑에는 전술한 조건을 이용했다.
덧붙여 이 실험에 앞서 행한 예비 실험에서, ZnTe 단층막을 상기와 동일 조건의 래디컬 질소 도핑을 실시하면서 성장시킨 시료의 p형 캐리어 농도를 측정한 결과, 5×1020㎝-3의 고농도 도핑이 확인되었다.
다음으로, Ti와 Al의 증착 및 레지스트와 광 노광에 의한 패터닝에 의해 도 5a에 도시한 바와 같은 쇼트키형의 2 전극(31)을 형성한다. 이 전극을 이용해서 실온에서의 용량 1 전압(C-V)법 측정을 행하고, MgZnCdSe/ZnTe 초격자층에서의 실효 억셉터(p형 도핑) 농도를 구했다.
얻어진 실효 억셉터 농도와 에너지 갭의 관계를 도 12에 도시하였다. 2.25eV는 ZnCdSe/ZnTe인 경우이다. 도 12로부터 알 수 있는 것은 에너지 갭이 증 가하면 캐리어 농도는 약간 감소한다고 하지만, 2.95eV라고 하는 고에너지 갭을 갖는 MgZnCdSe/ZnTe 초격자 반도체층에서 2.1×1018㎝-3으로 꽤 높은 캐리어 농도가 얻어지고 있다. 참고로 나타낸 ZnCdSe 단층에서는 3.5×1016㎝-3이며, 밴드 갭이 큰 영역에서는 P형 층을 얻을 수 없었다. 이것은, 광밴드 갭화와 고P형 도핑의 양립을 목표로 한 본 발명의 유효성을 명백하게 보여주는 것이다.
다음으로, 제4 실시 형태에 대하여 설명한다. 도 13a에 도시한 반도체 LD 구조를 제작한다. 2 성장실 분자선 에피텍셜(MBE) 장치를 이용한 결정 성장에 의해 제작한다. 우선, InP 기판(21)을 최적의 표면 처리를 행한 뒤에, MBE 장치내에 세팅한다. 시료 교환용의 준비실에 넣어 진공 펌프로 10-3Pa 이하까지 진공 상태로 하고, 10O℃까지 가열하여 잔류 수분 및 불순물 가스를 이탈시킨다.
다음으로, Ⅲ-Ⅴ족 전용 성장실에 반송하여, 기판 표면에 P 분자선을 대면서 기판 온도를 500℃로 가열함으로써 기판 표면의 산화막을 제거하고, 그 후 기판 온도 450℃에서 InP 완충층(22)을 층 두께 30㎚ 성장하고, 기판 온도 470t에서 Si 도프 n형 InGaAs 완충층(53)을 200㎚ 성장한다.
다음에 시료를 Ⅱ-Ⅵ족 전용 성장실에 반송하여, 기판 온도 200℃에서 Zn 분자선 조사 및 Cl 도프 n형 ZnCdSe 저온 완충층(54)(층 두께 5㎚)의 성장을 행하고, 그 후 기판 온도 280℃에서 Cl 도프 n형 ZnCdSe 완충층(55)(층 두께 100㎚), Cl 도프 n형 MgZnCdSe 클래드층(47)(층 두께 800㎚), MgZnCdSe 배리어층(48), BeZnCdSe 양자 우물 활성층(49)(층 두께 7.5㎚), MgZnCdSe 배리어층(48)을 순차적으로 적층 한 후, 본 발명에 따른 호스트층 MgZnCdSe(45) 및 삽입하는 특정층 ZnTe(46)을 조합한 N 도프 p형 초격자 구조로 이루어지는 p 클래드층을 형성하고, N 도프 p형 ZnSeTe/ZnTe 컨택트층(50)(전체 층 두께 500㎚), 마지막으로 N 도프 p형 ZnTe 캡층(30)(층 두께 30㎚)을 순차적으로 적층했다. 여기에서는, 호스트층(45)을 MgZnCdSe(층 두께 4.0㎚), 특정층(46)을 ZnTe(층 두께 1.0㎚)로 하고, 교대로 150쌍 적층한 MgZnCdSe/ZnTe 초격자 구조로 했다.
도 13b는, 도 13a에서의 적층 구조에 의해 얻어지는 적층 방향에 대한 에너지를 도시하는 도면이다.
다음으로, 도 13에서 설명한 바와 같이 구성된 에피텍셜 웨이퍼로부터, 개개의 광 반도체 장치를 형성하는 일반적인 수순을 도 14와 도 15를 이용하여 설명한다.
도 14(a)에 있어서, 100은 도 13에 도시하는 에피텍셜 웨이퍼이며, 101로 나타내는 두께가 수 ㎛인 발광부와, 102로 나타내는 두께가 수 100㎛인 기저부로 이루어진다. 발광부(101)의 최상면의 p형 ZnTe 캡층(30) 상에 리소그래피에 의해 소정 형상의 레지스트 패턴(도시하지 않음)을 형성하여 스트라이프부 및 전류 협착 영역 이외의 부분의 표면을 피복한 후에, 전체 면에 예를 들면 Pd막, Pt막, Au막을 순차적으로 진공 증착한다. 이 후, 레지스트 패턴을, 그 위에 형성한 Pd막, Pt막 및 Au막과 함께 리프트 오프한다. 이에 의해 ZnTe 컨택트층(30) 상에 Pd/Pt/Au로 이루어지는 p형 전극이 형성된다. 이 후, 필요에 따라서 열처리를 행하여, 오믹 접촉시킨다.
한편, 도 14(b)에 도시한 바와 같이, 기저부(102)의 n형 InP 기판은 100㎛ 정도까지 박막화하여 n형 전극 예를 들면 Au/Ge를 증착하여 오믹 접촉시킨다. 이에 의해, 상하, 양면에 전극이 형성된 웨이퍼(103)가 얻어진다.
다음으로, 도 14(c)에 도시한 바와 같이, 다이아몬드 커터(104)로 웨이퍼(103)의 단부에 상처를 내고, 압력을 가하여 상처를 개방하도록 가름으로써, 도 14(d)에 103a, 103b, ----로 도시한 바와 같이, 벽개한다. 다음으로, 발광하는 전방 단면에 5% 정도의 저반사 코팅과 후방 단면에 95% 정도의 고반사 코팅을 증착 혹은 스퍼터링에 의해 Al2O3, SiOx, SiNx 등을 사용하여 형성한다. 다음으로, 다시 스트라이프 방향에 걸쳐서 산출하는 펠레타이즈 공정을 행하여, 도 14(e)에 도시한 바와 같이 칩(105)으로 할 수 있다.
다음으로, 도 15(a)에 도시한 바와 같이, 얻어진 칩(105)을 발광점의 위치와 단면의 각도를 맞추면서 Si 서브 마운트(106) 상에 배치한다. Si 서브 마운트(106)와 칩(105)의 사이에 땜납이 되어 열을 가하고, 땜납을 녹이는 얼로이 공정에 의해 고착화된다. 다음으로, 도 15(b)에 도시한 바와 같이, Si 웨이퍼를 다이써에 의해 커트하여 106a로서 도시한 바와 같이 개별로 분리한다. 다음으로, 구리 등으로 만들어진 히트 씽크 스템(107) 상에 접합하는 다이 본드 공정을 행하고, 땜납이나 접착제를 이용하여 가열 공정에서 고정한다. 다음으로, 도 15(c)에 도시한 바와 같이, 칩(105) 상의 전극과 히트 씽크 스템(107) 상의 단자를 금 와이어로 연결하는 와이어 본딩 공정을 행한다. 다음으로, 도 15(d)에 도시한 바와 같이, 레 이저 광의 출구로 되는 윈도우 캡(108)을 히트 씽크 스템에 대하여, 용접을 이용하여 기밀 밀봉 공정을 행함으로써, 최종적인 패키지를 완성한다.
이상, 본 발명의 실시 형태에 대하여 구체적으로 설명했지만, 본 발명은, 전술한 실시 형태에 한정되는 것이 아니라, 본 발명의 기술적 사상에 기초하는 각종 변형이 가능하다.
예를 들면, 전술한 실시 형태에서 든 수치, 구조, 기판 원료, 프로세스 등은 어디까지나 예에 지나지 않으며, 필요에 따라서, 이들과 상이한 수치, 구조, 기판, 원료, 프로세스 등을 이용해도 된다.
구체적으로는, 호스트층으로서는 실시 형태예에서는 ZnCdSe, MgSe/ZnCdSe, MgZnCdSe의 3종을 들었지만, MgxZnyCd1 -x- ySe, BeuZnvCd1 -u- vSe, MgaZn1 - aSebTe1 -b, BecZn1 -cSedTe1-d(O<x, y, u, v, a, b, c, d<1)의 어느 것이라도 무방하다.
또한, 구체적으로는, 호스트층으로서 초격자 구조에서, MgSe/ZnCdSe, MgSe/ZnSeTe, MgSe/BeZnCdSe, MgSe/BeZnSeTe, MgZnBeTeSe/ZnCdSe, MgZnBeTeSe/ZnSeTe, MgZnBeTeSe/BeZnCdSe, MgZnBeTeSe/BeZnSeTe의 어느 하나로 이루어지는 것이어도 된다.
또한, 구체적으로는, 호스트층으로서 Ⅵ족 원자로서 S와 Ⅱ족 원자로서 Cd를 동시에 포함하는 재료가 포함된다.
또한, 구체적으로는, 특정층으로서는 실시 형태예에서는, ZnTe, ZnSeTe를 주로 들었지만, ZnTe, ZnSefTe1 -f, BegZn1 - gTe, MgpZn1 - pSeqTe1 -q, BeTe(0<f, g, p, q<1)의 어느 하나로 이루어지는 것이어도 된다.
또한, 구체적으로는, 특정층의 층 두께로서 실시 형태예에서는 ZnTe에 있어서 0.73㎚를 들었지만, 층 두께가 2ML 이상인 것, 즉 ZnTe에서는 0.61㎚ 이상이면 된다.
또한, 구체적으로는 특정층은 실시 형태예에서는 ZnTe가 어떤 성장 형상을 하고 있는가에 대하여 기술하고 있지 않지만, 층 형상 성장이든지, 도트 형상(섬 형상) 성장이든지 어느 쪽이라도 무방하다.
또한, 구체적으로는 본 발명이 포함하는 것으로서, 호스트층 단독인 경우(특정의 반도체층을 갖지 않는 경우)에 비하여, 캐리어 농도가 1 자릿수 이상 증가하는 것을 특징으로 한다.
또한, 구체적으로는, 본 발명이 포함하는 것으로서, Eg(에너지 갭)>2.9eV의 주로 Ⅱ족과 Ⅵ족의 원자로 이루어지는 화합물 반도체층에서, 1x11017㎝-3 이상의 캐리어 농도가 얻어지는 것을 특징으로 한다.
또한, 구체적으로는, 본 발명이 포함하는 것으로서, Eg(에너지 갭)>2.9eV의 주로 Ⅱ족과 Ⅵ족의 원자로 이루어지는 화합물 반도체층에서, 도펀트의 활성화율 5% 이상이 얻어지는 것을 특징으로 한다.
또한, 실시 형태예에서는, 호스트층에 있어서 소망한 캐리어 농도를 얻기 위해서, 호스트층과 특정층의 양방에 도펀트를 도입하고 있지만, 이에 대해서는 어느 한쪽만 도펀트를 도입하는 방법이어도 된다.
또한, 구체적으로는, 호스트층과 삽입하는 특정층에 의해 왜곡이 발생하는 경우에는, 반도체층의 기판으로부터의 격자를 고의로 어긋나게 함으로써, 반도체층의 전체의 왜곡을 보상하는 것을 포함하고 있다.
또한, 실시 형태예에서는, InP으로 이루어지는 반도체 기판 상에서, 호스트층에 있어서 소망한 캐리어 농도를 얻기 위해서 특정한 반도체층을 삽입하는 것을 기술했지만, 기판으로서는 GaAs, GaP, ZnSe, ZnTe, Si, Ge, 사파이어, GaN, SiC 등이어도 된다.
또한, 실시 형태예에서는, 발광 소자로서 반도체 LD를 들었지만, 발광 다이오드나 수광 소자로서 PD도 포함된다.
본 발명에 따르면, 종래보다도 실용성이 높은 광 반도체 장치가 실현 가능하다.

Claims (40)

  1. InP 기판 상에 n형 클래드층, 활성층 및 p형 클래드층을 갖고,
    상기 p형 클래드층은 제1 층과 제2 층을 갖고,
    상기 제1 층으로서, 다음의 (a) 내지 (e) 중 적어도 하나를 이용하는 것이며,
    (a) MgZnCdSe층,
    (b) MgSe층과 ZnCdSe층을 갖는 초격자,
    (c) MgZnSeTe, BeZnCdSe 및 BeZnSeTe 중 적어도 하나를 갖는 층,
    (d) MgSe층과 ZnSe층을 갖는 초격자를 이용하는 것으로, 상기 MgSe층에 Be, Zn 및 Te 중 적어도 하나를 함유하는 경우를 포함하고, 상기 ZnSe층에 Be, Cd, Mg 및 Te 중 적어도 하나를 함유하는 경우를 포함하며,
    (e) 상기 제1 층으로서 Ⅱ-Ⅵ족 재료를 이용하고, 상기 Ⅱ족 재료에 Cd를 갖고, 상기 Ⅵ족 재료에 S를 갖고, 또한, 이 제1 층은 단일 층이거나, 또는 초격자의 층이고,
    상기 제2 층으로서, ZnSeTe, ZnBeTe, ZnTe, MgZnSeTe 및 BeTe층 중 적어도 하나를 이용하는 것을 특징으로 하는 광 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 층 및 상기 제2 층을 갖는 층의 p형 캐리어 농도는 1×1017㎝-3 이상, 1×1022㎝-3 이하인 것을 특징으로 하는 광 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 층을 단일의 p형 층으로서 구성한 경우의 상기 제1 층의 p형 캐리어 농도는 상기 제2 층을 단일의 p형 층으로서 구성한 경우의 상기 제2 층의 p형 캐리어 농도보다도 낮은 것을 특징으로 하는 광 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 층의 막 두께는 상기 제2 층의 막 두께보다도 크든지, 또는/및 상기 제1 층의 밴드 갭(bandgap)은 상기 제2 층의 밴드 갭보다도 큰 것을 특징으로 하는 광 반도체 장치.
  5. InP 기판 상에 n형 클래드층, 활성층 및 p형 클래드층을 갖고,
    상기 p형 클래드층은 제1 층과 제2 층을 갖고,
    상기 제1 층으로서 MgZnCdSe를 이용하고,
    상기 제2 층으로서 ZnSeTe를 이용하는 것을 특징으로 하는 광 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 층 및 상기 제2 층을 갖는 층의 p형 캐리어 농도는 1×1017㎝-3 이상, 1×1022㎝-3 이하인 것을 특징으로 하는 광 반도체 장치.
  7. 제5항에 있어서,
    상기 제1 층을 단일의 p형 층으로서 구성한 경우의 상기 제1 층의 p형 캐리어 농도는 상기 제2 층을 단일의 p형 층으로서 구성한 경우의 상기 제2 층의 p형 캐리어 농도보다도 낮은 것을 특징으로 하는 광 반도체 장치.
  8. 제5항에 있어서,
    상기 제1 층의 막 두께는 상기 제2 층의 막 두께보다도 크든지, 또는/및 상기 제1 층의 밴드 갭은 상기 제2 층의 밴드 갭보다도 큰 것을 특징으로 하는 광 반도체 장치.
  9. InP 기판 상에 n형 클래드층, 활성층 및 p형 클래드층을 갖고,
    상기 p형 클래드층은 제1 층과 제2 층을 갖고,
    상기 제1 층으로서 MgSe와 ZnCdSe를 갖는 초격자를 이용하고,
    상기 제2 층으로서 ZnSeTe를 이용하는 것을 특징으로 하는 광 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 층 및 상기 제2 층을 갖는 층의 p형 캐리어 농도는 1×1017㎝-3 이상, 1×1022㎝- 3이하인 것을 특징으로 하는 광 반도체 장치.
  11. 제9항에 있어서,
    상기 제1 층을 단일의 p형 층으로서 구성한 경우의 상기 제1 층의 p형 캐리어 농도는 상기 제2 층을 단일의 p형 층으로서 구성한 경우의 상기 제2 층의 p형 캐리어 농도보다도 낮은 것을 특징으로 하는 광 반도체 장치.
  12. 제9항에 있어서,
    상기 제1 층의 막 두께는 상기 제2 층의 막 두께보다도 크든지, 또는/및 상기 제1 층의 밴드 갭은 상기 제2 층의 밴드 갭보다도 큰 것을 특징으로 하는 광 반도체 장치.
  13. InP 기판 상에 n형 클래드층, 활성층 및 p형 클래드층을 갖고,
    상기 p형 클래드층은 제1 층과 제2 층을 갖고,
    상기 제1 층으로서 MgZnSeTe, BeZnCdSe 및 BeZnSeTe 중 적어도 하나를 이용하고,
    상기 제2 층으로서 ZnSeTe를 이용하는 것을 특징으로 하는 광 반도체 장치.
  14. 제13항에 있어서,
    상기 제1 층 및 상기 제2 층을 갖는 층의 p형 캐리어 농도는 1×1017㎝-3 이상, 1×1022㎝-3 이하인 것을 특징으로 하는 광 반도체 장치.
  15. 제13항에 있어서,
    상기 제1 층을 단일의 p형 층으로서 구성한 경우의 상기 제1 층의 p형 캐리어 농도는 상기 제2 층을 단일의 p형 층으로서 구성한 경우의 상기 제2 층의 p형 캐리어 농도보다도 낮은 것을 특징으로 하는 광 반도체 장치.
  16. 제13항에 있어서,
    상기 제1 층의 막 두께는 상기 제2 층의 막 두께보다도 크든지, 또는/및 상기 제1 층의 밴드 갭은 상기 제2 층의 밴드 갭보다도 큰 것을 특징으로 하는 광 반도체 장치.
  17. InP 기판 상에 n형 클래드층, 활성층 및 p형 클래드층을 갖고,
    상기 p형 클래드층은 제1 층과 제2 층을 갖고,
    상기 제1 층으로서, MgZnCdSe, MgZnSeTe, BeZnCdSe 및 BeZnSeTe의 재료 중 적어도 하나를 이용하고,
    상기 제2 층으로서, ZnTe, ZnBeTe, MgZnSeTe 및 BeTe의 재료 중 적어도 하나 를 이용하는 것을 특징으로 하는 광 반도체 장치.
  18. 제17항에 있어서,
    상기 제1 층 및 상기 제2 층을 갖는 층의 p형 캐리어 농도는 1×1017㎝-3 이상, 1×1022㎝-3 이하인 것을 특징으로 하는 광 반도체 장치.
  19. 제17항에 있어서,
    상기 제1 층을 단일의 p형 층으로서 구성한 경우의 상기 제1 층의 p형 캐리어 농도는 상기 제2 층을 단일의 p형 층으로서 구성한 경우의 상기 제2 층의 p형 캐리어 농도보다도 낮은 것을 특징으로 하는 광 반도체 장치.
  20. 제17항에 있어서,
    상기 제1 층의 막 두께는 상기 제2 층의 막 두께보다도 크든지, 또는/및 상기 제1 층의 밴드 갭은 상기 제2 층의 밴드 갭보다도 큰 것을 특징으로 하는 광 반도체 장치.
  21. InP 기판 상에 n형 클래드층, 활성층 및 p형 클래드층을 갖고,
    상기 p형 클래드층은 제1 층과 제2 층을 갖고,
    상기 제1 층으로서, MgSe층과 ZnSe층을 갖는 초격자를 이용하는 것으로, 상 기 MgSe층에 Be, Zn 및 Te 중 적어도 하나를 함유하는 경우를 포함하고, 상기 ZnSe층에 Be, Cd, Mg 및 Te 중 적어도 하나를 함유하는 경우를 포함하고,
    상기 제2 층으로서, ZnSeTe 재료를 이용하는 것을 특징으로 하는 광 반도체 장치.
  22. 제21항에 있어서,
    상기 제1 층 및 상기 제2 층을 갖는 층의 p형 캐리어 농도는 1×1017㎝-3 이상, 1 ×1022㎝-3 이하인 것을 특징으로 하는 광 반도체 장치.
  23. 제21항에 있어서,
    상기 제1 층을 단일의 p형 층으로서 구성한 경우의 상기 제1 층의 p형 캐리어 농도는 상기 제2 층을 단일의 p형 층으로서 구성한 경우의 상기 제2 층의 p형 캐리어 농도보다도 낮은 것을 특징으로 하는 광 반도체 장치.
  24. 제21항에 있어서,
    상기 제1 층의 막 두께는 상기 제2 층의 막 두께보다도 크든지, 또는/및 상기 제1 층의 밴드 갭은 상기 제2 층의 밴드 갭보다도 큰 것을 특징으로 하는 광 반도체 장치.
  25. InP 기판 상에 n형 클래드층, 활성층 및 p형 클래드층을 갖고,
    상기 p형 클래드층은 제1 층과 제2 층을 갖고,
    상기 제1 층으로서, MgSe층과 ZnSe층을 갖는 초격자를 이용하는 것으로, 상기 MgSe층에 Be, Zn 및 Te 중 적어도 하나를 함유하는 경우를 포함하고, 상기 ZnSe층에 Be, Cd, Mg 및 Te 중 적어도 하나를 함유하는 경우를 포함하며,
    상기 제2 층으로서, ZnBeTe, ZnTe, MgZnSeTe, 및 BeTe 층 재료 중 적어도 하나를 이용하는 것을 특징으로 하는 광 반도체 장치.
  26. 제25항에 있어서,
    상기 제1 층 및 상기 제2 층을 갖는 층의 p형 캐리어 농도는 1×1017㎝-3 이상, 1×1022㎝-3 이하인 것을 특징으로 하는 광 반도체 장치.
  27. 제25항에 있어서,
    상기 제1 층을 단일의 p형 층으로서 구성한 경우의 상기 제1 층의 p형 캐리어 농도는 상기 제2 층을 단일의 p형 층으로서 구성한 경우의 상기 제2 층의 p형 캐리어 농도보다도 낮은 것을 특징으로 하는 광 반도체 장치.
  28. 제25항에 있어서,
    상기 제1 층의 막 두께는 상기 제2 층의 막 두께보다도 크든지, 또는/및 상 기 제1 층의 밴드 갭은 상기 제2 층의 밴드 갭보다도 큰 것을 특징으로 하는 광 반도체 장치.
  29. InP 기판 상에 n형 클래드층, 활성층 및 p형 클래드층을 갖고,
    상기 p형 클래드층은 제1 층과 제2 층을 갖고,
    상기 제1 층으로서, Ⅱ-Ⅵ족 재료를 이용하고, 상기 Ⅱ족 재료에 Cd를 갖고, 상기 Ⅵ족 재료에 S를 갖고, 또한, 이 제1 층은 단일의 층이며,
    상기 제2 층으로서, ZnSeTe, ZnBeTe, ZnTe, MgZnSeTe 및 BeTe 층 재료 중 적어도 하나를 이용하는 것을 특징으로 하는 광 반도체 장치.
  30. 제29항에 있어서,
    상기 제1 층 및 상기 제2 층을 갖는 층의 p형 캐리어 농도는 1×1017㎝-3 이상, 1×1022㎝-3 이하인 것을 특징으로 하는 광 반도체 장치.
  31. 제29항에 있어서,
    상기 제1 층을 단일의 p형 층으로서 구성한 경우의 상기 제1 층의 p형 캐리어 농도는 상기 제2 층을 단일의 p형 층으로서 구성한 경우의 상기 제2 층의 p형 캐리어 농도보다도 낮은 것을 특징으로 하는 광 반도체 장치.
  32. 제29항에 있어서,
    상기 제1 층의 막 두께는 상기 제2 층의 막 두께보다도 크든지, 또는/및 상기 제1 층의 밴드 갭은 상기 제2 층의 밴드 갭보다도 큰 것을 특징으로 하는 광 반도체 장치.
  33. InP 기판 상에 n형 클래드층, 활성층 및 p형 클래드층을 갖고,
    상기 p형 클래드층은 제1 층과 제2 층을 갖고,
    상기 제1 층으로서, Ⅱ-Ⅵ족 재료를 이용하고, 상기 Ⅱ족 재료에 Cd를 갖고, 상기 Ⅵ족 재료에 S를 갖고, 또한, 이 제1 층은 초격자의 층이며,
    상기 제2 층으로서, ZnSeTe, ZnBeTe, ZnTe, MgZnSeTe 및 BeTe 층 재료 중 적어도 하나를 이용하는 것을 특징으로 하는 광 반도체 장치.
  34. 제33항에 있어서,
    상기 제1 층 및 상기 제2 층을 갖는 층의 p형 캐리어 농도는 1×1017㎝-3 이상, 1×1022㎝-3 이하인 것을 특징으로 하는 광 반도체 장치.
  35. 제33항에 있어서,
    상기 제1 층을 단일의 p형 층으로서 구성한 경우의 상기 제1 층의 p형 캐리어 농도는 상기 제2 층을 단일의 p형 층으로서 구성한 경우의 상기 제2 층의 p형 캐리어 농도보다도 낮은 것을 특징으로 하는 광 반도체 장치.
  36. 제33항에 있어서,
    상기 제1 층의 막 두께는 상기 제2 층의 막 두께보다도 크든지, 또는/ 및 상기 제1 층의 밴드 갭은 상기 제2 층의 밴드 갭보다도 큰 것을 특징으로 하는 광 반도체 장치.
  37. InP 기판 상에 n형 클래드층, 활성층 및 p형 클래드층을 갖고,
    상기 p형 클래드층은 제1 층과 제2 층을 갖고,
    상기 제1 층으로서, MgxZnyCd1 -x- ySe의 재료를 이용하고,
    상기 제2 층으로서, ZnSeTe, ZnBeTe, ZnTe, MgZnSeTe 및 BeTe 층 재료 중 적어도 하나를 이용하고,
    상기 MgxZnyCd1 -x- ySe층의 조성비(x, y)가 y=0.47-0.37x(x=0∼0.8, y=0.47∼0.17)의 관계식을 만족하는 조합이고, 조성비가 (x=0, y=0.47) 내지 (x=0.8, y=0.17)의 범위에 있는 것을 특징으로 하는 광 반도체 장치.
  38. 제37항에 있어서,
    상기 제1 층 및 상기 제2 층을 갖는 층의 p형 캐리어 농도는 1×1017㎝-3 이 상, 1×1022㎝-3 이하인 것을 특징으로 하는 광 반도체 장치.
  39. 제37항에 있어서,
    상기 제1 층을 단일의 p형 층으로서 구성한 경우의 상기 제1 층의 p형 캐리어 농도는 상기 제2 층을 단일의 p형 층으로서 구성한 경우의 상기 제2 층의 p형 캐리어 농도보다도 낮은 것을 특징으로 하는 광 반도체 장치.
  40. 제37항에 있어서,
    상기 제1 층의 막 두께는 상기 제2 층의 막 두께보다도 크든지, 또는/및 상기 제1 층의 밴드 갭은 상기 제2 층의 밴드 갭보다도 큰 것을 특징으로 하는 광 반도체 장치.
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