KR20070019071A - 폴리실리콘 박막트랜지스터 및 이의 제조방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 40
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 title claims description 34
- 239000010408 film Substances 0.000 claims abstract description 54
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 40
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 7
- 229910052804 chromium Inorganic materials 0.000 claims description 6
- 229910052750 molybdenum Inorganic materials 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 238000007743 anodising Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 52
- 238000000206 photolithography Methods 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910004205 SiNX Inorganic materials 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000011521 glass Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910000599 Cr alloy Inorganic materials 0.000 description 2
- 229910001182 Mo alloy Inorganic materials 0.000 description 2
- 229910001069 Ti alloy Inorganic materials 0.000 description 2
- 229910001080 W alloy Inorganic materials 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910000967 As alloy Inorganic materials 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
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Abstract
본 발명은 금속산화막을 이용하여 오프셋구조를 형성하는 폴리실리콘 박막트랜지스터 및 이의 제조방법에 관한 것이다.
본 발명은 게이트선과 접속된 게이트전극과, 상기 게이트선과 교차하여 화소영역을 마련하는 데이타선과 접속된 소스전극과, 상기 화소영역에 형성된 화소전극과 접속된 드레인전극과, 상기 게이트전극과 절연되게 중첩되는 채널영역, 상기 소스/드레인전극과 접속되는 소스/드레인영역, 상기 소스/드레인영역 각각과 채널영역사이에 위치하는 오프셋영역을 포함하는 활성층과, 상기 오프셋영역의 폭을 결정하며, 상기 게이트전극의 상부면과 측면에 형성된 금속산화막을 구비하는 것을 특징으로 한다.
폴리실리콘 박막트랜지스터, 오프셋영역, 금속산화막
Description
도 1은 본 발명의 실시예에 따른 액정표시장치의 폴리실리콘 박막트랜지스터의 한 화소영역을 나타낸 도면이다.
도 2는 도1의 Ⅰ-Ⅰ'선에 대한 단면도이다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 폴리실리콘 박막트랜지스터기판의 제조방법을 나타낸 도면이다.
<도면의 주요부분에 대한 부호설명>
20 : 데이타선 40 : 게이트선
100 : 절연기판 200 : 버퍼절연막
300 : 활성층 320 : 소스영역
340 : 오프셋영역 360 : 채널영역
380 : 드레인영역 400 : 게이트절연막
420 : 게이트전극 500 : 금속산화막
600 : 층간절연막 630 : 소스전극
650 : 드레인전극 700 : 보호막
800 : 화소전극
본 발명은 폴리실리콘 박막트랜지스터 구조 및 이의 제조방법에 관한 것으로, 특히 금속산화막을 이용한 자기배열(self-align) 오프셋(offset)구조를 가진 폴리실리콘 박막트랜지스터 및 이의 제조방법에 관한 것이다.
액정표시장치는 화소를 구동하는 방식에 따라 수동행렬 액정표시장치와 능동행렬 액정표시장치로 나누어지는 데, 이중에서 능동행렬 액정표시 장치는 하나의 화소가 각 화소마다 형성된 박막트랜지스터로 구동이 된다.
이러한 박막트랜지스터는 활성층과 게이트전극, 소스전극 그리고 드레인전극으로 구성되어 있으며, 이중 활성층은 채널이 형성되는 곳으로 박막트랜지스터의 특성을 좌우한다.
활성층은 일반적으로 비정질 실리콘이나 폴리실리콘을 이용하는데, 최근 들어 박막트랜지스터의 활성층을 비정질실리콘에서 폴리실리콘으로 대체하고 있다. 이는 폴리실리콘이 비정질실리콘에 비하여 전계이동도가 높고 광누설전류가 거의 없으며 유리기판 위에 회로를 제작할 수 있는 SOG(system on glass) 제품을 만들 수 있는 장점이 있기 때문이다.
이러한 폴리실리콘을 이용한 박막트랜지스터는 일반적으로 탑게이트(top gate)구조를 채택하는데, 이 구조는 활성층의 상부에 게이트전극이 존재하여 일반적인 MOSFET(metal-oxide semiconductor field effect transistor )소자와 유사한 구조를 가지며, 기존의 반도체 집적공정을 이용할 수 있는 큰 장점을 가지고 있다.
또한, 도핑시 게이트전극 위에 마스크를 사용하여 박막트랜지스터 채널의 자기배열(self-align)구조가 가능하다.
폴리실리콘 박막트랜지스터는 전계이동도와 온전류(on-current)특성 등은 우수한데 반해 박막트랜지스터의 주요한 요구조건 중 하나인 오프전류(off-current) 특성이 좋지 않다.
오프전류란 이론상으로는 박막트랜지스터가 오프 상태일 때는 활성층으로는 전자가 이동하지 않아 전류가 흐를 수 없으나, 실제로는 활성층을 지나는 전자가 존재하게 되어 전류가 흐르는 것을 말한다. 낮은 드레인전압에서 오프전류는 전자가 드레인전극과 활성층영역에 인가된 전기장에 의한 터널링을 하여 전도대로 이동하여 전류가 흐르는 것을 말한다.
이러한 오프전류를 감소하기 위해 오프셋영역을 두어 LDD(lightly doped drain)라는 추가적인 도핑 공정을 실시하여 에너지 밴드간 수평거리를 넓게 하여 전자가 쉽게 터널링하지 못하게 되어, 오프전류를 감소시킬 수 있다.
일반적으로, 활성층에서의 오프셋영역의 폭의 정확한 제어는 특성의 균일성 확보를 위해 대단히 중요한 인자이지만, 대부분의 공정에서 오프셋영역은 사진식각공정 등을 이용하기 때문에 그 공정이 갖는 산포 특성을 가질 수 밖에 없다. 특히, 유리기판이 대면적화 되면서 사진식각공정의 설비 및 공정 산포는 더욱 커지게 되고 이는 박막트랜지스터간 예측할 수 없는 불균일성을 존재하게 된다는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명은 게이트전극 상부에 금속산화막을 형성하여 사진식각공정 없이 상기 활성층에 상기 금속산화막에 의해 오프셋영역의 폭이 결정되므로, 오프셋영역의 폭의 정확한 제어가 가능하여 균일성이 있는 박막트랜지스터 기판 및 이의 제조방법를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 게이트선과 접속된 게이트전극과, 상기 게이트선과 교차하여 화소영역을 마련하는 데이타선과 접속된 소스전극과, 상기 화소영역에 형성된 화소전극과 접속된 드레인전극과, 상기 게이트전극과 절연되게 중첩되는 채널영역, 상기 소스/드레인전극과 접속되는 소스/드레인영역, 상기 소스/드레인영역 각각과 채널영역사이에 위치하는 오프셋영역을 포함하는 활성층과, 상기 오프셋영역의 폭을 결정하며, 상기 게이트전극의 상부면과 측면에 형성된 금속산화막을 구비하는 것을 특징으로 하는 폴리실리콘 박막트랜지스터를 제공한다.
상기 게이트전극은 Al, Mo, W, Cr 및 Ti로 이루어진 군에서 선택된 하나이상 의 금속으로 이루어질 수 있다.
또한, 상기 금속산화막은 상기 게이트전극을 산화시켜 형성될 수 있다.
또한, 상기 오프셋영역의 폭이 상기 금속산화막의 두께 및 측면경사각 중 적어도 어느 하나에 의해 결정될 수 있다.
상기 목적을 달성하기 위해 기판상에 활성층을 형성하는 단계, 상기 활성층을 덮도록 게이트절연막을 형성하는 단계, 상기 게이트절연막의 상에 게이트전극을 형성하는 단계, 상기 게이트전극의 상부면과 측면상에 금속산화막을 형성하는 단계, 상기 게이트전극과 중첩되는 채널영역, 상기 금속산화막에 의해 폭이 결정되는 오프셋영역, 상기 금속산화막과 비중첩된 소스/드레인영역이 형성되도록 상기 활성층에 불순물을 주입하는 단계와, 상기 소스/드레인영역 각각과 접속된 소스/드레인전극을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 제조방법을 제공한다.
상기 게이트전극은 Al, Mo, W, Cr 및 Ti로 이루어진 군에서 선택된 하나이상의 금속으로 이루어질 수 있다.
또한, 상기 금속산화막은 상기 게이트전극을 산화시켜 형성될 수 있다.
또한, 상기 오프셋영역의 폭이 상기 금속산화막의 두께 및 측면경사각 중 적어도 어느 하나에 의해 결정될 수 있다.
이하 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 설명한다.
도1는 본 발명의 실시예에 따른 폴리실리콘 박막트랜지스터기판의 한 화소영역을 나타낸 도면이고, 도2은 도1의 Ⅰ-Ⅰ'선에 대한 단면도이다.
도1 및 도2을 참조하면, 본 발명에 따른 폴리실리콘 박막트랜지스터기판의 한 화소영역은 게이트선(40) 및 데이타선(20)과, 접속된 폴리실리콘 박막트랜지스터(60)와, 폴리실리콘 박막트랜지스터(60)와 접속된 화소전극(800)를 구비한다. 폴리실리콘 박막트랜지스터(60)는 NMOS 또는 PMOS와 같은 단일 MOS로 형성될 수 있고 CMOS로 형성될 수 있지만, 이하에서는 NMOS로 형성된 경우만을 설명하기로 한다.
폴리실리콘 박막트랜지스터(60)는 게이트선(40)의 게이트신호에 응답하여 데이타선(20)의 데이타신호를 화소전극(800)에 공급한다. 이를 위해, 폴리실리콘 박막트랜지스터(60)는 게이트선(40)과 접속된 게이트전극(420), 데이타선(20)과 접속된 소스전극(630), 화소전극(800)과 접속된 드레인전극(650), 소스전극(630) 및 드레인전극(650) 사이에 채널을 형성하는 활성층(300)을 포함한다.
게이트전극(420)은 게이트선(40)에 대해 수직으로 돌출되어 게이트선(40)으로부터 인가되는 게이트신호에 따라 폴리실리콘 박막트랜지스터(60)를 동작시킨다. 이때, 게이트전극(420)을 두 개 이상으로 형성할 수도 있다.
소스전극(630)은 데이타선(20)에 접속되어 있으며 데이타선(20)으로부터 인가되는 데이타신호를 활성층(300)을 경유하여 드레인전극(650)으로 인가한다.
드레인전극(650)은 게이트전극(420)을 사이에 두고 소스전극(630)과 마주보고 형성되어 있으며 인가받은 데이타신호를 화소전극(800)으로 인가한다.
활성층(300)은 버퍼절연막(200)을 사이에 두고 절연기판(100) 상에 형성된다. 활성층(300)은 게이트절연막(400)을 사이에 두고 게이트전극(420)과 중첩된 채널영역(360), 채널영역(360)을 사이에 두고 마주보는 소스영역(320) 및 드레인영역 (380), 소스영역(320) 및 드레인영역(380)과 채널영역(360) 사이에 게재되는 오프셋영역(340)을 포함한다.
오프셋영역(340)의 폭은 금속산화막(500)의 두께 및 측면경사각에 의해 조절이 가능하며, 0.2 ㎛ 내지 0.5㎛이 바람직하다. 오프셋영역의 폭이 0.5㎛ 이상이면 온 전류(on current)의 특성이 좋지 않고, 0.2㎛ 이하이면 오프전류의 특성이 좋지 않다. 또한, 상기 소스영역(320) 및 드레인영역(380)이 n+ 불순물에 도핑이 되어 있어도 폴리실리콘 박막트랜지스터(60)의 오프전류를 감소하기 위해 오프셋영역에는 도핑이 되어 있지 않을 수 있다.
금속산화막(500)은 게이트전극(420)을 덮어 게이트절연막(400) 상에 형성된다. 상기 금속산화막(500)의 두께와 측면경사각에 따라 오프셋영역(340)의 폭이 결정되며, 오프셋영역(340)의 폭에 의해 폴리실리콘 박막트랜지스터(60)의 오프전류의 특성이 변화하므로 금속산화막의 두께 및 측면경사각을 정밀하게 제어하는 것이 중요하다.
소스영역(320) 및 드레인영역(380)은 층간절연막(600) 및 게이트절연막(400)을 관통하는 제1 및 제2콘택홀(620, 640) 각각을 통해 소스전극(630) 및 드레인전극(650)과 각각 접속된다.
화소전극(800)은 보호막(700)상에 형성된다. 화소전극(800)은 보호막(700)을 관통하는 제3콘택홀(660)을 통해 드레인전극(650)과 접속되어 데이터신호를 인가받는다.
이러한 폴리실리콘 박막트랜지스터기판은 오프셋영역(340)을 더욱 정밀하게 조절하기 위하여 게이트전극(420) 상에 금속산화막(500)을 두고 있다.
다음으로는 도 3a 내지 도 3g을 참조하여 본 발명의 실시예에 따른 폴리실리콘 박막트랜지스터의 제조방법에 대해 설명한다.
도 3a를 참조하면, 본 발명의 실시예에 따른 폴리실리콘 박막트랜지스터기판은 절연기판(100) 상에 버퍼절연막(200)이 형성된 후, 그 위에 비정질실리콘층이 증착되고 결정화되어 폴리실리콘층이 형성되고 사진식각공정을 통하여 그 폴리실리콘을 패터닝하여 활성층(300)을 형성한다.
보다 구체적으로 버퍼절연막(200)은 절연기판(100) 상에 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 등과 같은 무기절연물질이 전면 증착되어 절연기판(100)의 불순물이 확산되는 것을 막아준다. 그런 다음, 버퍼절연막(200) 상에 LPCVD(Low Pressure Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 방법으로 비정질실리콘층이 증착하고 레이져를 이용하거나 열을 이용한 결정화 과정을 거쳐 폴리실리콘으로 형성되고, 사진식각공정을 통하여 폴리실리콘층을 패터닝하여 활성층(300)을 형성한다.
도 3b를 참조하면, 활성층(300)을 형성한 다음, 게이트절연막(400)을 형성하고, 그 위에 게이트선(40)과 게이트전극(420)을 포함하는 게이트패턴을 형성한다.
보다 구체적으로, 게이트절연막(400)은 버퍼절연막(200)과 활성층(300) 상에 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 등과 같은 무기절연물질이 전면 증착되어 형성된다.
그런 다음, Al 또는 Al합금, Mo 또는 Mo합금, W 또는 W합금, Cr 또는 Cr합금, Ti 또는 Ti합금 등의 금속을 스퍼터링(Sputtering) 등의 방식으로 증착하여 사진식각공정을 통해 게이트패턴을 단일층 또는 이중층으로 형성한다.
도 3c를 참조하면, 게이트전극(420)을 산화하여 금속산화막(500)을 형성한 다음, 소스영역(320)과 드레인영역(380)을 n+ 불순물로 도핑한 후, 활성층(300)을 활성화한다.
보다 구체적으로, 게이트전극(420)을 양극 산화법 또는 열산화법 등을 이용하여 산화시켜 금속산화막(500)을 형성한다. 상기 금속산화막(500)의 두께는 상기 산화법의 공정에 따라 수십Å까지 조절이 가능하다.
그런 다음, 게이트전극(420) 및 금속산화막(500)을 마스크로 활성층에 n+ 불순물을 도핑함으로서 소스영역(320), 드레인영역(380)을 n+ 불순물로 도핑한다. 이때, 도핑에너지를 조절하여 오프셋영역에는 도핑이 되지 않도록 하며, 상기 금속산화막(500)의 두께와 측면경사각에 따라 오프셋영역(340)의 폭이 결정된다. 오프셋영역(340)의 폭은 0.2㎛ 내지 0.5㎛이 바람직하다. 이는 오프셋영역(340)의 폭이 0.5㎛ 이상이면 온전류(on current)의 특성이 좋지 않고, 0.2㎛ 이하이면 오프전류의 특성이 좋지 않기 때문이다. 사진식각공정을 이용하여 도핑하는 경우, 최소오차범위가 0.1㎛ 내지 0.2㎛ 이기 때문에 정밀하게 오프셋영역(340)을 조절할 수 없어 박막트랜지스터의 균일성이 나쁘게 되는 문제점이 있다. 하지만 상기와 같이, 게이트전극(420)을 산화시킨 금속산화막(500)이 마스크 역할을 하는 경우에는 금속산화막의 두께를 수십 Å까지 정밀하게 조절이 가능하므로 오프셋영역(340)도 정밀하게 제어할 수 있어 오프전류 특성을 좋게 하고, n+를 도핑하는 경우 금속산화막(500)에 의해 오프셋영역(340)은 도핑되지 않게 할 수 있어 도핑공정 및 사진식각공정의 회수를 줄일 수 있으므로 수율을 높일 수 있다.
다음으로 n+ 불순물이 소스영역(320), 드레인영역(380)에서 확산이 일어나도록 활성층(300)을 활성화한다.
도 3d를 참조하면, 활성층(300)이 활성화한 후에 게이트패턴 및 게이트절연막(400) 상에 층간절연막(600)을 형성한다.
보다 구체적으로, 게이트절연막(400)과 게이트패턴 상에 PECVD 또는 APCVD 공정으로 질화실리콘(SiNx) 또는 산화실리콘(SiO2)과 같은 무기절연물질을 증착함으로써 단일층 또는 다중층으로 층간절연막(600)을 증착한다.
그런 다음, 사진식각공정을 통하여 층간절연막(600)과 게이트절연막(400)을 관통하는 제1 및 제2콘택홀(620, 640)을 형성하여 소스영역(320)과 드레인영역(380)을 노출시킨다.
도 3e를 참조하면, 층간절연막(600) 상에 데이타선(20)과 소스전극(630)과 드레인전극(650)을 포함하는 데이타패턴을 형성한다.
보다 구체적으로, Al 또는 Al합금, Mo 또는 Mo합금, W 또는 W합금, Cr 또는 Cr합금, Ti 또는 Ti합금 등의 데이타금속층을 스퍼터링(Sputtering) 등의 방식으로 증착한다. 그런 다음, 데이트금속층을 사진식각공정으로 패터닝하여 데이타패턴을 형성한다.
도 3f를 참조하면, 데이타패턴과 층간절연막(600) 상에 보호막(700)을 형성한다.
보다 구체적으로, 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 등과 같은 무기절연물질을 전면 증착하여 단일층 또는 다중층구조의 보호막(700)을 형성한다. 그런 다음, 사진식각공정을 통하여 보호막(700)을 패터닝함으로써 보호막(700)을 관통하여 드레인전극(650)을 노출시키는 제3콘택홀(660)이 형성된다.
도 3g를 참조하면, 보호막(700) 상에 화소전극(800)을 포함한 투명도전패턴을 형성한다.
보다 구체적으로, 보호막(700) 상에 ITO나 IZO 등과 같은 투명도전금속층을 증착한다. 그런 다음, 사직식각공정을 통해 투명도전금속층이 패터닝되어 화소전극을 포함하는 투명도전패턴이 형성된다.
본 발명에 따른 폴리실리콘 박막트랜지스터는 게이트전극을 산화시켜 금속산화막을 형성함으로서, 금속산화막의 두께와 측면경사각에 따라 정밀하게 오프셋영역을 제어할 수 있어 오프전류특성 및 박막트랜지스터의 균일성을 좋게 하고, n+ 도핑하는 경우 금속산화막에 의해 오프셋영역은 도핑되지 않게 하여 도핑공정과 사진식각공정의 회수를 줄일 수 있으므로 수율을 높일 수 있다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
Claims (10)
- 게이트선과 접속된 게이트전극과;상기 게이트선과 교차하여 화소영역을 마련하는 데이타선과 접속된 소스전극과;상기 화소영역에 형성된 화소전극과 접속된 드레인전극과;상기 게이트전극과 절연되게 중첩되는 채널영역, 상기 소스/드레인전극 각각과 접속되는 소스/드레인영역, 상기 소스/드레인영역 각각과 채널영역 사이에 위치하는 오프셋영역을 포함하는 활성층과;상기 오프셋영역의 폭을 결정하며, 상기 게이트전극의 상부면과 측면에 형성된 금속산화막을 구비하는 것을 특징으로 하는 폴리실리콘 박막트랜지스터.
- 제 1 항에 있어서,상기 게이트전극은 Al, Mo, W, Cr 및 Ti로 이루어진 군에서 선택된 하나이상의 금속으로 이루어진 것을 특징으로 하는 폴리실리콘 박막트랜지스터.
- 제 1 항에 있어서,상기 금속산화막은 상기 게이트전극을 산화시켜 형성되는 것을 특징으로 하는 폴리실리콘 박막트랜지스터.
- 제 1 항에 있어서,상기 오프셋영역의 폭이 상기 금속산화막의 두께 및 측면경사각 중 적어도 어느 하나에 의해 결정되는 것을 특징으로 하는 폴리실리콘 박막트랜지스터.
- 기판 상에 활성층을 형성하는 단계;상기 활성층을 덮도록 게이트절연막을 형성하는 단계;상기 게이트절연막 상에 게이트전극을 형성하는 단계;상기 게이트전극의 상부면과 측면 상에 금속산화막을 형성하는 단계;상기 게이트전극과 중첩되는 채널영역, 상기 금속산화막에 의해 폭이 결정되는 오프셋영역, 상기 금속산화막과 비중첩된 소스/드레인영역이 형성되도록 상기 활성층에 불순물을 주입하는 단계와;상기 소스/드레인영역 각각과 접속된 소스/드레인전극을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 제조방법.
- 제 5 항에 있어서,상기 게이트전극은 Al, Mo, W, Cr 및 Ti로 이루어진 군에서 선택된 하나이상의 금속으로 이루어진 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 게이트전극은 Al을 포함하거나 Al을 주성분으로 사용하는 것을 특징으 로 하는 폴리실리콘 박막트랜지스터의 제조방법.
- 제 5 항에 있어서,상기 금속산화막은 상기 게이트전극을 산화시켜 형성되는 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 제조방법.
- 제 8 항에 있어서,상기 금속산화막은 상기 게이트전극을 양극산화법 또는 열산화법으로 산화시켜 형성되는 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 제조방법.
- 제 5 항에 있어서,상기 오프셋영역의 폭이 상기 금속산화막의 두께 및 측면경사각 중 적어도 어느 하나에 의해 결정되는 것을 특징으로 하는 폴리실리콘 박막트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020050073530A KR20070019071A (ko) | 2005-08-11 | 2005-08-11 | 폴리실리콘 박막트랜지스터 및 이의 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
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|---|---|
| KR20070019071A true KR20070019071A (ko) | 2007-02-15 |
Family
ID=43652259
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| KR (1) | KR20070019071A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108899331A (zh) * | 2018-07-16 | 2018-11-27 | 京东方科技集团股份有限公司 | 电子纸显示基板及其制作方法、显示装置 |
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2005
- 2005-08-11 KR KR1020050073530A patent/KR20070019071A/ko not_active Application Discontinuation
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